KR20160103221A - 회로기판 및 회로기판 제조방법 - Google Patents

회로기판 및 회로기판 제조방법 Download PDF

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Abstract

그라파이트 또는 그래핀 재질의 제1 코어층, 금속재질로 이루어지며 상기 제1 코어층의 일면 및 타면에 각각 구비되는 제2 코어층 및 제3 코어층을 포함하는 코어부가 구비되며, 제1 코어층의 일면과 타면 사이를 관통하는 관통홀이 제1 코어층에 구비되며, 이 관통홀 내부로 금속재질이 충진되는 회로기판이 개시된다.

Description

회로기판 및 회로기판 제조방법{CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF}
본 발명의 일실시예는 회로기판에 관련된다.
전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB) 등의 회로기판에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판에 탑재하는 기술도 개발되었다.
한편, 다층기판에 연결되는 어플리케이션 프로세서(Application processor; AP)등이 다기능화 및 고성능화 됨에 따라, 발열량이 현저하게 증가되고 있는 실정이다.
KR 10-0976201 B1 JP 2000-349435 A1 JP 1999-284300 A1
본 발명의 일 측면은, 회로기판의 방열성능 향상, 경박단소화, 신뢰성 향상, 제조효율 향상 중 적어도 하나가 가능한 기술을 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 예시적인 실시예에 따른 회로기판에는, 그라파이트 또는 그래핀 재질의 제1 코어층, 금속재질로 이루어지며 상기 제1 코어층의 일면 및 타면에 각각 구비되는 제2 코어층 및 제3 코어층을 포함하는 코어부가 구비된다. 그리고, 제1 코어층의 일면과 타면 사이를 관통하는 관통홀이 제1 코어층에 구비되며, 이 관통홀 내부로 금속재질이 충진된다.
일실시예에서, 관통홀을 통과하는 스루비아가 구비될 수 있고, 제2 코어층 또는 제3 코어층 중 어느 하나를 관통하여 제1 코어층에 접촉되는 비아가 구비될 수 있다.
일실시예에서, 스루비아, 비아, 회로패턴 등이 코어부에 형성될 수 있으며, 코어부의 표면과 스루비아, 비아, 회로패턴 등 사이의 경계면에는 절연막이 구비될 수 있다.
일실시예에서, 코어부에는 캐비티가 구비되어 전자부품이 삽입될 수 있다.
본 발명의 일실시예에 따르면, 회로기판의 경박단소화와 더불어 방열성능이 향상된다.
또한, 회로기판의 방열성능을 향상시키는 동시에 신뢰성을 확보할 수 있으므로, 전자제품의 고성능화로 인한 발열 문제에 효과적으로 대응할 수 있다.
도 1은 본 발명의 일실시예에 따른 회로기판을 개략적으로 예시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 회로기판을 개략적으로 예시한 도면이다.
도 3은 본 발명의 일실시예에 따른 회로기판에 적용되는 제1 코어층의 일예를 개략적으로 예시한 도면이다.
도 4는 본 발명의 일실시예에 따른 회로기판에 적용되는 제1 코어층의 다른 예를 개략적으로 예시한 도면이다.
도 5a 내지 도 5g는 본 발명의 일실시예에 따른 회로기판 제조방법을 설명하기 위한 도면으로써,
도 5a는 제1 코어층을 제공한 상태,
도 5b는 제2 코어층 및 제3 코어층을 더 형성한 상태,
도 5c는 스루비아홀, 비아홀 및 캐비티를 더 형성한 상태,
도 5d는 절연막을 더 형성한 상태,
도 5e는 제1 전자부품을 삽입하고 스루비아와 비아를 더 형성한 상태,
도 5f는 제1 상부 절연층 및 제1 하부 절연층을 더 형성한 상태,
도 5g는 제2 상부 절연층 및 제2 하부 절연층을 더 형성한 상태를 각각 예시한 도면이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 회로기판 제조방법을 설명하기 위한 도면으로써,
도 6a는 제1 코어층을 제공한 상태,
도 6b는 제2 코어층 및 제3 코어층을 더 형성한 상태,
도 6c는 스루비아홀, 비아홀 및 캐비티를 더 형성한 상태,
도 6d는 절연막을 더 형성한 상태,
도 6e는 제1 전자부품을 삽입하고 스루비아와 비아를 더 형성한 상태,
도 6f는 제1 상부 절연층 및 제1 하부 절연층을 더 형성한 상태,
도 6g는 제2 상부 절연층 및 제2 하부 절연층을 더 형성한 상태를 각각 예시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 회로기판(100)을 개략적으로 예시한 도면이고, 도 2는 본 발명의 다른 실시예에 따른 회로기판(100)을 개략적으로 예시한 도면이며, 도 3은 본 발명의 일실시예에 따른 회로기판(100)에 적용되는 제1 코어층(11)의 일예를 개략적으로 예시한 도면이고, 도 4는 본 발명의 일실시예에 따른 회로기판(100)에 적용되는 제1 코어층(11)의 다른 예를 개략적으로 예시한 도면이다.
도면을 참조하면, 본 발명의 일실시예에 따른 회로기판(100)은 코어부(10)를 포함한다. 코어부(10) 상에는 절연층 및 회로패턴층들이 구비될 수 있으며, 필요에 따라 복수의 층을 이룰 수 있다.
일실시예에서, 코어부(10)는 제1 코어층(11) 내지 제3 코어층(13)으로 이루어질 수 있다. 이때, 제1 코어층(11)은 그라파이트 또는 그래핀으로 이루어질 수 있으며, 제2 코어층(12) 및 제3 코어층(13)은 구리 등의 금속재질로 이루어질 수 있다.
통상적으로 그라파이트 또는 그래핀은 탄소들이 상호 결합되어 이루어지는 판상구조로 이루어지며, 이러한 판상 구조가 복수 층으로 적층되기도 한다. 여기서, 탄소들이 판상구조를 이루는 평면을 XY평면이라 칭할 수 있고, 복수의 판상구조가 적층되는 방향을 Z축 방향이라고 칭할 수 있다. 그리고, 그라파이트 또는 그래핀은 일반적인 구리 등의 금속재질에 비해서 열전도도가 월등히 높고, 특히, Z축 방향에 비해 XY평면 방향으로의 열전도도가 현저히 높다.
따라서, 제1 코어층(11)을 이루는 그라파이트 또는 그래핀의 XY평면 방향이 수평방향을 향할 경우, 회로기판(100)의 한 지점에서 발생된 열이 회로기판(100)의 전체 영역으로 신속하게 분산될 수 있게 되며, 이에 따라 방열성능이 향상될 수 있다. 또한, 제1 코어층(11)을 이루는 그라파이트 또는 그래핀의 XY평면 방향이 수직방향을 향할 경우, 회로기판(100)의 상면에서 하면 방향으로 또는 그 역방향으로 열이 신속하게 이동될 수 있게 된다.
한편, 제1 코어층(11)을 이루는 그라파이트 또는 그래핀은 금속재질에 비해서 경도가 상대적으로 낮은 편이다. 특히, 판상 구조가 적층되어 이루어지는 그라파이트 또는 그래핀의 경우 적층된 판과 판 사이의 결합력이 상대적으로 낮은 편이다. 또한, 그라파이트 또는 그래핀으로 이루어지는 제1 코어층(11)과 금속재질의 제2, 3 코어층은 그 재질이 서로 다르기 때문에 경계면에서의 결합력이 상대적으로 약화될 수 있다.
그러나, 본 발명의 일실시예에 따른 회로기판(100)에서는, 제1 코어층(11)의 일면과 타면에는 금속재질의 제2 코어층(12)과 제3 코어층(13)이 구비된다. 그리고, 이 금속재질은 제1 코어층(11)을 관통하는 관통홀 내부에도 충진된다.
즉, 도면에 예시된 바와 같이, 제1 코어층(11)에 관통공이 구비되고, 제2 코어층(12) 및 제3 코어층(13)이 관통공을 통해 일체로 연결되어 제1 코어층(11)을 견고하게 지지하도록 할 수 있다. 이에 따라, 제1 코어층(11)을 이루는 그라파이트 또는 그래핀의 판상 구조들 상호간의 결합력이 향상될 수 있으며, 더 나아가 이종 재질인 제2 코어층(12) 및 제3 코어층(13)들과의 경계면에서의 결합력 또한 향상될 수 있다.
일실시예에서, 코어부(10)를 관통하는 스루비아(TV1, TV2)가 구비된다. 이때, 스루비아(TV1, TV2)는 복수개로 구비될 수 있으며, 이렇게 복수로 구비되는 스루비아(TV1, TV2)들 가운데 적어도 하나는 관통홀을 통과할 수 있다. 그리고, 관통홀 역시 복수로 구비될 수 있는데, 스루비아(TV1, TV2)가 관통하는 관통홀은 스루비아(TV1, TV2)보다 큰 직경을 가질 수 있다. 또한, 스루비아(TV1, TV2)가 관통하지 않는 관통홀은 직경에 제한은 없지만, 적어도 스루비아(TV1, TV2)가 관통하는 관통홀 보다는 작은 직경이 되도록 함으로써, 코어부(10)의 신뢰성을 담보하면서도 제1 코어층(11)의 열전달 성능을 최대한 향상시킬 수 있다. 도면에서는 스루비아(TV1, TV2)가 관통하는 관통홀을 H1으로 표시하고, 스루비아(TV1, TV2)가 관통하지 않는 관통홀을 H2로 표시했다.
일실시예에서, 코어부(10) 중에서 제1 코어층(11)을 제외한 제2 코어층(12) 또는 제3 코어층(13)만 관통하는 비아(V1, V1', V2, V2')가 구비될 수 있다. 이 비아는 그라파이트 또는 그래핀 재질로 이루어지는 제1 코어층(11)에 접촉됨으로써 제1 코어층(11)과의 열전달 효과가 향상될 수 있다.
일실시예에서, 코어부(10)의 일면 및 타면 중 적어도 일부에는 회로패턴들이 구비될 수 있다. 그리고 이 회로패턴들 중 일부는 전술한 스루비아(TV1, TV2)나 비아에 접촉될 수 있다.
한편, 제2 코어층(12) 및 제3 코어층(13)은 금속재질로 이루어진다. 따라서, 제2 코어층(12) 또는 제3 코어층(13)의 외면에 직접 도체패턴이 접촉될 경우 불필요한 전기적 연결이 구현될 수 있다. 따라서, 본 발명의 일실시예에 따른 회로기판(100)은, 제2 코어층(12) 또는 제3 코어층(13)과 도체패턴들 사이에 절연막(14)을 구비하여 절연성을 확보한다. 여기서, 도체패턴은 전술한 스루비아(TV1, TV2), 비아 및 회로패턴 중 선택되는 적어도 한 가지를 의미한다. 일실시예에서, 절연막(14)은 페럴린(Parylene) 등을 코어부(10) 표면에 기상증착하는 방식으로 구현될 수 있다. 즉, 스루비아(TV1, TV2)를 형성하기 위한 스루비아홀(TVH)을 코어부(10)에 가공한 상태에서, 코어부(10) 표면에 절연물질을 제공함으로써 스루비아홀(TVH) 내부에도 절연막(14)을 형성할 수 있다. 이에 따라 스루비아(TV1, TV2)나 비아, 그리고 회로패턴 등과 코어부(10) 사이의 절연성을 확보할 수 있게 되는 것이다.
한편, 코어부(10)에는 캐비티(C1)가 구비되고, 이 캐비티(C1)에 제1 전자부품(300)이 삽입될 수 있다. 여기서, 제1 전자부품(300)은 능동소자 또는 수동소자일 수 있다. 또한, 제1 전자부품(300)은 열전도성이 높은 재질로 이루어져서 열전달 기능을 수행하는 구조체일 수도 있다.
일실시예에서, 제1 전자부품(300)이 열전달 기능을 수행하는 구조체인 경우에는 제1 전자부품(300)의 측벽이 코어부(10)의 캐비티(C1) 내측벽면에 접촉되도록 함으로써 제1 전자부품(300)의 열이 코어부(10)를 통해 수평방향으로 신속하게 분산되도록 할 수 있다.
이 경우, 제1 전자부품(300)과 코어부(10) 사이의 절연성이 확보될 수 있도록 캐비티(C1) 표면에도 전술한 절연막(14)이 구비될 수 있다.
도 1에 예시된 바와 같이, 일실시예에서 제1 코어층(11)의 외주연 측벽이 제2 코어층(12) 및 제3 코어층(13) 외측으로 노출될 수 있는데, 이렇게 코어부(10) 외면으로 노출된 제1 코어층(11)에 제1 전자부품(300)이 직접(또는 절연막(14)을 매개로) 접촉됨에 따라 제1 전자부품(300)의 열이 제1 코어층(11)을 통해 보다 신속하게 전파될 수 있다.
반면, 도 2에 예시된 바와 같이, 다른 실시예에서 제1 코어층(11)의 외주연 측벽도 제2 코어층(12) 및 제3 코어층(13)을 이루는 금속재질로 커버될 수 있다. 이 경우 도 1에 예시된 실시예에 비해서 제1 전자부품(300)과의 열교환 효율은 감소되지만 제1 코어층(11) 자체의 결합력 또는 제1 코어층(11)과 제2, 3 코어층 사이의 결합력은 향상된다.
여기서, 도 1 및 도 2에서는 이해의 편의를 위해서 수직 단면도와 수평 단면도를 함께 도시하고 있다. 즉, 수평 단면도는 수직 단면도에 표시된 I-I'선을 따라 절단한 면을 개략적으로 예시하고 있고, 수직 단면도는 수평 단면도에 표시된 Ⅱ-Ⅱ'선을 따라 절단한 면을 개략적으로 예시하고 있다.
또한, 코어부(10) 외측에는 적어도 하나의 절연층 및 회로패턴층 들이 구비될 수 있다. 그리고, 회로기판(100)의 적어도 일면에는 집적회로 등의 전자부품(500)이 실장될 수 있으며, 회로기판(100)은 메인보드 등의 부가기판(800)에 탑재될 수 있다.
여기서, 코어부(10)의 상부에 구비된 절연층을 제1 상부 절연층(121), 코어부(10)의 하부에 구비된 절연층을 제1 하부 절연층(121')이라 칭할 수 있으며, 이 제1 상부 절연층(121) 또는 제1 하부 절연층(121')을 이루는 물질이 캐비티(C1)와 제1 전자부품(300) 사이에 충진될 수 있다. 도면에서는 제1 전자부품(300)과 캐비티(C1) 사이에 충진된 물질을 121M으로 표시하였다.
이에 따라, 제1 전자부품(300)이 열전달 기능을 수행할 경우, 전자부품(500)에서 발생된 열이 제1 전자부품(300)을 거쳐 부가기판(800)으로 이동될 수 있고, 이와 더불어 코어부(10)를 통해서 수평방향으로도 신속하게 분산될 수 있다.
또한, 제1 전자부품(300)이 MLCC 등의 수동소자로 구현됨에 따라 열전달 기능을 원활하게 수행하지 못할 경우에도, 전자부품(500)에서 발생된 열이 회로패턴 및 비아들을 통해서 코어부(10)에 전달되고, 코어부(10)를 통해서 신속하게 분산될 수 있게 된다.
그 결과 회로기판(100)의 방열성능이 향상될 수 있게 되는 것이다.
한편, 도 3을 참조하면 제1 코어층(11) 외면에 프라이머층(15)이 구비된 예가 도시되어 있다. 즉, 그라파이트 또는 그래핀 시트로 이루어지는 제1 코어층(11)의 외면에 프라이머층(15)을 구비함으로써 층간 결합력을 향상시킬 수 있다는 것이다. 이때, 프라이머층(15)은 제1 코어층(11)을 이루는 그라파이트 또는 그래핀 끼리의 층간 결합력을 향상시킬 뿐만 아니라, 제1 코어층(11)과 제2 코어층(12) 사이 및 제1 코어층(11)과 제3 코어층(13) 사이의 층간 결합력을 향상시키는 기능도 수행할 수 있다.
다른 실시예에서, 도 4를 참조하면, 그라파이트 또는 그래핀 시트의 표면에 프라이머층(15)이 구비되어 이루어지는 단위체들을 수직방향으로 적층하여 제1 코어층(11)을 구현할 수 있다. 이 경우 제1 코어층(11)의 수평방열 기능 감소를 최소화하면서도 제1 코어층(11)의 수직방향의 박리 문제를 완화시킬 수 있다.
여기서, 프라이머층(15)은 이소프로필알코올(Iso Propyl alcohol) 및 아크릴(Acryl) 계 실란(Silan)을 포함하는 프라이머로 이루어질 수 있다. 또한, 프라이머층(15)은 MPS(3-(trimethoxysilyl)propylmethacrylate)로 이루어질 수 있으며, 프라이머층(15)에는 실란계 첨가제가 추가될 수 있다.
도 5a 내지 도 5g는 본 발명의 일실시예에 따른 회로기판(100) 제조방법을 설명하기 위한 도면이다.
먼저, 도 5a를 참조하면, 그라파이트 또는 그래핀 재질로 이루어지는 제1 코어층(11)이 제공된다. 이때, 제1 코어층(11)에는 적어도 하나의 관통홀이 구비될 수 있다.
다음으로, 도 5b를 참조하면, 제1 코어층(11)에 금속재질을 제공하여 제2 코어층(12) 및 제3 코어층(13)을 형성한다. 여기서, 금속재질은 인쇄법이나 도금법 등 다양한 방식으로 제공될 수 있으며, 관통홀에도 금속재가 충진됨으로써 제2 코어층(12)과 제3 코어층(13)이 일체되게 이루어질 수 있다.
다음으로, 도 5c를 참조하면, 코어부(10)에 스루비아홀(TVH), 비아홀(VH) 및 캐비티(C1) 등이 형성될 수 있다.
다음으로, 도 5d를 참조하면, 코어부(10)의 노출된 표면에 절연막(14)이 형성될 수 있다.
다음으로, 도 5e를 참조하면, 코어부(10)에 스루비아(TV1, TV2)와 비아 그리고 회로패턴 등을 형성할 수 있다. 이때, 캐비티(C1)에 제1 전자부품(300)이 삽입될 수 있다.
다음으로, 도 5f를 참조하면, 코어부(10) 및 제1 전자부품(300)을 덮는 제1 상부 절연층(121) 및 제1 하부 절연층(121')을 형성할 수 있다.
다음으로, 도 5g를 참조하면, 제2 상부 절연층(131) 및 제2 하부 절연층(131')을 더 형성할 수 있다.
도시되지는 않았지만, 회로기판(100)의 상면에 전자부품(500)을 실장할 수 있고, 회로기판(100)을 부가기판(800)에 실장할 수도 있다. 이 과정에서 솔더볼(SB)이 활용될 수 있으며, 이에 한정되는 것은 아니다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 회로기판(100) 제조방법을 설명하기 위한 도면으로써, 제1 코어층(11)의 외주연 측벽 중 적어도 일부가 제2 코어층(12) 및 제3 코어층(13)을 이루는 금속재질로 커버되는 상태를 제외하고는 전술한 실시예와 동일하므로 중복되는 설명은 생략한다.
10 : 코어부
11 : 제1 코어층
12 : 제2 코어층
13 : 제3 코어층
14 : 절연막
15 : 프라이머층
100, 200 : 회로기판
121 : 제1 상부 절연층
121' : 제1 하부 절연층
131 : 제2 상부 절연층
131' : 제2 하부 절연층
H1 : 제1 관통홀
H2 : 제2 관통홀
TVH : 스루비아홀
VH : 비아홀
TV1, TV2 : 스루비아
V1, V2 : 비아
SB : 솔더볼
300 : 제1 전자부품
500 : 제2 전자부품
800 : 부가기판

Claims (13)

  1. 그라파이트 또는 그래핀 재질로 이루어지고 일면과 타면 사이를 관통하는 관통홀이 구비된 제1 코어층; 및
    금속재질로 이루어져 상기 제1 코어층의 일면 및 타면에 각각 구비되는 제2 코어층 및 제3 코어층;
    을 포함하는 코어부가 구비되되,
    상기 관통홀에는 상기 제2 코어층 및 상기 제3 코어층을 이루는 상기 금속재질이 충진되는 회로기판.
  2. 청구항 1에 있어서,
    상기 코어부의 일면과 타면 사이를 관통하는 스루비아가 상기 관통홀 내측을 관통하는 회로기판.
  3. 청구항 2에 있어서,
    상기 코어부의 일면 또는 타면에 회로패턴이 구비되되, 상기 스루비아의 외면과 상기 코어부의 표면 사이 및 상기 회로패턴의 외면과 상기 코어부의 표면 사이에는 절연막이 구비되는 회로기판.
  4. 청구항 1에 있어서,
    상기 제2 코어층 또는 상기 제3 코어층을 관통하는 비아가 구비되되, 상기 비아의 표면과 상기 코어부 사이에는 절연막이 구비되는 회로기판.
  5. 청구항 2에 있어서,
    상기 관통홀은, 상기 스루비아가 내측을 관통하는 제1 관통홀 및 상기 스루비아가 내측을 관통하지 않는 제2 관통홀을 포함하는 회로기판.
  6. 청구항 1에 있어서,
    상기 제1 코어층의 외주연 측벽 중 적어도 일부는 상기 제2 코어층 및 상기 제3 코어층 외부로 노출되는 회로기판.
  7. 청구항 1에 있어서,
    상기 제1 코어층의 외주연 측벽 중 적어도 일부는 상기 제2 코어층 및 상기 제3 코어층을 이루는 금속재질로 커버되는 회로기판.
  8. 청구항 1에 있어서,
    상기 코어부의 일면과 타면 사이를 관통하는 캐비티가 구비되고, 상기 캐비티 내부에는 제1 전자부품의 적어도 일부가 삽입되는 회로기판.
  9. 청구항 8에 있어서,
    상기 제1 전자부품의 외주연 측벽 중 적어도 일부는 절연막을 사이에 두고 상기 캐비티에 접촉되는 회로기판.
  10. 청구항 1에 있어서,
    상기 제1 코어층의 표면에는 프라이머층이 구비되는 회로기판.
  11. 청구항 1에 있어서,
    상기 제1 코어층은, 그라파이트 또는 그래핀의 표면에 프라이머층이 구비되어 이루어지는 단위체들이 적층되어 이루어지는 회로기판.
  12. 그라파이트 또는 그래핀 재질로 이루어지고 일면과 타면 사이를 관통하는 관통홀이 구비된 제1 코어층을 제공하는 단계;
    상기 관통홀 내부에 상기 금속재가 충진되도록 상기 제1 코어층의 일면 및 타면에 금속재를 제공하여 제2 코어층 및 제3 코어층을 형성하여 코어부를 형성하는 단계;
    상기 코어부의 일면과 타면 사이를 관통하되 상기 관통홀 내측을 통과하는 스루비아홀을 형성하는 단계;
    상기 스루비아홀 내측벽에 절연막을 형성하는 단계; 및
    상기 스루비아홀에 도체를 충진하여 스루비아를 형성하는 단계;
    를 포함하는 회로기판 제조방법.
  13. 청구항 12에 있어서,
    상기스루비아홀을 형성하는 단계와 상기 절연막을 형성하는 단계 사이에,
    상기 제2 금속층 또는 상기 제3 금속층을 관통하여 상기 제1 금속층을 노출시키는 비아홀을 형성하는 단계;를 더 포함하는 회로기판 제조방법.
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