KR102447839B1 - 회로 기판 및 이를 포함하는 전자 기기 - Google Patents

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Abstract

복수의 유전체층과 복수의 도전체층의 적층 구조를 포함하는 회로 기판이 제공된다. 회로 기판의 최외측에 배치되는 제1 도전체층에 부착되는 커넥터와 커넥터를 통해 신호가 입력되는 회로. 제1 도전체층은, 제1 도전체층과 커넥터의 외장이 전기적으로 접속되는 제1 영역과, 제1 도전체층과 회로가 전기적으로 접속되는 제2 영역 사이에 공간을 포함하고, 제1 도전체층과 상이한 적어도 하나의 도전체층은 적어도 하나의 도전체층이 제1 영역에 전기적으로 접속되는 영역과 적어도 하나의 도전체층이 제2 영역에 전기적으로 접속되는 영역 사이에 공간을 갖지 않는다.

Description

회로 기판 및 이를 포함하는 전자 기기{CIRCUIT BOARD AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 개시내용은 회로 기판 및 회로 기판을 포함하는 전자 기기에 관한 것이다.
전자 기기에는, 복수의 도전체층과 복수의 유전체층의 적층 구조를 갖는 회로 기판이 사용된다. 회로 기판에는, 범용 직렬 버스(USB) 커넥터 및 로컬 영역 네트워크(LAN) 커넥터 등의 커넥터 및 집적 회로(IC)가 부착된다. 커넥터는 전자 기기를 외부 장치에 접속한다. 회로 기판에 부착되는 커넥터는 금속 외장을 갖는다. 커넥터의 외장 및 도전체층은 커넥터가 회로 기판에 부착되도록 납땜에 의해 접속된다.
전자 기기를 외부 장치에 접속하는 커넥터는, 커넥터의 포트가 전자 기기로부터 외측을 향하도록 회로 기판에 부착되며, 따라서 외부 장치는 전자 기기의 외부로부터 커넥터에 부착될 수 있다. 따라서, 외적 요인, 예를 들어 유저가 커넥터의 외장에 접촉함으로써 유발되는 이벤트로 인해 커넥터의 외장에 정전기가 인가될 수 있다. 커넥터의 외장에서 발생한 정전기 등의 외래 노이즈는 커넥터의 외장 및 도전체층 사이의 접합부를 통해서 회로 기판의 도전체층으로 흐른다. 도전체층에 유입된 외래 노이즈는 회로 기판에 설치된 IC의 오동작 등의 원인이 될 가능성이 있다.
일본 특허 출원 공개 제2014-36138호에서는, 도 1에 도시된 바와 같이, 커넥터의 금속 케이싱이 도전체층에 연결되는 영역과 회로 기판 상의 회로가 도전체층에 연결되는 영역 사이에 공간이 제공된다. 도 1에서, 제1 층(704), 제2 층(706), 제3 층(708), 및 제4 층(710)은 도전체층이다. 커넥터의 외장은 영역(1001)에서 제1 층(704)에 접속된다. 커넥터의 외장이 도전체층에 접속되는 영역(1001)과 IC(302)가 도전체층에 접속되는 영역 사이에 배치되는 공간은 커넥터의 외장에 인가된 정전기가 공간을 넘어 IC에(302)에 전달되는 것을 억제한다.
일본 특허 출원 공개 제2014-36138호에 기재된 장치에서는, 도 1에 도시된 바와 같이, 커넥터의 외장이 도전체층에 접촉하는 영역과 회로 기판의 IC가 도전체층에 접촉하는 영역 사이에는 공간이 제공된다. 따라서, 신호선(502)을 통해 흐르는 전류의 피드백 전류가 파선으로 나타낸 경로(503)를 따라 흐른다. 따라서, 경로(503)의 전류 루프에 의해 방사 노이즈가 발생한다. 일반적으로, 전류 루프의 크기가 작을수록, 방사 노이즈의 레벨은 작아진다.
본 개시내용의 양태에 따르면, 적층 구조, 복수의 유전체층, 및 복수의 도전체층을 포함하는 회로 기판이 제공된다. 도전성 외장을 갖는 커넥터 및 커넥터를 통해 입력되는 신호를 처리하기 위한 회로가 복수의 도전체층 중 최외측에 배치되는 제1 도전체층에 접속된다. 상기 복수의 도전체층 중 상기 제1 도전체층은 상기 제1 도전체층 및 상기 커넥터의 상기 외장이 전기적으로 접속되는 영역과 상기 제1 도전체층 및 상기 회로가 전기적으로 접속되는 영역 사이에 공간을 포함하고, 상기 복수의 도전체층 중 상기 제1 도전체층과는 상이한 적어도 하나의 도전체층은 상기 적어도 하나의 도전체층 및 상기 커넥터의 외장이 전기적으로 접속되는 영역과 상기 적어도 하나의 도전체층 및 상기 회로가 전기적으로 접속되는 영역 사이에 공간을 갖지 않는다.
본 개시내용의 추가적인 양태는 (첨부된 도면을 참고한) 예시적인 실시형태에 대한 이하의 설명으로부터 명확해질 것이다.
도 1은 모든 도전체층이 프레임 접지부와 신호 접지부 사이에 슬릿을 포함하는 경우의 회로 기판의 일례를 도시하는 단면도이다.
도 2는 본 예시적인 실시형태에 따른 상부로부터 본 회로 기판을 도시하는 도면이다.
도 3은 본 예시적인 실시형태에 따른 도 2에 도시된 회로 기판의 B-B' 선을 따라 취한 단면도이다.
도 4는 본 예시적인 실시형태에 따른 도 2에 도시된 회로 기판의 A-A' 선을 따른 단면도이다.
도 5a 및 도 5b는 본 예시적인 실시형태에 따른 커넥터의 형상을 각각 도시하는 도면이다.
도 6은 제2 예시적인 실시형태에 따른 상부로부터 본 회로 기판을 도시하는 도면이다.
도 7은 제2 예시적인 실시형태에 따른 도 6에 도시된 회로 기판의 D-D' 선을 따른 단면도이다.
이하, 도면을 참조하여 예시적인 실시형태에 대해서 설명한다.
도 2는 제1 예시적인 실시형태에서의 회로 기판(10)의 상면도이다. 도 3은 도 2에 도시된 회로 기판(10)의 B-B' 선을 따른 단면도이며, 도 4는 도 2에 도시된 회로 기판(10)의 A-A' 선을 따른 단면도이다.
본 예시적인 실시형태의 회로 기판(10)은, 도 3에 도시된 바와 같이, 4개의 도전체층과 3개의 유전체층이 교대로 배치된 적층 구조를 갖는다. 본 예시적인 실시형태에서는, 4개의 도전체층의 제1 층(704), 제2 층(706), 제3 층(708), 및 제4 층(710)이 커넥터가 부착되는 층으로부터 순서대로 배치된다. 4개의 도전체층 중 최외측의 도전체층 상에는 땜납 레지스트가 퇴적된다.
도 2를 참고하여 회로 기판(10)의 전체적인 구성을 설명한다. 판금(500)은 회로 기판(10)이 나사(401 내지 407)에 의해 고정되는 금속판이다. 판금(500)은 전자 기기의 금속 하우징일 수 있다. 본 예시적인 실시형태에서, 판금(500)은 전원의 접지부에 접속된다.
나사(401 내지 407)는 회로 기판(10)을 판금(500)에 부착하기 위해 사용된다. 나사(401 내지 407)의 각각은 도전성 재료로 구성된다. 따라서, 회로 기판(10)의 도전체층 중, 각각의 나사(401 내지 407)와 접촉하는 부분은 판금(500)에 전기적으로 접속되며, 판금(500)과 동일한 전위에 있다.
커넥터(201, 202)의 각각은 금속 외장에 의해 둘러싸인 암형 커넥터이다. 커넥터(201 및 202)의 각각은, 로컬 영역 네트워크(LAN) 커넥터, 범용 직렬 버스(USB) 커넥터, 및 HDMI® 커넥터 등의 범용 커넥터이며, 외부 장치로부터 회로 기판(10)에 입력된 신호를 회로 기판(10)에 부착된 집적 회로(IC)에 입력한다. 커넥터(202)는 그 접지 단자인 핀(211 및 212)을 포함한다. 커넥터(202)는 핀(211 및 212)을 통해서 회로 기판(10)의 도전체층에 접속된다. 한편, 커넥터(202)의 핀(215 내지 217)은 IC(302)에 접속된 단자이다. 핀(215 내지 217)의 각각은 커넥터(202)를 통해서 외부 장치로부터 입력된 신호를 IC(302)에 공급한다. 커넥터(201)의 핀(213 및 214)의 각각은 커넥터(201)를 접지부에 접속하는 단자이며, 커넥터(201)의 외장을 회로 기판(10)의 도전체층에 접속한다. 한편, 핀(219 및 220)의 각각은 커넥터(201)를 통해서 외부 장치 또는 케이블로부터 입력된 신호를 IC(301)에 공급하는 단자이다.
도 5a 및 도 5b는 커넥터(202)의 외관의 일례를 각각 도시하는 도면이다. 도 5a는 커넥터(202)를 상부로부터 본 도면이다. 도 5a에 도시된 바와 같이, 커넥터(202)는 금속 쉘인 외장(600)을 갖는다. 핀(215 내지 218)의 각각은 회로 기판(10)의 제1 층(704)에 접속되고, 커넥터(202)에 입력된 신호를 IC(302)에 공급하며, 커넥터(202)의 연결부와 반대측을 향해 연장된다. 도 5b는 커넥터(202)를 커넥터(202)의 연결부 측으로부터 본 것을 도시하는 도면이다. 핀(211 및 212)은 커넥터(202)를 회로 기판(10)에 부착하여 커넥터(202)의 외장(600)을 접지부에 접속한다. 핀(211 및 212)이 회로 기판(10)의 제1 층(704)에 배치된 패드에 납땜되어, 커넥터(202)가 회로 기판(10)에 부착된다. 회로 기판(10)의 제1 층(704)에의 핀(211 및 212)의 부착은 커넥터(202)의 외장(600)을 회로 기판(10)의 제1 층(704)에 전기적으로 접속한다. 도 5b에 도시된 바와 같이, 외장(600)의 내측에 신호의 입력에 사용되는 핀이 배치된다. 유저가 회로 기판(10)에 부착된 커넥터에 외부 장치의 커넥터 또는 케이블의 커넥터를 삽입함으로써, 외부 장치 및 회로 기판(10)이 전기적으로 접속된다. 커넥터(201 및 202)의 각각은 전자 기기의 하우징 외부로부터 커넥터를 삽입할 수 있는 위치에 배치된다. 또한, 각각의 커넥터의 형상 및 핀의 수는 상술한 경우로 한정되지 않는다.
슬릿(140)은 회로 기판(10)의 제1 층(704) 및 제4 층(710)을 이하에서 설명되는 영역(110)과 영역(120)으로 분할하는 공간이다. 영역(110)은, 회로 기판(10) 중, 나사(401 내지 407) 중 임의의 것을 통해서 판금에 전기적으로 접속되는 부분 및 커넥터(201 및 202)의 각각의 외장이 회로 기판(10)의 제1 층(704)과 접촉하는 부분을 포함한다. 즉, 영역(110)은 커넥터의 외장에 전기적으로 접속되는 프레임 접지부 영역이다. 커넥터(201)의 핀(213 및 214)은 커넥터(201)의 외장을 회로 기판(10)의 제1 층(704)에 접속한다. 핀은 영역(110)에 배치된다. 커넥터(202)의 핀(211 및 212)은 커넥터(202)의 외장을 회로 기판(10)의 제1 층(704)에 접속한다. 핀은 영역(110)에 배치된다.
커넥터(201 또는 202)의 외장에서 발생한 정전기는 슬릿(140)을 넘어가지 않기 때문에, 정전기는 회로 기판(10)의 도전체층 중 표층에 가장 가까운 층을 통해 나사(401 내지 405) 중 임의의 것으로 흐른다. 커넥터(201 또는 202)의 외장에서 발생한 정전기는 판금(500)을 통해서 나사(401 내지 405)로부터 전원의 접지선으로 흐른다. 따라서, 슬릿(140)에 의해, 커넥터(201, 202)의 외장에서 발생한 정전기는 IC(301 또는 302)로는 흐르지 않는다. 따라서, 전자 기기의 외부에서 발생한 정전기에 의한 IC(301 및 302) 각각의 오동작이 방지된다.
회로 기판(10) 중, 영역(120)은 영역(110)과 상이하다. 영역(120)은 IC(301 및 302)의 접지 단자가 회로 기판(10)에 접속되는 신호 접지부 영역이다. IC(301 및 302)의 접지 단자는 영역(120)과 접촉하고 있고, IC(301 및 302) 각각의 기준 전위는 회로 기판(10)의 접지층의 전위와 동일하다. 커넥터(201)의 핀(219 및 220)은 IC(301)에 접속되며 영역(120)에 배치된다. 커넥터(202)의 핀(215 내지 218)은 IC(302)에 접속되며, 영역(120)에 배치된다.
도 3을 참고하여, 회로 기판(10)의 구성과 회로 기판(10)을 판금(500)에 부착하는 방법을 설명한다.
회로 기판(10)은 유전체층(즉, 프리프레그(705 및 709) 및 코어 부재(707))과 도전체층(704, 706, 708, 및 710)이 교대로 적층된 회로 기판이다. 프리프레그(705 및 709)의 각각 및 코어 부재(709)는, 절연 재료로 구성되며, 도전체층(704, 706, 708, 710)을 서로 절연하기 위해서 사용된다.
도전체층(704, 706, 708, 및 710)의 각각은 구리박으로 형성된다. 양자 모두 도전체층인 제1 층(704)(즉, 도전체층(704)) 및 제4 층(710)(즉, 도전체층(710))은 예를 들어 IC에의 신호의 입력을 위해 사용되는 신호층이다. 제1 층(704) 및 제4 층(710)에는, 신호선 이외에, 커넥터(201 및 202) 및 IC(301 및 302)를 부착하기 위해 패드 및 관통 구멍이 형성된다. 제1 층(704) 및 제4 층(710)에서, 패드 또는 관통 구멍 이외의 부분은 땜납 레지스트로 도포되어 있다. 패드는 기기 등이 부착되는 부분이다. 땜납 레지스트는 제1 층(704) 및 제4 층(710)의 구리박의 산화 및 패드 이외의 부분에의 땜납의 부착을 방지한다.
제2 층(706)(즉, 도전체층(706))은 접지(GND) 층이며, 회로 기판(10)에 배치된 IC(301 및 302)의 각각에 입력되는 신호에 대한 기준 전위를 갖는 층이다. GND 층에는, 신호선을 통해 흐르는 전류의 피드백 전류가 배선 패턴을 통해 흐르게 하기 위한 배선 패턴이 형성된다. 제3 층(708)(즉, 도전체층(708))은, 회로 기판(10)에 배치된 IC(301 및 302)에 전력을 공급하기 위한 배선 패턴이 형성된 전원층이다.
회로 기판(10)은 나사(402, 405, 및 407)에 의해 판금(500)에 부착된다. 나사의 각각은 도전 재료로 구성되고, 제1 층(704)의 영역(110), 제2 층(706), 및 제4 층(710)의 영역(110)에 접촉한다. 구체적으로는, 제1 층(704)의 영역(110), 제2 층(706), 및 제4 층(710)의 영역(110)은 나사(402, 405, 및 407)를 통해서 전기적으로 접속되며, 판금(500)과 동일한 전위에 있다. 도 3에는 도시되지 않은 나사(401, 403, 404, 및 406)도 제1 층(704)의 영역(110), 제2 층(706), 및 제4 층(710)의 영역(110)에 접촉하며, 판금(500)과 동일한 전위에 있다.
비아(800 및 801)는 제1 층(704), 제2 층(706), 및 제4 층(710)이 전기적으로 도전되게 하는 부분이다. 비아는 복수의 도전체층의 접속을 위해 내측이 구리로 도금된 관통 구멍 중 부품의 삽입에 사용되지 않는 관통 구멍을 나타낸다. 제1 층(704)의 영역(120), 제2 층(706), 및 제4 층(710)의 영역(120)이 비아(800 및 801)를 통해 전기적으로 접속된다. 비아는 비아(800 및 801)의 위치 이외의 위치에도 적절하게 배치되어 전원층으로서의 제3 층(708) 이외의 층을 전기적으로 접속한다. 층은 제1 층(704), 제2 층(706), 및 제4 층(710)을 포함한다.
슬릿(140)은 회로 기판(10)의 제1 층(704)과 제4 층(710)을 영역(110)과 영역(120)으로 분리하는 공간이다. 도 3의 단면도에 도시된 바와 같이, 슬릿(140)은, 회로 기판(10)의 제1 층(704)과 제4 층(710)을 영역(110)과 영역(120)으로 분리하도록 형성된다. 제2 층(706)은 슬릿(140)에 의해 분리되지 않는다. 따라서, 회로 기판(10)의 제2 층(706)은 위치에 관계없이 전기적으로 접속된다.
또한, 본 예시적인 실시형태에서는, 회로 기판(10)의 중앙에 있는 나사(407) 부근에 슬릿(140)이 배치된다. 도 3의 단면도에 도시된 바와 같이, 제1 층(704) 및 제4 층(710)의 나사(407)의 주위에는 슬릿(140)이 배치되는 반면, 제2 층(706)의 나사(407)의 주위에는 슬릿(140)이 배치되지 않는다. 제1 층(704)의 영역(110), 제4 층(710)의 영역(110), 제2 층(706), 및 판금(500)은 나사(407)에 의해 전기적으로 접속된다. 따라서, 정전기 등의 노이즈가 판금(500)에 인가된 경우, 노이즈가 나사(407)를 통해서 제1 층(704) 또는 제4 층(710)에 인가된다. 그러므로, 나사(407)의 주위에의 슬릿(140)의 배치는 신호선을 갖는 제1 층(704) 및 제4 층(710)의 영역(120)에 정전기 등의 노이즈가 인가되는 것을 방지할 수 있다.
도 4는 도 2에 도시된 회로 기판(10)의 A-A' 선을 따른 단면도를 도시한다. A-A' 단면도는 커넥터(202)의 신호선을 포함한다.
커넥터(202)는, USB 커넥터 및 LAN 커넥터와 마찬가지로, 전자 기기를 다른 장치에 접속한다. 유저가 커넥터(202)에 맞는 형상을 갖는 기기 또는 케이블의 커넥터를 커넥터(202)에 삽입함으로써 전자 기기를 외부 장치에 접속한다. 커넥터(202)는 접속된 기기 또는 케이블로부터 입력 신호를 수신한다. 입력된 신호는 신호선(303)을 통해서 IC(302)에 입력된다. IC(302)의 접지 단자에 유입하는 전류는, 접지 단자의 접합부를 통해서 회로 기판(10)의 제1 층(704)으로 흐른다. 회로 기판(10)의 제1 층(704)에 유입된 전류는 비아(701)를 통해서 제2 층(706)에 유입된다. 제2 층(706)에 유입한 전류는 제2 층(706) 내부를 도 4에 도시된 화살표로 나타낸 방향을 따라 흐른 후, 비아(700)를 통해서 회로 기판(10)의 제1 층(704)으로 흐른다. 그 후, 제1 층(704)으로 흐른 전류는 커넥터(202)의 접지 단자(212 또는 211) 중 어느 것으로부터 커넥터(202)에 유입된다.
본 예시적인 실시형태에서는, 회로 기판(10)의 도전체층 중, 최외측 층과 상이한 제2 층(706)에는 슬릿이 배치되지 않는다. 따라서, IC(302)의 접지부에 유입된 전류가 커넥터로 복귀하는 피드백 회로가 제2 층(706)을 통해 회로 기판(10)의 영역(110)에 제공될 수 있다. 따라서, 모든 층에서 프레임 접지부와 신호 접지부 사이에 슬릿을 제공하는 경우의 경로에 비해 피드백 전류가 흐르는 경로를 짧게 할 수 있다. 또한, 피드백 전류는 제2 층(706)을 통해 흐른 후 커넥터(202)로 복귀되기 때문에, 커넥터의 신호선을 통해서 출력되는 신호와 이러한 신호의 피드백 전류 루프는 도 1에 도시된 것보다 작아질 수 있다. 그러므로, 신호선(303)과 피드백 전류에 의해 발생하는 방사 노이즈는 모든 층의 프레임 접지부와 신호 접지부 사이에 슬릿이 배치되는 경우와 비교하여 낮아질 수 있다.
상술한 바와 같이, 도전체층과 유전체층의 적층 구조를 갖는 회로 기판에서, 도전체층의 최외측 층인 제1 층은 도전체층이 커넥터의 외장과 접촉하는 영역과 도전체층이 IC의 접지부의 핀에 접속되는 영역 사이에 슬릿을 갖는다. 이렇게 함으로써, 유저가 커넥터의 외장 등의 금속에 접촉하는 것에 의해 정전기가 발생하는 경우에도, 정전기는 회로 기판의 제1 층을 통해서 IC에 전달되는 것이 방지될 수 있다. 또한, 도전체층 중 최외측 층인 제1 층과 상이한 층에는 상술한 슬릿이 제공되지 않는다. 따라서, 회로 기판에 흐른 신호의 피드백 전류를 위한 경로를 단축할 수 있고, 신호 및 피드백 전류에 의해 발생가능한 방사 노이즈를 감소시킬 수 있다.
제1 예시적인 실시형태에서는, 커넥터(201 및 202)의 외장을 접지부에 접속하는 핀이 회로 기판(10)의 제1 층(704)에만 접촉하는 예를 설명했다. 커넥터(201 및 202)의 외장을 프레임 접지부에 접속하는 단자가 제1 층(704)뿐만 아니라 접지층 아래에 배치된 제4 층(710)에도 접촉할 수 있다. 여기서, 접지부에 접속되는 커넥터(201 및 202)의 단자가 접지층인 제2 층(706)에 접촉할 수 있다. 이러한 경우에, 커넥터의 외장에서 노이즈가 발생하는 경우, 노이즈는 접지층인 제2 층(706)에 제공된다. 그러므로, 제2 예시적인 실시형태에서는, 제2 층(706)이 커넥터의 핀에 접촉하지 않도록, 접지부에 접속되는 커넥터의 단자가 접지층인 제2 층(706) 내에 배치되는 부분에 슬릿이 제공된다. 한편, 접지부에 접속되는 커넥터의 핀이 배치되지 않은 부분에서는, 피드백 전류가 영역(110)으로 유입될 수 있도록 접지층에 슬릿을 제공하지 않는다.
이러한 배치에 의해, 접지층에 걸친 복수의 신호층이 커넥터의 외장에 접속된 접지 단자에 접속되는 경우에도, 회로 기판의 접지층에 외래 노이즈가 존재하는 것을 억제하면서 신호의 피드백 전류에 의한 방사 노이즈의 발생을 억제한다.
제2 예시적인 실시형태의 회로 기판(10) 재료 및 층 구조는 제1 예시적인 실시형태의 것과 유사하다.
도 6은 회로 기판(10)을 상부로부터 본 도면이다. 제2 예시적인 실시형태에서는, 도 6의 D-D' 선을 따른 단면도에 대해서 설명한다. D-D' 단면도는, 커넥터(202)의 핀 중 접지부에 접속되는 핀(211)을 포함하는 평면이다.
도 7은 도 6에 도시된 회로 기판(10)의 D-D' 선을 따른 단면도이다. 핀(211)은 커넥터(202)의 외장을 회로 기판(10)의 제1 층(704) 및 제4 층(710)에 연결한다. 제1 층(704) 및 제4 층(710)의 각각에서, 핀(211)과 접촉하는 영역은, 나사 등의 부재를 통해 판금(500)과 동일한 전위에 있으며, 판금(500)을 기준 전위로 하는 프레임 접지부 영역이다. 커넥터(202)의 외장에서 노이즈가 발생하는 경우, 노이즈는 핀(211)을 통해서 회로 기판(10)의 제4 층(710)을 통과한 후, 도 7에서는 도시되지 않은 나사(401 내지 407) 중 임의의 것으로부터 판금(500)으로 흐른다. 본 예시적인 실시형태에서는, 핀(211)의 임피던스가 나사(401 내지 406) 중 임의의 것의 임피던스보다 낮고, 정전기 등의 노이즈는 핀(211)으로 유입된다.
한편, 도 6의 A-A' 선을 따른 단면도는 커넥터의 금속 쉘을 회로 기판(10)의 제1 층(704)에 접속하는 핀(211)을 포함하지 않으므로, 제1 예시적인 실시형태의 도 4에 도시된 단면도와 유사하다. 도 4에서, 회로 기판(10)의 제2 층(706)의 프레임 접지부 및 신호 접지부는 서로 접촉하며, 슬릿이 제공되지 않는다. 그러므로, 커넥터의 외장을 접지부에 접속하는 핀이 회로 기판(10)의 접지층을 가로질러 복수의 층과 접촉하는 경우에도, 신호의 피드백 회로에 의한 방사 노이즈를 억제할 수 있다.
상술한 바와 같은 제2 예시적인 실시형태에서는, 커넥터의 외장에 접속되는 접지 단자가 회로 기판의 복수의 신호층에 접속되는 경우에, 접지 단자와 회로 기판의 접지층의 구리박이 서로 접촉하지 않도록 회로 기판의 접지층에 슬릿을 제공한다. 또한, 접지층은 접지 단자를 갖는 부분 이외의 영역에서 프레임 접지부에 접속된다. 이러한 배치는 회로 기판의 신호층을 통해 흐르는 신호의 피드백 전류를 위한 경로를 단축시킬 수 있다.
제2 예시적인 실시형태에서는, 상술한 바와 같이, 회로 기판의 신호층에서 판금을 기준 전위로 하는 영역과 접지층을 기준 전위로 하는 영역 사이에 공간이 제공된다. 따라서, 커넥터의 외장에서 발생한 정전기 등의 노이즈가 회로 내의 IC 및 회로 기판의 접지층으로 유입되는 것이 억제된다. 또한, 접지층이 접지 단자와 접촉하지 않도록, 접지 단자의 주위에 공간을 제공한다. 따라서, 제공된 공간은 IC로 흐르는 신호와 이러한 신호의 피드백 전류에 의해 발생하는 방사 노이즈를 억제할 수 있다.
예시적인 실시형태의 각각을 교대로 퇴적되는 4개의 도전체층과 3개의 유전체층을 갖는 회로 기판을 사용하여 설명하였다. 그러나, 도전체층 및 유전체층이 교대로 퇴적되는 한 도전체층의 수 및 유전체층의 수는 한정되지 않는다.
예시적인 실시형태의 각각에 따른 회로 기판은, 외부 유닛으로부터 인가되는 노이즈의 영향이 회로 기판 상의 회로에 전파되는 것을 억제하면서, 회로 기판 상의 신호선을 통해 흐르는 전류와 전류의 피드백 전류에 의한 노이즈의 발생을 억제할 수 있다.
본 개시내용을 예시적인 실시형태를 참고하여 설명하였지만, 본 개시내용은 개시된 예시적인 실시형태로 한정되지 않음을 이해해야 한다. 이하의 청구항의 범위는 이러한 모든 변형과 동등한 구조 및 기능을 포함하도록 최광의로 해석되어야 한다.

Claims (17)

  1. 회로 기판이며,
    적층 구조;
    복수의 유전체층; 및
    복수의 도전체층을 포함하고,
    상기 회로 기판은, 상기 복수의 도전체층 중 최외측에 배치된 제1 도전체층에 부착되는 커넥터 및 상기 커넥터를 통해 신호가 입력되는 회로를 포함하고,
    상기 복수의 도전체층 중 상기 제1 도전체층에서, 상기 커넥터의 외장(exterior)이 부착되는 제1 영역이 상기 회로가 부착되는 제2 영역으로부터 분리되어 있으며,
    상기 복수의 도전체층 중 상기 제1 도전체층과는 상이한 적어도 하나의 도전체층에서, 상기 제1 영역에 전기적으로 접속되는 영역이 상기 제2 영역으로부터 분리되어 있지 않은, 회로 기판.
  2. 제1항에 있어서,
    상기 회로 기판은 나사에 의해 전자 기기의 금속 하우징에 부착되며,
    상기 제1 영역은 상기 나사에 접촉하는, 회로 기판.
  3. 제2항에 있어서,
    상기 제2 영역은, 상기 회로 기판을 상기 전자 기기의 금속 하우징에 부착하는 상기 나사와 접촉하지 않는, 회로 기판.
  4. 제1항에 있어서,
    상기 제1 도전체층의 상기 제2 영역은 상기 커넥터로부터의 신호가 입력되는 단자에 접속되는, 회로 기판.
  5. 제1항에 있어서,
    상기 제1 도전체층은, 상기 커넥터로부터 상기 회로로의 신호의 입력을 위한 신호선이 배치되는 층이며,
    상기 제1 도전체층과는 상이한 상기 적어도 하나의 도전체층은 접지층인, 회로 기판.
  6. 제5항에 있어서,
    상기 접지층은, 상기 복수의 도전체층 중 상기 제1 도전체층에 가장 가까운 도전체층인, 회로 기판.
  7. 제6항에 있어서,
    상기 접지층은 전자 기기의 금속 하우징에 전기적으로 접속되는, 회로 기판.
  8. 제7항에 있어서,
    상기 회로 기판의 상기 제1 도전체층과 상기 접지층은 비아(via)를 통해 전기적으로 접속되는, 회로 기판.
  9. 제5항에 있어서,
    상기 복수의 도전체층 중 하나는 전원층이며, 상기 전원층은 상기 회로에 전류를 공급하는, 회로 기판.
  10. 제9항에 있어서,
    상기 접지층과 상기 전원층은 전기적으로 접속되어 있지 않은, 회로 기판.
  11. 제1항에 있어서,
    상기 제1 영역은 상기 회로 기판의 단부를 포함하는 영역인, 회로 기판.
  12. 제1항에 있어서,
    상기 제1 영역은 프레임 접지부이며, 상기 제2 영역은 신호 접지부인, 회로 기판.
  13. 제2항에 있어서,
    상기 전자 기기의 금속 하우징은 접지되어 있는, 회로 기판.
  14. 제1항에 있어서,
    상기 커넥터는 범용 직렬 버스(USB) 커넥터 또는 로컬 영역 네트워크(LAN) 커넥터인, 회로 기판.
  15. 제1항에 있어서,
    상기 회로 기판은 상기 복수의 도전체층 중 복수의 신호층의 각각에서 상기 제1 영역과 상기 제2 영역 사이에 공간을 갖는, 회로 기판.
  16. 복수의 유전체층과 복수의 도전체층의 적층 구조를 갖는 회로 기판이며,
    도전성의 커넥터의 외장이 전기적으로 접속되는 제1 영역과 상기 커넥터를 통해서 신호가 입력되는 회로가 전기적으로 접속되는 제2 영역의 사이에 공간을 갖는 제1 도전체층; 및
    상기 제1 영역에 전기적으로 접속되는 영역과 상기 제2 영역에 전기적으로 접속되는 영역 사이에 공간을 갖지 않는 적어도 하나의 도전체층을 포함하는, 회로 기판.
  17. 전자 기기이며,
    회로 기판을 포함하고,
    상기 회로 기판은,
    적층 구조;
    복수의 유전체층; 및
    복수의 도전체층을 포함하고,
    상기 회로 기판은, 상기 복수의 도전체층 중 최외측에 배치된 제1 도전체층에 부착되는 커넥터 및 상기 커넥터를 통해 신호가 입력되는 회로를 포함하고,
    상기 복수의 도전체층 중 상기 제1 도전체층에서, 상기 커넥터의 외장이 부착되는 제1 영역이 상기 회로가 부착되는 제2 영역으로부터 분리되어 있으며,
    상기 복수의 도전체층 중 상기 제1 도전체층과는 상이한 적어도 하나의 도전체층에서, 상기 제1 영역에 전기적으로 접속되는 영역이 상기 제2 영역으로부터 분리되어 있지 않은, 전자 기기.
KR1020190092168A 2018-07-31 2019-07-30 회로 기판 및 이를 포함하는 전자 기기 KR102447839B1 (ko)

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