JP7130047B2 - 集積回路モジュール構造及びその製作方法 - Google Patents
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Description
前記集積デバイスの表面の一部に被覆し、かつ、前記集積デバイスの前記少なくとも1つのインターフェースを露出させるラミネート加工層と、
各層が前記インターフェースに対応して接続された少なくとも1つの金属パターンを含み、前記金属パターン自体が第2機能回路を形成し、または、前記金属パターンが第2機能回路に直接的に接続されている少なくとも1層の再配線層と、
前記ラミネート加工層及び前記再配線層に被覆し、かつ、各層が1層の前記再配線層を被覆し、前記金属パターンの一部を露出させる少なくとも1層の絶縁層と、
を含む集積回路モジュール構造を提供する。
第1機能回路が設けられ、対向する第1面及び第2面を含み、前記第1面に前記第1機能回路に接続された少なくとも1つのインターフェースが設けられ、前記第2面が前記遷移ゴムと接触している集積デバイスを前記遷移ゴムに設けることと、
前記遷移ゴムの上に、前記集積デバイスを被覆するラミネート加工層を形成することと、
前記ラミネート加工層から前記少なくとも1つのインターフェースを露出させるように前記ラミネート加工層を薄肉化することと、
前記ラミネート加工層の上に少なくとも1層の再配線層を形成し、各層の前記再配線層が、前記インターフェースに対応して接続された少なくとも1つの金属パターンを含み、前記金属パターン自体が第2機能回路を形成し、または、前記金属パターンが第2機能回路に直接的に接続されることと、
前記ラミネート加工層及び前記再配線層の上に、少なくとも1層の絶縁層を形成し、各層の前記絶縁層が1層の前記再配線層を被覆し、前記絶縁層から前記金属パターンの一部を露出させることと、
を含む集積回路モジュール構造の製作方法をさらに提供する。
前記ラミネート加工層の上に複数層の再配線層を形成し、複数層の前記再配線層の間を絶縁層で隔離し、絶縁層におけるスルーホールを介して複数層の再配線層の間の電気的接続を実現すること、を含む。
前記ラミネート加工層及び前記再配線層の上に、少なくとも1層の誘電体材料層を蒸着し、各層の前記誘電体材料層が1層の前記再配線層を被覆し、形成された前記誘電体材料層が前記金属パターン及び前記集積デバイスを被覆することと、
前記金属パターンの一部を露出させるように、前記誘電体材料層をエッチングすることと、を含む。
図1は、実施例1に係る集積回路モジュール構造の構成模式図である。図1を参照すると、この集積回路モジュール構造は、
第1機能回路101が設けられ、対向する第1面11及び第2面12を含み、第1面11に第1機能回路101に接続された少なくとも1つのインターフェース102が設けられている集積デバイス1と、
集積デバイス1をパッケージし、前記集積デバイス1の表面の一部に被覆し、かつ、集積デバイス1の前記少なくとも1つのインターフェース102を露出させるラミネート加工層2と、
各層がインターフェース102に対応して接続された少なくとも1つの金属パターン31を含み、金属パターン31自体が第2機能回路を形成し、または、金属パターン31が第2機能回路に直接的に接続されている少なくとも1層の再配線層と、
前記ラミネート加工層及び前記再配線層の上に被覆し、集積デバイス1及びラミネート加工層2における第1面11に近い一方側に位置し、各層が1層の再配線層を被覆し、パッドを形成するように金属パターン31の一部を露出させる少なくとも1層の絶縁層4と、
を含む。
金属パターン31は、第2機能回路に直接的に接続されてもよく、例示的に、集積デバイス1における第1機能回路101(例えば、コンデンサ)は、集積デバイス1の外部の第2機能回路(例えば、インダクタンス)と結合して完全な機能回路を形成することである機能(例えば、フィルタリング作用)を実現し、金属パターン31は、2つ部分の機能回路が完全な機能回路を形成するように、第2機能回路(例えば、インダクタンス)に直接的に接続されてもよい。
金属パターン31が第2機能回路であるか、第2機能回路に直接的に接続されることは、いずれも集積回路モジュール構造における寄生抵抗の抵抗値を低減させることができる。
同時に、絶縁層4は、関連技術における基板に比較すると、厚みがより薄く、精度がより高く、集積回路モジュールの構造がより小型になることで、システム全体の集積度をより高くすることができる。
また、絶縁層4では、集積デバイス1、ラミネート加工層2及び再配線層との密着は、ある程度の封止作用を果たし、集積デバイス1を侵食から保護することができる。
この集積回路モジュール構造を、他の集積回路モジュール構造、プリント配線板または他の構造に接続できるようにするために、パッドを形成するように絶縁層4から金属パターン31の一部を露出させ、形成されたパッドによって集積回路モジュール構造と外部回路との接続を実現してもよい。
露出した金属パターン31の一部には、この集積回路モジュール構造と外部回路との接続を実現するためのパッドが形成されている。
なお、絶縁層4は、蒸着によって形成されることができ、絶縁層4と集積デバイス1、金属パターン31及びラミネート加工層2との間はいずれも良好な密着性を有することができるため、絶縁層4はある程度の封止作用を果たし、集積デバイス1を水及び酸素による侵食から保護することができ、一方、絶縁層4と集積デバイス1または金属パターン31とを半田ボールで半田付けすることを回避でき、集積回路モジュール構造において寄生抵抗の比較的大きい半田ボールを入れる必要がなくなる。
金属パターン31とインターフェース102とを効果的に接続できるようにするために、金属パターン31は、インターフェース102を部分的に被覆してもよく、完全に被覆してもよい。集積回路モジュール構造における寄生抵抗の抵抗値を低減し、かつ、金属パターン31とインターフェース102との有効な接触を確保するために、金属パターン31の面積は、金属パターン31に対応するインターフェース102の面積よりも大きくてもよい。
本出願の実施例に係る集積回路モジュール構造及びその製作方法は、半田ボールなどにより寄生抵抗が発生する原因で集積デバイスにおけるコンデンサまたはインダクタンスの品質係数が大幅に低下するという問題を解決し、寄生抵抗を低減し、集積デバイスのコンデンサまたはインダクタンスの品質係数を高め、集積デバイスの性能を改善している。
Claims (8)
- 第1機能回路が設けられ、対向する第1面及び第2面を含み、前記第1面に前記第1機能回路に接続された少なくとも1つのインターフェースが設けられている集積デバイスと、
前記集積デバイスの表面の一部に被覆し、かつ、前記集積デバイスの前記少なくとも1つのインターフェースを露出させるラミネート加工層と、
各層が前記インターフェースに対応して接続された少なくとも1つの金属パターンを含む少なくとも1層の再配線層と、
前記ラミネート加工層及び前記再配線層の上に被覆し、かつ、各層が1層の前記再配線層を被覆し、前記金属パターンの一部を露出させる少なくとも1層の絶縁層と、
を含み、
第1再配線層の少なくとも1つの金属パターンは、前記金属パターンに対応する前記インターフェースを覆って接触し、前記金属パターンの面積は、前記金属パターンに対応する前記インターフェースの面積よりも大きく、
前記第1再配線層は前記第1面に最も近い再配線層であり、
前記第1機能回路がキャパシタ機能を有し、前記第1再配線層の少なくとも1つの金属パターン自体が第2機能回路を形成し、かつインダクタ機能を有し、前記第1機能回路と前記第2機能回路とが結合されてフィルタリングが実現される、
集積回路モジュール構造。 - 前記集積デバイスの数は、複数であり、複数の前記集積デバイスの前記インターフェースは、前記金属パターンを介して接続されている、
請求項1に記載の集積回路モジュール構造。 - 前記再配線層は複数層を含み、複数層の再配線層の間は、絶縁層によって隔離され、絶縁層におけるスルーホールを介して複数層の再配線層の間の電気的接続が実現される、
請求項1に記載の集積回路モジュール構造。 - キャリアプレートを提供し、前記キャリアプレートの上に遷移ゴムを形成することと、
第1機能回路が設けられ、対向する第1面及び第2面を含み、前記第1面に前記第1機能回路に接続された少なくとも1つのインターフェースが設けられ、前記第2面が前記遷移ゴムと接触している集積デバイスを前記遷移ゴムの上に設けることと、
前記遷移ゴムの上に、前記集積デバイスを被覆するラミネート加工層を形成することと、
前記ラミネート加工層から前記少なくとも1つのインターフェースを露出させるように前記ラミネート加工層を薄肉化することと、
前記ラミネート加工層の上に少なくとも1層の再配線層を形成し、各層の前記再配線層が少なくとも1つの金属パターンを含み、第1再配線層の少なくとも1つの金属パターンが前記インターフェースに対応して接続され、前記第1再配線層は前記第1面に最も近い再配線層であることと、
前記第1再配線層の少なくとも1つの金属パターン自体が第2機能回路を形成し、かつインダクタ機能を有し、前記第1機能回路がキャパシタ機能を有し、前記第1機能回路と前記第2機能回路とが結合されてフィルタリングが実現されることと、
前記ラミネート加工層及び前記再配線層の上に、少なくとも1層の絶縁層を形成し、各層の前記絶縁層が1層の前記再配線層を被覆し、前記絶縁層から前記金属パターンの一部を露出させることと、
を含み、
再配線技術を用いて前記ラミネート加工層の上に前記金属パターンを形成し、形成された前記金属パターンが、前記金属パターンに対応する前記インターフェースを覆って接触し、形成された前記金属パターンの面積が、前記金属パターンに対応する前記インターフェースの面積よりも大きい、
集積回路モジュール構造の製作方法。 - 前記少なくとも1層の絶縁層を形成した後に、前記キャリアプレート及び前記遷移ゴムを除去すること、をさらに含む、
請求項4に記載の集積回路モジュール構造の製作方法。 - 前記金属パターンの材料は銅である、
請求項4に記載の集積回路モジュール構造の製作方法。 - 前記ラミネート加工層及び前記再配線層の上に少なくとも1層の絶縁層を形成し、各層の前記絶縁層が1層の前記再配線層を被覆することは、
前記ラミネート加工層の上に複数層の再配線層を形成し、複数層の前記再配線層の間を絶縁層で隔離し、絶縁層におけるスルーホールを介して複数層の再配線層の間の電気的接続を実現すること、を含む、
請求項4に記載の集積回路モジュール構造の製作方法。 - 前記ラミネート加工層及び前記再配線層の上に少なくとも1層の絶縁層を形成し、各層の前記絶縁層が1層の前記再配線層を被覆し、前記絶縁層から前記金属パターンの一部を露出させることは、
前記ラミネート加工層及び前記再配線層の上に、少なくとも1層の誘電体材料層を蒸着し、各層の前記誘電体材料層が1層の前記再配線層を被覆し、形成された前記誘電体材料層が前記金属パターン及び前記集積デバイスを被覆することと、
前記金属パターンの一部を露出させるように、前記誘電体材料層をエッチングすることと、を含む、
請求項4に記載の集積回路モジュール構造の製作方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306071A (ja) | 2007-06-08 | 2008-12-18 | Nec Corp | 半導体装置及びその製造方法 |
US20120161332A1 (en) | 2010-12-23 | 2012-06-28 | Stmicroelectronics Pte Ltd. | Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package |
JP2014123775A (ja) | 2014-03-19 | 2014-07-03 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
JP2014187339A (ja) | 2013-03-25 | 2014-10-02 | Disco Abrasive Syst Ltd | ウエハレベルパッケージ構造およびその製造方法 |
JP2015201620A (ja) | 2014-04-09 | 2015-11-12 | ツーハイ アドバンスド チップ キャリアーズ アンド エレクトロニック サブストレート ソリューションズ テクノロジーズ カンパニー リミテッド | 埋め込みチップを作製する方法 |
US20160343635A1 (en) | 2015-05-22 | 2016-11-24 | Qualcomm Incorporated | System, apparatus, and method for embedding a device in a faceup workpiece |
US20160343695A1 (en) | 2015-05-21 | 2016-11-24 | Mediatek Inc. | Semiconductor package assembly and method for forming the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN107845614A (zh) * | 2017-12-06 | 2018-03-27 | 安徽云塔电子科技有限公司 | 一种集成电路模组结构及其制作方法 |
-
2018
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306071A (ja) | 2007-06-08 | 2008-12-18 | Nec Corp | 半導体装置及びその製造方法 |
US20120161332A1 (en) | 2010-12-23 | 2012-06-28 | Stmicroelectronics Pte Ltd. | Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package |
JP2014187339A (ja) | 2013-03-25 | 2014-10-02 | Disco Abrasive Syst Ltd | ウエハレベルパッケージ構造およびその製造方法 |
JP2014123775A (ja) | 2014-03-19 | 2014-07-03 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
JP2015201620A (ja) | 2014-04-09 | 2015-11-12 | ツーハイ アドバンスド チップ キャリアーズ アンド エレクトロニック サブストレート ソリューションズ テクノロジーズ カンパニー リミテッド | 埋め込みチップを作製する方法 |
US20160343695A1 (en) | 2015-05-21 | 2016-11-24 | Mediatek Inc. | Semiconductor package assembly and method for forming the same |
US20160343635A1 (en) | 2015-05-22 | 2016-11-24 | Qualcomm Incorporated | System, apparatus, and method for embedding a device in a faceup workpiece |
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