JP2014123775A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2014123775A
JP2014123775A JP2014056420A JP2014056420A JP2014123775A JP 2014123775 A JP2014123775 A JP 2014123775A JP 2014056420 A JP2014056420 A JP 2014056420A JP 2014056420 A JP2014056420 A JP 2014056420A JP 2014123775 A JP2014123775 A JP 2014123775A
Authority
JP
Japan
Prior art keywords
semiconductor chip
resin
resin portion
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014056420A
Other languages
English (en)
Other versions
JP5784775B2 (ja
Inventor
Teruaki Chino
晃明 千野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014056420A priority Critical patent/JP5784775B2/ja
Publication of JP2014123775A publication Critical patent/JP2014123775A/ja
Application granted granted Critical
Publication of JP5784775B2 publication Critical patent/JP5784775B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

【課題】半導体チップを樹脂で封止する際の半導体チップの位置ずれを防止可能な半導体パッケージ及びその製造方法を提供する。
【解決手段】本半導体パッケージは、半導体チップと、前記半導体チップの側面を封止する樹脂部と、前記樹脂部の一方の面上及び前記半導体チップの回路形成面上に形成された、絶縁層及び配線層を含む配線構造体と、を有し、前記樹脂部は、第１樹脂部上に、前記第１樹脂部よりも前記絶縁層との密着性に優れた第２樹脂部が積層された構造を含み、前記第２樹脂部は、前記絶縁層に接し、前記半導体チップの前記回路形成面は、前記第２樹脂部の表面よりも窪んだ位置にあって、かつ、前記第２樹脂部から露出し、前記回路形成面は前記絶縁層で覆われ、前記絶縁層にはビア配線が形成され、前記ビア配線は前記回路形成面の電極パッドと直接接続されている。
【選択図】図４

Description

本発明は、半導体チップと、前記半導体チップと電気的に接続された配線構造体とを有する半導体パッケージ及びその製造方法に関する。
従来より、半導体パッケージの製造方法として、例えば平面形状が円形の支持体上に複数の半導体チップを配置し、配置した複数の半導体チップを樹脂により一括で封止するモールド技術が知られている。以下、図１〜図３を参照しながら、従来の半導体パッケージの製造方法について簡単に説明する。
図１〜図３は、従来の半導体パッケージの製造工程を例示する図である。始めに、図１に示すように、支持体１００上に粘着層１１０を介して複数の半導体チップ１２０を配置する。複数の半導体チップ１２０は、例えば、回路形成面を支持体１００側に向けて配置される。
次いで、図２に示すように、複数の半導体チップ１２０を樹脂１３０により一括で封止する。このようなモールド技術は、広範囲な部分に対して均一に樹脂１３０を被覆させ、複数の半導体チップ１２０を一括で封止できる点で有用である。
国際公開第０２／１５２６６号パンフレット 国際公開第０２／３３７５１号パンフレット
しかしながら、図３に示すように、複数の半導体チップ１２０を樹脂１３０により一括で封止すると、樹脂１３０の流動により各半導体チップ１２０が例えば矢印方向に動かされて位置ずれし、各半導体チップ１２０が本来と異なる位置に固定されるという問題があった。図３において、１２０ｘは各半導体チップが本来固定されるべき位置を、１２０は各半導体チップが位置ずれして固定された位置を示している。なお、樹脂１３０の流動は、樹脂１３０の厚さを均一化する目的で、封止の際に樹脂１３０を押圧するために生じる。
例えば、図３に示す工程の後には、支持体１００及び粘着層１１０を除去して各半導体チップ１２０の回路形成面を露出させる工程や、各半導体チップ１２０の回路形成面上に絶縁層と配線層を積層形成し、配線層と各半導体チップ１２０の回路形成面の電極パッドとを絶縁層を貫通するビア配線により電気的に接続する工程等が設けられる。その際、各半導体チップ１２０が本来と異なる位置に固定されていると、各半導体チップ１２０の電極パッドとビア配線との位置がずれるため、各半導体チップ１２０と配線層との接続信頼性が低下する虞が生じる。
なお、各半導体チップ１２０が本来と異なる位置に固定される問題は、粘着層１１０の粘着力を強くすることにより、ある程度は改善される。しかしながら、粘着層１１０の粘着力を強くすると、粘着層１１０を除去する際に各半導体チップ１２０の電極パッドの上面に粘着層１１０の一部が付着するため、各半導体チップ１２０と配線層との接続信頼性が低下する虞が生じる。従って、この対策方法は好ましくない。
本発明は、上記の点に鑑みてなされたものであり、半導体チップを樹脂で封止する際の半導体チップの位置ずれを防止可能な半導体パッケージ及びその製造方法を提供することを課題とする。
本半導体パッケージは、半導体チップと、前記半導体チップの側面を封止する樹脂部と、前記樹脂部の一方の面上及び前記半導体チップの回路形成面上に形成された、絶縁層及び配線層を含む配線構造体と、を有し、前記樹脂部は、第１樹脂部上に、前記第１樹脂部よりも前記絶縁層との密着性に優れた第２樹脂部が積層された構造を含み、前記第２樹脂部は、前記絶縁層に接し、前記半導体チップの前記回路形成面は、前記第２樹脂部の表面よりも窪んだ位置にあって、かつ、前記第２樹脂部から露出し、前記回路形成面は前記絶縁層で覆われ、前記絶縁層にはビア配線が形成され、前記ビア配線は前記回路形成面の電極パッドと直接接続されていることを要件とする。
開示の技術によれば、半導体チップを樹脂で封止する際の半導体チップの位置ずれを防止可能な半導体パッケージ及びその製造方法を提供できる。
従来の半導体パッケージの製造工程を例示する図（その１）である。 従来の半導体パッケージの製造工程を例示する図（その２）である。 従来の半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージを例示する断面図である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１４）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１５）である。 第１の実施の形態に係る半導体パッケージの製造工程を例示する図（その１６）である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 第２の実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体パッケージの構造］
図４は、第１の実施の形態に係る半導体パッケージを例示する断面図である。図４を参照するに、半導体パッケージ１０は、半導体チップ２０及び樹脂部３０が形成する面の上に極薄の配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成された構造を有する。半導体チップ２０と配線構造体４０とは、はんだバンプ等を用いずに直接接続されている。
半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）×厚さ０．８ｍｍ（Ｚ方向）程度とすることができる。但し、厚さ（Ｚ方向）は、例えば０．３〜０．５ｍｍ程度と薄型に形成することもできる。以下、半導体パッケージ１０を構成する半導体チップ２０、樹脂部３０、配線構造体４０及び外部接続端子４９について詳説する。
半導体チップ２０は、半導体基板２１と、電極パッド２２とを有する。半導体基板２１は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体基板２１の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。隣接する電極パッド２２のピッチは、例えば１００μｍ程度とすることができる。半導体チップ２０の厚さＴ２は、例えば３００〜８００μｍ程度とすることができる。
なお、半導体チップ２０において、電極パッド２２が形成されている側の面が回路形成面である。以降、半導体チップ２０において、回路形成面と反対側に位置する、回路形成面と略平行な面を、裏面と称する場合がある。又、半導体チップ２０において、回路形成面及び裏面と略垂直な面を、側面と称する場合がある。
樹脂部３０は、第１樹脂部３１と、第２樹脂部３２とを有する。第１樹脂部３１は、半導体チップ２０の裏面の全部及び側面の一部を封止するように形成されている。第２樹脂部３２は、第１樹脂部３１上に、半導体チップ２０の側面の残部を封止するように形成されている。言い換えれば、半導体チップ２０の裏面は第１樹脂部３１により封止されており、半導体チップ２０の側面は第１樹脂部３１及び第２樹脂部３２により封止されている。第１樹脂部３１及び第２樹脂部３２の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。
なお、第１樹脂部３１は、半導体パッケージ１０の基体の一部となる部分であるから、加工性よりも硬度や強度に優れた樹脂材を用いることが好ましい。第２樹脂部３２にはこのような制約が無く、材料選定の自由度が大きい。例えば、第１樹脂部３１は、硬度や強度を確保するためにフィラーの種類や含有量を調整することは困難であるが、第２樹脂部３２は、フィラーの種類や含有量を調整することにより後述する第１絶縁層４１との密着性を向上することが可能である。つまり、第１樹脂部３１上に直接第１絶縁層４１を形成する場合に比べて、材料選定の自由度の大きい第２樹脂部３２を介して第１絶縁層４１を形成することにより、第２樹脂部３２と第１絶縁層４１との密着性を向上できる。
又、第１樹脂部３１は、例えば圧縮成形等により形成されるため、数μｍ程度の微少な気泡を含んでいる。この気泡が第１樹脂部３１の表面に露出すると、数μｍ程度の微少孔となる。本実施の形態では、第１樹脂部３１上に第２樹脂部３２を積層形成するため、この微少孔を第２樹脂部３２で埋めることができ、微少孔の存在による信頼性上の問題が発生しない。
第１樹脂部３１の幅Ｗ２は、半導体チップ２０の側面から半導体パッケージ１０の側面までの第１樹脂部３１の幅であり、例えば３ｍｍ程度とすることができる。第１樹脂部３１の幅Ｗ３は、例えば１５ｍｍ程度とすることができる。第１樹脂部３１の厚さＴ３は、例えば３００〜５００μｍ程度とすることができる。第１樹脂部３１の厚さＴ４は、半導体チップ２０の裏面から半導体パッケージ１０の裏面までの第１樹脂部３１の厚さであり、例えば０〜１００μｍ程度とすることができる。なお、第１樹脂部３１の厚さＴ４が０μｍの場合、半導体チップ２０の裏面が第１樹脂部３１から露出し、半導体チップ２０の放熱性能が向上する。
第２樹脂部３２の厚さＴ５は、例えば１００〜２００μｍ程度とすることができる。なお、第２樹脂部３２の上面（第１絶縁層４１と接する面）は、半導体チップ２０の回路形成面よりも数μｍ程度上がった位置にある。
配線構造体４０は、第１絶縁層４１、第１配線層４２、第２絶縁層４３、第２配線層４４、ソルダーレジスト層４５が順次積層された構造を有する。配線構造体４０の厚さＴ６は、例えば３０〜５０μｍ程度とすることができる。
より詳しく説明すると、第１絶縁層４１は、半導体チップ２０の回路形成面及び第２樹脂部３２の上面に、半導体チップ２０の電極パッド２２を覆うように形成されている。第１絶縁層４１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。前述のように、第２樹脂部３２の材料として、第１絶縁層４１との密着性を考慮した材料を選定することにより、第２樹脂部３２と第１絶縁層４１との密着性を向上できる。
第１配線層４２は、第１絶縁層４１上に形成されている。第１配線層４２は、第１絶縁層４１を貫通し電極パッド２２の上面を露出する第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを含んで構成されている。第１配線層４２は、第１ビアホール４１ｘ内に露出した電極パッド２２と電気的に接続されている。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
第２絶縁層４３は、第１絶縁層４１上に、第１配線層４２を覆うように形成されている。第２絶縁層４３の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。第２絶縁層４３の厚さは、例えば１０μｍ程度とすることができる。
第２配線層４４は、第２絶縁層４３上に形成されている。第２配線層４４は、第２絶縁層４３を貫通し第１配線層４２の上面を露出する第２ビアホール４３ｘ内に充填されたビア配線、及び第２絶縁層４３上に形成された配線パターンを含んで構成されている。第２配線層４４は、第２ビアホール４３ｘ内に露出した第１配線層４２と電気的に接続されている。第２配線層４４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
ソルダーレジスト層４５は、第２絶縁層４３上に、第２配線層４４を覆うように形成されている。ソルダーレジスト層４５は開口部４５ｘを有し、第２配線層４４の一部はソルダーレジスト層４５の開口部４５ｘ内に露出している。ソルダーレジスト層４５の材料としては、例えばエポキシ系樹脂やイミド系樹脂等の絶縁樹脂を含む感光性樹脂組成物等を用いることができる。ソルダーレジスト層４５の厚さは、例えば１０μｍ程度とすることができる。
必要に応じ、開口部４５ｘ内に露出する第２配線層４４上に、金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
外部接続端子４９は、配線構造体４０を構成するソルダーレジスト層４５の開口部４５ｘ内に露出する第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）形成されている。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。つまり、第２樹脂部３２の上方に外部接続端子４９が位置するように、配線層を引き回しても良い。隣接する外部接続端子４９のピッチは、隣接する電極パッド２２のピッチ（例えば１００μｍ）よりも拡大することが可能となり、例えば２００μｍとすることができる。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。外部接続端子４９として、リードピン等を用いても構わない。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子４９等を形成できるように第２配線層４４の一部がソルダーレジスト層４５から露出していれば十分である。
［第１の実施の形態に係る半導体パッケージの製造方法］
続いて、第１の実施の形態に係る半導体パッケージの製造方法について説明する。図５〜図２０は、第１の実施の形態に係る半導体パッケージの製造工程を例示する図である。
始めに、図５及び図６に示す工程では、複数の凹部５０ｘを有する支持体５０を準備する。なお、図５は平面図、図６は図５のＡ−Ａ線に沿う断面図である。支持体５０としては、例えば銅板等を用いることができる。なお、支持体５０は必ずしも銅板に限定されるものではなく、鉄やニッケル等の他の金属板やシリコン基板、セラミック基板、ガラス基板等を用いることができる。本実施の形態では、後述する支持体５０を除去する工程（図１１参照）において、エッチングで容易に除去できる銅板を用いる例を以下に示す。
複数の凹部５０ｘは、例えば平面形状が円形の銅板の所定部分をエッチングにより除去することにより形成できる。又、複数の凹部５０ｘは、例えば平面形状が円形の銅板にザグリ加工を施して形成したり、プレス加工により形成したりしても構わない。更に、複数の凹部５０ｘは、プレス加工等により凹部５０ｘに対応する大きさの貫通孔を形成した第１の平面形状が円形の銅板と、貫通孔が形成されていない第２の平面形状が円形の銅板とを貼り合わせることにより形成しても構わない。
支持体５０の直径は、例えば２００ｍｍ程度とすることができる。支持体５０の厚さＴ１は、例えば１ｍｍ程度とすることができる。凹部５０ｘの幅Ｗ１及び奥行きＤ１は、例えば、それぞれ１５ｍｍ程度とすることができる。凹部５０ｘの深さＨ１は、例えば２００μｍ程度とすることができる。但し、凹部５０ｘは、後述する工程（図９参照）において、粘着層５１を介して半導体チップ２０が配置される部分であるため、凹部５０ｘの幅Ｗ１×奥行きＤ１は、粘着層５１の厚さも考慮し半導体チップ２０の幅×奥行きよりも若干大きくなるように適宜決定される。又、凹部５０ｘの深さＨ１は、後述する工程（図１０参照）において、半導体チップ２０の位置ずれを防止可能な深さであれば任意に設定して構わない。
なお、本実施の形態では、支持体５０として複数の凹部５０ｘを有する平面形状が円形の銅板を用いる例を示すが、銅板の平面形状は円形には限定されず、例えば矩形等であっても構わない。又、図５では、図を簡略化するために、支持体５０に凹部５０ｘを１２個設けるように図示されているが、更に多数の凹部を設けても構わない。
次いで、図７に示す工程では、各凹部５０ｘの内壁面（内底面及び内側面）を含む支持体５０の一方の側に粘着層５１を形成する。粘着層５１は、例えばフィルム状の両面粘着剤を各凹部５０ｘの内壁面を含む支持体５０の一方の側に真空雰囲気中でラミネートすることにより形成できる。粘着層５１の厚さは、例えば１００μｍ程度とすることができる。
次いで、図８に示す工程では、半導体基板２１の回路形成面側に電極パッド２２が形成された半導体チップ２０を所定の数量だけ準備する。半導体チップ２０は、この段階では薄型化されていない方が、以後の工程における取り扱いが容易となり好適である。しかし、必要に応じて、この段階で半導体チップ２０を薄型化しても構わない。半導体チップ２０の厚さＴ２は、例えば３００〜８００μｍ程度とすることができる。
次いで、図９に示す工程では、支持体５０の各凹部５０ｘに、粘着層５１を介して半導体チップ２０をフェイスダウンの状態で配置する。すなわち、半導体チップ２０を、電極パッド２２が凹部５０ｘの内底面に形成された粘着層５１と接するように配置する。半導体チップ２０は、粘着層５１により、凹部５０ｘ内に仮固着される。
支持体５０及び半導体チップ２０には、予め位置決め用のアライメントマークが形成されている。所定の位置決め装置を用いて支持体５０及び半導体チップ２０のアライメントマークを認識し、支持体５０に対して半導体チップ２０を位置決めすることにより、支持体５０の各凹部５０ｘに半導体チップ２０を配置できる。なお、各半導体チップ２０の裏面側は支持体５０の各凹部５０ｘから突出している。
次いで、図１０に示す工程では、粘着層５１上に、半導体チップ２０を封止する第１樹脂部３１を形成する。第１樹脂部３１は、例えば、圧縮成形等により形成できる。具体的には、例えば、下金型に図９に示す構造体を搭載し、半導体チップ２０側に第１樹脂部３１となる樹脂を塗布する。そして、第１樹脂部３１となる樹脂が塗布された図９に示す構造体を下金型及び上金型で挟持し、更に加圧及び加熱することにより、第１樹脂部３１となる樹脂の厚さを均一化させて硬化させる。これにより、半導体チップ２０を封止する第１樹脂部３１が形成される。
第１樹脂部３１の厚さＴ３は、例えば３００〜５００μｍ程度とすることができる。第１樹脂部３１の厚さＴ４は、例えば５０〜１００μｍ程度とすることができる。第１樹脂部３１の材料としては、例えば熱硬化性を有するエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。なお、第１樹脂部３１は、半導体パッケージ１０の基体の一部となる部分であるから、加工性よりも硬度や強度に優れた樹脂材を用いることが好ましい。
前述のように、従来の半導体パッケージの製造方法では、複数の半導体チップを樹脂により一括で封止すると、樹脂の流動により各半導体チップが動かされて位置ずれし、各半導体チップが本来と異なる位置に固定されるという問題があった。しかしながら、本実施の形態に係る半導体パッケージの製造方法では、半導体チップ２０は、粘着層５１を介して凹部５０ｘに仮固着されているため、樹脂の流動があっても、半導体チップ２０の位置ずれが生じる虞はない。従って、第１樹脂部３１が硬化すると、各半導体チップ２０は本来あるべき位置に固定される。その結果、各半導体チップ２０の電極パッド２２と、後述する配線構造体４０との接続信頼性を向上できる。
次いで、図１１に示す工程では、図１０に示す構造体から支持体５０及び粘着層５１を除去する。本実施の形態では支持体５０は銅板である。従って、支持体５０は、例えば塩化第二鉄水溶液等を用いたウェットエッチングにより除去できる。粘着層５１は、支持体５０を除去した後、機械的に剥離できる。この工程により、半導体チップ２０の電極パッド２２が第１樹脂部３１から露出する。
次いで、図１２に示す工程では、第１樹脂部３１の一方の側に、電極パッド２２を含む半導体チップ２０の回路形成面及び側面を封止する第２樹脂部３２を形成する。なお、図１２は、図１１とは上下が反転して描かれている。第２樹脂部３２の材料としては、シート状のエポキシ系感光性樹脂やポリイミド系感光性樹脂等の絶縁樹脂、又は、液状又はペースト状のエポキシ系感光性樹脂やポリイミド系感光性樹脂等の絶縁樹脂を用いることができる。
第２樹脂部３２の材料としてシート状のエポキシ系感光性樹脂やポリイミド系感光性樹脂等の絶縁樹脂を用いた場合には、第１樹脂部３１の一方の側に、電極パッド２２を含む半導体チップ２０の回路形成面及び側面を覆うようにシート状の第２樹脂部３２をラミネートし、加熱して硬化させる。なお、第２樹脂部３２を真空雰囲気中でラミネートすることにより、第２樹脂部３２中へのボイドの巻き込みを防止できる。
第２樹脂部３２として液状又はペースト状のエポキシ系感光性樹脂やポリイミド系感光性樹脂等の絶縁樹脂を用いた場合には、第１樹脂部３１の一方の側に、電極パッド２２を含む半導体チップ２０の回路形成面及び側面を覆うように液状又はペースト状の第２樹脂部３２を例えば印刷法やスピンコート法等により塗布し、加熱して硬化させる。
次いで、図１３に示す工程では、半導体チップ２０の回路形成面に形成された第２樹脂部３２を除去して、電極パッド２２を含む半導体チップ２０の回路形成面を露出する開口部３２ｘを形成する。第２樹脂部３２として感光性樹脂を用いた場合には、半導体チップ２０の回路形成面に形成された第２樹脂部３２を露光及び現像することにより、開口部３２ｘを形成できる。
具体的には、第２樹脂部３２としてポジ型の感光性樹脂を用い、所定の開口部を有するマスクを介して、半導体チップ２０の回路形成面に形成された第２樹脂部３２のみに露光光を照射する。そして、例えばアルカリ系等の現像液を用いて、第２樹脂部３２の露光された部分をエッチングして除去し、開口部３２ｘを形成する。或いは、第２樹脂部３２としてネガ型の感光性樹脂を用い、所定の開口部を有するマスクを介して、半導体チップ２０の回路形成面に形成された第２樹脂部３２以外の部分に露光光を照射する。そして、例えば有機溶剤等を含む現像液を用いて、第２樹脂部３２の露光されていない部分をエッチングして除去し、開口部３２ｘを形成してもよい。
又、第２樹脂部３２として感光性樹脂を用いていない場合には、半導体チップ２０の回路形成面に形成された第２樹脂部３２を、例えばプラズマアッシングにより除去できる。具体的には、例えば、半導体チップ２０の回路形成面に形成された第２樹脂部３２のみを露出するマスクを介して、Ｏ２プラズマアッシング等を行う。Ｏ２プラズマアッシングは、真空雰囲気中において、対象物を酸素ガスがプラズマ励起された酸素ラジカル及び酸素イオンにより酸化させ、ＣＯやＣＯ２等の気体状反応生成物として除去するものである。供給される酸素ガスには必要に応じて種々の不活性ガスを添加しても構わない。不活性ガスとしては、例えば、アルゴン系ガス、水素系ガス、窒素系ガス、ＣＦ４、Ｃ２Ｆ６等のＣＦ系ガス等を用いることができる。
次いで、図１４に示す工程では、開口部３２ｘ内（半導体チップ２０の回路形成面）及び第２樹脂部３２上に、半導体チップ２０の電極パッド２２を覆うように第１絶縁層４１を形成する。第１絶縁層４１の材料としては、例えば熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂、又は、熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。第１絶縁層４１は、後述する工程（図１５参照）でレーザ加工法等により第１ビアホール４１ｘを形成しやすくするために、例えばフィラーが含有された加工性に優れた樹脂材を用いることが好ましい。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１絶縁層４１の材料として熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いた場合には、開口部３２ｘ内（半導体チップ２０の回路形成面）及び第２樹脂部３２上に半導体チップ２０の電極パッド２２を覆うようにシート状の第１絶縁層４１をラミネートする。そして、ラミネートした第１絶縁層４１を押圧しつつ、第１絶縁層４１を硬化温度以上に加熱して硬化させる。なお、第１絶縁層４１を真空雰囲気中でラミネートすることにより、第１絶縁層４１中へのボイドの巻き込みを防止できる。
第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いた場合には、開口部３２ｘ内（半導体チップ２０の回路形成面）及び第２樹脂部３２上に半導体チップ２０の電極パッド２２を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。そして、塗布した第１絶縁層４１を硬化温度以上に加熱して硬化させる。
次いで、図１５に示す工程では、第１絶縁層４１に、第１絶縁層４１を貫通し電極パッド２２の上面を露出させる第１ビアホール４１ｘを形成する。第１ビアホール４１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。なお、第１ビアホール４１ｘは、第１絶縁層４１として感光性樹脂を用い、フォトリソグラフィ法により第１絶縁層４１をパターニングすることにより形成しても構わない。又、第１ビアホール４１ｘは、第１ビアホール４１ｘに対応する位置をマスクするスクリーンマスクを介してペースト状の樹脂を印刷し硬化させることにより形成しても構わない。
次いで、図１６に示す工程では、第１絶縁層４１上に第１配線層４２を形成する。第１配線層４２は、第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを含んで構成されている。第１配線層４２は、第１ビアホール４１ｘ内に露出した電極パッド２２と直接電気的に接続される。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。
第１配線層４２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できるが、一例としてセミアディティブ法を用いて第１配線層４２を形成する方法を以下に示す。
始めに、無電解めっき法又はスパッタ法により、第１ビアホール４１ｘ内に露出した電極パッド２２の上面、及び第１ビアホール４１ｘの内壁を含む第１絶縁層４１上に銅（Ｃｕ）等からなるシード層（図示せず）を形成する。更に、シード層上に第１配線層４２に対応する開口部を備えたレジスト層（図示せず）を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる配線層（図示せず）を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第１絶縁層４１上に第１配線層４２が形成される。
次いで、図１７に示す工程では、第２絶縁層４３、第２ビアホール４３ｘ、及び第２配線層４４を形成する。具体的には、始めに、図１４と同様の工程により、第１絶縁層４１上に、第１配線層４２を覆うように第２絶縁層４３を形成する。そして、図１５と同様の工程により、第２絶縁層４３に、第２絶縁層４３を貫通し第１配線層４２の上面を露出させる第２ビアホール４３ｘを形成する。第２絶縁層４３の材料や厚さは、第１絶縁層４１の材料や厚さと同様とすることができる。
更に、図１６と同様の工程により、第２絶縁層４３上に第２配線層４４を形成する。第２配線層４４は、第２ビアホール４３ｘ内に充填されたビア配線、及び第２絶縁層４３上に形成された配線パターンを含んで構成されている。第２配線層４４は、第２ビアホール４３ｘ内に露出した第１配線層４２と電気的に接続される。第２配線層４４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
図１４〜図１７の工程により、半導体チップ２０の回路形成面及び第２樹脂部３２上に、２層のビルドアップ配線層（第１配線層４２及び第２配線層４４）が形成される。なお、ビルドアップ配線層は１層でもよいし、図１７の工程後に更に図１７の工程を必要回数だけ繰り返すことにより、ｎ層（ｎは３以上の整数）のビルドアップ配線層を形成してもよい。
次いで、図１８に示す工程では、第２絶縁層４３上に、第２配線層４４を覆うように開口部４５ｘを有するソルダーレジスト層４５を形成する。具体的には、第２絶縁層４３上に、第２配線層４４を覆うように、例えばエポキシ系樹脂やイミド系樹脂等の絶縁樹脂を含む感光性樹脂組成物からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光、現像することで開口部４５ｘを形成する。これにより、開口部４５ｘを有するソルダーレジスト層４５が形成される。第２配線層４４の一部は、ソルダーレジスト層４５の開口部４５ｘ内に露出する。必要に応じ、開口部４５ｘ内に露出する第２配線層４４上に、金属層等を形成してもよい。金属層の例としては、無電解めっき法で形成したＡｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
図１４〜図１８の工程により、半導体チップ２０の回路形成面及び第２樹脂部３２上に、配線構造体４０が形成される。図１４〜図１８に示す工程において、第１樹脂部３１は、半導体チップ２０上に配線構造体４０を形成する際の基体の一部としての機能を有する。
次いで、図１９に示す工程では、開口部４５ｘ内に露出する第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）外部接続端子４９を形成する。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
外部接続端子４９は、例えば第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）表面処理剤としてのフラックスを塗布した後、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子を形成できるように第２配線層４４の一部がソルダーレジスト層４５から露出していれば十分である。
次いで、図２０に示す工程では、図１９に示す構造体を所定の位置で切断することにより個片化する。これにより、図４に示す半導体パッケージ１０が完成する。図１９に示す構造体の切断は、ダイシングブレード５７を用いたダイシング等によって行うことができる。なお、個片化は、隣接する半導体チップ２０間の第１樹脂部３１及び第２樹脂部３２並びに配線構造体４０を切断することにより行うが、その際、複数の半導体チップ２０を有するように切断しても構わない。その場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。
なお、例えば図１８に示す工程と図１９に示す工程との間等に、第１樹脂部３１を薄型化する工程を設けても構わない。具体的には、例えばグラインダー等を用いて第１樹脂部３１を裏面側（配線構造体４０が形成されていない側）から研削して薄板化する。第１樹脂部３１の研削は、半導体チップ２０の裏面が第１樹脂部３１から露出するまで行っても構わない。この際、半導体チップ２０も研削して薄型化することもできる。裏面が第１樹脂部３１から露出した半導体チップ２０は、放熱性能が向上する。
以上のように、第１の実施の形態によれば、半導体チップを樹脂で封止する工程において、半導体チップは粘着層を介して支持体に形成された凹部に仮固着されている。そのため、樹脂の流動があっても、半導体チップの位置ずれを防止できる。
又、半導体チップの位置ずれが生じないため、半導体チップを封止する樹脂が硬化すると、各半導体チップは本来あるべき位置に固定される。その結果、各半導体チップの電極パッドと、配線構造体との接続信頼性を向上できる。
又、樹脂封止後に支持体を除去し、第１樹脂部と半導体チップとの段差を第２樹脂部で埋める工程において、第２樹脂部として感光性樹脂を用いることにより、その後の工程で半導体チップの回路形成面を覆う第２樹脂部を容易に除去できる。
又、第１樹脂部上に直接第１絶縁層を形成せず、材料選定の自由度の大きい第２樹脂部を介して第１絶縁層を形成することにより、第２樹脂部と第１絶縁層との密着性を向上できる。
又、表面に微少孔の存在する第１樹脂部上に表面に微少孔の存在しない第２樹脂部を積層形成するため、微少孔の存在による信頼性上の問題を回避できる。
又、半導体チップと配線構造体（半導体チップの電極パッドと配線層のビア配線）とを、はんだバンプ等を用いないで直接接続しているため、半導体パッケージを薄型化できる。
又、半導体パッケージを薄型化することにより、半導体チップと配線構造体とを短い配線で接続することが可能となるため、ループインダクタンスの減少等の電気特性の向上を実現できる。
〈第２の実施の形態〉
［第２の実施の形態に係る半導体パッケージの構造］
図２１は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図２１を参照するに、半導体パッケージ６０において、樹脂部３０が樹脂部６１に置換された点と、電極パッド２２上に突起電極２３が形成された点が図４に示す半導体パッケージ１０との主な相違点である。以下、半導体パッケージ６０について、半導体パッケージ１０と共通する部分の説明は省略し、異なる部分を中心に説明する。
半導体パッケージ６０は、樹脂部６１が形成する面の上に極薄の配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成された構造を有する。半導体チップ２０と配線構造体４０とは、はんだバンプ等を用いずに直接接続されている。
半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍ程度とすることができる。突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。隣接する突起電極２３のピッチは、例えば１００μｍ程度とすることができる。半導体チップ２０の厚さＴ７は、例えば３００〜８００μｍ程度とすることができる。
樹脂部６１は、半導体チップ２０の回路形成面（突起電極２３の形成部を除く）、半導体チップ２０の側面、及び突起電極２３の側面を封止するように形成されている。言い換えれば、半導体チップ２０の突起電極２３の上面及び半導体チップ２０の裏面は、樹脂部６１から露出している。又、樹脂部６１の上面（第１絶縁層４１と接する面）と突起電極２３の上面（第１配線層４２のビア配線と接する面）とは面一である。後述のように、樹脂部６１の上面と突起電極２３の上面は研削されているため、平坦性に優れた面となっている。
樹脂部６１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁樹脂を用いることができる。なお、樹脂部６１は、半導体パッケージ６０の基体の一部となる部分であるから、加工性よりも硬度や強度に優れた樹脂材を用いることが好ましい。
このように、半導体チップ２０の回路形成面が加工性よりも硬度や強度に優れた樹脂材を用いた樹脂部６１で封止されているため、半導体チップ２０の回路形成面の保護に関する信頼性を向上できる。又、樹脂部６１の上面と突起電極２３の上面は平坦性に優れた面となっているため、第１絶縁層４１との密着性を向上できる。又、半導体チップ２０の裏面が樹脂部６１から露出しているため、半導体チップ２０の放熱性能を向上できる。
樹脂部６１の幅Ｗ４は、半導体チップ２０の側面から半導体パッケージ６０の側面までの樹脂部６１の幅であり、例えば３ｍｍ程度とすることができる。樹脂部６１の幅Ｗ５は、例えば１５ｍｍ程度とすることができる。樹脂部６１の厚さＴ８は、例えば３００〜８００μｍ程度とすることができる。
配線構造体４０において、第１配線層４２は、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘ内に充填されたビア配線、及び第１絶縁層４１上に形成された配線パターンを含んで構成されている。第１配線層４２は、第１ビアホール４１ｘ内に露出した突起電極２３と電気的に接続されている。
このように、半導体パッケージ６０は、半導体チップ２０の回路形成面（突起電極２３の形成部を除く）、半導体チップ２０の側面、及び突起電極２３の側面を封止するように樹脂部６１が形成され、樹脂部６１が形成する面の上に半導体チップ２０と電気的に接続された極薄の配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成されている。
［第２の実施の形態に係る半導体パッケージの製造方法］
続いて、第２の実施の形態に係る半導体パッケージの製造方法について説明する。図２２〜図２６は、第２の実施の形態に係る半導体パッケージの製造工程を例示する図である。
始めに、第１の実施の形態の図５〜図８と同様な工程を実行する。但し、図８に対応する工程において、半導体チップ２０の電極パッド２２上に、例えば電解めっきにより、円柱形状の銅（Ｃｕ）ポスト等である突起電極２３を形成する。この時点では、突起電極２３の高さは、例えば３０μｍ程度とすることができる。
次いで、図２２に示す工程では、支持体５０の各凹部５０ｘに、粘着層５１を介して半導体チップ２０をフェイスアップの状態で配置する。すなわち、半導体チップ２０を、半導体チップ２０の裏面が凹部５０ｘの内底面に形成された粘着層５１と接するように配置する。半導体チップ２０は、粘着層５１により、凹部５０ｘ内に仮固着される。
支持体５０及び半導体チップ２０には、予め位置決め用のアライメントマークが形成されている。所定の位置決め装置を用いて支持体５０及び半導体チップ２０のアライメントマークを認識し、支持体５０に対して半導体チップ２０を位置決めすることにより、支持体５０の各凹部５０ｘに半導体チップ２０を配置できる。なお、半導体チップ２０の回路形成面側は支持体５０の各凹部５０ｘから突出している。
次いで、図２３に示す工程では、粘着層５１上に、半導体チップ２０を封止する樹脂部６１を形成する。樹脂部６１は、図１０に示す工程と同様の方法により形成できるため、具体的な説明は省略する。
前述のように、従来の半導体パッケージの製造方法では、複数の半導体チップを樹脂により一括で封止すると、樹脂の流動により各半導体チップが動かされて位置ずれし、各半導体チップが本来と異なる位置に固定されるという問題があった。しかしながら、本実施の形態に係る半導体パッケージの製造方法では、半導体チップ２０は、粘着層５１を介して凹部５０ｘに仮固着されているため、樹脂の流動があっても、半導体チップ２０の位置ずれが生じる虞はない。従って、樹脂部６１が硬化すると、各半導体チップ２０は本来あるべき位置に固定される。その結果、各半導体チップ２０の突起電極２３と、配線構造体４０との接続信頼性を向上できる。
次いで、図２４に示す工程では、例えばグラインダー等を用いて図２３に示す構造体を表面側から研削し、樹脂部６１及び突起電極２３の一部を除去して樹脂部６１から突起電極２３を露出させる。この工程により、樹脂部６１の上面と突起電極２３の露出面（樹脂部６１から露出する上端面）とは面一となる。すなわち、図２４に示す構造体の表面（樹脂部６１の上面と突起電極２３の露出面）は平坦性に優れた面となる。その結果、後の工程で、図２４に示す構造体の表面に第１絶縁層４１を形成する際に、樹脂部６１の上面と第１絶縁層４１との密着性を向上できる。なお、研削後の突起電極２３の高さは、例えば５〜１０μｍ程度とすることができる。
次いで、図２５に示す工程では、図２４に示す構造体から支持体５０及び粘着層５１を除去する。除去する方法は、図１１に示す工程と同様であるため、その説明は省略する。この工程により、半導体チップ２０の裏面と側面の一部が樹脂部６１から露出する。つまり、半導体チップ２０の一部が樹脂部６１から突出する。
次いで、図２６に示す工程では、例えばグラインダー等を用いて図２５に示す構造体を裏面側から研削し、半導体チップ２０の突出部分を除去する。この際、図２５に示す構造体の表面側に補強部材を設けても構わない（補強部材は、研削後に除去する）。この工程により、樹脂部６１の裏面と半導体チップ２０の裏面とは面一となる。なお、半導体チップ２０の突出部分の存在が問題とならない場合には、この工程を省略できる。
次いで、第１の実施の形態の図１４〜図２０と同様な工程を実行することにより、図２１に示す半導体パッケージ６０が完成する。但し、図２４に示す工程の後に図１４〜図１８と同様な工程を実行して配線構造体４０を形成し、その後に図２５及び図２６に示す工程を実行し、更にその後に図１９及び図２０と同様な工程を実行してもよい。
以上のように、第２の実施の形態によれば、第１の実施の形態と同様に、半導体チップを樹脂で封止する工程において、半導体チップは粘着層を介して支持体に形成された凹部に仮固着されている。そのため、樹脂の流動があっても、半導体チップの位置ずれを防止できる。
又、半導体チップの位置ずれが生じないため、半導体チップを封止する樹脂が硬化すると、各半導体チップは本来あるべき位置に固定される。その結果、各半導体チップの突起電極と、配線構造体との接続信頼性を向上できる。
又、半導体チップの回路形成面が加工性よりも硬度や強度に優れた樹脂材を用いた樹脂部で封止されているため、半導体チップの保護に関する信頼性を向上できる。
又、樹脂部の上面と突起電極の上面は平坦性に優れた面となっているため、第１絶縁層との密着性を向上できる。
又、半導体チップと配線構造体（半導体チップの電極パッドと配線層のビア配線）とを、はんだバンプ等を用いないで直接接続しているため、半導体パッケージを薄型化できる。
又、半導体パッケージを薄型化することにより、半導体チップと配線構造体とを短い配線で接続することが可能となるため、ループインダクタンスの減少等の電気特性の向上を実現できる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、第１の実施の形態において、半導体チップ２０の電極パッド２２上に突起電極２３が形成されていても構わない。
１０、６０ 半導体パッケージ
２０ 半導体チップ
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３０、６１ 樹脂部
３１ 第１樹脂部
３２ 第２樹脂部
３２ｘ、４５ｘ 開口部
４０ 配線構造体
４１ 第１絶縁層
４１ｘ 第１ビアホール
４２ 第１配線層
４３ 第２絶縁層
４３ｘ 第２ビアホール
４４ 第２配線層
４５ ソルダーレジスト層
４９ 外部接続端子
５０ 支持体
５０ｘ 凹部
５１ 粘着層
５７ ダイシングブレード
Ｄ 奥行き
Ｈ 深さ
Ｔ 厚さ
Ｗ 幅

Claims (7)

  1. 半導体チップと、
    前記半導体チップの側面を封止する樹脂部と、
    前記樹脂部の一方の面上及び前記半導体チップの回路形成面上に形成された、絶縁層及び配線層を含む配線構造体と、を有し、
    前記樹脂部は、第１樹脂部上に、前記第１樹脂部よりも前記絶縁層との密着性に優れた第２樹脂部が積層された構造を含み、
    前記第２樹脂部は、前記絶縁層に接し、
    前記半導体チップの前記回路形成面は、前記第２樹脂部の表面よりも窪んだ位置にあって、かつ、前記第２樹脂部から露出し、
    前記回路形成面は前記絶縁層で覆われ、
    前記絶縁層にはビア配線が形成され、前記ビア配線は前記回路形成面の電極パッドと直接接続されている半導体パッケージ。
  2. 前記半導体チップの前記回路形成面の反対面は、前記樹脂部の他方の面から露出し、かつ、前記樹脂部の他方の面と面一である請求項１記載の半導体パッケージ。
  3. 支持体の一方の面に設けられた凹部に、回路形成面が前記凹部の内底面と対向し、かつ、一部が前記凹部から突出するように半導体チップを配置する第１工程と、
    前記支持体の一方の面に、前記半導体チップの前記回路形成面の反対面を含む突出部を封止する樹脂部を形成する第２工程と、
    前記支持体を除去し、前記回路形成面を前記樹脂部の一方の面から露出させる第３工程と、
    前記樹脂部の一方の面上と、前記樹脂部から露出する前記半導体チップの側面を封止する第２樹脂部を形成する第４工程と、
    前記回路形成面上及び前記第２樹脂部上に、前記樹脂部を基体の一部とし、前記半導体チップと電気的に接続される配線構造体を形成する第５工程と、を有し、
    前記第４工程では、前記回路形成面上及び前記樹脂部の一方の面上を封止するように前記第２樹脂部を形成した後、前記回路形成面上に形成された前記第２樹脂部を除去する半導体パッケージの製造方法。
  4. 前記樹脂部の他方の面を研削して前記回路形成面の反対面を前記他方の面から露出させ、前記回路形成面の反対面を前記他方の面と面一にする第６工程を有する請求項３記載の半導体パッケージの製造方法。
  5. 前記第２工程では、前記樹脂部を圧縮成形で形成する請求項３又は４記載の半導体パッケージの製造方法。
  6. 前記支持体は金属であり、
    前記第３工程では、前記支持体をエッチングにより除去する請求項３乃至５の何れか一項記載の半導体パッケージの製造方法。
  7. 前記支持体の一方の面には、複数の凹部が設けられており、
    前記第１工程では、前記複数の凹部のそれぞれに前記半導体チップを配置し、
    各半導体チップと電気的に接続される配線構造体を形成した後に、少なくとも一つの前記半導体チップを有するように、前記配線構造体と前記樹脂部を切断し、複数の半導体パッケージを作製する請求項３乃至６の何れか一項記載の半導体パッケージの製造方法。
JP2014056420A 2014-03-19 2014-03-19 半導体パッケージ及びその製造方法 Active JP5784775B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014056420A JP5784775B2 (ja) 2014-03-19 2014-03-19 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014056420A JP5784775B2 (ja) 2014-03-19 2014-03-19 半導体パッケージ及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010108688A Division JP5584011B2 (ja) 2010-05-10 2010-05-10 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2014123775A true JP2014123775A (ja) 2014-07-03
JP5784775B2 JP5784775B2 (ja) 2015-09-24

Family

ID=51403968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014056420A Active JP5784775B2 (ja) 2014-03-19 2014-03-19 半導体パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JP5784775B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160074439A (ko) * 2014-11-12 2016-06-28 인텔 코포레이션 소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술 및 구성
KR20170070259A (ko) * 2014-07-28 2017-06-21 인텔 코포레이션 밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지
CN109698208A (zh) * 2017-10-20 2019-04-30 新加坡有限公司 图像传感器的封装方法、图像传感器封装结构和镜头模组
JP2020025011A (ja) * 2018-08-07 2020-02-13 株式会社ディスコ パッケージ基板の製造方法、基板及び粘着性部材
JP2020537361A (ja) * 2017-12-06 2020-12-17 安徽▲雲▼塔▲電▼子科技有限公司 集積回路モジュール構造及びその製作方法
CN113161249A (zh) * 2021-03-31 2021-07-23 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
WO2022024369A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP2008283127A (ja) * 2007-05-14 2008-11-20 Cmk Corp 半導体装置とその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP2008283127A (ja) * 2007-05-14 2008-11-20 Cmk Corp 半導体装置とその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170070259A (ko) * 2014-07-28 2017-06-21 인텔 코포레이션 밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지
US10256211B2 (en) 2014-07-28 2019-04-09 Intel Corporation Multi-chip-module semiconductor chip package having dense package wiring
KR102124691B1 (ko) * 2014-07-28 2020-06-18 인텔 코포레이션 밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지
KR20160074439A (ko) * 2014-11-12 2016-06-28 인텔 코포레이션 소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술 및 구성
KR101726241B1 (ko) * 2014-11-12 2017-04-12 인텔 코포레이션 소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술, 구성, 장치, 조립체 및 방법
CN109698208A (zh) * 2017-10-20 2019-04-30 新加坡有限公司 图像传感器的封装方法、图像传感器封装结构和镜头模组
JP2020537361A (ja) * 2017-12-06 2020-12-17 安徽▲雲▼塔▲電▼子科技有限公司 集積回路モジュール構造及びその製作方法
JP7130047B2 (ja) 2017-12-06 2022-09-02 安徽▲雲▼塔▲電▼子科技有限公司 集積回路モジュール構造及びその製作方法
JP2020025011A (ja) * 2018-08-07 2020-02-13 株式会社ディスコ パッケージ基板の製造方法、基板及び粘着性部材
JP7104582B2 (ja) 2018-08-07 2022-07-21 株式会社ディスコ パッケージ基板の製造方法、基板及び粘着性部材
WO2022024369A1 (ja) * 2020-07-31 2022-02-03 国立大学法人東北大学 半導体装置の製造方法、半導体装置を備えた装置の製造方法、半導体装置、半導体装置を備えた装置
CN113161249A (zh) * 2021-03-31 2021-07-23 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Also Published As

Publication number Publication date
JP5784775B2 (ja) 2015-09-24

Similar Documents

Publication Publication Date Title
JP5584011B2 (ja) 半導体パッケージの製造方法
JP5784775B2 (ja) 半導体パッケージ及びその製造方法
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP5636265B2 (ja) 半導体パッケージ及びその製造方法
JP2009182201A (ja) 半導体装置およびその製造方法
JP5647492B2 (ja) 半導体パッケージの製造方法
JP2012256675A (ja) 配線基板、半導体装置及びその製造方法
JP2011096903A (ja) 半導体素子実装配線基板の製造方法
JP2011014728A (ja) 半導体装置及び半導体装置の製造方法
JP2011146445A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP4636090B2 (ja) 半導体装置およびその製造方法
JP2012146963A (ja) 半導体パッケージの製造方法及び半導体パッケージ
JP2007073765A (ja) 半導体パッケージ及びその製造方法
JP2013168541A (ja) 半導体装置の製造方法及び電子装置の製造方法
JP4446772B2 (ja) 回路装置およびその製造方法
JP5734624B2 (ja) 半導体パッケージの製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP5877673B2 (ja) 配線基板及びその製造方法、半導体パッケージ
US7615408B2 (en) Method of manufacturing semiconductor device
JP2018056361A (ja) キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
TWI630665B (zh) 製作晶片封裝結構之方法
JP2011155313A (ja) 半導体装置
KR20190068421A (ko) 배선 기판 및 그 제조 방법
JP2018056445A (ja) キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP2009026945A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150714

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150722

R150 Certificate of patent or registration of utility model

Ref document number: 5784775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150