JP2018056445A - キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法 - Google Patents

キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法 Download PDF

Info

Publication number
JP2018056445A
JP2018056445A JP2016192806A JP2016192806A JP2018056445A JP 2018056445 A JP2018056445 A JP 2018056445A JP 2016192806 A JP2016192806 A JP 2016192806A JP 2016192806 A JP2016192806 A JP 2016192806A JP 2018056445 A JP2018056445 A JP 2018056445A
Authority
JP
Japan
Prior art keywords
base material
carrier base
wiring board
carrier
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016192806A
Other languages
English (en)
Other versions
JP6693850B2 (ja
Inventor
淳史 佐藤
Junji Sato
淳史 佐藤
人資 近藤
Hitoshi Kondo
人資 近藤
深瀬　克哉
Katsuya Fukase
克哉 深瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2016192806A priority Critical patent/JP6693850B2/ja
Priority to US15/714,391 priority patent/US9905504B1/en
Priority to KR1020170124333A priority patent/KR102326846B1/ko
Priority to TW106133038A priority patent/TWI741035B/zh
Publication of JP2018056445A publication Critical patent/JP2018056445A/ja
Application granted granted Critical
Publication of JP6693850B2 publication Critical patent/JP6693850B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】配線基板の変形を抑制すること。
【解決手段】キャリア基材付き配線基板１０は、キャリア基材２０と配線基板３０とを有している。配線基板３０は、配線層３１と、絶縁層３２と、配線層３３と、絶縁層３４と、配線層３５とが順次積層された構造、所謂コアレス構造を有している。ソルダーレジスト層３６は、絶縁層３４の下面に、配線層３５の一部を覆うように形成されている。キャリア基材２０は、配線基板３０の製品エリアを露出するように形成された開口部２１Ｘを有し、配線基板３０に接着された第１キャリア基材２１と、第１キャリア基材２１の開口部２１Ｘ内に配置された第２キャリア基材２２と、第１キャリア基材２１と第２キャリア基材２２とに接着された第３キャリア基材２３とを含む。
【選択図】図１

Description

キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法に関する。
従来、搭載される半導体素子の高密度化が進み、配線基板の薄型化や、配線パターンの高密度化が要求されている。このような要求に応えるために、高い剛性を有し層間絶縁層よりも厚いコア基板を含まないコアレス基板等の配線基板が提案されている。このような配線基板は、撓みやすく、製造工程においてハンドリングし難い。このため、ハンドリングを改善するため、剛性を有する仮基板に貼り付けられる（例えば、特許文献１〜３参照）。
特開２００３−３４７４５９号公報 特開２０１６−０４８７６８号公報 特開２００３−３０９２１５号公報
ところで、仮基板に貼り付けられた配線基板に対して半導体素子を搭載するアセンブリ工程において、配線基板の変形により接続不良や破損等が生じる虞がある。このため、アセンブリ工程においても配線基板の変形を抑制することが求められる。
本発明の一観点によれば、配線基板と、前記配線基板の製品エリアを露出する開口部を有し、前記配線基板の下面に接着層を介して接着された第１キャリア基材と、第１キャリア基材の開口部内に配置され、前記配線基板の下面に接する第２キャリア基材と、前記第１キャリア基材の前記開口部を覆い、前記第１キャリア基材及び前記第２キャリア基材と接着層を介して接着された第３キャリア基材と、を有する。
本発明の別の一観点によれば、配線基板の製品エリアに対応する開口部を有する枠状の第１キャリア基材を用意する工程と、支持体上に配線層と絶縁層とを積層して前記配線基板を形成する工程と、前記配線基板に前記第１キャリア基材を貼り付ける工程と、前記支持体を除去する工程と、前記第１キャリア基材の開口部に挿通したプローブ端子を介して前記配線基板の電気検査を行う工程と、前記第１キャリア基材の開口部内に第２キャリア基材を配置し、前記第１キャリア基材の前記開口部を覆う第３キャリア基材を前記第１キャリア基材に貼り付ける工程と、を有する。
本発明の一観点によれば、配線基板の変形を抑制することができる。
（ａ）（ｂ）はキャリア基材付き配線基板を示す概略断面図、（ｃ）はキャリア基材付き配線基板の一部拡大断面図、（ｄ）はソルダーレジスト層に形成した開口部を示す概略平面図。 （ａ）はワーク基板を示す概略平面図、（ｂ）はシート状のキャリア基材付き配線基板を示す概略平面図、（ｃ）はキャリア基材付き配線基板の製品エリアと製品区を示す概略平面図。 （ａ）〜（ｃ）はキャリア基材の製造工程を示す概略断面図。 （ａ）（ｂ）はキャリア基材付き配線基板の製造工程を示す概略断面図。 キャリア基材付き配線基板の製造工程を示す概略断面図。 キャリア基材付き配線基板の製造工程を示す概略断面図。 キャリア基材付き配線基板の製造工程を示す概略断面図。 （ａ）〜（ｃ）はキャリア基材付き配線基板の製造工程を示す概略断面図。 （ａ）（ｂ）はキャリア基材付き配線基板の製造工程を示す概略断面図。 （ａ）（ｂ）はキャリア基材付き配線基板の製造工程を示す概略断面図。 （ａ）〜（ｄ）はキャリア基材の製造工程を示す概略平面図。 （ａ）（ｂ）は、比較例のキャリア基材付き配線基板に対するアセンブリ工程を示す概略断面図。 別のキャリア基材付き配線基板を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。なお、本明細書において、「平面視」とは、対象物を図１等の鉛直方向（図中上下方向）から視ることを言い、「平面形状」とは、対象物を図１等の鉛直方向から視た形状のことを言う。
図１（ａ）に示すように、キャリア基材付き配線基板１０は、キャリア基材２０と、配線基板３０とを有している。キャリア基材２０は、配線基板３０の下面に接着されている。配線基板３０は、キャリア基材２０により支持されている。
図１（ａ）に示すように、配線基板３０は、配線層３１、絶縁層３２、配線層３３、絶縁層３４、配線層３５、ソルダーレジスト層３６を有している。
配線層３１は、絶縁層３２の上面側において、絶縁層３２に埋め込まれるように形成されている。具体的には、配線層３１は、配線層３１の上面と絶縁層３２の上面が面一となるように、絶縁層３２に埋め込まれている。配線層３１の上面の一部は、配線基板３０に実装される半導体素子５１（図９（ａ）参照）が接続される部品接続端子Ｐ１として利用される。絶縁層３２は、配線層３１の下面及び側面を覆うように形成されている。配線層３３は、絶縁層３２の下面に形成されている。配線層３３は、絶縁層３２の下面に形成された配線パターンと、絶縁層３２を貫通して配線層３１に接続されたビア配線とを有している。絶縁層３４は、絶縁層３２の下面に、配線層３３を覆うように形成されている。配線層３５は、絶縁層３４の下面に形成されている。配線層３５は、絶縁層３４の下面に形成された配線パターンと、絶縁層３４を貫通して配線層３３に接続されたビア配線とを有している。つまり、配線基板３０は、配線層３１と、絶縁層３２と、配線層３３と、絶縁層３４と、配線層３５とが順次積層された構造、所謂コアレス構造を有している。
ソルダーレジスト層３６は、絶縁層３４の下面に、配線層３５の一部を覆うように形成されている。ソルダーレジスト層３６は、配線層３５の下面の一部を外部接続端子Ｐ２として露出する開口部３６Ｘを有している。図１（ｄ）に示すように、開口部３６Ｘは、例えばマトリックス状の配列にて形成される。なお、図１（ｄ）に示す開口部３６Ｘは、配列の一例を概略的に示すものであり、配列方向、配列数はこれに限定されない。
配線層３１，３３，３５の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。絶縁層３２，３４の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの絶縁性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、絶縁層３２，３４の材料としては、例えば、ガラス、アラミド、ＬＣＰ（Liquid Crystal Polymer）繊維の織布や不織布などの補強材に、エポキシ樹脂やポリイミド樹脂等を主成分とする熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることもできる。なお、絶縁層３２，３４の材料としては、熱硬化性を有する絶縁性樹脂や感光性を有する絶縁性樹脂を用いることができる。
ソルダーレジスト層３６の材料として、例えば感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等が用いられる。例えば感光性のドライフィルムレジストを用いる場合には、絶縁層３４と配線層３５とを、熱圧着したドライフィルムによりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口部３６Ｘを有するソルダーレジスト層３６を形成する。また、液状のフォトレジストを用いる場合にも、同様の工程を経て、ソルダーレジスト層３６が形成される。
開口部３６Ｘにより露出する配線層３５の表面に表面処理層（図示略）を形成してもよい。表面処理層としては、金（Ａｕ）層や、ニッケル（Ｎｉ）／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／パラジウム（Ｐｄ）／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、開口部３６Ｘにより露出する配線層３５の表面に、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施して表面処理層を形成してもよい。
次に、キャリア基材２０について説明する。
キャリア基材２０は、第１キャリア基材２１、第２キャリア基材２２、第３キャリア基材２３を有している。
図１（ａ）及び図１（ｂ）に示すように、第１キャリア基材２１は、配線基板３０の下面、より詳しくはソルダーレジスト層３６の下面３６ｂに、接着層２５を介して接着されている。なお、図１（ｂ）は、第１キャリア基材２１を判り易く示すため、第２キャリア基材２２及び第３キャリア基材２３を第１キャリア基材２１から分離した状態で示している。
図２（ａ）に示すように、ワーク基板４０は、複数（図では６つ）の製品エリアＣ１（破線の長方形にて示す）を含む大判の基板である。このワーク基板４０を、後述するシート切断の工程において切断し、図２（ｂ）に示す複数（図では３つ）のキャリア基材付き配線基板１０を形成する。つまり、本実施形態において、シート切断の工程までの各工程は、図２（ａ）に示すワーク基板４０の大きさの各部材について実施される。図２（ｃ）に示すように、本実施形態のキャリア基材付き配線基板１０は、例えば、シート状の基板である。キャリア基材付き配線基板１０は、例えば平面視略矩形状に形成されている。キャリア基材付き配線基板１０は、複数（図では２つ）の製品エリアＣ１を有している。複数の製品エリアＣ１は、互いに分離して画定されている。各製品エリアＣ１は、マトリックス状に配列された複数の製品区Ａ１を有し、半導体素子の搭載や封止樹脂の工程を経た後、図１（ａ）に示すキャリア基材２０が除去され、実線（製品区Ａ１）に沿って切断され、個片化されて図１０（ｂ）に示す半導体装置（半導体パッケージ）となる。
なお、図１（ａ）は、図２（ｃ）の１ａ−１ａ線の概略断面を示している。
以下の説明では、各製品エリアＣ１を枠状に囲み、複数の製品区Ａ１を露出する開口部２１Ｘとして説明する。
図１（ａ）及び図１（ｂ）に示すように、第１キャリア基材２１は、配線基板３０の製品エリアＣ１を露出する開口部２１Ｘを有している。言い換えれば、第１キャリア基材２１は、配線基板３０の外部接続端子Ｐ２を露出し、ソルダーレジスト層３６の下面３６ｂの一部を露出する開口部２１Ｘを有する。配線基板３０の製品区Ａ１は、配線基板３０に半導体素子を搭載し、その半導体素子を封止した後、個片化して半導体装置（半導体パッケージ）となる領域である。
図１（ｃ）に示すように、第１キャリア基材２１は、上面２１ａと下面２１ｂと側面２１ｃを備えている。第１キャリア基材２１の上面２１ａは、接着層２５と接着している。また、第１キャリア基材２１の下面２１ｂは、接着層２７の上面２７ａの外周部（配線基板３０の製品エリアＣ１よりも外側）と接着している。
接着層２５は、上面２５ａと下面２５ｂと側面２５ｃを備えている。接着層２５の上面２５ａは、配線基板３０の製品エリアＣ１よりも外側に位置するソルダーレジスト層３６の下面３６ｂと接着している。また、接着層２５の下面２５ｂは、第１キャリア基材２１の上面２１ａと接している。接着層２５は、配線基板３０の製品エリアＣ１に対応する領域を開口する開口部２５Ｘを有している。便宜上、開口部２５Ｘと第１キャリア基材２１の開口部２１Ｘとを包括して第１キャリア基材２１の開口部２１Ｘとして説明し、開口部２５Ｘの説明を省略する場合がある。
第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃは、開口部２１Ｘ及び開口部２５Ｘ側において面一に形成されている。言換えれば、第１キャリア基材２１と接着層２５は、同じ形状で構成されている。
第２キャリア基材２２は、第１キャリア基材２１の開口部２１Ｘ（第１キャリア基材２１の開口部２１Ｘ及び接着層２５の開口部２５Ｘ）内に配置されている。具体的には、第２キャリア基材２２は、上面２２ａと下面２２ｂと側面２２ｃを備えている。第２キャリア基材２２の上面２２ａは、配線基板３０の製品エリアＣ１内のソルダーレジスト層３６の下面３６ｂと直接接している。第２キャリア基材２２の上面２２ａは、ソルダーレジスト層の下面３６ｂと接しているだけで、接着はされていない。言換えれば、第２キャリア基材２２と配線基板３０つまりソルダーレジスト層３６との間には接着層が介在されていない。また、第２キャリア基材２２の下面２２ｂは、接着層２６と接着している。第２キャリア基材２２の厚さは、例えば第１キャリア基材２１の厚さと同じに設定されている。第２キャリア基材２２は、接着層２６，２７を介して第３キャリア基材２３の上面２３ａに接着されている。
接着層２６は、上面２６ａと下面２６ｂと側面２６ｃを備えている。接着層２６の上面２６ａは、第２キャリア基材２２の下面２２ｂと接着している。また、接着層２６の下面２６ｂは、接着層２７の上面２７ａの中央部（配線基板３０の製品エリアＣ１内）と接着している。
第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃは、面一に形成されている。言換えれば、第２キャリア基材２２と接着層２６は、同じ形状で構成されている。
第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃと第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃとは、離間して対向するように形成されている。第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃと第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃの間には、隙間Ｓが形成されている。
第３キャリア基材２３は、第１キャリア基材２１の開口部２１Ｘ（第１キャリア基材２１の開口部２１Ｘ及び接着層２５の開口部２５Ｘ）を覆うように形成されている。この第３キャリア基材２３は、接着層２７を介して第１キャリア基材２１の下面に接着されている。また、第３キャリア基材２３は、接着層２６、２７を介して第２キャリア基材２２の下面２２ｂ側に接着されている。具体的には、第３キャリア基材２３は、上面２３ａと下面２３ｂを備えている。第３キャリア基材２３の上面２３ａは、接着層２７の下面２７ｂと接着している。また、第３キャリア基材２３の下面２３ｂは、露出している。第３キャリア基材２３の厚さは、例えば第１キャリア基材２１や第２キャリア基材の厚さと同じに設定されている。
接着層２７は、上面２７ａと下面２７ｂを備えている。接着層２７の上面２７ａは、接着層２６と接着する中央部（配線基板３０の製品エリアＣ１内）と、第１キャリア基材２１の下面２１ｂと接着する外周部（配線基板３０の製品エリアＣ１よりも外側）を有する。また、接着層２７の下面２７ｂは、第３キャリア基材２３の上面２３ａと接着している。
第１キャリア基材２１の材料としては、例えばコア基板、金属箔、フィルムを用いることができる。コア基板は、補強材と、補強材に含浸した熱硬化性樹脂の硬化物との複合体であるガラスエポキシ基板である。補強材は、例えば、ガラスクロス（ガラス織布）、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ（Liquid Crystal Polymer：ＬＣＰ）織布、ＬＣＰ不織布である。熱硬化性の絶縁性樹脂は、例えば、エポキシ樹脂、ポリイミド樹脂、シアネート樹脂である。金属箔の材料としては、例えば銅、ステンレス、等を用いることができる。フィルムの材料としては、例えばエポキシ系樹脂、フェノール系樹脂、ポリイミド系樹脂、等を用いることができる。
第２キャリア基材２２の材料としては、第１キャリア基材２１の材料として例示したものから選択して用いることができる。第３キャリア基材２３の材料としては、第１キャリア基材２１の材料として例示したものから選択して用いることができる。接着層２５の材料としては、例えば紫外線の照射によって接着力が低下するものを用いることができる。接着層２６の材料としては、例えば紫外線の照射によって接着力が低下するものを用いることができる。接着層２７の材料としては、接着層２５，２６の接着力よりも強い接着力を有する材料が用いられている。
なお、本実施形態において、第２キャリア基材２２の材料としては、第１キャリア基材２１の材料と同じものを用いている。そして、第２キャリア基材２２の厚さは、第１キャリア基材２１の厚さと等しい。また、接着層２６の厚さは、接着層２５の厚さと等しく設定されている。
次に、上述のキャリア基材付き配線基板１０の製造工程を説明する。
なお、各図の説明に必要な部材について符号を付し、説明しない部材については符号を省略する場合がある。また、説明の便宜上、最終的に半導体装置の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
以下の説明では、図２（ｃ）に示す１ａ−１ａ線の断面視を拡大して例示し、キャリア基材付き配線基板１０を製造する工程として説明する。そして、必要に応じて、図２（ａ）〜図２（ｃ）に示すワーク基板４０等を用いて説明する。
図３（ａ）に示す工程では、２枚の基板１０１，１１１が用意される。２枚の基板１０１，１１１は、例えば、図２（ａ）に示すワーク基板４０と同じ大きさである。基板１０１の上面には接着層１０２が形成されている。基板１０１の材料としては、例えばコア基板、金属箔、フィルムを用いることができる。接着層１０２の材料としては、例えば紫外線の照射によって接着力が低下するものを用いることができる。
基板１１１の上面には、接着層１１２が形成されている。基板１１１の材料としては、例えばコア基板、金属箔、フィルムを用いることができる。接着層１１２の材料としては、接着層１０２の接着力よりもつよい接着力を持つものが用いられる。
図３（ｂ）に示す工程では、基板１０１を切断する。この工程により、図３（ｂ）、図１１（ａ）に示す第１キャリア基材２１（配線基板３０の製品エリアＣ１よりも外側に用いる）と、図３（ｂ）、図１１（ｂ）に示す第２キャリア基材２２（配線基板３０の製品エリアＣ１内に用いる）とを形成する。図１１（ａ）〜図１１（ｄ）は、図３（ａ），図３（ｃ）の工程における第１キャリア基材２１及び第２キャリア基材２２、第３キャリア基材２３の概略平面図を示す。
基板１０１の切断には、例えばＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。レーザ加工法によって製品エリアＣ１の外周に沿って基板１０１を切断することで、開口部２１Ｘを有する第１キャリア基材２１と、第２キャリア基材２２とを得ることができる。そして、接着層１０２により、第１キャリア基材２１の上面に形成された接着層２５と、第２キャリア基材２２の上面に形成された接着層２６とを得ることができる。具体的には、具体的には、第１キャリア基材２１は、上面２１ａと下面２１ｂと側面２１ｃを備えている。第１キャリア基材２１の上面２１ａは、接着層２５と接着している。第１キャリア基材２１は、配線基板３０の製品エリアＣ１に対応する領域を開口する開口部２１Ｘを有している。
接着層２５は、上面２５ａと下面２５ｂと側面２５ｃを備えている。接着層２５の下面２５ｂは、第１キャリア基材２１の上面２１ａと接着している。接着層２５は、配線基板３０の製品エリアＣ１に対応する領域を開口する開口部２５Ｘを有している。
第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃは、開口部２１Ｘ及び開口部２５Ｘ側において面一に形成されている。言換えれば、第１キャリア基材２１と接着層２５は、同じ形状で構成されている。第２キャリア基材２２及び接着層２６は、図３（ｃ）に示す工程で上下逆に用いるため、ここでの説明は省略する。
図１（ａ）に示すように、第２キャリア基材２２は、第１キャリア基材２１の開口部２１Ｘ内に配置される。このため、図３（ａ）に示すように、基板１０１を切断して第１キャリア基材２１と第２キャリア基材２２とを形成することにより、材料（基板１０１）を無駄なく利用することができる。
図３（ｃ）、図１１（ｄ）に示す工程では、図３（ａ）、図１１（ｃ）に示す基板１１１に第２キャリア基材２２を貼り付ける。第２キャリア基材２２の表面に形成した接着層２６を基板１１１に向けて配置し、接着層２６，１１２を介して第２キャリア基材２２を基板１１１に貼り付ける。つまり、この基板１１１が第３キャリア基材２３となる。そして、接着層１１２は接着層２７である。具体的には、第２キャリア基材２２は、上面２２ａと下面２２ｂと側面２２ｃを備えている。第２キャリア基材２２の上面２２ａは、配線基板３０の製品エリアＣ１内のソルダーレジスト層３６の下面３６ｂと直接接する面となる。また、第２キャリア基材２２の下面２２ｂは、接着層２６と接着している。第２キャリア基材２２は、接着層２６，２７を介して第３キャリア基材２３の上面２３ａに接着されている。
接着層２６は、上面２６ａと下面２６ｂと側面２６ｃを備えている。接着層２６の上面２６ａは、第２キャリア基材２２の下面２２ｂと接着している。また、接着層２６の下面２６ｂは、接着層２７の上面２７ａの中央部（配線基板３０の製品エリアＣ１に対応する部分）と接着している。
第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃは、面一に形成されている。言換えれば、第２キャリア基材２２と接着層２６は、同じ形状で構成されている。
第３キャリア基材２３は、第３キャリア基材２３は、接着層２６、２７を介して第２キャリア基材２２の下面２２ｂ側に接着されている。具体的には、第３キャリア基材２３は、上面２３ａと下面２３ｂを備えている。第３キャリア基材２３の上面２３ａは、接着層２７の下面２７ｂと接着している。また、第３キャリア基材２３の下面２３ｂは、露出している。
接着層２７は、上面２７ａと下面２７ｂを備えている。接着層２７の上面２７ａは、接着層２６と接着する中央部（配線基板３０の製品エリアＣ１に対応する部分）と、露出する外周部（配線基板３０の製品エリアＣ１よりも外側に対応する部分）を有する。外周部は、後に第１キャリア基材２１の下面２１ｂと接着する部分となる。また、接着層２７の下面２７ｂは、第３キャリア基材２３の上面２３ａと接着している。
次に、配線基板３０の製造工程を説明する。
図４（ａ）に示す工程では、支持基板１２１と、支持基板１２１の両面に積層した接着層１２２及び金属層１２３とを有する支持体１２０を形成する。
支持基板１２１としては、例えば、ガラスクロス（織布）やガラス不織布又はアラミド繊維等にエポキシ系樹脂等の樹脂を含侵させた部材等を用いることができる。接着層１２２としては、例えば、銅箔、アルミ箔、ニッケル箔、亜鉛箔等の金属箔、セラミック板、アクリルやポリイミド等の樹脂を主成分とする樹脂シート等を用いることができる。金属層１２３としては、例えば、銅箔等を用いることができる。
図４（ｂ）に示す工程では、支持体１２０の両面の金属層１２３上に、配線基板３０をそれぞれ形成する。配線基板３０は、配線層３１、絶縁層３２、配線層３３、絶縁層３４、配線層３５、ソルダーレジスト層３６を含む。金属層１２３上に、配線層３１、絶縁層３２、配線層３３、絶縁層３４、配線層３５、ソルダーレジスト層３６を順次積層し、配線基板３０を形成する。
先ず、金属層１２３上に、配線層３１を形成する。配線層３１は、例えばセミアディティブ法等の各種の配線形成方法を用いて形成できる。例えば、金属層１２３の表面に、所望の位置に開口部を有するレジスト層を形成する。開口部は、配線層３１に対応する部分の金属層１２３を露出するように形成される。レジスト層の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。続いて、レジスト層をめっきマスクとして、金属層１２３の表面に、金属層１２３をめっき給電層に利用する電解めっき（電解銅めっき）を施し、配線層３１を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去する。
次に、金属層１２３の上面に配線層３１を覆うように熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、絶縁層３２を形成する。なお、液状又はペースト状の熱硬化性のエポキシ系樹脂などの絶縁性樹脂を塗布し、硬化させて絶縁層３２を形成してもよい。次に、絶縁層３２に、絶縁層３２を貫通し配線層３１の一部を露出するビアホールを形成する。ビアホールは、例えばＣＯ２レーザ等を用いたレーザ加工により形成することができる。必要に応じてデスミア処理を行ってもよい。
次に、配線層３３を形成する。配線層３３は、例えば、セミアディティブ法によって形成できる。例えば、先ず絶縁層３２の上面にシード層を例えば無電解めっき法により形成する。シード層上に所定の箇所に開口部を有するレジスト層を形成する。レジスト層の材料としては、上記したように、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。そのレジスト層をめっきマスクとして、シード層をめっき給電層に利用する電解めっき（電解銅めっき）を施し、電解めっき層を形成する。そして、レジスト層を例えばアルカリ性の剥離液にて除去した後、電解めっき層をエッチングマスクとして不要なシード層を除去する。これにより、配線層３３が形成される。
次に、上述した絶縁層３２を形成する工程と配線層３３を形成する工程を繰り返し実施することにより、絶縁層３４と配線層３５を形成する。所定数の配線層と絶縁層とを積層して配線構造体を形成する。
次に、配線層３５及び絶縁層３４の上面に、開口部３６Ｘを有するソルダーレジスト層３６を形成する。ソルダーレジスト層３６は、例えば、感光性の樹脂フィルムをラミネートし、又は液状やペースト状の樹脂を塗布し、当該樹脂をフォトリソグラフィ法により露光・現像して所要の形状にパターニングすることにより得られる。開口部３６Ｘにより、配線層３５の上面の一部を外部接続端子Ｐ２として露出する。
図５に示す工程では、ソルダーレジスト層３６の表面（図１（ａ）では下面３６ｂ）に、接着層２５を介して第１キャリア基材２１を貼り付ける。具体的には、第１キャリア基材２１は、開口部２１Ｘ内に製品エリアＣ１が配置され、製品エリアＣ１を取り囲むように製品エリアＣ１よりも外側のソルダーレジスト層３６の表面に接着層２５を介して貼り付ける。
図６に示す工程では、第１キャリア基材２１の表面（図１（ａ）では下面２１ｂ）に、接着層１３１を介して保護フィルム１３２を貼り付ける。この保護フィルム１３２により、第１キャリア基材２１の開口部２１Ｘを閉塞する。接着層１３１の材料としては、例えば紫外線の照射によって接着力が低下するものを用いることができる。保護フィルム１３２の材料としては、後の工程のエッチング処理に対して耐エッチング性を有する材料を用いることができる。例えば、保護フィルム１３２の材料として、感光性のドライフィルム（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルム）等を用いることができる。
図７に示す工程では、配線基板３０を図６に示す支持基板１２１から分離する。これにより、配線基板３０を第１キャリア基材２１により支持する。
図８（ａ）に示す工程では、金属層１２３（図７参照）を例えばエッチングにより除去し、配線層３１及び絶縁層３２の上面を露出する。
図８（ｂ）に示す工程では、シート切断によってキャリア基材付き配線基板１０を形成する。次に、保護フィルム１３２を剥離して外部接続端子Ｐ２を露出する。そして、キャリア基材付き配線基板１０に含まれる配線基板３０の電気検査を実施する。つまり、シート状のキャリア基材付き配線基板１０（図２（ｃ）参照）に含まれる各製品区Ａ１における配線構造の電気検査を行う。
電気検査は、例えば、図２（ａ）に示すワーク基板４０を切断し、図２（ｂ）に示すシート状のキャリア基材付き配線基板１０を形成した後、このシート状のキャリア基材付き配線基板１０に対して実施する。
図８（ｂ）に示すように、シート状のキャリア基材付き配線基板１０に対して、電気検査を行う。詳述すると、配線基板３０の上面の部品接続端子Ｐ１と、配線基板３０の下面の外部接続端子Ｐ２に、それぞれプローブ端子Ｔ１，Ｔ２を接触させる。そして、プローブ端子Ｔ１，Ｔ２を介して、配線基板３０における各種の電気検査（オープン、ショート、等）を行う。
配線基板３０は第１キャリア基材２１により支持されている。このため、電気検査を行う検査装置に対して配線基板３０を容易にハンドリング（搬送）することができる。第１キャリア基材２１は、配線基板３０の製品エリアを露出する開口部２１Ｘを有している。従って、第１キャリア基材２１が接着された配線基板３０の外部接続端子Ｐ２に対して、検査のためのプローブ端子Ｔ２を容易に接触させて電気検査を行うことができる。
このように実施される電気検査により、個々（製品区Ａ１）の配線基板３０について、良否が判定され、判定結果に応じてマーキングされる。例えば、不良品と判定した配線基板３０に所定のマーキングを施す。
次に、図８（ｃ）に示す工程では、第２キャリア基材２２を第１キャリア基材２１の開口部２１Ｘ内に配置し、第３キャリア基材２３を第１キャリア基材２１に貼り付ける。これにより、キャリア基材２０により配線基板３０を支持する。具体的には、第２キャリア基材２２の上面２２ａは、配線基板３０の製品エリアＣ１内のソルダーレジスト層３６の下面３６ｂと直接接している。第２キャリア基材２２の上面２２ａは、ソルダーレジスト層の下面３６ｂと接しているだけで、接着はされていない。言換えれば、第２キャリア基材２２と配線基板３０つまりソルダーレジスト層３６との間には接着層が介在されていない。また、第１キャリア基材２１の下面２１ｂは、第３キャリア基材２３の外周部の接着層２７の上面２７ａと接着される。
第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃと第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃとは、離間して対向するように形成されている。第１キャリア基材２１の側面２１ｃ及び接着層２５の側面２５ｃと第２キャリア基材２２の側面２２ｃ及び接着層２６の側面２６ｃの間には、隙間Ｓが形成されている。
次に、上記のキャリア基材付き配線基板１０を用いた半導体装置の製造工程を説明する。
図９（ａ）に示す工程では、キャリア基材付き配線基板１０の上面に半導体素子５１を部品接続端子Ｐ１に実装し、半導体素子５１を封止する封止樹脂５２を形成する。このとき、上述の電気検査においてマーキングされていない配線基板３０、つまり良品と判定された配線基板３０に対して半導体素子５１を実装し、マーキングされた配線基板３０、つまり不良品と判定された配線基板３０に対して半導体素子５１を実装しない。これにより、不良品の配線基板に対して半導体素子５１を実装する無駄を省くことができる。また、不良品の配線基板に実装した半導体素子５１が無駄になることを防止することができる。
封止樹脂５２は、配線基板３０の上面と、半導体素子５１を覆うように形成される。封止樹脂５２の材料としては、例えば、熱硬化性を有するエポキシ系の絶縁性樹脂を用いることができる。なお、絶縁性樹脂としては、熱硬化性を有する樹脂に限定されず、感光性を有する絶縁性樹脂を用いることができる。
図９（ｂ）に示す工程では、キャリア基材２０を除去する。例えば、図９（ａ）に示す第１キャリア基材２１を配線基板３０に接着した接着層２５に紫外線を照射して接着層２５の接着力を低下させる。これにより、キャリア基材２０を除去する。
図１０（ａ）に示す工程では、外部接続端子Ｐ２に、実装のためのバンプ６１を形成する。バンプ６１は、たとえばはんだバンプである。このバンプ６１は、外部接続端子Ｐ２に搭載したはんだボールや、外部接続端子Ｐ２に塗布したはんだペーストをリフローして形成することができる。
図１０（ｂ）に示す工程では、個片化した半導体装置７０を形成する。図１０（ａ）に示す配線基板３０及び封止樹脂５２を、ダイシングブレード等によって切断し、個片化した半導体装置７０を得る。
次に、上記のキャリア基材付き配線基板１０の作用を説明する。
配線基板３０は、第１キャリア基材２１が貼り付けられた状態で、電気検査へ搬送される。第１キャリア基材２１は、配線基板３０の製品エリアＣ１を露出するように形成された開口部２１Ｘを有している。従って、第１キャリア基材２１を貼り付けた状態で配線基板３０の電気検査を実施することができる。
上述したように、配線基板３０は、第１キャリア基材２１により支持されて搬送される。この第１キャリア基材２１により配線基板３０の撓み等を抑制することができる。このため、第１キャリア基材２１により支持した配線基板３０を、半導体素子を実装する装置へ搬送することはできる。しかし、この状態で半導体素子の実装等を行うことは難しい。
図１２（ａ）及び図１２（ｂ）は、第１キャリア基材２１のみにより支持した配線基板３０に対する半導体素子５１の実装を示す。なお、図１２（ａ）及び図１２（ｂ）では、１つの製品区Ａ１を含む製品エリアＣ１を露出する開口部２１Ｘを有する第１キャリア基材２１を示している。半導体素子５１は、実装装置により支持され、配線基板３０に搭載される。このとき、配線基板３０は、製品エリアＣ１が第１キャリア基材２１の開口部２１Ｘにより露出されているため、半導体素子５１を搭載するときの圧力により変形する。この配線基板３０の変形により、半導体素子５１の中央付近の端子５１ａは、配線基板３０の部品接続端子Ｐ１に接触し難く、接続不良となるおそれがある。また、配線基板３０の変形により、配線基板３０に亀裂が生じたり、配線層の断線等が発生したりする虞がある。
これに対し、本実施形態のキャリア基材付き配線基板１０において、配線基板３０は、第１キャリア基材２１の開口部２１Ｘ内に配置される第２キャリア基材２２と、第１キャリア基材２１と第２キャリア基材２２を保持する第３キャリア基材２３により支持されている。従って、半導体素子５１を配線基板３０に搭載する際の圧力が配線基板３０に加わっても、配線基板３０は撓み難い。つまり、第２キャリア基材２２及び第３キャリア基材２３により、配線基板３０の撓みが抑制される。このため、半導体素子５１の各端子５１ａを、配線基板３０の部品接続端子Ｐ１に接続することができ、接続不良の発生が抑制される。また、配線基板３０の撓みが抑制されるため、配線基板３０における配線の断線や亀裂の発生が抑制される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）キャリア基材付き配線基板１０は、キャリア基材２０と配線基板３０とを有している。配線基板３０は、配線層３１と、絶縁層３２と、配線層３３と、絶縁層３４と、配線層３５とが順次積層された構造、所謂コアレス構造を有している。ソルダーレジスト層３６は、絶縁層３４の下面に、配線層３５の一部を覆うように形成されている。ソルダーレジスト層３６は、配線層３５の下面の一部を外部接続端子Ｐ２として露出する開口部３６Ｘを有している。
キャリア基材２０は、配線基板３０に接着された第１キャリア基材２１と、第１キャリア基材２１の開口部２１Ｘ内に配置された第２キャリア基材２２と、第１キャリア基材２１と第２キャリア基材２２とに接着された第３キャリア基材２３とを含む。このようなキャリア基材２０により、コアレス構造の配線基板３０を容易にハンドリングすることができる。
（２）第１キャリア基材２１は、配線基板３０の製品エリアＣ１を露出するように形成された開口部２１Ｘを有している。配線基板３０の電気検査を行う工程において、その電気検査のためのプローブ端子Ｔ２は、第１キャリア基材２１の開口部２１Ｘから挿入され、配線基板３０の外部接続端子Ｐ２に接触される。このように、第１キャリア基材２１の開口部２１Ｘによって配線基板３０の外部接続端子Ｐ２を露出することで、配線基板３０の電気検査を、第１キャリア基材２１により支持した状態で行うことができる。
（３）電気検査の後、第１キャリア基材２１の開口部２１Ｘ内に第２キャリア基材２２が配設され、第１キャリア基材２１に第３キャリア基材２３が貼り付けられる。従って、半導体素子５１を実装するとき、半導体素子５１を実装する配線基板３０は、第１キャリア基材２１の開口部２１Ｘ内に配置される第２キャリア基材２２と、第１キャリア基材２１と第２キャリア基材２２と保持する第３キャリア基材２３により支持されている。従って、半導体素子５１を配線基板３０に搭載する際の圧力が配線基板３０に加わっても、配線基板３０の撓みが抑制される。このため、半導体素子５１の各端子５１ａを、配線基板３０の部品接続端子Ｐ１に接続することができ、接続不良の発生が抑制される。また、配線基板３０の撓みが抑制されるため、配線基板３０における配線の断線や亀裂の発生が抑制される。
（４）第２キャリア基材２２の上面２２ａは、接着層２６を介在させずに、直接、配線基板３０と接している。このため、キャリア基材２０を剥離したとき、配線基板３０のソルダーレジスト層３６や外部接続端子Ｐ２に接着層が残るのを防止することができる。
（５）第１キャリア基材２１は、接着層２５を介して配線基板３０の下面、つまりソルダーレジスト層３６の下面３６ｂに接着されている。第３キャリア基材２３は、接着層２７を介して第１キャリア基材２１に接着されている。接着層２７の接着力は、接着層２５の接着力よりも強い。従って、キャリア基材２０を剥離する際、第１キャリア基材２１は、接着力の強い接着層２７によって第３キャリア基材２３とともに剥離される。つまり、第３キャリア基材２３とともに第１キャリア基材２１を容易に剥離することができる。
（６）配線基板３０の電気検査を行うプローブ端子Ｔ２は、配線基板３０に貼り付けられた第１キャリア基材２１の開口部２１Ｘを介して配線基板３０の外部接続端子Ｐ２に接触される。開口部２１Ｘを有していないキャリア基材では、配線基板３０の電気検査のためのそのキャリア基材の剥離や再度接着する工程が必要となる。従って、本実施形態のキャリア基材付き配線基板１０では、このようなキャリア基材の剥離や再接着等の工程が不要となるため、工程や製造時間の短縮を図ることができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各形態において、第１キャリア基材２１の開口部２１Ｘを、図１３に示すように、製品区Ａ１毎に形成してもよい。
・上記各形態において、キャリア基材付き配線基板１０に含まれる製品エリアＣ１（図２（ｃ）参照）の数、各製品エリアＣ１に含まれる製品区Ａ１の数を適宜変更してもよい。また、キャリア基材付き配線基板１０を形成するワーク基板４０（図２（ａ）参照）に含まれる製品エリアＣ１の数、つまりワーク基板４０により形成するキャリア基材付き配線基板１０の数を適宜変更してもよい。
・上記各形態において、配線基板３０に含まれる絶縁層及び配線層の数を適宜変更してもよい。
１０ キャリア基材付き配線基板
２０ キャリア基材
２１ 第１キャリア基材
２１Ｘ 開口部
２２ 第２キャリア基材
２３ 第３キャリア基材
２５，２６，２７ 接着層
３０ 配線基板
３１，３３，３５ 配線層
３２，３４ 絶縁層
３６ ソルダーレジスト層
３６Ｘ 開口部
１０１ 基板
１０２ 接着層（第１の接着層）
１１１ 基板
１１２ 接着層（第２の接着層）
Ａ１ 製品区
Ｃ１ 製品エリア
Ｐ１ 部品接続端子
Ｐ２ 外部接続端子

Claims (8)

  1. 配線基板と、
    前記配線基板の製品エリアを露出する開口部を有し、前記配線基板の下面に接着層を介して接着された第１キャリア基材と、
    第１キャリア基材の開口部内に配置され、前記配線基板の下面に接する第２キャリア基材と、
    前記第１キャリア基材の前記開口部を覆い、前記第１キャリア基材及び前記第２キャリア基材と接着層を介して接着された第３キャリア基材と、
    を有すること、
    を特徴とするキャリア基材付き配線基板。
  2. 前記第３キャリア基材の上面の全体に接着層が形成され、
    前記第１キャリア基材は、前記第３キャリア基材の上面の接着層を介して前記第３キャリア基材に接着され、
    前記第２キャリア基材は、前記第２キャリア基材の下面に形成された接着層と前記第３の上面の接着層とを介して前記第３キャリア基材に接着されていること、
    を特徴とする請求項１に記載のキャリア基材付き配線基板。
  3. 前記第２キャリア基材は、前記第１キャリア基材と同じ厚さであり、
    前記第２キャリア基材の下面の接着層の厚さは、前記第１キャリア基材を前記配線基板に接着する接着層の厚さと同じであること、
    を特徴とする請求項２に記載のキャリア基材付き配線基板。
  4. 前記第３キャリア基材を前記第１キャリア基材に接着する接着層の接着力より弱い接着力の接着層を介して前記第１キャリア基材と前記配線基板とが接着されていること、
    を特徴とする請求項１〜３のいずれか１項に記載のキャリア基材付き配線基板。
  5. 配線基板の製品エリアに対応する開口部を有する枠状の第１キャリア基材を用意する工程と、
    支持体上に配線層と絶縁層とを積層して前記配線基板を形成する工程と、
    前記配線基板に前記第１キャリア基材を貼り付ける工程と、
    前記支持体を除去する工程と、
    前記第１キャリア基材の開口部に挿通したプローブ端子を介して前記配線基板の電気検査を行う工程と、
    前記第１キャリア基材の開口部内に第２キャリア基材を配置し、前記第１キャリア基材の前記開口部を覆う第３キャリア基材を前記第１キャリア基材に貼り付ける工程と、
    を有するキャリア基材付き配線基板の製造方法。
  6. 前記第１キャリア基材を用意する工程において、１枚の基板を切断加工して前記開口部を有する前記第１キャリア基材を用意するとともに、前記開口部に対応して切断した部材を前記第２キャリア基材とすること、
    を特徴とする請求項５に記載のキャリア基材付き配線基板の製造方法。
  7. 前記第１キャリア基材を用意する工程において、一面に第１の接着層が形成された１枚の基板を切断して前記開口部を有する前記第１キャリア基材を用意するとともに、前記開口部に対応して切断した部材を前記第２キャリア基材とし、
    前記第１の接着層を介して前記第１キャリア基材を前記配線基板に接着し、
    一面に第２の接着層が形成された第３キャリア基材に、前記第２の接着層と前記第１の接着層を介して前記第２キャリア基材を接着し、前記第３キャリア基材を前記第２の接着層を介して前記第１キャリア基材に貼り付けること、
    を特徴とする請求項５に記載のキャリア基材付き配線基板の製造方法。
  8. 前記第３キャリア基材を前記第１キャリア基材に接着する前記第１の接着層の接着力より弱い接着力の前記１の接着層を介して前記第１キャリア基材と前記配線基板とが接着されていること、
    を特徴とする請求項７に記載のキャリア基材付き配線基板の製造方法。
JP2016192806A 2016-09-30 2016-09-30 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法 Active JP6693850B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016192806A JP6693850B2 (ja) 2016-09-30 2016-09-30 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
US15/714,391 US9905504B1 (en) 2016-09-30 2017-09-25 Carrier base material-added wiring substrate
KR1020170124333A KR102326846B1 (ko) 2016-09-30 2017-09-26 캐리어 기재-부가된 배선 기판 및 캐리어 기재-부가된 배선 기판의 제조 방법
TW106133038A TWI741035B (zh) 2016-09-30 2017-09-27 添加載體基材的佈線基板和製造添加載體基材的佈線基板的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016192806A JP6693850B2 (ja) 2016-09-30 2016-09-30 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2018056445A true JP2018056445A (ja) 2018-04-05
JP6693850B2 JP6693850B2 (ja) 2020-05-13

Family

ID=61225980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016192806A Active JP6693850B2 (ja) 2016-09-30 2016-09-30 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法

Country Status (4)

Country Link
US (1) US9905504B1 (ja)
JP (1) JP6693850B2 (ja)
KR (1) KR102326846B1 (ja)
TW (1) TWI741035B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212845A (ja) * 2018-06-07 2019-12-12 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116895636B (zh) * 2023-09-11 2024-01-12 芯爱科技(南京)有限公司 封装基板及其制法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02295194A (ja) * 1989-05-09 1990-12-06 Nec Corp パターンショート検査治具
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2004111536A (ja) * 2002-09-17 2004-04-08 Nec Electronics Corp 多層配線基板の製造方法
JP2009081358A (ja) * 2007-09-27 2009-04-16 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
US20150041205A1 (en) * 2013-08-06 2015-02-12 Kinsus Interconnect Technology Corp. Thin package structure with enhanced strength

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3773896B2 (ja) 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
JP2016048768A (ja) 2014-08-28 2016-04-07 日立化成株式会社 配線板及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02295194A (ja) * 1989-05-09 1990-12-06 Nec Corp パターンショート検査治具
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2004111536A (ja) * 2002-09-17 2004-04-08 Nec Electronics Corp 多層配線基板の製造方法
JP2009081358A (ja) * 2007-09-27 2009-04-16 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
US20150041205A1 (en) * 2013-08-06 2015-02-12 Kinsus Interconnect Technology Corp. Thin package structure with enhanced strength

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212845A (ja) * 2018-06-07 2019-12-12 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法

Also Published As

Publication number Publication date
KR102326846B1 (ko) 2021-11-17
US9905504B1 (en) 2018-02-27
TWI741035B (zh) 2021-10-01
JP6693850B2 (ja) 2020-05-13
TW201831062A (zh) 2018-08-16
KR20180036569A (ko) 2018-04-09

Similar Documents

Publication Publication Date Title
US8959760B2 (en) Printed wiring board and method for manufacturing same
JP5584011B2 (ja) 半導体パッケージの製造方法
JP5410660B2 (ja) 配線基板及びその製造方法と電子部品装置及びその製造方法
US9215812B2 (en) Support body, method of manufacturing support body, method of manufacturing wiring board, method of manufacturing electronic component, and wiring structure
JP2006173232A (ja) 半導体装置およびその製造方法
US10256175B2 (en) Printed wiring board and method for manufacturing printed wiring board
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
US10271430B2 (en) Printed wiring board having support plate and method for manufacturing printed wiring board having support plate
JP2013120771A (ja) 配線基板の製造方法、及び、配線基板製造用の支持体
JP5784775B2 (ja) 半導体パッケージ及びその製造方法
US20190215958A1 (en) Printed wiring board and method for manufacturing the same
JP6637864B2 (ja) キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP6693850B2 (ja) キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
CN107770946B (zh) 印刷布线板及其制造方法
US20180054891A1 (en) Printed wiring board and method for manufacturing printed wiring board
JP2009182202A (ja) 半導体装置の製造方法
JP4725178B2 (ja) 半導体装置およびその製造方法
KR20190068421A (ko) 배선 기판 및 그 제조 방법
JP2019197853A (ja) 配線板およびその製造方法
JP2013030808A (ja) 配線基板製造用の仮基板及びその製造方法
JP2009081367A (ja) 半導体装置およびその製造方法
JP2009043858A (ja) 半導体装置およびその製造方法
JP4663172B2 (ja) 半導体装置の製造方法
KR20240060656A (ko) 배선기판 또는 배선기판 재료의 제조방법
JP2019161104A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200401

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200416

R150 Certificate of patent or registration of utility model

Ref document number: 6693850

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150