JP2008283127A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】絶縁層間の密着性と配線層間の接続信頼性に優れた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は少なくとも、半導体構成体Hの側面を封止する側方絶縁層22中に、積層プレスの際に流れ出た樹脂からなる樹脂領域部23aを有している。本半導体装置の製造においては少なくとも、積層プレスの際に流れ出る樹脂の逃がし空域部23を設けた半硬化状態の絶縁材をベースプレート8上に配置して積層する工程を有している。
【選択図】図1
【解決手段】半導体装置は少なくとも、半導体構成体Hの側面を封止する側方絶縁層22中に、積層プレスの際に流れ出た樹脂からなる樹脂領域部23aを有している。本半導体装置の製造においては少なくとも、積層プレスの際に流れ出る樹脂の逃がし空域部23を設けた半硬化状態の絶縁材をベースプレート8上に配置して積層する工程を有している。
【選択図】図1
Description
本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を絶縁層の外層に引き出すことによって、電極ピッチを広げるようにした半導体装置とその製造方法に関する。
近年、機器の小型化が進む中、プリント配線板に実装される半導体装置として、CSP(「チップサイズパッケージ」あるいは「チップスケールパッケージ」)と呼ばれる半導体素子と略同じ大きさのものが開発されている。
図5は当該CSPの概略断面図を示したもので、シリコン基板等からなる半導体素子1と、当該半導体素子1に形成された電極2と、当該電極2の形成面に酸化シリコン等により形成された絶縁膜3と、当該絶縁膜3の上面に形成されたエポキシ樹脂やポリイミド樹脂等からなる保護膜4と、めっき等により当該電極2から保護膜4上に引き出されて形成された再配線5と、当該再配線5の所望の位置にめっき等により形成された柱状電極6と、当該柱状電極6及び再配線5を封止するエポキシ樹脂やポリイミド樹脂等からなる封止膜7とからなり、従来のワイヤーボンディングを用いた半導体装置と比較して大幅に小型化を図ったものである。
しかし、当該CSPは、半導体素子1と同じ大きさの面内に電極(柱状電極6)を形成する構成であるため、電極数が多い場合には電極サイズ及び電極ピッチが極端に小さくなり、その結果、マザーボード等への実装時に電極間で短絡が発生したり、当該CSPとマザーボード等の実装基板との間で接続不良が発生したりするなどの不具合があった。
そこで、CSP(以降これを「半導体構成体H」と呼ぶことにする:図5参照)を絶縁層中に埋め込み、半導体構成体Hに設けられた柱状電極6を更に絶縁層の外層に引き出して、電極数の増加に対応した半導体装置が既に報告されている(例えば「特許文献1」参照)。
図4は、上記半導体装置の概略断面製造工程図を示したもので、まず、接着層9が設けられたベースプレート8に、複数の半導体構成体H{該図においては便宜上、半導体素子1と柱状電極6、及び封止膜7のみを示し、以降も同じように簡略化した図を用いることにする(図6参照)}を配置し、次いで、当該半導体構成体Hに相当する部分を刳り貫いた絶縁材10aを半導体構成体H間に配置することによって、図4(a)に示した状態の多面付け基板11を得る。
ここで、当該絶縁材10aとしては、半導体構成体Hの表面よりもやや盛り上がる程度のものを配置する。この理由として、絶縁材10aの配置は、薄い絶縁材(例えば、80μmのプリプレグ)を複数枚重ねて配置するのであるが、当該絶縁材に含まれる樹脂量は、製造ロット毎に微妙に異なり{例えば、基準値±0.5g(±1%)の誤差がある}、目標通りのものを選択して樹脂量が基準値よりも少なかった場合に、半導体構成体Hの側面に形成される側方絶縁層に樹脂不足が発生してしまうからである(即ち、未充填部分が発生してしまうからである)。
次に、図4(b)に示したように、当該多面付け基板11をプレス板12で積層プレスして、半導体構成体H間に当該半導体構成体Hの表面と平滑な側方絶縁層22を形成する。
次に、図4(c)に示したように層間絶縁層13を積層し、次いで、柱状電極6上に位置する当該層間絶縁層13にレーザを照射することによって、当該柱状電極6に達する非貫通孔14を穿孔する。
ここで、積層プレスの際に、絶縁材10aの樹脂が半導体構成体Hの表面に比較的厚く回り込んでしまった場合には、層間絶縁層13を積層する前に、半導体構成体Hの表面をバフ研磨やエンドレスベルト研磨などで研磨する必要があるが、殆ど気にならない薄さであれば研磨する必要はない、とされている。
次に、無電解めっき処理(例えば、無電解銅めっき処理)を行った後、フィルドビア用のめっき液を用いた電解めっき処理(例えば、電解銅めっき処理)を行うことによって、非貫通孔14に第一のめっき15を充填するとともに層間絶縁層13の表面にも第一のめっき15を析出させる(図4(d)参照)。
次に、第一の上層再配線18を形成する部分を除いてめっきレジスト16を形成し、次いで、第一のめっき15を給電層とする電解めっき処理(例えば、電解銅めっき処理)を行うことによって、第二のめっき17を析出させる(図4(e)参照)。
次に、図4(f)に示したように、めっきレジスト16の剥離及び当該めっきレジスト16の下に位置する第一のめっき15のエッチング除去を順次行うことによって第一の上層再配線18を形成し、次いで、図4(c)〜図4(f)と同様の工程を行うことによって、第二の上層再配線18aを形成する(図4(g)及び(h)参照)。
次に、図4(i)に示したように、層間絶縁層13と同じ材質からなるソルダーレジスト13aを形成した後、当該ソルダーレジスト13aから露出している第二の上層再配線18aに、外部接続電極たる半田ボール19を形成し、次いで、ダイシングライン20に沿ってダイシング加工を行うことによって、図4(j)の半導体装置HSを得るといものである。
以上が従来の半導体装置の製造方法であるが、このような工程においては、以下のような不具合があった。
即ち、上記従来技術の製造方法では、積層プレス工程において、絶縁材10aから流れ出る樹脂が半導体構成体H上にやや回り込んでも、その厚さが無視できるほど薄ければ特に支障はなく、無視できないほど厚い場合には、バフ研磨等により除去すればよいとしているが、当該絶縁材10aから流れ出る樹脂は、多面付け基板11{多面付け基板11を半導体構成体Hの配置面側から見た図7(a)を参照。尚、図中の符号11aは、半導体構成体Hを縦横に複数配置した「シート」を示しており、該図は、シートを4面付けした例を示したものである。}の端部24からしか逃げ場がないため、半導体構成体Hの表面には、無視できない、即ち、多面付け基板11の表面を均一に研磨できない程の樹脂が回り込んでしまうというのが実情であった(多面付け基板11の周縁部においては、基板の端部24から樹脂が流出するため、半導体構成体H上に回り込む樹脂は僅かであるが、中央部では樹脂の逃げ場がないため、半導体構成体H上にかなりの厚さの樹脂が残ってしまう)。
従って、樹脂を除去するのに研磨加工は必須の工程であるが、弱い研磨圧でバフ研磨やエンドレスベルト研磨などを行うと、樹脂の厚さがほとんど無視できる多面付け基板11の周縁部21(図7(b)に示した斜線部)では良好に研磨されるが、中央部21a(図7(b)参照)では殆ど研磨されず、また、樹脂の厚さが無視できない多面付け基板11の中央部21aの研磨加工条件に合わせて研磨すると(即ち、研磨圧を上げて加工すると)、今度は多面付け基板11の周縁部21が過剰に研磨されてしまい、均一な研磨ができないというのが実情であった(図7(b)に示した周縁部21と中央部21aとでは、ピーク部分で20〜30μm程度の差が出る)。その結果、従来の半導体装置には絶縁層間の密着性および配線層間の接続信頼性に欠けると云う問題があった。
因みに、半導体構成体H上に回り込んだ樹脂を除去しなければならない理由について簡単に説明する。
まず、第一の理由として、半導体構成体Hの表面を粗化する前(即ち、柱状電極6と封止膜7の表面を粗化する前)に当該樹脂が被覆される形となるため、両者の密着性は非常に弱い状態となっている。このような状態で層間絶縁層13を積層すると、後に両者の間でデラミネーション(層間剥離)が発生する虞があるため、層間絶縁層13の積層前に、完全に樹脂を除去しておく必要があるからである。
まず、第一の理由として、半導体構成体Hの表面を粗化する前(即ち、柱状電極6と封止膜7の表面を粗化する前)に当該樹脂が被覆される形となるため、両者の密着性は非常に弱い状態となっている。このような状態で層間絶縁層13を積層すると、後に両者の間でデラミネーション(層間剥離)が発生する虞があるため、層間絶縁層13の積層前に、完全に樹脂を除去しておく必要があるからである。
次に、第二の理由として、半導体構成体Hの表面に、厚みバラツキのある樹脂が被覆されていると、層間絶縁層13上からレーザ加工を行った場合に、樹脂の厚いところで柱状電極6に達する非貫通孔14を穿孔できない(即ち、配線層間の接続信頼性が低下する)という不具合が発生するからである。
特開2004−207306号公報
本発明は、上記の如き従来の問題に鑑みてなされたもので、絶縁層間の密着性および配線層間の接続信頼性に優れた半導体装置とその製造方法を提供することを課題とする。
本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置であって、少なくとも、半導体構成体の側面を封止する側方絶縁層中に、積層プレスの際に流れ出た樹脂からなる樹脂領域部を有することを特徴とする半導体装置により上記課題を解決したものである。
また、本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置の製造方法であって、少なくとも、ベースプレートに複数の半導体構成体を等間隔に配置する工程と、補強基材に樹脂を含浸した半硬化状態の絶縁材に、半導体構成体に対応した開口部を形成するとともに、積層プレスの際に流れ出る樹脂の逃がし空域部を設ける工程と、当該開口部が形成された絶縁材を半導体構成体と位置合わせしてベースプレート上に配置する工程と、積層プレスにより当該半導体構成体の表面と平滑な側方絶縁層を形成するとともに、当該側方絶縁層中に流れ出た樹脂からなる樹脂領域部を形成する工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
本発明によれば、半導体装置を絶縁層間の密着性および配線層間の接続信頼性に優れたものとすることができ、また、このような半導体装置を容易に得ることができる。
以下、本発明の実施の形態を、図1〜図3を用いて説明する。
まず、接着層9が設けられたベースプレート8に、複数の半導体構成体Hを配置し、次いで、当該半導体構成体Hに相当する部分に開口部10bを設けた絶縁材10を半導体構成体H間に配置することによって、図1(a)に示した状態の多面付け基板11を得る。
ここで、絶縁材10には、積層プレスの際に流れ出る樹脂が入り込む樹脂の逃がし空域部23が形成されている。この樹脂の逃がし空域部23は絶縁材10の面内に均等に設けるのが好ましい。
即ち、従来技術では、積層プレスの際に流れ出る樹脂の逃げ場として、多面付け基板11の端面しかなかったため、当該多面付け基板11の外周部21(図7(b)参照)では、半導体構成体Hの表面に回り込む樹脂が少なく、中央部21aでは、樹脂の行き場がなくなるため、半導体構成体Hの表面に樹脂が多く残ってしまうというものであったが、面内に均等に樹脂の逃がし空域部23を設けることによって、半導体構成体Hの配置場所に関係なく、当該半導体構成体H表面への樹脂の回り込みを抑制することができる。
因みに、当該樹脂の逃がし空域部23の具体的形成方法としては、図3(a)、(b)に示したように、ダイシングライン20上に等間隔で配置形成する方法、あるいは図3(c)に示したように、複数の半導体構成体Hの周囲に配置形成する方法(即ち、絶縁材10に通常設ける半導体構成体Hに対応した開口部径よりも大きい径の開口部を設ける)等、特に限定されないが、半導体構成体Hの近傍に配線パターンやスルーホールなどを設け、最終的に出来上がる半導体装置HSの小型・高密度配線化を図る上で、半導体構成体Hから離れたダイシングライン20上に設けるのが好ましい。尚、図1に示した断面図は、図3(a)の「A−A」線でカットした状態を示している。
次に、図1(b)に示したように、多面付け基板11をプレス板12で積層プレスすることによって、半導体構成体H間に形成された当該半導体構成体Hの表面と平滑な側方絶縁層22と、積層プレスの際に流れ出た樹脂が樹脂の逃がし空域部23に入り込んで形成された樹脂領域部23aを有する図1(c)の多面付け基板11を得る。
次に、多面付け基板11の表面をバフ研磨やエンドレスベルト研磨などの処理によって、半導体構成体H上に僅かに回り込んだ樹脂を除去し、次いで、露出している柱状電極6の粗化処理(例えば、メック社製の「CZ8500」による処理)及び封止膜7表面の表面処理(例えば、過マンガン酸系のデスミア処理)を順次行う。
次に、図1(d)に示したように層間絶縁層13を積層し、次いで、柱状電極6上に位置する当該層間絶縁層13にレーザを照射することによって、当該柱状電極6に達する非貫通孔14を穿孔する。
次に、デスミア処理を行うことによって、非貫通孔14から露出している柱状電極6の表面に残った樹脂(レーザ加工による樹脂残膜)を除去するとともに層間絶縁層13の表面を粗化する。
次に、無電解めっき処理(例えば、無電解銅めっき処理)を行った後、フィルドビア用のめっき液を用いた電解めっき処理(例えば、電解銅めっき処理)を行うことによって、非貫通孔14に第一のめっき15を充填するとともに層間絶縁層13の表面にも第一のめっき15を析出させる(図1(e)参照)。
次に、第一の上層再配線18を形成する部分を除いてめっきレジスト16を形成し(例えば、ドライフィルムレジストに露光・現像処理を行って形成する)、次いで、第一のめっき15を給電層とする電解めっき処理(例えば、電解銅めっき処理)を行うことによって、第二のめっき17を析出させる(図1(f)参照)。
次に、図2(g)に示したように、めっきレジスト16の剥離及び当該めっきレジスト16の下に位置する第一のめっき15のエッチング除去を順次行うことによって第一の上層再配線18を形成し、次いで、図1(d)〜図2(g)と同様の工程(レーザ加工が、第一の上層再配線18に達する非貫通孔を穿孔するという以外は同じ工程である)を行うことによって、第二の上層再配線18aを形成する(図2(h)及び(i)参照)。
次に、図2(j)に示したように、層間絶縁層13と同じ材質からなるソルダーレジスト13aを形成した後、当該ソルダーレジスト13aから露出している第二の上層再配線18aに、外部接続電極たる半田ボール19を形成し、次いで、ダイシングライン20に沿ってダイシング加工を行うことによって、図2(k)に示す半導体装置HS、すなわち半導体構成体Hの側面を封止する側方絶縁層22中に、積層プレスの際に流れ出た樹脂からなる樹脂領域部23aを有する本発明の半導体装置HSを得る。
本発明における最も注目すべき点は、半導体構成体の側面に形成される側方絶縁層に、積層プレスの際に流れ出る樹脂が樹脂の逃がし空域部23に入り込んで樹脂領域部23aを形成するようにした点にある。
これにより、多面付け基板に配置される半導体構成体の表面に回り込む樹脂は、当該半導体構成体の配置場所に関係なく極僅かなものとすることができる。従って、研磨処理(弱い圧力の研磨処理)で完全に樹脂を除去できるため、絶縁層間の密着性および配線層間の接続信頼性に優れた半導体装置を得ることができる。
本発明を説明するに当たって、片側2段ビルアップ構造の半導体装置を製造する例を用いて説明したが、本発明が利用できる構成としてはこの限りでなく、両面ビルドアップ構造など必要により構成を変更することも可能である。
1:半導体素子
2:電極
3:絶縁膜
4:保護膜
5:再配線
6:柱状電極
7:封止膜
8:ベースプレート
9:接着層
10、10a:絶縁材
10b:開口部
11:多面付け基板
11a:シート
12:プレス板
13:層間絶縁層
13a:ソルダーレジスト
14:非貫通孔
15:第一のめっき
16:めっきレジスト
17:第二のめっき
18:第一の上層再配線
18a:第二の上層再配線
19:半田ボール
20:ダイシングライン
21:周縁部
21a:中央部
22:側方絶縁層
23:逃がし空域部
23a:樹脂領域部
24:端部
H:半導体構成体
HS:半導体装置
2:電極
3:絶縁膜
4:保護膜
5:再配線
6:柱状電極
7:封止膜
8:ベースプレート
9:接着層
10、10a:絶縁材
10b:開口部
11:多面付け基板
11a:シート
12:プレス板
13:層間絶縁層
13a:ソルダーレジスト
14:非貫通孔
15:第一のめっき
16:めっきレジスト
17:第二のめっき
18:第一の上層再配線
18a:第二の上層再配線
19:半田ボール
20:ダイシングライン
21:周縁部
21a:中央部
22:側方絶縁層
23:逃がし空域部
23a:樹脂領域部
24:端部
H:半導体構成体
HS:半導体装置
Claims (4)
- 半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置であって、少なくとも、半導体構成体の側面を封止する側方絶縁層中に、積層プレスの際に流れ出た樹脂からなる樹脂領域部を有することを特徴とする半導体装置。
- 半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置の製造方法であって、少なくとも、ベースプレートに複数の半導体構成体を等間隔に配置する工程と、補強基材に樹脂を含浸した半硬化状態の絶縁材に、半導体構成体に対応した開口部を形成するとともに、積層プレスの際に流れ出る樹脂の逃がし空域部を設ける工程と、当該開口部が形成された絶縁材を半導体構成体と位置合わせしてベースプレート上に配置する工程と、積層プレスにより当該半導体構成体の表面と平滑な側方絶縁層を形成するとともに、当該側方絶縁層中に流れ出た樹脂からなる樹脂領域部を形成する工程とを有することを特徴とする半導体装置の製造方法。
- 当該樹脂の逃がし空域部が、絶縁材の面内に均等に設けられていることを特徴とする請求項2に記載の半導体装置の製造方法。
- 当該樹脂の逃がし空域部が、個片の半導体装置に切り出すダイシングライン上に形成されていることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2008283127A true JP2008283127A (ja) | 2008-11-20 |
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ID=40143665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007128179A Pending JP2008283127A (ja) | 2007-05-14 | 2007-05-14 | 半導体装置とその製造方法 |
Country Status (1)
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