KR102124691B1 - 밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지 - Google Patents

밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지 Download PDF

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

빌드 업 층을 갖는 장치가 설명된다. 빌드 업 층은 빌드 업 층의 기저 측으로 압축되는 다수의 다이의 패드 측을 갖는다. 다수의 다이는 다수의 다이의 웨이퍼 단계 테스팅을 가능하게 하는 와이드 패드를 갖는다. 와이드 패드는 이들의 개별 다이를 제조하는 데 사용되는 제조 프로세스에 의해 허용되는 최소 간격만큼 이격된다. 빌드 업 층은 와이드 패드 위에서 제거된다. 장치는 또한 빌드 업 층의 상부 측 상의 금속화 층 및 와이드 패드 위의 실질적으로 충진된 영역을 포함한다. 금속화 층은 와이드 패드 위의 랜드 및 와이드 패드 사이의 다수의 배선을 포함한다.

Description

밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지{A MULTI-CHIP-MODULE SEMICONDUCTOR CHIP PACKAGE HAVING DENSE PACKAGE WIRING}
본 발명의 기술분야는 일반적으로 반도체 칩 패키징에 관한 것이고, 더 중요하게는, 밀집 패키지 배선을 갖는 멀티 칩 모듈 반도체 칩 패키지에 관한 것이다.
멀티 칩 모듈(MCM)은 하나 초과의 반도체 칩을 포함하는 단일 칩 패키지이다. 단일 패키지로 성공적으로 집적한 다수의 반도체 칩은 기술적 도전과제 뿐만 아니라 비용 문제가 존재한다. 이들 중 일부는 도 1a에 도시된 종래 기술 MCM에서 보여진다.
도 1a는 반도체 다이의 쌍(101_1 및 101_2)을 갖는 종래 기술 MCM을 도시한다. 각각의 다이의 상부 표면은 노출된 패드(102) 및 패시베이션 층(103)을 포함한다. 도 1에 보이는 바와 같이, 금속화 층(104)은 각각의 다이(101_1, 101_2) 위에 패터닝(patterned)된다. 금속화 층(104)은 다이(101_1, 101_2) 사이에서 형성될 수 있는 배선 트레이스(105)를 제공하여 패키지의 I/O를 형성하도록 다이들 사이 및/또는 다이와 납땜 볼(106) 사이를 전기적으로 연결한다. 도 1b는 패드(102)로의 배선 트레이스의 상호접속부를 도시하는 도 1a의 도면에 수직인 방향의 단면을 도시한다. 이러한 상호접속부를 통하여 동일한 다이의 패드 또는 상이한 다이의 패드가 배선 트레이스(105)를 통해 접속될 수 있다.
특히, 다이싱(dicing) 이전에 웨이퍼 형태인 동안 다이의 성능 테스트를 지원하기 위해 다이는 와이드 패드(102)(예를 들어, 너비가 적어도 40μm임)를 갖는다. 와이드 패드가 패키지로 집적되기 이전에 다이를 테스팅함으로서 "불량" 다이를 패키징하는 비용은 크게 감소된다. 하지만, 다이 사이의 패키지 내에서 감소된 배선 밀도에 상응하여 패드 크기가 커진다.
구체적으로, 와이드 패드(102)는 와이드 비아(107) 및 대응하는 랜드(113)의 생성을 야기하여, 결국, 배선 트레이스(105)를 위한 랜드(113) 사이에서 이용가능한 공간을 제한한다. 도 1a에 도시한 바와 같이, 랜드(113) 사이에는 오직 하나의 배선 트레이스만을 위한 공간이 존재한다. 랜드(113) 사이의 제한된 배선 공간은 궁극적으로 칩 대 칩(chip-to-chip) 배선의 수 또는 패키지의 I/O 밀도를 제한한다. 둘 중 하나는 비실용적인 솔루션(예를 들어, 칩 사이의 밀집 배선이 필요한 곳 및/또는 밀집 패키지 I/O가 필요한 곳, 또는 더 큰 크기의 반도체 다이가 필요한 곳)에 대응할 수 있다.
더 작은 비아의 형성 및 랜드(113) 사이의 증가된 배선 밀도를 가능하게 하기 위해 다이 패드 크기를 감소시키는 것은 진정한 옵션이 아닌데, 그 이유는 다이 패드 크기 감소는 웨이퍼 단계에서의 테스팅을 방해하여 불량 다이를 끝까지 패키징할 우려가 증가하기 때문이다.
본 발명의 더 나은 이해는 다음의 도면과 함께 다음의 상세한 설명으로부터 얻어질 수 있다.
도 1a 및 도 1b는 종래 기술의 멀티 칩 패키지를 도시한다.
도 2a 내지 도 2k는 향상된 멀티 칩 패키지를 제조하기 위한 프로세스를 도시한다.
도 3은 향상된 멀티 칩 패키지를 갖는 시스템을 도시한다.
도 2a 내지 도 2k는 와이드 다이 패드와 접촉하는 비아 위의 랜드 사이에 증가된 배선 밀도를 제공하는 향상된 MCM을 형성하는 프로세스를 도시한다. 프로세스는, 예를 들어, 웨이퍼 레벨 프로세스 또는 패널 레벨 프로세스로서 구현될 수 있다. 다이는 와이드 패드를 갖기 때문에 패키징 이전에 웨이퍼 상에서 성능 테스팅될 수 있어서 불량 다이를 끝까지 패키징할 우려를 감소시킨다. 추가적으로, 랜드 사이에 증가된 배선 밀도는 다이 사이의 증가된 배선 및/또는 증가된 패키지 I/O 밀도를 가능하게 한다.
도 2a에 보이는 바와 같이 접착 층(202)이 캐리어(201)에 도포된다. 캐리어(201)는 접착 층(202)의 도포를 위해 평탄한 표면을 갖는 임의의 단단한 구조가 될 수 있다. 이하에서 더 자세하게 설명되는 바와 같이, 접착 층(202)의 특성은 "층간분리(de-laminate)" 또는 캐리어(201)의 표면으로부터 제거되기 상당히 쉽다는 것이다. 다양한 실시예에서, 접착 층(202)은 폴리머 또는 폴리머 유사 물질이다.
도 2b에 보이는 바와 같이, 빌드 업(build-up) 층(203)이 접착 층(202)의 표면에 도포된다. 이하에서 더 자세하게 설명되는 바와 같이, 본 설명이 실현을 지원하도록 시도하는 개선의 적어도 일부를 구현하는 것에 있어서 빌드 업 층의 두께는 중요한 것이다. 빌드 업 층(203)은 액체상태(a liquid phase)으로 도포되어 적합한 두께로 접착 층/캐리어 구조 상에서 스피닝(spun)될 수 있거나, 건조 박막(dry thin film)과 같이 고체상태에 더 가깝게(a more solid phase) 도포될 수 있다(건조 박막 두께의 제어는 당 기술 분야에서 잘 알려져 있다).
빌드 업 층 재료(203)에 대한 일부 예로서 폴리이미드(polyimide), 에폭시(epoxy), 아크릴(acrylic), 로우 k 재료(예를 들어, BCB(B-staged bisbenzocyclobutene), 실리콘 및 PBO(polybenzoxazoles))가 있다. 이하에서 더 자세하게 논의되는 바와 같이, 빌드 업 층(203)은 자신에 대해 약간의 유연성을 가져야하거나 접착 층(202) 상에서 형성된 이후에 압축될 수 있는 것이다.
빌드 업 층(203)은 유전체이어야 하고 먼저 연화 상태(a softened state)로 접착 층(202) 상에 형성된 이후에 "경화(hardened)"되는 것이 가능해야 한다. 여기서, 다시 이하에서 더 자세하게 논의되는 바와 같이, 경화된 빌드 업 층(203)은 제조가 완료된 이후에 패키지에 남아있을 것이다. 이로써 전기 절연물로서의 역할을 하는 것이 가능할 뿐만 아니라 완성된 패키지 내에서 내구성을 나타낸다. 적어도 빌드 업 층(203)의 액체상태 도포의 경우에, 빌드 업 층(203)이 큐어(cured)되어서(예를 들어, 가벼운 자극을 통해) 도포 이후에 접착 층(202)의 표면 상에서 경화한다.
도 2c에 보이는 바와 같이, 웨이퍼에 대한 사전 성능 테스트를 가능하게 하기 위해 와이드 패드(205)(예를 들어, 40μm 초과 너비)를 갖는 둘 이상의 성능 테스트된 반도체 다이(204)는 빌드 업 층/접착 층/캐리어 구조에 다이(204)를 부착하는 방식으로 (예를 들어, 픽 앤 프레스(pick-and-press) 프로세스에 의해) 빌드 업 층(203) 안으로 압축(페이스 다운(face down))된다. 여기서, 전술된 빌드 업 층(203)의 유연성은 다이를 빌드 업 층(203)에 부착시키기 위해 빌드 업 층(203) 안으로의 다이의 압축을 가능하게 한다. 빌드 업 층(203)은 빌드 업 층(203)으로의 다이의 압축 동안 액체상태일 수도 있다.
중요한 사항은 다이(204)의 패시베이션 층(207)으로 리세스(recessed)되는 빌드 업 층(203)이 패드(205)와 연관된 캐비티(206)를 어느 정도까지 "충진(fill)" 시킬 수 있는지이다(만약 패드가 그렇게 리세스된다면). 여기서, 오토클레이브(an autoclave) 프로세스는 다이(204)가 빌드 업 층(203) 내로 압축된 이후에 캐비티(206)에 남아있는 임의의 보이드(void)를 충진하는 것을 지원하는 데 사용될 수 있다. 오토클레이브 프로세스는 다이(204)가 먼저 빌드 업 층(203) 안으로 압축된 이후에 구조를 둘러싼 주변 대기 압력을 증가시켜 연성/액체 빌드 업 층(203)이 자연스럽게 캐비티(206)로 더 깊이 압축된다. 일 실시예에서, 다이(204)는 먼저 진공 대기 압력에서 또는 그 정도에서 빌드 업 층(203) 안으로 압축되어 오토클레이브 프로세스의 증가된 압력이 일반적인 대기 압력이 되도록 할 수 있다.
다시, 빌드 업 층(203)의 두께는 전술된 배선 밀도 향상을 실현하는 데 있어서 중요한 것이 될 수 있다. 빌드 업 층(203) 두께는 이하에서 더 자세하게 설명된다.
도 2d에 보이는 바와 같이, 빌드 업 층(203)은 다이(204)의 압력 부착을 가능하게 하는 연화 상태로부터 완성된 패키지 구조에 대해 적합하게 내구성이 있는 경화 상태로의 천이를 위해 큐어된다. 큐어는 빌드 업 층(203)에 사용되는 재료에 따라 광 조명 및/또는 더 높은 온도의 적용에 의해 수행될 수 있다.
도 2e에 보이는 바와 같이, 빌드 업 층(203)이 큐어된 이후에, 몰드 화합물(a mold compound) 또는 더 일반적으로는 "몰드"(108)가 다이(204) 및 큐어된 빌드 업 층(203)의 노출된 영역 위에 도포된다. 몰딩 프로세스의 부분은 실질적으로 평탄한 몰드 표면을 형성하는 것을 포함한다. 몰드(208)는 임의의 압축 몰딩, 이동 몰딩, 주입 몰딩을 통해 도포될 수 있다. 몰드(208) 물질은 고도로 충진된 열경화성 에폭시(highly-filled thermosetting epoxy)가 될 수 있다. 실시예에서, 몰드는 실질적으로 액체상태으로 더 높은 온도에서 도포된다. 큐어된 빌드 업 층(203)은 몰드(208)가 큐어된 빌드 업 층(203) 위에 형성될 때 몰드(208)의 온도 보다 더 높은 용융점 및/또는 유리 전이 온도를 가질 것이다.
몰드(208)의 두께는 가장 두꺼운 다이(204)를 커버하기에 충분할 것이다. 여기서, 도면은 동일한 두께의 다수의 다이(204)를 도시하였지만, 다양한 다이(204)가 실질적으로 동일하지 않은 두께를 가진다는 것이 도출가능하다(예를 들어, 둘 이상의 다이가 상이한 제조 프로세스로부터 제조됨). 몰드는 자신의 형태를 상이한 다이 두께에 대해 쉽게 적응시킬 수 있고 실질적으로 평탄한 표면(209)을 생성하도록 여전히 형성될 수 있다.
도 2f에 보이는 바와 같이, 접착 층(202)은 제거되어서 캐리어(201)를 분리하고 빌드 업 층(203)을 갖는 전체 구조를 하나의 외부 평탄한 표면으로서 남기고 몰드(208)를 다른 외부 평탄한 표면(209)으로서 남긴다. 전체 구조는 뒤집어져서 빌드 업 층(203) 표면은 후속하는 금속화 및 배선 프로세스를 지원하도록 위쪽을 향한다.
전체 구조가 캐리어(201)로부터 제거될 수 있도록 접착 층(202)을 브레이크 다운(break down) 시키는데 사용되는 프로세스는, 열적으로 유도(예를 들어, 접착 층(202)이 구조적으로 브레이크다운하거나, 상승된 온도에 응답하여 액체상태으로 바뀐다), 화학적으로 유도(예를 들어, 접착 층(202)이 캐리어와의 화학 결합을 갖고 화학 결합이 해제되는 것에 의해 화학적 프로세스를 유도함으로써 박리가 수행될 수 있다), 기계적으로 유도(예를 들어, 접착 층(202)이 불안정(brittle)하고 예를 들어, 캐리어의 표면으로 뒤틀림을 유도함으로써, 캐리어로부터 갈라질 수 있다), 및/또는 광학적으로 유도(예를 들어, 접착 층(202)의 구조적 특성은, 예를 들어, 투명한 캐리어를 통해, 광으로 조명되는 것에 응답하여, 예를 들어, 고체상태으로부터 액체상태으로 이동함으로써, 변경이 수행될 수 있다)될 수 있다. 실시예에서, 접착 층(202)의 나머지는 금속화 프로세스가 시작되기 이전에 빌드 업 층(203)의 표면으로부터 제거된다(예를 들어, 캐리어와 원래 접촉하고 있었던 빌드 업 층 표면에 대한 압축된 공기의 도포를 통해).
따라서, 도 2f에서부터, 빌드 업 층(203)의 실질적으로 평탄한 표면은 위쪽을 향하여 금속화 프로세스에 대해 준비된다.
도 2g에 보이는 바와 같이, 비아 개구(210)는 다이(204)의 패드(205) 위에 빌드 업 층(203)에 형성된다(예를 들어, 마스크를 사용하는 레이저 박리(laser ablation), 광레지스트 도포/패터닝/에칭, 또는 레이저 빔 드릴링에 의해). 이하에서 더 자세하게 논의되는 바와 같이, 비아 개구(210)는 작아서 더 높은 밀도 배선을 가능하게 한다.
도 2h에 보이는 바와 같이, 금속화 층(211)은 빌드 업 층(203)의 표면에 도포된다. 금속화 층(211)은 스퍼터링(sputtering), 플레이팅(plating) 및 프린팅과 같은 증착 프로세스에 의해 도포될 수 있다. 금속화 층(211)을 형성하는 데 사용될 수 있는 다른 타입의 프로세스는 페이스트 프린팅(paste printing), 신터링(sintering), 잉크젯 프린팅(ink jet printing)을 포함한다. 금속화 층은 통상적으로 알루미늄, 니켈, 은, 금 및 구리 중 적어도 하나를 포함한다.
도 2i에 보이는 바와 같이, 금속화 층(211)은 배선(212) 및 랜드(213)를 형성하도록 (예를 들어, 광레지스트 도포/패터닝/에칭에 의해) 패터닝된다. 금속화 층(211)이 패터닝되어 형성된 배선(212) 및 랜드(213)를 포함하는 부분을 금속화 부(metallization)라고 할 수 있다. 예를 들어, 도 2i를 참조하면, 금속화부는 와이드 패드 위의 랜드 및 와이드 패드 사이의 다수의 배선을 포함한다. 다수의 와이어(212)는 랜드(213) 사이에 형성될 수 있다. 이 실시예에서, 최소 다이 패드 간격(217)은 15μm이다. 3/3μm의 라인 폭을 갖는 최대 7개 배선이 55μm의 피치를 갖는 납땜 볼(216)/랜드(213) 사이에 위치될 수 있다. 이하의 표는 추가 예시 및 도 1a 및 도 1b의 종래 기술의 접근방식에 대한 비교를 보여준다.
Figure 112017054702178-pat00001
중요하게는, 동일한 다이 상의 와이드 패드(205)는 다이의 제조 프로세스에 의해 허용된 최소 간격만큼 이격(217)될 수 있다. 이는 이들 사이에서 최소 간격만큼 이격되는 동일한 다이 위에 형성되는 랜드(213)의 형성을 또한 야기한다.
도 2j에 보이는 바와 같이, 배선 층이 패터닝되어진 이후에, 유전체 층(215)이 금속화 층(211) 위에 형성된다. 유전체 층(215)은 랜드(213) 위에 패터닝되어 랜드(213)를 노출시키는 유전체 층(215)에 개구를 형성한다. 그 후 납땜 볼 또는 C4 볼(216)은 노출된 랜드(213) 상에 형성된다. 선택적인 프로세스로서, 패키지는 그 후에 밀봉된다(예를 들어, 패키지의 내부를 밀폐하는 리드(a lid)에 의해).
도 2g 내지 도 2j를 참조하면, 빌드 업 층(203)은 다이(204) 상의 와이드 패드(205) 위에 작은 비아 개구(210)의 형성을 가능하게 한다는 것에 유의한다. 작은 비아 개구(210)는, 결국, 도 1의 종래 기술의 접근방식에 보이는 랜드(113)와 비교하여 더 작은 랜드(213)의 형성을 제공한다. 더 작은 랜드(213)는 더 많은 배선(212)이 패킹될 수 있는 추가적인 평면 공간을 남기며, 비록 위에서 논의되었지만, 동일한 다이 상의 와이드 패드가 다이의 제조 프로세스에 의해 허용된 최소 거리(217)로 이격되고 따라서 랜드(213)가 또한 최소 간격만큼 떨어져 위치된다.
로우 엔드(low end)에서, 빌드 업 층(203)의 두께와 관련하여, 빌드 업 층(203)은 다이(204)의 표면의 최대 뒤틀림 허용치 보다 더 클 것이어서 빌드 업층(203)은 이들이 빌드 업 층(203) 안으로 압축될 때 다이(204)의 표면을 커버하도록 보장된다. 예를 들어, 다이(204)가 1-2μm 만큼의 수직 뒤틀림을 보일 수 있다면(즉, 다이의 표면 상의 두 포인트가 이들 사이에 1-2μm 만큼의 수직 변위를 가질 수 있다), 빌드 업 층의 두께는 1-2μm 보다 클 것이다.
하이 엔드(high end)에서, 비아 개구(210)의 형성의 역학은 임의의 비아를 통해 도출되는 가장 최악의 경우의 전류 흐름과 함께 고려되어야할 것이다. 일반적으로, 비아 개구(210)의 형상은 원뿔형(conical) 또는 테이퍼형(tapered)이다(즉, 비아 개구의 직경은 비아 개구로 더 깊게 이동하면서 계속적으로 축소된다). 이로써, 일반적으로, 비아의 가장 작은 폭은 패드(205)와의 접촉 포인트에 있다. 폭이 패드 및 비아를 통해 도출되는 전류의 양에 대해 너무 작으면, 전기적 고장을 야기할 수 있다. 이로써, 빌드 업 층의 두께는 비아의 기저가 이들을 통하여 도출되어질 전류 양에 대해 너무 좁은 곳의 두께를 초과하지 않을 것이다.
패드(205)는 이들이 패키징되기 이전에 테스팅이 다이 상에서 수행되는 동안 이전에 패드를 터치한 프로브로부터의 일부 흠집을 나타낼 수 있음에 유의해야한다.
도 2k는 패드(205)로의 배선 트레이스(212)의 상호접속부를 도시하는 도 2j의 도면에 대해 수직인 방향의 단면을 도시한다. 이러한 상호접속부를 통하여 동일한 다이의 패드 또는 상이한 다이의 패드가 배선 트레이스(212)를 통해 접속될 수 있다.
도 3은 평면 보드(320)에 장착된 완성 패키지(310)를 도시한다. 이전 도면이 도시된 단면에서 오직 두개의 다이만을 도시하였지만, 하나 초과의 다이가 패키지(210) 내에 둘러싸일 수 있음이 이해될 것이다. 특히, 상이한 다이는 동일한 다이의 상이한 사례(예를 들어, 두 개의 동일하게 설계된 메모리 칩) 및/또는 상이한 다이의 상이한 사례(예를 들어, 칩 다이 및 동적 랜덤 액세스 메모리 다이 상의 시스템)을 포함할 수 있다. 상이한 다이의 상이한 사례의 경우에서, 상이한 다이는 상이한 제조 프로세스 기술(예를 들어, 고밀도 로직, 플래쉬, 동적 랜덤 액세스 메모리, 위상 변화 메모리 및 스위치)에 따라 제조될 수 있다.
평면 보드(320) 및 장착된 패키지(310)는 핸드헬드 디바이스(예를 들어, 스마트폰), 태블릿 컴퓨터, 랩탑 컴퓨터, 데스크탑 컴퓨터 또는 서버 컴퓨터와 같은, 임의의 더 큰 컴퓨팅 시스템(330)으로 집적될 수 있다. 유사하게, 평면 보드(320) 및 장착된 패키지(310)는 네트워크 라우터, 네트워크 스위치, 스마트 디바이스(예를 들어, 스마트 워치, 스마트 글래스 등)과 같은 다른 타입의 전자 장비로 집적될 수 있다.
위의 명세서에서, 본 발명은 이의 특정 예시적인 실시예와 관련하여 설명되었다. 하지만, 다양한 수정 및 변경이 첨부된 청구항에서 제시된 바와 같은 본 발명의 더 넓은 사상 및 범위로부터 벗어남이 없이 이에 대해 수행될 수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한의 의미보다는 예시적인 것으로서 간주될 것이다.

Claims (21)

  1. 캐리어의 접착 층(an adhesion layer) 상에 빌드 업 층(a build-up layer)을 형성하는 단계 - 상기 빌드 업 층은 최상부 표면 및 최하부 표면을 가짐 - 와,
    상기 빌드 업 층 안으로 복수의 반도체 다이를 압축(pressing)하는 단계 - 상기 반도체 다이의 각각은 최상부 표면 및 최하부 표면을 가지며, 상기 반도체 다이 각각은 사전에 기능이 테스팅된 것으로, 테스팅을 가능하게 하는 와이드 패드(wide pads)를 갖고, 동일한 다이 상의 상기 와이드 패드 중 적어도 일부는 상기 다이의 제조 프로세스에 의해 허용되는 간격만큼 이격되며, 상기 빌드 업 층의 최하부 표면은 상기 각각의 다이의 최상부 표면 보다 아래에 있고, 상기 와이드 패드의 각각은 상기 다이 안으로 리세스(recessed)되어 상기 다이의 최상부 표면보다 낮은 최상부 표면을 가짐 - 와,
    상기 복수의 반도체 다이 위에 몰드를 형성하는 단계와,
    상기 캐리어로부터 상기 빌드 업 층을 분리(detaching)하는 단계와,
    상기 와이드 패드 중 상기 적어도 일부 위에서 상기 빌드 업 층을 제거하여 상기 와이드 패드 중 상기 적어도 일부 위에서 비아 개구(via openings)를 형성하는 단계와,
    상기 빌드 업 층 상에 금속화 층(a metallization layer)을 형성하는 단계 - 상기 금속화 층은 상기 비아 개구를 충진(filling)함 - 와,
    상기 금속화 층을 패터닝하여 상기 충진된 비아 개구 위에 랜드(lands)를 형성하고 상기 와이드 패드 중 상기 적어도 일부의 각 랜드 사이에 복수의 배선을 형성하는 단계를 포함하는
    반도체 칩 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 다이의 패드가 위치된 다이의 표면 상의 리세스 영역(recessed regions) 내의 보이드(voids)를 충진하기 위해 상기 압축하는 단계 이후에 상기 반도체 다이 및 상기 빌드 업 층 주위의 주변 압(atmospheric pressure)을 상승시키는 단계를 더 포함하는
    반도체 칩 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 몰드를 형성하는 단계 이후에 상기 빌드 업 층을 경화(hardening)시키는 단계를 더 포함하는
    반도체 칩 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 와이드 패드는 각각 40μm 너비(across)인
    반도체 칩 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 랜드 상에 납땜 볼(solder balls) 또는 C4 볼을 형성하는 단계를 더 포함하는
    반도체 칩 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 빌드 업 층을 제거하는 단계는 레이저의 사용을 포함하는
    반도체 칩 패키지 제조 방법.
  7. 최상부 표면, 최하부 표면 및 다수의 다이의 패드 측을 갖는 빌드 업 층 - 상기 다수의 다이는 상기 빌드 업 층의 기저 측으로 압축되며, 상기 다수의 다이의 각각은 최상부 표면과 최하부 표면을 갖고, 상기 다수의 다이는 웨이퍼 단계 테스팅(on wafer testing)을 가능하게 하는 와이드 패드를 갖고, 상기 와이드 패드는 개별 다이를 제조하는 데 사용되는 제조 프로세스에 의해 허용되는 간격만큼 이격되고, 상기 빌드 업 층은 상기 와이드 패드 위에서 제거되며, 상기 빌드 업 층의 최하부 표면은 상기 각각의 다이의 최상부 표면 보다 아래에 있고, 상기 와이드 패드의 각각은 상기 다이 안으로 리세스(recessed)되어 상기 다이의 최상부 표면보다 낮은 최상부 표면을 가짐 - 과,
    상기 빌드 업 층의 상부 측 상에 위치하고 상기 와이드 패드 위의 영역들을 충진하는 금속화층을 포함하되, 상기 금속화 층은 상기 와이드 패드 위의 랜드 및 상기 와이드 패드 사이의 다수의 배선을 포함하는
    반도체 칩 패키지.
  8. 제 7 항에 있어서,
    상기 와이드 패드는 상기 빌드 업 층 및 상기 금속화 층과 함께 패키징되기 이전에 상기 다이의 테스팅으로인한 흠집(scaring)을 나타내는
    반도체 칩 패키지.
  9. 제 7 항에 있어서,
    상기 와이드 패드와 접촉하는 상기 금속화 층의 기저 영역은 상기 와이드 패드를 통과하는 최대 정격 전류 흐름을 견디기 위한 폭을 갖는
    반도체 칩 패키지.
  10. 제 9 항에 있어서,
    상기 빌드 업 층의 두께는 상기 와이드 패드 위의 영역들 주위의 상기 빌드 업 층의 측벽을 따라 테이퍼링되는 것을 고려하여 상기 폭을 제공하는
    반도체 칩 패키지.
  11. 제 7 항에 있어서,
    상기 빌드 업 층은,
    폴리이미드(polyimide),
    에폭시(epoxy),
    아크릴(acrylic),
    로우 k 재료(a low k material),
    실리콘, 및
    PBO(polybenzoxazoles)로 구성된 그룹으로부터 선택되는
    반도체 칩 패키지.
  12. 제 7 항에 있어서,
    상기 빌드 업 층과 상기 금속화 층 위에 형성되는 유전체를 더 포함하는
    반도체 칩 패키지.
  13. 제 12 항에 있어서,
    상기 랜드 위의 상기 유전체 내에 형성되는 개구(openings)와 상기 랜드 상에 형성되는 납땜 볼 또는 C4 볼을 더 포함하는
    반도체 칩 패키지.
  14. 평면 보드와,
    상기 평면 보드에 부착된 멀티 칩 모듈을 포함하되, 상기 멀티 칩 모듈은,
    최상부 표면, 최하부 표면 및 다수의 다이의 패드 측을 갖는 빌드 업 층―상기 다수의 다이는 상기 빌드 업 층의 기저 측으로 압축되며, 상기 다수의 다이의 각각은 최상부 표면 및 최하부 표면을 갖고, 상기 다수의 다이의 웨이퍼 단계 테스팅을 가능하게 하는 와이드 패드를 갖고, 상기 와이드 패드는 개별 다이를 제조하는 데 사용되는 제조 프로세스에 의해 허용되는 간격만큼 이격되고, 상기 빌드 업 층은 상기 와이드 패드 위에서 제거되며, 상기 빌드 업 층의 최하부 표면은 상기 각각의 다이의 최상부 표면 보다 아래에 있고, 상기 와이드 패드의 각각은 상기 다이 안으로 리세스(recessed)되어 상기 다이의 최상부 표면보다 낮은 최상부 표면을 가짐 - 과,
    상기 빌드 업 층의 상부 측 상에 위치하고, 상기 와이드 패드 위의 영역들을 충진하는 금속화 층을 포함하되, 상기 금속화 층은 상기 와이드 패드 위의 랜드 및 상기 와이드 패드 사이의 다수의 배선을 포함하는
    반도체 칩 패키지를 포함하는 시스템.
  15. 제 14 항에 있어서,
    상기 와이드 패드는 상기 빌드 업 층 및 상기 금속화 층과 함께 패키징되기 이전에 상기 다이의 테스팅으로인한 흠집을 나타내는
    반도체 칩 패키지를 포함하는 시스템.
  16. 삭제
  17. 제 14 항에 있어서,
    상기 와이드 패드와 접촉하는 상기 금속화 층의 기저 영역은 상기 와이드 패드를 통과하는 최대 정격 전류 흐름을 견디기 위한 폭을 갖는
    반도체 칩 패키지를 포함하는 시스템.
  18. 제 14 항에 있어서,
    상기 시스템은 컴퓨팅 시스템인
    반도체 칩 패키지를 포함하는 시스템.
  19. 제 18 항에 있어서,
    상기 컴퓨팅 시스템은,
    인텔리전트 디바이스(an intelligent device),
    스마트 폰,
    태블릿 컴퓨터,
    랩탑 컴퓨터,
    데스크탑 컴퓨터,
    서버 컴퓨터 중 어느 하나인
    반도체 칩 패키지를 포함하는 시스템.
  20. 제 14 항에 있어서,
    상기 시스템은 네트워킹 시스템인
    반도체 칩 패키지를 포함하는 시스템.
  21. 캐리어의 접착 층(an adhesion layer) 상에 빌드 업 층(a build-up layer)을 형성하는 단계 - 상기 빌드 업 층은 최상부 표면 및 최하부 표면을 가짐 - 와,
    상기 빌드 업 층 안으로 복수의 반도체 다이를 압축(pressing)하는 단계 - 상기 반도체 다이의 각각은 최상부 표면 및 최하부 표면을 가지며, 상기 반도체 다이 각각은 사전에 성능이 테스팅된 것으로, 테스팅을 가능하게 하는 와이드 패드(wide pads)를 갖고, 동일한 다이 상의 상기 와이드 패드 중 적어도 일부는 상기 다이의 제조 프로세스에 의해 허용되는 간격만큼 이격되며, 상기 빌드 업 층의 최하부 표면은 상기 각각의 다이의 최상부 표면 보다 아래에 있고, 상기 와이드 패드의 각각은 상기 다이 안으로 리세스(recessed)되어 상기 다이의 최상부 표면보다 낮은 최상부 표면을 가짐 - 와,
    상기 복수의 반도체 다이 위에 몰드를 형성하는 단계와,
    상기 캐리어로부터 상기 빌드 업 층을 분리(detaching)하는 단계와,
    상기 와이드 패드 중 상기 적어도 일부 위에서 상기 빌드 업 층을 제거하여 상기 와이드 패드 중 상기 적어도 일부 위에서 비아 개구(via openings)를 형성하는 단계와,
    상기 빌드 업 층 상에 금속화 층(a metallization layer)을 형성하는 단계 - 상기 금속화 층은 상기 비아 개구를 충진(filling)함 - 와,
    상기 금속화 층을 패터닝하여 상기 충진된 비아 개구 위에 랜드(lands)를 형성하고 상기 와이드 패드 중 상기 적어도 일부의 각 랜드 사이에 복수의 배선을 형성하는 단계 - 상기 복수의 배선의 적어도 하나의 배선은 제 1 다이의 랜드와 제 2 다이의 다른 랜드의 사이에 형성됨 -를 포함하는
    반도체 칩 패키지 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447530A (zh) * 2019-08-30 2021-03-05 台湾积体电路制造股份有限公司 芯片封装结构及其形成方法
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115957A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置及びその製造方法
KR100802995B1 (ko) 2007-02-27 2008-02-14 대덕전자 주식회사 웨이퍼 레벨 패키지 제작 방법
US20140159228A1 (en) 2012-12-06 2014-06-12 Weng Hong Teh High density substrate routing in bbul package
JP2014123775A (ja) * 2014-03-19 2014-07-03 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
JP3681855B2 (ja) * 1997-04-02 2005-08-10 シチズン時計株式会社 Ｉｃパッケージの構造
JP4045471B2 (ja) * 1997-04-18 2008-02-13 日立化成工業株式会社 電子部品実装法
JP2001015637A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 回路配線方式及び回路配線方法及び半導体パッケージ及び半導体パッケージ基板
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
JP2004281898A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006100710A (ja) * 2004-09-30 2006-04-13 Seiko Epson Corp 電子部品の実装構造及び、該実装構造を備えた記録装置
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US8183095B2 (en) * 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
JP2010219489A (ja) 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
JP2010232616A (ja) * 2009-03-30 2010-10-14 Nec Corp 半導体装置及び配線基板
US20110110061A1 (en) * 2009-11-12 2011-05-12 Leung Andrew Kw Circuit Board with Offset Via
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8482136B2 (en) 2009-12-29 2013-07-09 Nxp B.V. Fan-out chip scale package
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
JP5584011B2 (ja) 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
TWI423355B (zh) * 2010-08-04 2014-01-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
TWI528466B (zh) * 2011-01-21 2016-04-01 史達晶片有限公司 形成沈積在半導體晶粒上用於應力緩和之絕緣層的半導體裝置及方法
US10388584B2 (en) * 2011-09-06 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming Fo-WLCSP with recessed interconnect area in peripheral region of semiconductor die
US9082825B2 (en) 2011-10-19 2015-07-14 Panasonic Corporation Manufacturing method for semiconductor package, semiconductor package, and semiconductor device
US9123830B2 (en) * 2011-11-11 2015-09-01 Sumitomo Bakelite Co., Ltd. Manufacturing method for semiconductor device
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US9881894B2 (en) 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
KR101958831B1 (ko) * 2012-06-08 2019-07-02 삼성전자주식회사 양면 접착성 테이프, 반도체 패키지 및 그 제조 방법
JP2014072494A (ja) * 2012-10-01 2014-04-21 Toshiba Corp 半導体装置及びその製造方法
US8866308B2 (en) * 2012-12-20 2014-10-21 Intel Corporation High density interconnect device and method
JP5758374B2 (ja) 2012-12-27 2015-08-05 日信工業株式会社 負圧ブースタ
KR101472640B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 회로 기판 및 회로 기판 제조방법
US9589921B2 (en) * 2013-03-13 2017-03-07 Ps4 Luxco S.A.R.L. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115957A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置及びその製造方法
KR100802995B1 (ko) 2007-02-27 2008-02-14 대덕전자 주식회사 웨이퍼 레벨 패키지 제작 방법
US20140159228A1 (en) 2012-12-06 2014-06-12 Weng Hong Teh High density substrate routing in bbul package
JP2014123775A (ja) * 2014-03-19 2014-07-03 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法

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