KR20160074439A - 소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술 및 구성 - Google Patents

소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술 및 구성 Download PDF

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KR20160074439A
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복 잉 치아
쿠이 치 오오이
샹가르 페리아만
마이클 피 스키너
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인텔 코포레이션
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    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2224/023—Redistribution layers [RDL] for bonding areas
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract

본 발명의 실시예들은 소형 폼 팩터 또는 웨어러블 디바이스들을 위한 집적 회로(IC) 패키징 기술들 및 구성들에 관한 것이다. 일 실시예에서, 장치는 제 1 면 및 제 1 면에 대향 배치된 제 2 면, 및 제 1 면과 제 2 면 사이에 배치된 측벽을 갖는 기판과 - 측벽은 기판의 둘레를 정의함 -, 기판의 제 1 면과 제 2 면 사이에 배치된 복수의 기판 관통 비아(TSV)와, 제 1 면 상에 배치된 제 1 유전층 - 제 1 유전층은 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함함 -을 포함할 수 있다. 다른 실시예들이 설명되고/되거나 청구될 수 있다.

Description

소형 폼 팩터 또는 웨어러블 디바이스를 위한 집적 회로 패키징 기술 및 구성{INTEGRATED CIRCUIT PACKAGING TECHNIQUES AND CONFIGURATIONS FOR SMALL FORM-FACTOR OR WEARABLE DEVICES}
본 발명의 실시예들은 전반적으로 집적 회로 분야에 관한 것으로서, 특히 소형 폼 팩터 웨어러블 디바이스를 위한 집적 회로(integrated circit(IC)) 패키징 기술들 및 구성들에 관한 것이다.
예를 들어 다이들 및 센서들과 같은 집적 회로(IC) 컴포넌트들을 갖는 웨어러블 및 소형 폼 팩터 디바이스들이 출현하고 있다. 그러나, 웨어러블 또는 소형 폼 팩터 디바이스들 내의 그러한 IC 컴포넌트들로부터의 열 제거는 여전히 어려운 과제이다. 또한, 전통적인 패키징은 너무 커서, 그러한 IC 컴포넌트들이 소형 폼 팩터 디바이스들 내에 함께 통합되고 전기적으로 결합되는 것이 불가능하다.
실시예들은 첨부 도면들과 관련된 아래의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 가능하게 하기 위해, 동일한 참조 번호들은 동일한 구조 요소들을 지시한다. 실시예들은 첨부 도면들 내에 한정이 아니라 예시적으로 도시된다.
도 1a-c는 일부 실시예들에 따른, 예시적인 집적 회로(IC) 패키지 조립체의 개략도들을 나타낸다.
도 2a-b는 일부 실시예들에 따른, 전력 또는 접지 평면을 포함하는 예시적인 집적 회로(IC) 패키지 조립체의 개략도들을 나타낸다.
도 3a-c는 일부 실시예들에 따른, 측벽 상에 전기 라우팅 피처들을 포함하는 예시적인 집적 회로(IC) 패키지 조립체의 개략도들을 나타낸다.
도 4a-k는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안의 예시적인 집적 회로(IC) 패키지 조립체의 개략도들을 나타낸다.
도 5는 일부 실시예들에 따른, IC 패키지 조립체를 제조하는 방법에 대한 흐름도를 개략적으로 나타낸다.
도 6은 일부 실시예들에 따른, IC 패키지 조립체를 제조하는 다른 방법에 대한 흐름도를 개략적으로 나타낸다.
도 7-8은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 집적 회로(IC) 패키지 조립체를 포함할 수 있는 예시적인 제조물들을 개략적으로 나타낸다.
도 9는 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 IC 패키지 조립체를 포함하는 컴퓨팅 디바이스를 개략적으로 나타낸다.
본 발명의 실시예들은 소형 폼 팩터 또는 웨어러블 디바이스들을 위한 집적 회로(IC) 패키징 기술들 및 구성들을 설명한다. 아래의 설명에서, 예시적인 구현들의 다양한 양태들은 이 분야의 기술자들이 그들의 연구의 내용을 이 분야의 다른 기술자들에게 전달하기 위해 일반적으로 사용하는 용어들을 이용하여 설명될 것이다. 그러나, 본 발명의 실시예들은 설명되는 양태들 중 일부만으로 실시될 수 있다는 것이 이 분야의 기술자들에게 명백할 것이다. 설명의 목적으로, 예시적인 구현들의 충분한 이해를 제공하기 위해 특정 수들, 재료들 및 구성들이 설명된다. 그러나, 본 발명의 실시예들은 특정 상세들 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는, 예시적인 구현들을 불명확하게 하지 않기 위해 공지 피처들은 생략되거나 간소화된다.
아래의 상세한 설명에서는, 그의 일부를 형성하는 첨부 도면들을 참조하며, 도면들에서 전반적으로 동일한 번호들은 동일한 요소들을 나타내고, 도면들 내에는 본 발명의 주제가 실시될 수 있는 실시예들이 예시적으로 도시된다. 본 발명의 범위로부터 벗어나지 않고서 다른 실시예들이 이용될 수 있거나 논리적 변경들이 행해질 수 있다는 것을 이해해야 한다. 따라서, 아래의 상세한 설명은 한정적인 것으로 간주되지 않아야 하며, 실시예들의 범위는 첨부된 청구항들 및 그들의 균등물들에 의해 정의된다.
본 발명의 목적을 위해, "A 및/또는 B"라는 표현은 (A), (B) 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, "A, B 및/또는 C"라는 표현은 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다. 본 설명은 상/하, 안/밖, 위/아래 등과 같은 관점 기반 설명들을 이용할 수 있다. 그러한 설명들은 설명을 가능하게 하는 데 사용될 뿐이며, 본 명세서에서 설명되는 실시예들의 응용을 임의의 특정 배향으로 한정하려는 의도는 없다.
본 설명은 동일하거나 상이한 실시예들 중 하나 이상을 각자가 지칭할 수 있는 "일 실시예에서" 또는 "실시예들에서"라는 표현들을 사용할 수 있다. 더구나, 본 발명의 실시예들과 관련하여 사용되는 바와 같은 "포함하는", "구비하는" 등의 표현들은 동의어이다. "~와 결합"이라는 용어가 그의 파생어들과 함께 본 명세서에서 사용될 수 있다. "결합"은 다음 중 하나 이상을 의미할 수 있다. "결합"은 둘 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "결합"은 둘 이상의 요소가 서로 간접 접촉하지만, 여전히 서로 협력하거나 상호작용한다는 것을 의미할 수도 있으며, 하나 이상의 요소가 서로 결합되었다고 하는 요소들 사이에 결합 또는 접속된다는 것을 의미할 수 있다. "직접 결합"이라는 용어는 둘 이상의 요소가 직접 접촉한다는 것을 의미할 수 있다.
다양한 실시예들에서, "제 2 피처 상에 형성, 증착 또는 달리 배치된 제 1 피처"라는 표현은 제 1 피처가 제 2 피처 위에 형성, 증착 또는 배치되고, 제 1 피처의 적어도 일부가 제 2 피처의 적어도 일부와 직접 접촉(예로서, 직접적인 물리적 그리고/또는 전기적 접촉)하거나 간접 접촉(예로서, 제 1 피처와 제 2 피처 사이에 하나 이상의 다른 피처를 가짐)할 수 있다는 것을 의미할 수 있다. 본 명세서에서 사용되는 바와 같이, "모듈"이라는 용어는 주문형 집적 회로(ASIC), 전자 회로, 시스템-온-칩(SoC), 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 논리 회로, 및/또는 설명되는 기능을 제공하는 다른 적절한 컴포넌트들을 지칭하거나 그 일부일 수 있다.
도 1a-c는 일부 실시예들에 따른 예시적인 집적 회로(IC) 패키지 조립체(100)의 개략도들을 나타낸다. 도 1a는 IC 패키지 조립체(100)의 개략 평면도를 나타낸다. 도 1b는 IC 패키지 조립체(100)의 개략 사시도를 나타낸다. 도 1c는 IC 패키지 조립체(100)의 개략 부분 투명 사시도를 나타낸다. 기판(102) 및 유전층들(102a, 102b)은 도 1c에 투명하게 도시된다.
다양한 실시예들에 따르면, 도 1a-c의 IC 패키지 조립체(100)는 기판(102)을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 반도체 재료 또는 유리로 구성될 수 있다. 예를 들어, 기판(102)은 일부 실시예들에서 실리콘 브리지/인터포저일 수 있다. 기판(102)은 다른 실시예들에서 기판(102) 상에 회로를 형성하기 위한 상보형 금속-산화물-반도체(CMOS) 제조 기술들에 적합한 다른 적절한 재료들로 구성될 수 있다.
기판(102)은 도시된 바와 같이 제 1 면(S1) 및 제 1 면(S1)에 대향 배치된 제 2 면(S2)을 구비할 수 있다. 일부 실시예들에서, 예를 들어 실리콘 관통 비아들과 같은 하나 이상의 기판 관통 비아(이하, "TSV(104)")가 제 1 면(S1)과 제 2 면(S2) 사이에서 기판(102)을 통해 형성될 수 있다. TSV들(104)은 예를 들어 구리와 같은 도전성 재료로 채워진 도관들을 포함할 수 있으며, 임의의 적절한 프로세스에 따라 형성될 수 있다.
일부 실시예들에서, TSV들(104) 중 하나 이상은 기판(102)과 결합된 하나 이상의 다이(예로서, 이하 "다이(110)")의 전기 신호들을 라우팅하도록 구성될 수 있거나, 다이들(110) 중 둘 이상 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 예를 들어, TSV들(104)은 일부 실시예들에서 입출력(I/O) 및/또는 전력/접지 신호들을 라우팅하도록 구성될 수 있다. 일부 실시예들에서, TSV들(104) 중 하나 이상은 기판(102)으로부터 열 라우팅하도록 구성되는 열 TSV들일 수 있다. 예를 들어, 열 TSV들은 열 TSV들의 길이 차원과 평행한 방향으로 열을 전도할 수 있다. 열 TSV들은 일부 실시예들에서 전기 신호들을 라우팅하도록 구성되지 않을 수 있다. 일부 실시예들에서, 열 TSV들과 신호 TSV들의 조합이 기판(102) 내에 구현될 수 있다.
일부 실시예들에서, 제 1 유전층(102a)이 제 1 면(S1) 상에 형성될 수 있고, 제 2 유전층(102b)이 기판(102)의 제 1 면(S2) 상에 형성될 수 있다. 제 1 유전층(102a) 및 제 2 유전층(102b) 각각은 (예로서, 다이들(110)의) 전기 신호들을 라우팅하기 위한 그 안에 형성된 전기 라우팅 피처들(106)을 포함할 수 있다. 일부 실시예들에서, 전기 라우팅 피처들(106)은 제 1 유전층(102a) 또는 제 2 유전층(102b)의 평면에서(예로서, 수평으로) 전기 신호들을 라우팅하도록 구성될 수 있다. 일부 실시예들에서, 유전층들(102a, 102b)은 패시베이션 층들로서 사용될 수 있다.
전기 라우팅 피처들(106)은 일부 실시예들에서 예를 들어 트레이스들과 같은 재분배 라인들을 포함할 수 있다. 다른 실시예들에서, 전기 라우팅 피처들(106)은 트렌치들 및/또는 비아들을 포함할 수 있다. 예로서, 일부 실시예들에서, 유전층들(102a, 102b) 중 하나 또는 양자는 함께 적층된 다수의 유전층을 나타낼 수 있다. 그러한 실시예들에서, 전기 라우팅 피처들(106)은 제 1 유전층(102a) 또는 제 2 유전층(102b)의 평면에서 수평으로 전기 신호들을 라우팅하도록 구성되는 트렌치들 및 적층된 유전층들 사이에서 수직으로 전기 신호들을 라우팅하기 위한 비아들을 포함할 수 있다.
일부 실시예들에서, 전기 라우팅 피처들(106)은 도 1a-c에 도시된 예에서 볼 수 있듯이 TSV들(104) 중 둘 이상의 TSV를 결합한다. 일부 실시예들에서, 전기 라우팅 피처들(106)은 도 1a-c에 도시된 예에서 볼 수 있듯이 유전층들(102a, 102b)의 종단 주변 에지에서 TSV들(104) 중 하나 이상의 TSV를 다이들(110) 중 하나의 다이와 결합할 수 있다. 전기 라우팅 피처들(106)은 예로서 구리와 같은 도전성 재료로 구성될 수 있다. 전기 라우팅 피처들(106)은 다른 실시예들에서 다른 적절한 재료들로 구성될 수 있다.
일부 실시예들에서, 유전층들(102a, 102b)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 구성될 수 있다. 유전층들(102a, 102b)은 다른 실시예들에서 다른 적절한 유전성 재료들로 구성될 수 있다. 유전층들(102a, 102b)은 예를 들어 CMOS 제조 기술들과 같이 다이 상에 백엔드 층들을 형성하기 위한 적절한 기술들을 이용하여 형성될 수 있다. 기판(102)은 도시된 바와 같이 기판(102)의 제 1 면(S1)과 제 2 면(S2) 사이에 배치된 측벽(SW)을 포함할 수 있다. 측벽(SW)은 일부 실시예들에서 제 1 면(S1) 및 제 2 면(S2)에 실질적으로 수직일 수 있다. 측벽은 기판(102)의 둘레(예로서, 종단 에지)를 정의할 수 있다. 일부 실시예들에서, 다이들(110)을 부착하기 전에, 측벽(SW)은 측벽(SW)의 각각의 표면 상에 다이들(110)의 부착을 수용하도록 구성될 수 있다. 예를 들어, 각각의 표면은 다이들(110)을 수용하기 위한 크기를 가질 수 있다.
다양한 실시예들에 따르면, 다이들(110)은 측벽(SW)의 각각의 표면과 결합될 수 있다. 예를 들어, 다이들(110)은 예를 들어 다이들(110)을 전기 라우팅 피처들(106) 및/또는 TSV들(104)과 전기적으로 결합하는 범프들, 기둥들 또는 다른 유사한 피처들과 같은 (때때로 제 1 레벨 상호접속들(FLI들)로 지칭되는) 다이 레벨 상호접속들을 포함할 수 있다. 일부 실시예들에서, 다이들(110)의 활성 면이 측벽(SW)과 결합될 수 있다. 일부 실시예들에서, 다이들(110)은 알 수 있듯이 유전층들(102a, 102b) 중 하나 또는 양자와 실질적으로 동일 평면을 이룰 수 있거나, 다이들(110)은 다이들(110)과 전기 라우팅 피처들(106) 간의 전기적 결합을 가능하게 하기 위해 유전층들(102a, 102b)의 적어도 일부와 오버랩될 수 있다. 일부 실시예들에서, 다이들(110)은 (예로서, 도 1a의 좌측 측벽 상에 도시된 바와 같이) 삽입된 적층 다이들일 수 있다. 일부 실시예들에서, 다이들(110)은 프로세서, 메모리, SoC 또는 ASIC를 포함하거나 그의 일부일 수 있다.
일부 실시예들에서, 측벽(SW)은 3개 이상의 면을 가질 수 있다. 도시된 예에서, 측벽(SW)은 정사각형 프로필의 4개의 면을 가지며, 다이들(110)이 상이한 면들에 결합된다. 그러나, 다른 실시예들에서, 측벽(SW)은 삼각형 프로필의 3개의 면 또는 다각형 프로필의 5개 이상의 면을 가질 수 있다. 프로필 형상은 대칭 또는 비대칭일 수 있다. 예를 들어, 일부 실시예들에서, 측벽(SW)은 상이한 길이의 적어도 2개의 면을 갖는 직사각 형상의 4개의 면을 가질 수 있다. 면들은 원하는 웨어러블 디바이스 또는 소형 폼 팩터 제품으로의 IC 패키지 조립체(100)의 구현을 가능하게 하는 프로필 형상을 갖도록 구성될 수 있다. 면들 중 일부에는 다이들(110) 중 하나 이상이 부착될 수 있는 반면, 다른 면들에는 부착되지 않을 수 있다.
일부 실시예들에서, 다이들(110)은 캡슐제(108)에 의해 적어도 부분적으로 캡슐화될 수 있다. 캡슐제(108)는 예를 들어 습기 또는 산화와 같은 유해 환경 팩터들로부터 다이들(110)을 보호할 수 있고/있거나, 일부 실시예들에서 측벽(SW)에 대한 접착을 촉진할 수 있다. 일부 실시예들에서, 캡슐제(108)는 캡슐제(108)를 경화/본딩하는 열 프로세스 전에 기판(102) 주위에 감길 수 있는 가요성 캡슐제일 수 있다. 일부 실시예들에서, 캡슐제(108)는 열 확산 막(112)이 다이들(110)의 비활성 면과 열 접촉하는 것을 가능하게 하기 위해 다이들(110)의 비활성 면과 실질적으로 동일 평면을 이룰 수 있다. 다른 실시예들에서, 캡슐제(108)는 다이들(110)을 완전히 캡슐화할 수 있다.
일부 실시예들에서, 캡슐제(108)는 폴리실록산, 에폭시 수지, 아크릴레이트(예로서, 폴리메틸 메타크릴레이트), 폴리우레탄, 벤조사이클로부텐(BCB), 폴리이미드, 폴리아미드, 고밀도 폴리에틸렌(HDPE), 비스말레이미드-트리아진(BT) 수지, 액정 폴리머(LCP), 아라미드, 폴리디메틸실록산(PDMS) 또는 이들의 적절한 조합으로 구성될 수 있다. 캡슐제(108)는 다른 실시예들에서 다른 적절한 재료들로 구성될 수 있다.
일부 실시예들에서, 열 확산 막(112)이 알 수 있듯이 캡슐제(108) 상에 배치될 수 있으며, 다이들(110)의 비활성 면과 결합될 수 있다. 열 확산 막(112)은 금속(예로서, 구리)과 같은 열 전도 재료로 구성될 수 있다. 일부 실시예들에서, 열 확산 막(112)은 IC 패키지 조립체(100)의 외면을 제공할 수 있다.
다양한 실시예들에 따르면, 기판(102) 상에 디바이스 층(미도시)이 형성될 수 있다. 예를 들어, 디바이스 층은 CMOS 제조 기술들과 같은 전통적인 반도체 제조 기술들을 이용하여 형성된 트랜지스터들과 같은 하나 이상의 능동 디바이스를 포함할 수 있다. 디바이스 층은 일부 실시예들에서 예를 들어 기판(102)과 제 1 유전층(102a) 사이에 또는 기판(102)과 제 2 유전층(102b) 사이에 배치될 수 있다. 기판(102)은 일부 실시예들에서 활성 다이의 기판일 수 있다. 일부 실시예들에 따르면, 디바이스 층의 능동 디바이스들은 유전층(들)(102a, 102b) 중 하나 또는 양자의 전기 라우팅 피처들(106), TSV들(104) 중 하나 이상 또는 다이들(110) 중 하나 이상과 전기적으로 결합될 수 있다.
일부 실시예들에서, IC 패키지 조립체(100)의 길이(L)는 1 센터미터(cm) 이하일 수 있다. 일부 실시예들에서, 길이(L)는 0.5 밀리미터(mm)보다 작을 수 있다. IC 패키지 조립체(100)는 다른 실시예들에서 다른 적절한 치수들을 가질 수 있다.
IC 패키지 조립체(100)는 고객 필요 및 요구에 따라 기능 디바이스들(예로서, 다이들(110))을 쉽게 통합할 수 있는 모듈형 소형 폼 팩터 조립체를 제공할 수 있다. 일부 실시예들에서, IC 패키지 조립체(100)는 각각의 기능 디바이스 간의 개선된 전력 관리 및 I/O 통신을 위한 수직 상호접속들(예로서, TSV들(104))을 포함할 수 있다. IC 패키지 조립체(100)는 TSV들(104) 중 열 TSV들(104) 및/또는 열 확산 막(112)을 통해 효과적인 열 해법을 더 제공할 수 있다.
도 2a-b는 일부 실시예들에 따른, 전력 또는 접지 평면을 포함하는 예시적인 집적 회로(IC) 패키지 조립체(200)의 개략도들을 나타낸다. IC 패키지 조립체(200)는 도 1a-c의 IC 패키지 조립체(100)와 관련하여 설명된 실시예들에 대응할 수 있다. 도 2a는 IC 패키지 조립체(200)의 개략 평면도를 나타낸다. 도 2b는 IC 패키지 조립체(200)의 개략 사시도를 나타낸다. 열 확산 막(112)의 일부 및 캡슐제(108)가 절단되고, 기판(102)은 도 2a-b에서 하부 피처들을 불명확하게 하지 않기 위해 투명하다.
일부 실시예들에서, IC 패키지 조립체(200)는 전력 또는 접지 평면(214)을 포함할 수 있다. 전력 또는 접지 평면(214)은 기판(102) 상에 배치될 수 있다. 예를 들어, 일부 실시예들에서, 전력 또는 접지 평면(214)은 도 1a-c의 제 1 유전층(102a)과 결합되거나 그 위에 배치될 수 있다.
전력 또는 접지 평면(214)은 다이들(110)의 동작을 위해 접지(예로서, Vss) 또는 전력 신호를 라우팅하도록 구성될 수 있다. 전력 또는 접지 평면(214)은 잡음 차폐를 증가시키고, 전자기 간섭(EMI) 또는 고속 신호 크로스토크 결합을 줄일 수 있다. 전력 또는 접지 평면(214)은 전력/접지 TSV들(104a)과 전기적으로 결합되는 도전성 재료로 구성될 수 있다. 전력/접지 TSV들(104a)은 전력 또는 접지 평면(214)과 직접 물리적으로 그리고 전기적으로 접촉할 수 있다. 도시되지 않았지만, 전력 또는 접지 평면(214)은 알 수 있듯이 신호 TSV들(104b)로부터 그리고 신호 TSV들(104b)을 함께 또는 다이들(110)과 결합하는 전기 라우팅 피처들(106)로부터 전기적으로 절연될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전성 재료가 신호 피처들(예로서, 신호 TSV들(104b) 및 대응하는 전기 라우팅 피처들(106))과 전력 또는 접지 평면(214) 사이에 배치될 수 있다.
IC 패키지 조립체(200)는 알 수 있듯이 기판(102) 상에 층(202b)을 포함할 수 있다. 다양한 실시예들에 따르면, 층(202b)은 도 1a-c의 제 2 유전층(102b)을 나타낼 수 있다. 다른 실시예들에서, 층(202b)은 기판(102) 상에 형성된 (예로서, 트랜지스터들과 같은 능동 디바이스들을 갖는) 디바이스 층을 나타낼 수 있다.
일부 실시예들에서, IC 패키지 조립체(200)는 다이들(110) 사이에서 전기 신호들을 라우팅하기 위해 측벽(SW) 상에 배치된 전기 라우팅 피처들(206)을 포함할 수 있다. 전기 라우팅 피처들(206)은 도 3a-c와 관련하여 더 설명된다.
도 3a-c는 일부 실시예들에 따른, 측벽(SW) 상에 전기 라우팅 피처들(206, 206a, 206b)을 포함하는 예시적인 집적 회로(IC) 패키지 조립체(300)의 개략도들을 나타낸다. 도 3a는 IC 패키지 조립체(300)의 개략 평면도를 나타낸다. 도 3b는 IC 패키지 조립체(300)의 개략 사시도를 나타낸다. 도 3c는 IC 패키지 조립체(300)의 개략 측면도를 나타낸다. 도 3a-c에서 하부 피처들을 불명확하게 하지 않기 위해 열 확산 막(112)의 일부 및 캡슐제(108)가 절단된다. 캡슐제(108)는 도 3b-3c에서 하부 피처들을 불명확하게 하지 않기 위해 투명하게 도시된다.
IC 패키지 조립체(300)는 알 수 있듯이 기판(102)의 측벽(SW)과 결합되는 복수의 다이(110a, 110b, 110c, 110d)를 포함한다. 다이들(110a, 110b, 110c, 110d)은 도 1a-c 및 2a-b의 다이들(110)과 관련하여 설명된 실시예들에 대응할 수 있다.
다양한 실시예들에 따르면, 다이들 중 둘 이상의 다이 사이에서(예로서, 도 3a-c에 도시된 예에서 다이들(110a, 110b) 사이에서) 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들(206)이 측벽(SW) 상에 형성될 수 있다. 전기 라우팅 피처들(206)은 알 수 있듯이 측벽(SW)의 동일 면 상에 배치된 다이들(110a, 110b) 사이에서 전기 신호들을 라우팅할 수 있다. 일부 실시예들에서, 전기 라우팅 피처들(206a)은 측벽의 상이한 면들 상에 배치된 다이들 사이에서(예로서, 도 3b-c에 도시된 예에서 다이들(110b, 110c) 사이에서) 전기 신호들을 라우팅하도록 형성될 수 있다. 전기 라우팅 피처들(206a)은 측벽(SW)의 면들 사이의 코너들 또는 다른 에지들을 둘러쌀 수 있다. 일부 실시예들에서, 전기 라우팅 피처들(206b)은 다이들(110a, 110b, 110c, 110d) 중 하나 이상과 제 1 유전층(102a) 또는 제 2 유전층(102b)의 전기 라우팅 피처들(106) 사이에서(예로서, 도 3c에 도시된 예에서 다이(110b)와 제 2 유전층(102b)의 전기 라우팅 피처들(106) 사이에서) 전기 신호들을 라우팅하도록 형성될 수 있다. 유전층들(102a, 102b)의 에지에서의 전기 라우팅 피처들(106)은 "에지 패드"로서 지칭될 수 있다.
도 4a-k는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안의 예시적인 집적 회로(IC) 패키지 조립체(예로서, 본 명세서에서 설명되는 IC 패키지 조립체(100, 200 또는 300))의 개략도들을 나타낸다. 도 4a를 참조하면, 복수의 다이(110)와 캐리어(440)의 결합 후의 IC 패키지 조립체가 도시된다. 일부 실시예들에서, 캐리어(440)는 금속 표면을 가지며, 그 위에는 다이들(110)이 배치된다. 다이들의 활성 면이 캐리어(440) 상에 아래로 대면할 수 있다.
도 4b를 참조하면, 다이들을 적어도 부분적으로 캡슐화하도록 캡슐제(108)를 증착한 후의 IC 패키지 조립체가 도시된다. 일부 실시예들에서, 캡슐제(108)는 박막 적층 프로세스를 이용하여 증착될 수 있다. 캡슐제(108)는 후속 동작 동안 기판을 둘러쌀 수 있는 가요성 재료로 구성될 수 있다.
도 4c를 참조하면, 캐리어(440)로부터 캡슐제(108) 및 다이들(110)을 제거한 후의 IC 패키지 조립체가 도시된다. 캐리어(440)는 예를 들어 에치 또는 열 프로세스들을 포함하는 임의의 적절한 기술을 이용하여 탈착될 수 있다. 다이들(110)의 활성 면은 도 4c에 위로 면하는 것으로 도시된다.
도 4d를 참조하면, IC 패키지 조립체는 전기 라우팅 피처들(예로서, 도 3c의 전기 라우팅 피처들(206, 206a, 206c))의 형성을 위한 재료를 제공하기 위한 다이들의 활성 면 및 캡슐제(108) 상의 금속 시트(406) 및 열 확산 막(112)을 제공하기 위한 다이들의 비활성 면 상의 다른 금속 시트(412)의 결합을 나타내도록 도시된다. 다양한 실시예들에 따르면, 금속 시트(406) 및/또는 금속 시트(412)의 결합은 금속 포일 적층 및 본딩(예로서, 열/압력) 프로세스를 이용하여 수행될 수 있다.
도 4e를 참조하면, IC 패키지 조립체는 금속 시트(406) 상의 감광 재료(442)의 증착을 나타내도록 도시된다. 예를 들어, 감광 재료(442)는 패터닝을 위한 건식 막 레지스터(DFR) 또는 다른 적절한 마스킹 재료를 포함할 수 있다. 감광 재료(442)는 예를 들어 DFR 적층, 스핀-온 프로세스 등을 포함하는 임의의 적절한 프로세스를 이용하여 증착될 수 있다.
도 4f를 참조하면, IC 패키지 조립체는 감광 재료(442)의 노출 부분들의 제거를 가능하게 하기 위한 마스크(446) 내의 개구들을 통과하는 광(444)에 의한 감광 재료(442)의 패터닝된 노출을 나타내도록 도시된다. 패터닝된 감광 재료(442)는 전기 라우팅 피처들(예로서, 도 3c의 전기 라우팅 피처들(206, 206a, 206b)) 및 다이 패드(210)가 금속 시트(406) 내에 형성될 영역들을 정의할 수 있다. 일부 실시예들에서, 감광 재료(442)는 포토리소그라피 및 현상 프로세스를 이용하여 패터닝될 수 있다. 다이 패드(210)는 다이들(110) 상의 디바이스 활성 층들과 기판(102) 상의 전기 라우팅 구조들(106) 사이의 전기 접속을 가능하게 할 수 있다.
도 4g를 참조하면, 다이들(110) 및/또는 캡슐제(108) 상에 전기 라우팅 피처들(예로서, 도 3c의 전기 라우팅 피처들(206, 206a, 206b)) 및 다이 패드(210)를 형성하기 위해 금속 시트(406)의 부분들을 제거하기 위한 에치 프로세스를 수행한 후의 IC 패키지 조립체가 도시된다.
도 4h를 참조하면, 전기 라우팅 피처들(206b) 및 다이 패드(210)와 기판(102) 상의 대응하는 전기 라우팅 피처들(106)(예로서, 패드들 또는 다른 적절한 콘택들)의 결합을 가능하게 하기 위해 솔더 마스크 층(448)을 증착하고 개구들(449)을 형성한 후의 IC 패키지 조립체가 도시된다. 솔더 마스크 층(448)은 적층 프로세스를 이용하여 형성될 수 있다. 개구들(449)은 패터닝 프로세스 및/또는 현상 프로세스를 이용하여 형성될 수 있다. 일부 실시예들에서, 솔더 마스크 층(448)은 전기 라우팅 피처들(206a, 206b)(예로서, 도 3c의 전기 라우팅 피처들(206, 206a, 206b)) 및 다이 패드(210)를 절연 및 보호할 수 있다.
도 4i를 참조하면, 전기 라우팅 피처들(206b) 또는 다이 패드(210)와 기판(102) 상의 대응하는 전기 라우팅 피처들(106) 사이의 전기 접속을 형성하기 위한 솔더 범프들(450)을 형성하기 위해 솔더 페이스트 인쇄 또는 마이크로-범프 배치 프로세스를 수행한 후의 IC 패키지 조립체가 도시된다. 다른 실시예들에서는, 솔더 범프들(450)이 아닌 다른 적절한 다이 상호접속 구조들을 이용하여 전기 라우팅 피처들(206b) 또는 다이 패드(210)와 전기 라우팅 피처들(106)을 결합할 수 있다.
도 4j를 참조하면, 전기 라우팅 피처들(106)이 내부에 형성된 제 1 유전층(102a) 및/또는 제 2 유전층(102b)을 갖는 기판(102)을 제공한 후의 IC 패키지 조립체가 도시된다.
도 4k를 참조하면, 다이들(110)을 포함하는 조립체와 기판(102)을 부착한 후의 IC 패키지 조립체가 도시된다. 예를 들어, 다이 패드(210) 및/또는 전기 라우팅 피처들(206a, 206b)은 기판(102) 상의 전기 라우팅 피처들(106)과 정렬될 수 있으며, 캡슐제(108) 및 다이들(110)은 박막 롤링/랩핑 프로세스를 이용하여 기판(102) 주위에 말리거나 감길 수 있다. 본딩 및/또는 경화 프로세스를 적용하여, 전기 라우팅 피처들(206b) 또는 다이 패드(210)와 전기 라우팅 피처들(106) 사이에 솔더 조인트들을 형성하고/하거나, 캡슐제(108) 또는 솔더 마스크 층(448)을 경화시킬 수 있다. 일부 실시예들에서, 캡슐제(108)의 경화는 캡슐제가 감긴 형상에서 단단해지게 할 수 있다. 다른 실시예들에서, 다이들(110)은 도시된 것보다 많거나 적은 기판 면 주위에 감길 수 있다. 예를 들어, 일부 실시예들에서, 다이들(110)을 갖는 캡슐제(108)는 기판(102)의 전체 둘레 주위에 감길 수 있다.
일부 실시예들에서, 금속 시트(406)를 이용한 전기 라우팅 피처들(206a, 206b)의 형성 및/또는 솔더 마스크 층(448)의 형성은 도 4a-k와 관련하여 설명된 제조 방법으로부터 완전히 생략될 수 있다. 다른 실시예들에서는 IC 패키지 조립체를 제조하기 위한 다른 적절한 기술들이 사용될 수 있다.
도 5는 일부 실시예들에 따른, IC 패키지 조립체(예로서, 도 1-4와 관련하여 설명된 IC 패키지 조립체)를 제조하는 방법(500)에 대한 개략 흐름도를 나타낸다. 방법(500)은 도 1-4와 관련하여 설명된 실시예들에 대응할 수 있고, 그 반대일 수도 있다.
502에서, 방법(500)은 제 1 면(예로서, 도 1b의 제 1 면(S1)) 및 제 1 면에 대향 배치된 제 2 면(예로서, 도 1b의 제 2 면(S2)) 및 제 1 면과 제 2 면 사이에 배치된 측벽(예로서, 도 1b의 측벽(SW))을 갖는 기판을 제공하는 단계를 포함할 수 있으며, 측벽은 기판의 둘레를 정의한다. 측벽은 측벽의 각각의 표면 상에 하나 이상의 다이의 부착을 수용하도록 구성될 수 있다.
504에서, 방법(500)은 기판의 제 1 면과 제 2 면 사이에 복수의 기판 관통 비아(예로서, 도 1b의 TSV(104))를 형성하는 단계를 포함할 수 있다. TSV들은 예를 들어 기판을 통해 도관들을 형성하기 위한 기계 또는 레이저 드릴링 및 도관들을 금속으로 채우기 위한 금속 증착 프로세스들을 포함하는 임의의 적절한 기술을 이용하여 형성될 수 있다.
506에서, 방법(500)은 제 1 면 상에 제 1 유전층(예로서, 도 1b의 제 1 유전층(102a))을 형성하는 단계를 포함할 수 있으며, 제 1 유전층은 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들(예로서, 도 1b의 전기 라우팅 피처들(106))을 포함한다. 제 1 유전층은 예를 들어 기판 상에 산화물을 형성하고, 산화물을 패터닝하고, 패터닝된 산화물 내의 개구들을 채우기 위해 금속을 증착하는 것을 포함하는 다양한 적절한 기술들에 따라 형성될 수 있다. 그러한 기술은 수평 및/또는 수직 전기 라우팅 피처들을 갖는 유전층들의 스택을 제공하도록 수행될 수 있다.
508에서, 방법(500)은 제 2 면 상에 배치되는 제 2 유전층(예로서, 도 1b의 제 2 유전층(102b))을 형성하는 단계를 포함할 수 있으며, 제 2 유전층은 제 2 유전층의 평면에서 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함한다. 제 2 유전층은 제 1 유전층을 제조하는 데 사용되는 것과 유사한 기술들에 따라 형성될 수 있다.
510에서, 방법(500)은 하나 이상의 다이(예로서, 도 1b 또는 도 4j-k의 다이들(110))를 측벽의 각각의 표면과 결합하는 단계를 포함할 수 있다. 다이들은 다이들과 기판의 전기 라우팅 피처들 간에 전기 접속들을 형성하기 위한 임의의 적절한 기술을 이용하여 부착될 수 있다. 예를 들어, 전기 라우팅 피처들은 다이들 상에 배치되는 대응하는 다이 상호접속들(예로서, 범프들 또는 기둥들)을 수용하도록 구성되는 에지 패드들을 포함할 수 있다. 일부 실시예들에서 다이들과 전기 라우팅 피처들 사이에 솔더 조인트들을 형성하기 위해 솔더 리플로우 프로세스가 수행될 수 있다. 다른 실시예들에서는 다이들과 기판을 결합하기 위한 다른 적절한 기술들이 이용될 수 있다.
도 6은 일부 실시예들에 따른, IC 패키지 조립체(예로서, 도 1-4와 관련하여 설명된 IC 패키지 조립체)를 제조하는 다른 방법(600)에 대한 개략 흐름도를 나타낸다. 방법(600)은 도 1-5와 관련하여 설명된 실시예들에 대응할 수 있으며, 그 반대일 수도 있다.
602에서, 방법(600)은 가요성 캡슐제 내에 복수의 다이(예로서, 도 4a-c의 다이들(110))를 캡슐화하는 단계를 포함할 수 있다. 다이들은 예를 들어 도 4a-c와 관련하여 설명된 기술들에 따라 캡슐화될 수 있다. 복수의 다이의 활성 면이 캐리어(예로서, 도 4a-b의 캐리어(440))에 결합될 수 있다. 가요성 캡슐제가 복수의 다이 상에 증착될 수 있으며, 다이들은 캐리어로부터 분리될 수 있다.
604에서, 방법(600)은 열 확산 막(예로서, 도 4e의 열 확산 막(112))을 복수의 다이의 비활성 면과 결합하는 단계를 포함할 수 있다. 열 확산 막은 예를 들어 도 4d-e와 관련하여 설명된 기술들에 따라 다이들과 결합될 수 있다. 일부 실시예들에서, 열 확산 막은 608에서 복수의 다이를 측벽의 각각의 표면에 결합하기 전에 복수의 다이의 비활성 면과 결합될 수 있다.
606에서, 방법(600)은 복수의 다이 상에 전기 라우팅 피처들(예로서, 도 3c의 전기 라우팅 피처들(206, 206a, 206b) 또는 도 4g의 전기 라우팅 피처들(206a, 206b))을 형성하는 단계를 포함할 수 있다. 전기 라우팅 피처들은 예를 들어 도 4d-4i와 관련하여 설명된 기술들에 따라 형성될 수 있다. 금속 포일이 복수의 다이의 활성 면 상에 증착될 수 있다. 금속 포일을 패터닝하여 패드들 또는 트레이스들을 형성할 수 있다. 솔더 마스크 층(예로서, 도 4h의 솔더 마스크 층(448))이 패드들 또는 트레이스들 상에 증착될 수 있다.
608에서, 방법(600)은 복수의 다이를 기판(예로서, 도 4j-k의 기판(102))의 측벽의 각각의 표면에 결합하는 단계를 포함할 수 있으며, 기판은 제 1 면 및 제 1 면에 대향 배치된 제 2 면을 갖고, 측벽은 제 1 면과 제 2 면 사이에 배치되고, 기판의 둘레를 정의하며, 기판의 제 1 면과 제 2 면 사이에는 복수의 기판 관통 비아(TSV)가 배치된다. 일부 실시예들에서, 복수의 다이는 예를 들어 도 4j-k와 관련하여 설명된 기술들에 따라 측벽에 결합될 수 있다. 복수의 다이를 갖는 가요성 캡슐제는 기판의 측벽 주위에 감길 수 있다. 열 프로세스를 적용하여 가요성 캡슐제를 경화시킬 수 있다. 일부 실시예들에서, 열 프로세스는 다이들과 기판 상의 전기 라우팅 피처들 사이에 솔더 조인트들을 형성하는 솔더 리플로우 프로세스일 수 있다.
다양한 동작들은 또한 청구 발명을 이해하는 데 가장 도움이 되는 방식에서 다수의 개별 동작으로서 설명된다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존한다는 것을 암시하는 것으로서 해석되지 않아야 한다.
도 7-8은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 집적 회로(IC) 패키지 조립체(예로서, IC 패키지 조립체(100, 200 또는 300))를 포함할 수 있는 예시적인 제조물들을 개략적으로 나타낸다. 제조물들은 다양한 적절한 소형 폼 팩터 및/또는 웨어러블 디바이스들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, IC 패키지 조립체(100)는 하나 이상의 버튼(700)의 일부일 수 있다. 일부 실시예들에서, IC 패키지 조립체는 도시된 바와 같이 안경 프레임(880), 스마트 펜(882) 또는 지갑(884) 내에 포함될 수 있다.
일부 실시예들에서, 다수의 IC 패키지 조립체(100)가 함께 적층될 수 있으며, 따라서 인접하는 IC 패키지 조립체들의 전기 라우팅 피처들은 임의의 적절한 기술(예로서, 플립칩 실장 다이들에 대한 다이 상호접속 구조들)을 이용하여 함께 결합될 수 있다. 적층된 IC 패키지 조립체들(100)은 예를 들어 도 7-8에 도시된 것들을 포함하는 임의의 다양한 물건 내에 포함될 수 있다. 예를 들어, 일부 실시예들에서, IC 패키지 조립체들(100) 중 하나 이상이 안경 프레임(880), 스마트 펜(882) 또는 지갑(884) 각각 내에 지시된 점선 영역 내에 배치될 수 있다.
본 발명의 실시예들은 도시된 바와 같이 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내에 구현될 수 있다. 도 9는 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 IC 패키지 조립체(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체)를 포함하는 컴퓨팅 디바이스(900)를 개략적으로 나타낸다. 컴퓨팅 디바이스(900)는 (예로서, 하우징(908) 내에) 마더보드(902)와 같은 보드를 수용할 수 있다. 하우징(908)은 예를 들어 웨어러블 디바이스 또는 소형 폼 팩터 디바이스의 보호 재료를 포함하는 임의의 다양한 적절한 물건일 수 있다. 마더보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 마더보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(906)도 마더보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩(906)은 프로세서(904)의 일부일 수 있다.
컴퓨팅 디바이스(900)는 그의 응용들에 따라 마더보드(902)에 물리적으로 그리고 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예로서, 판독 전용 메모리(ROM)), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 컴퍼스, 가이거 카운터, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 기억 디바이스를 포함할 수 있지만 이에 한정되지 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그의 파생어들은 무형 매체를 통한 변조된 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(906)은 와이파이(IEEE 802.11 패밀리), IEEE 802.16 표준들(예로서, IEEE 802.16-2005 개정)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들, 롱텀 에볼루션(LTE) 프로젝트 및 임의의 개정들, 갱신들 및/또는 수정들(예를 들어, 진보된 LTE 프로젝트, ("3GPP2"로도 지칭되는) 울트라 모바일 브로드밴드(UMB) 프로젝트 등)을 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준들 또는 프로토콜들을 구현할 수 있다. IEEE 802.16 호환 광대역 무선 액세스(BWA) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 연동성 테스트들을 통과한 제품들에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 상징하는 두문자어인 WiMAX 네트워크들로서 지칭된다.
통신 칩(906)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(906)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(906)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced 15 Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 지시되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(906)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(906)은 와이파이 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제 2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 본 명세서에서 설명되는 바와 같이 IC 패키지 조립체(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체) 내에 패키징될 수 있다. 예를 들어, 본 명세서에서 설명되는 바와 같이, 캡슐제(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체의 캡슐제(108))는 마더보드(902)로서 사용될 수 있으며, 프로세서(904)는 다이들(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체의 다이들(110)) 중 하나의 다이일 수 있다. 본 명세서에서 설명되는 실시예들에 따라 다른 적절한 구성들이 구현될 수 있다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한 본 명세서에서 설명되는 바와 같이 IC 패키지 조립체(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체) 내에 패키징될 수 있는 다이를 포함할 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900) 내에 수용되는 다른 컴포넌트(예로서, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에서 설명되는 바와 같이 IC 패키지 조립체(예로서, 도 1-3의 IC 패키지 조립체(100, 200, 300) 또는 도 4a-k의 IC 패키지 조립체) 내에 패키징될 수 있는 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 디바이스(900)는 일부 실시예들에서 이동 컴퓨팅 디바이스일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 발명은 장치를 설명한다. 장치의 예 1은 제 1 면 및 상기 제 1 면에 대향 배치된 제 2 면, 및 상기 제 1 면과 상기 제 2 면 사이에 배치된 측벽을 갖는 기판 - 상기 측벽은 상기 기판의 둘레를 정의함 -; 상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 배치된 복수의 기판 관통 비아(TSV); 상기 제 1 면 상에 배치된 제 1 유전층 - 상기 제 1 유전층은 상기 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함함 -; 및 상기 제 2 면 상에 배치된 제 2 유전층 - 상기 제 2 유전층은 상기 제 2 유전층의 평면에서 상기 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함하고, 상기 측벽은 상기 측벽의 각각의 표면 상에 상기 하나 이상의 다이의 부착을 수용하도록 구성됨 -을 포함할 수 있다. 예 2는 예 1의 장치를 포함할 수 있으며, 상기 복수의 TSV 중 하나 이상의 TSV는 상기 하나 이상의 다이 중 제 1 다이와 제 2 다이 사이에서 전기 신호들을 라우팅하도록 구성된다. 예 3은 예 1의 장치를 포함할 수 있으며, 상기 복수의 TSV 중 하나 이상의 TSV는 상기 기판으로부터 열을 라우팅하도록 구성되는 열 TSV들이다. 예 4는 상기 측벽 상에 배치되고, 상기 하나 이상의 다이 중 제 1 다이와 제 2 다이 사이에서 전기 신호들을 라우팅하도록 구성되는 전기 라우팅 피처들을 더 포함하는 예 1의 장치를 포함할 수 있다. 예 5는 상기 측벽에 부착된 상기 하나 이상의 다이 중 제 1 다이 및 상기 측벽에 부착된 상기 하나 이상의 다이 중 제 2 다이를 더 포함하고, 상기 제 1 다이 및 상기 제 2 다이는 함께 전기적으로 결합되는 예 1-4 중 어느 하나의 장치를 포함할 수 있다. 예 6은 예 5의 장치를 포함할 수 있으며, 상기 측벽은 3개 이상의 면을 갖고, 상기 제 1 다이는 상기 3개 이상의 면 중 제 1 면과 결합되고, 상기 제 2 다이는 상기 제3 이상 면 중 제 2 면과 결합된다. 예 7은 예 5의 장치를 포함할 수 있으며, 상기 제 1 다이는 상기 제 1 유전층 및/또는 상기 제 2 유전층의 전기 라우팅 피처들에 의해 상기 제 2 다이와 전기적으로 결합된다. 예 8은 예 5의 장치를 포함할 수 있으며, 상기 제 1 다이는 상기 측벽 상에 배치된 전기 라우팅 피처들에 의해 상기 제 2 다이와 전기적으로 결합된다. 예 9는 상기 제 1 다이 및 상기 제 2 다이를 적어도 부분적으로 캡슐화하는 캡슐제를 더 포함하는 예 5의 장치를 포함할 수 있다. 예 10은 상기 제 1 다이, 상기 제 2 다이 및 상기 캡슐제 상에 배치된 열 확산 막을 더 포함하는 예 9의 장치를 포함할 수 있다. 예 11은 상기 제 2 유전층과 결합된 전력 또는 접지 평면을 더 포함하는 예 1-4 중 어느 하나의 장치를 포함할 수 있다. 예 12는 상기 기판과 상기 제 1 유전층 사이에서 상기 기판의 상기 제 1 면 상에 배치된 디바이스 층을 더 포함하고, 상기 디바이스 층은 하나 이상의 능동 디바이스를 포함하는 예 1-4 중 어느 하나의 장치를 포함할 수 있다. 예 13은 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 상기 기판은 반도체 재료 또는 유리를 포함한다.
다양한 실시예들에 따르면, 본 발명은 조립체를 설명한다. 조립체의 예 14는 웨어러블 물품, 스마트 펜 또는 지갑을 포함할 수 있으며, 상기 웨어러블 물품 또는 상기 스마트 펜 또는 상기 지갑은 예 1-13 중 어느 하나의 장치를 포함한다. 예 15는 예 14의 조립체를 포함할 수 있으며, 상기 웨어러블 물품은 버튼 또는 안경 프레임을 포함한다.
다양한 실시예들에 따르면, 본 발명은 방법을 설명한다. 방법의 예 16은 제 1 면 및 상기 제 1 면에 대향 배치된 제 2 면, 및 상기 제 1 면과 상기 제 2 면 사이에 배치된 측벽을 갖는 기판을 제공하는 단계 - 상기 측벽은 상기 기판의 둘레를 정의함 -; 상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 복수의 기판 관통 비아(TSV)를 형성하는 단계; 상기 제 1 면 상에 제 1 유전층을 형성하는 단계 - 상기 제 1 유전층은 상기 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함함 -; 및 상기 제 2 면 상에 배치된 제 2 유전층을 형성하는 단계 - 상기 제 2 유전층은 상기 제 2 유전층의 평면에서 상기 하나 이상의 다이의 전기 신호들을 라우팅하기 위한 전기 라우팅 피처들을 포함하고, 상기 측벽은 상기 측벽의 각각의 표면 상에 상기 하나 이상의 다이의 부착을 수용하도록 구성됨 -를 포함할 수 있다. 예 17은 상기 하나 이상의 다이 중 제 1 다이를 상기 측벽에 부착하고, 상기 하나 이상의 다이 중 제 2 다이를 상기 측벽에 부착하는 단계를 더 포함하고, 상기 제 1 다이 및 상기 제 2 다이는 상기 제 1 유전층 및/또는 상기 제 2 유전층의 상기 전기 라우팅 피처들과 전기적으로 결합되는 예 16의 방법을 포함할 수 있다.
다양한 실시예들에 따르면, 본 발명은 다른 방법을 설명한다. 방법의 예 18은 가요성 캡슐제 내에 복수의 다이를 캡슐화하는 단계; 상기 복수의 다이 상에 전기 라우팅 피처들을 형성하는 단계; 및 상기 복수의 다이를 기판의 측벽의 각각의 표면에 결합하는 단계 - 상기 기판은 제 1 면 및 상기 제 1 면에 대향 배치된 제 2 면을 갖고, 상기 측벽은 상기 제 1 면과 상기 제 2 면 사이에 배치되고, 상기 기판의 둘레를 정의하며, 복수의 기판 관통 비아(TSV)가 상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 배치됨 -를 포함할 수 있다. 예 19는 예 18의 방법을 포함할 수 있으며, 상기 가요성 캡슐제 내에 상기 복수의 다이를 캡슐화하는 단계는 상기 복수의 다이의 활성 면을 캐리어에 결합하는 단계; 상기 복수의 다이 상에 상기 가요성 캡슐제를 증착하는 단계; 및 상기 캐리어로부터 상기 복수의 다이를 분리하는 단계를 포함한다. 예 20은 예 18의 방법을 포함할 수 있으며, 상기 전기 라우팅 피처들을 형성하는 단계는 상기 복수의 다이의 활성 면 상에 금속 포일을 증착하는 단계; 상기 금속 포일을 패터닝하여 패드들 또는 트레이스들을 형성하는 단계; 및 상기 패드들 또는 트레이스들 상에 솔더 마스크 층을 증착하는 단계를 포함한다. 예 21은 예 18-20 중 어느 하나의 방법을 포함할 수 있으며, 상기 복수의 다이를 상기 기판의 상기 측벽의 각각의 표면에 결합하는 단계는 상기 기판의 상기 측벽 주위를 상기 복수의 다이를 갖는 상기 가요성 캡슐제로 둘러싸는 단계 및 열 프로세스를 적용하여 상기 가요성 캡슐제를 경화시키는 단계를 포함한다. 예 22는 상기 복수의 다이를 상기 측벽의 각각의 표면에 결합하기 전에 열 확산 막을 상기 복수의 다이의 비활성 면과 결합하는 단계를 더 포함하는 예 18-20 중 어느 하나의 방법을 포함할 수 있다.
다양한 실시예들은 위에서 결합 형태(및(and))(예로서, "및"은 "및/또는"일 수 있음)로 설명된 실시예들 중 대안(또는(or)) 실시예들을 포함하는 전술한 실시예들의 임의의 적절한 조합을 포함할 수 있다. 더구나, 일부 실시예들은 실행시에 임의의 전술한 실시예의 액션들을 유발하는 명령어들을 저장한 하나 이상의 제조물(예로서, 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다. 더욱이, 일부 실시예들은 전술한 실시예들의 다양한 동작들을 수행하기 위한 임의의 적절한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에서 설명된 것을 포함하는 예시된 구현들의 위의 설명은 포괄적이거나, 본 발명의 실시예들을 개시된 바로 그 형태들로 한정하는 것을 의도하지 않는다. 설명의 목적을 위해 특정 구현들 또는 예들이 본 명세서에서 설명되지만, 관련 분야의 기술자들이 인식하는 바와 같이 본 발명의 범위 내에서 다양한 균등한 변경들이 가능하다. 이러한 변경들은 전술한 설명에 비추어 본 발명의 실시예들에 대해 행해질 수 있다. 아래의 청구범위에서 사용되는 용어들은 본 발명의 다양한 실시예들을 명세서 및 청구항들에서 개시되는 특정 구현들로 한정하는 것으로 해석되지 않아야 한다. 오히려, 그 범위는 청구항 해석의 확립된 원리에 따라 해석되어야 하는 아래의 청구범위에 의해 전적으로 결정되어야 한다.

Claims (22)

  1. 제 1 면과 상기 제 1 면에 대향 배치된 제 2 면, 및 상기 제 1 면과 상기 제 2 면 사이에 배치된 측벽을 갖는 기판 - 상기 측벽은 상기 기판의 둘레를 정의함 - 과,
    상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 배치된 복수의 기판 관통 비아(TSV)와,
    상기 제 1 면 상에 배치된 제 1 유전층 - 상기 제 1 유전층은 상기 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호를 라우팅하기 위한 전기 라우팅 피처를 포함함 - 과,
    상기 제 2 면 상에 배치된 제 2 유전층 - 상기 제 2 유전층은 상기 제 2 유전층의 평면에서 상기 하나 이상의 다이의 전기 신호를 라우팅하기 위한 전기 라우팅 피처를 포함하고, 상기 측벽은 상기 측벽의 각각의 표면 상에 상기 하나 이상의 다이의 부착을 수용하도록 구성됨 - 을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 복수의 TSV 중 하나 이상의 TSV는 상기 하나 이상의 다이 중 제 1 다이와 제 2 다이 사이에서 전기 신호를 라우팅하도록 구성되는
    장치.
  3. 제 1 항에 있어서,
    상기 복수의 TSV 중 하나 이상의 TSV는 상기 기판으로부터 열을 외부로 라우팅하도록 구성되는 열 TSV인
    장치.
  4. 제 1 항에 있어서,
    상기 측벽 상에 배치되고 상기 하나 이상의 다이 중 제 1 다이와 제 2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 전기 라우팅 피처를 더 포함하는
    장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 측벽에 부착된 상기 하나 이상의 다이 중 제 1 다이와,
    상기 측벽에 부착된 상기 하나 이상의 다이 중 제 2 다이를 더 포함하고,
    상기 제 1 다이 및 상기 제 2 다이는 함께 전기적으로 결합되는
    장치.
  6. 제 5 항에 있어서,
    상기 측벽은 3개 이상의 면을 갖고,
    상기 제 1 다이는 상기 3개 이상의 면 중 제 1 면과 결합되고,
    상기 제 2 다이는 상기 제3 이상 면 중 제 2 면과 결합되는
    장치.
  7. 제 5 항에 있어서,
    상기 제 1 다이는 상기 제 1 유전층 및/또는 상기 제 2 유전층의 전기 라우팅 피처에 의해 상기 제 2 다이와 전기적으로 결합되는
    장치.
  8. 제 5 항에 있어서,
    상기 제 1 다이는 상기 측벽 상에 배치된 전기 라우팅 피처에 의해 상기 제 2 다이와 전기적으로 결합되는
    장치.
  9. 제 5 항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이를 적어도 부분적으로 캡슐화하는 캡슐제(an encapsulant)를 더 포함하는
    장치.
  10. 제 9 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이 및 상기 캡슐제 상에 배치된 열 확산 막을 더 포함하는
    장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 유전층과 결합된 전력 또는 접지 평면을 더 포함하는
    장치.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판과 상기 제 1 유전층 사이에서 상기 기판의 상기 제 1 면 상에 배치된 디바이스 층을 더 포함하고, 상기 디바이스 층은 하나 이상의 능동 디바이스를 포함하는
    장치.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판은 반도체 재료 또는 유리를 포함하는
    장치.
  14. 웨어러블 물품, 스마트 펜 또는 지갑을 포함하는 조립체로서,
    상기 웨어러블 물품 또는 상기 스마트 펜 또는 상기 지갑은 제 1 항 내지 제 13 항 중 어느 한 항의 장치를 포함하는
    조립체.
  15. 제 14 항에 있어서,
    상기 웨어러블 물품은 버튼 또는 안경 프레임을 포함하는
    조립체.
  16. 제 1 면과 상기 제 1 면에 대향 배치된 제 2 면, 및 상기 제 1 면과 상기 제 2 면 사이에 배치된 측벽을 갖는 기판을 제공하는 단계 - 상기 측벽은 상기 기판의 둘레를 정의함 - 와,
    상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 복수의 기판 관통 비아(TSV)를 형성하는 단계와,
    상기 제 1 면 상에 제 1 유전층을 형성하는 단계 - 상기 제 1 유전층은 상기 제 1 유전층의 평면에서 하나 이상의 다이의 전기 신호를 라우팅하기 위한 전기 라우팅 피처를 포함함 - 와,
    상기 제 2 면 상에 배치된 제 2 유전층을 형성하는 단계 - 상기 제 2 유전층은 상기 제 2 유전층의 평면에서 상기 하나 이상의 다이의 전기 신호를 라우팅하기 위한 전기 라우팅 피처를 포함하고, 상기 측벽은 상기 측벽의 각각의 표면 상에 상기 하나 이상의 다이의 부착을 수용하도록 구성됨 - 를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 하나 이상의 다이 중 제 1 다이를 상기 측벽에 부착하는 단계와,
    상기 하나 이상의 다이 중 제 2 다이를 상기 측벽에 부착하는 단계를 더 포함하고,
    상기 제 1 다이 및 상기 제 2 다이는 상기 제 1 유전층 및/또는 상기 제 2 유전층의 상기 전기 라우팅 피처와 전기적으로 결합되는
    방법.
  18. 가요성(flexible) 캡슐제 내에 복수의 다이를 캡슐화하는 단계와,
    상기 복수의 다이 상에 전기 라우팅 피처를 형성하는 단계와,
    상기 복수의 다이를 기판의 측벽의 각각의 표면에 결합하는 단계 - 상기 기판은 제 1 면 및 상기 제 1 면에 대향 배치된 제 2 면을 갖고, 상기 측벽은 상기 제 1 면과 상기 제 2 면 사이에 배치되고, 상기 기판의 둘레를 정의하며, 복수의 기판 관통 비아(TSV)가 상기 기판의 상기 제 1 면과 상기 제 2 면 사이에 배치됨 - 를 포함하는
    방법.
  19. 제 18 항에 있어서,
    상기 가요성 캡슐제 내에 상기 복수의 다이를 캡슐화하는 단계는
    상기 복수의 다이의 활성 면을 캐리어에 결합하는 단계와,
    상기 복수의 다이 상에 상기 가요성 캡슐제를 증착하는 단계와,
    상기 캐리어로부터 상기 복수의 다이를 분리하는 단계를 포함하는
    방법.
  20. 제 18 항에 있어서,
    상기 전기 라우팅 피처를 형성하는 단계는
    상기 복수의 다이의 활성 면 상에 금속 포일을 증착하는 단계와,
    상기 금속 포일을 패터닝하여 패드 또는 트레이스를 형성하는 단계와,
    상기 패드 또는 트레이스 상에 솔더 마스크 층을 증착하는 단계를 포함하는
    방법.
  21. 제 18 항 내지 제 20항 중 어느 한 항에 있어서,
    상기 복수의 다이를 상기 기판의 상기 측벽의 각각의 표면에 결합하는 단계는
    상기 기판의 상기 측벽 주위를 상기 복수의 다이를 갖는 상기 가요성 캡슐제로 둘러싸는 단계와,
    열 프로세스를 적용하여 상기 가요성 캡슐제를 경화시키는 단계를 포함하는
    방법.
  22. 제 18 항 내지 제 20항 중 어느 한 항에 있어서,
    상기 복수의 다이를 상기 측벽의 각각의 표면에 결합하기 전에 열 확산 막을 상기 복수의 다이의 비활성 면과 결합하는 단계를 더 포함하는
    방법.
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