KR102651124B1 - 반도체 패키지 및 반도체 장치 - Google Patents

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Abstract

본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩 및 상기 반도체 칩 상에 있고, 상면이 외부에 노출된 폴리디메틸실록산 층을 포함할 수 있다. 반도체 패키지는 폴리디메틸실록산 층을 포함할 수 있어서, 반도체 패키지의 진공 상태에서 방열 성능이 개선될 수 있다.

Description

반도체 패키지 및 반도체 장치{Semiconductor Package and semiconductor apparatus}
본 개시의 기술적 사상은 반도체 패키지 및 반도체 장치에 관한 것으로서, 보다 자세하게는, 진공 상태에서 열 복사(thermal radiation) 성능이 우수한 반도체 패키지 및 반도체 장치에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 장치는 얇고 가벼워질 것이 요구되고 있다. 반도체 칩은 많은 열을 발생시키므로, 반도체 장치 외부로의 방열 성능은 반도체 장치의 동작 안정성과 제품 신뢰성을 확보하는데 필수적이다.
또한, 최근에는 우주선, 우주 정거장, 및 인공 위성과 같이 진공 상태에서 운용되는 장치들에 반도체 장치들이 많이 사용되고 있다. 이에 따라, 반도체 장치의 진공 상태에서의 방열 성능에 대한 연구가 필요한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 진공 상태에서 방열 성능이 우수한 반도체 패키지 및 반도체 장치를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 전기 절연성 및 내구성이 우수한 반도체 패키지 및 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 반도체 칩; 및 상기 반도체 칩 상에 있고, 상면이 외부에 노출된 폴리디메틸실록산 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예로 반도체 칩; 상기 반도체 칩 상의 히트 싱크; 및 상기 히트 싱크 상에 있고, 상면이 외부에 노출된 폴리디메틸실록산 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예로 기판; 상기 기판 상에 탑재된 반도체 칩; 상기 기판 상에 탑재되고, 상기 반도체 칩을 제어하도록 구성된 컨트롤러; 상기 반도체 칩 및 상기 컨트롤러를 감싸는 하우징; 및 상기 하우징의 내벽에 부착된 내부 폴리디메틸실록산 층;을 포함하는 반도체 장치를 제공한다.
본 개시의 기술적 사상에 따른 반도체 패키지 및 반도체 장치는 폴리디메틸실록산(Polydimethylsiloxane, PDMS) 층을 포함하여, 진공 상태에서 방열 성능이 우수할 수 있다.
또한, 본 개시의 기술적 사상에 따른 반도체 패키지 및 반도체 장치는 폴리디메틸실록산(PDMS) 층을 포함하여, 전기 절연성 및 내구성이 우수할 수 있다.
도 1은 비교 예의 반도체 패키지의 단면도이다.
도 2 내지 도 14는 본 개시의 일 실시예에 따른 반도체 패키지들의 단면도들이다.
도 15는 본 개시의 일 실시예에 따른 폴리디메틸실록산 층을 형성하는 방법을 보여주는 도면이다.
도 16은 스핀 척의 회전 플레이트의 회전 속도에 따라 형성되는 폴리디메틸실록산 층의 두께를 나타내는 그래프이다.
도 17 내지 도 21은 본 개시의 일 실시예에 따른 폴리디메틸실록산 층을 형성하는 방법들을 보여주는 도면이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 비교 예의 반도체 패키지(100)의 단면도이다. 반도체 패키지(100)는 반도체 칩(10), 및 히트 싱크(11)를 포함할 수 있다.
도 1을 참조할 때, 히트 싱크(11)는 반도체 칩(10) 상에 있을 수 있다. 히트 싱크(11)는 반도체 칩(10)에서 발생하는 열을 외부로 방출시키도록 구성될 수 있다. 또한, 히트 싱크(11)는 열 전도성이 좋은 금속 소재를 포함할 수 있다. 예를 들어, 히트 싱크(11)는 알루미늄(Al), 니켈(Ni), 구리(Cu), 마그네슘(Mg), 및 은(Ag) 등의 열 전도성이 좋은 금속 소재들 중 적어도 어느 하나를 포함할 수 있다.
히트 싱크(11)가 금속 소재를 포함할 때, 상기 히트 싱크(11)의 열 복사율(thermal emissivity)은 적외선 구간에서 일반적으로 약 0.2 내지 약 0.7의 값을 가질 수 있다. 상기 열 복사율은 흑체(blackbody) 표면에서의 복사 열에 대한 물체의 복사 열의 비율로 정의될 수 있다. 상기 열 복사율은 상기 물체의 표면에서 복사에 의한 열 에너지 방출의 효율성을 나타내는 지표가 될 수 있다. 예를 들어, 물체의 열 복사율이 높을수록, 상기 물체는 상대적으로 많은 양의 열 에너지를 복사에 의해 외부로 방출시킬 수 있다. 일 실시예로, 반도체 패키지(100)의 히트 싱크(11)가 니켈(Ni)을 포함할 때, 상기 히트 싱크(11)의 적외선 구간에서의 열 복사율은 약 0.2 내지 약 0.4의 값을 가질 수 있다.
비교 예의 반도체 패키지(100)가 금속 소재의 히트 싱크(11)를 포함하는 경우, 상기 반도체 패키지(100)는 진공 상태에서의 방열 성능이 취약할 수 있다. 상기 진공 상태는 공기가 존재 하지 않는 상태를 포함할 수 있고, 또한 공기의 압력이 1/1000 mmHg 이하인 저압 상태를 포함할 수도 있다. 반도체 패키지(100)의 반도체 칩(10)이 상기 진공 상태에서 작동될 때, 공기에 의한 열 대류 현상이 극도로 미약할 수 있다. 이에 따라, 금속 소재의 히트 싱크(11)를 포함하는 반도체 패키지(100)는 진공 상태에서의 방열 성능이 취약할 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지(200)의 단면도이다. 본 개시의 반도체 패키지(200)는 반도체 칩(20), 및 폴리디메틸실록산(Polydimethylsiloxane, PDMS) 층(21)을 포함할 수 있다.
일 실시예로, 본 개시의 반도체 칩(20)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 상기 복수의 개별 소자들은 다양한 미세 전자 소자(micro-electronic devices), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일 실시예에서, 반도체 칩(20)은 메모리 반도체 칩을 포함할 수도 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함하거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
또한, 반도체 칩(20)은 로직 칩을 포함할 수 있다. 예를 들어, 반도체 칩(20)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)를 포함할 수 있다.
일 실시예에서, 반도체 패키지(200)는 하나의 반도체 칩(20)을 포함하는 것으로 도시되었으나, 반도체 패키지(200)는 둘 이상의 반도체 칩들을 포함할 수 있다. 상기 반도체 패키지(200)에 포함된 둘 이상의 반도체 칩들은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예를 들어, 반도체 패키지(200)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
일 실시예에서, 반도체 칩(20)은 상면(20a) 및 하면(20b)을 포함할 수 있다. 반도체 칩(20)의 하면(20b)에는 칩 패드(미도시)가 형성될 수 있다. 상기 칩 패드는 반도체 칩(20)에 형성된 다양한 종류의 복수의 개별 소자들과 전기적으로 연결될 수 있다. 또한, 도 2에 도시되지 않았지만, 반도체 패키지(200)는 반도체 칩(20)의 하면(20b)을 덮는 패시베이션 층을 더 포함할 수도 있다.
일 실시예에서, 반도체 패키지(200)의 반도체 칩(20)이 작동될 때, 반도체 칩(20)은 가열될 수 있고, 상기 가열된 반도체 칩(20)은 전자기 파를 복사할 수 있다. 예를 들어, 반도체 칩(20)이 작동될 때, 반도체 칩은 약 70도 내지 약 130도(Celsius degree)로 가열될 수 있고, 상기 반도체 칩(20)은 적외선 구간의 전자기 파를 복사할 수 있다. 또한, 반도체 칩(20)은 열 전도 현상에 의해 상면(20a) 상의 폴리디메틸실록산 층(21)을 가열시킬 수 있다.
일 실시예에서, 본 개시의 폴리디메틸실록산 층(21)은 반도체 칩(20) 상에 있을 수 있고, 폴리디메틸실록산 층(21)의 상부는 외부에 노출될 수 있다. 예를 들어, 폴리디메틸실록산 층(21)의 상면은 외부에 노출될 수 있다. 또한, 폴리디메틸실록산 층(21)은 [C2H6OSi]n의 화학 구조를 포함하는 무기 고분자 층일 수 있다.
일 실시예에서, 폴리디메틸실록산 층(21)은 반도체 칩(20)의 상면(20a)에 부착될 수 있다. 폴리디메틸실록산 층(21)의 측면은 도 2에 도시된 바와 같이 외부에 노출될 수 있고, 반도체 칩(20)의 측면과 자기 정렬될 수 있다. 다만 이에 한정되지 않고, 폴리디메틸실록산 층(21)의 측면은 반도체 칩(20)의 측면보다 내측에 위치할 수 있고, 폴리디메틸실록산 층(21)의 상면은 반도체 칩(20)의 상면보다 좁은 면적을 차지할 수 있다.
일 실시예에서, 폴리디메틸실록산 층(21)은 열 복사율이 적외선 구간에서 약 0.6 내지 약 1의 값이 되는 두께(v1)로 형성될 수 있다. 보다 구체적으로, 반도체 패키지(200)의 반도체 칩(20)이 진공상태에서 작동될 때, 폴리디메틸실록산 층(21)의 적외선 구간에서의 열 복사율이 약 0.6 내지 약 1의 값이 되도록, 폴리디메틸실록산 층(21)의 두께(v1)가 결정될 수 있다.
또한, 반도체 패키지(200)의 반도체 칩(20)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(21)의 적외선 구간에서의 열 복사율이 다른 구간(예를 들어, 가시 광선, 및 자외선 등)에서의 열 복사율 보다 상대적으로 큰 값을 가지도록, 폴리디메틸실록산 층(21) 두께(v1)가 결정될 수 있다.
일 실시예에서, 폴리디메틸실록산 층(21)은 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v1)로 형성될 수 있다. 보다 구체적으로, 폴리디메틸실록산 층(21)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v1)로 형성될 수 있다. 폴리디메틸실록산 층(21)이 상기 두께(v1)로 형성되고 반도체 패키지(200)의 반도체 칩(20)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(21)은 적외선 구간에서 약 0.6 내지 약 1의 값의 열 복사율을 가질 수 있다. 예를 들어, 폴리디메틸실록산 층(21)이 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v1)로 형성되고, 반도체 패키지(200)의 반도체 칩(20)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(21)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1의 값의 열 복사율을 가질 수 있다.
일 실시예에서, 폴리디메틸실록산 층(21)이 상기 두께(v1)로 형성될 때, 폴리디메틸실록산 층(21)을 포함하는 반도체 패키지(200)의 진공 상태에서 방열 성능이 개선될 수 있다. 도 1을 참조하여 설명한 비교 예의 반도체 패키지(100)의 반도체 칩(10)이 진공 상태에서 작동될 때, 니켈(Ni)을 포함하는 히트 싱크(11)의 열 복사율은 적외선 구간에서 약 0.2 내지 약 0.4일 수 있다. 하지만, 본 개시의 반도체 패키지(200)가 진공 상태에서 작동될 때, 폴리디메틸실록산 층(21)의 열 복사율은 적외선 구간에서 약 0.6 내지 약 1의 값일 수 있다. 이에 따라, 본 개시의 반도체 패키지(200)의 진공 상태에서의 열 복사 성능은 도 1을 참조하여 설명한 비교 예의 반도체 패키지(100)보다 약 2배 내지 약 5배 좋을 수 있다. 다시 말해, 본 개시의 반도체 패키지(200)의 폴리디메틸실록산 층(21)에 의해 외부로 복사되는 열의 양은 비교 예의 반도체 패키지(100)의 히트 싱크(11)에 의해 외부로 복사되는 열의 양보다 많을 수 있다. 이에 따라, 본 개시의 반도체 패키지(200)는 진공 상태에서 반도체 칩(20)에서 발생하는 열을 효율적으로 외부로 방출할 수 있어서, 반도체 칩(20)의 동작 안정성과 제품 신뢰성을 확보할 수 있다.
일 실시예에서, 본 개시의 폴리디메틸실록산 층(21)은 일반적인 실리콘 고무보다 점성이 상대적으로 클 수 있어서, 반도체 칩(20)의 상부에 안정적으로 부착될 수 있다. 폴리디메틸실록산 층(21)은 일반적인 실리콘 고무보다 탄성 계수가 상대적으로 높을 수 있어서, 폴리디메틸실록산 층(21)을 포함하는 반도체 패키지(200)는 외부의 충격으로부터 파손의 위험성이 적을 수 있다. 폴리디메틸실록산 층(21)은 다른 화학 물질들(예를 들어, 화학 가스 및 화학 약액)과의 반응성이 일반적인 실리콘 고무보다 상대적으로 적을 수 있고, 전기 절연성이 일반적인 실리콘 고무보다 상대적으로 우수할 있어서, 반도체 패키지(200)의 내구성이 개선될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지(300)의 단면도이다.
일 실시예에서, 반도체 패키지(300)는 반도체 칩(30) 및 폴리디메틸실록산 층(31)을 포함할 수 있다. 반도체 칩(30) 및 폴리디메틸실록산 층(31)은 도 2를 참조하여 설명한 기술적 사상을 포함할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 폴리디메틸실록산 층(31)은 요철 구조의 형상일 수 있다. 다시 말해, 폴리디메틸실록산 층(31)은 오목함과 볼록함이 반복되는 구조일 수 있다. 도 3에 도시된 바와 같이, 폴리디메틸실록산 층(31)은 기저부(31a) 및 상기 기저부(31a)에서 돌출되어 형성된 돌출부(31b)를 포함할 수 있다. 폴리디메틸실록산 층(31)은 요철 구조의 형상으로 인해 증가된 표면적을 가질 수 있다. 예를 들어, 폴리디메틸실록산 층(31)의 상면의 표면적은 하면의 표면적보다 클 수 있다.
일 실시예에서, 폴리디메틸실록산 층(31)은 절삭 공정을 통해 요철 구조의 형상을 할 수 있다. 예를 들어, 요철 구조의 폴리디메틸실록산 층(31)은 직육면체 형상의 폴리디메틸실록산 층(31)의 일 부분이 기계적 절삭 공정에 의해 식각되어 형성될 수 있다. 다만 이에 한정되지 않고, 요철 구조의 폴리디메틸실록산 층(31)은 직육면체 형상의 폴리디메틸실록산 층(31)의 일 부분이 화학 식각 공정 또는 포토 리소그래피 공정에 의해 식각되어 형성될 수 있다.
일 실시예에서, 폴리디메틸실록산 층(31)의 돌출부(31b)는 직육면체 형상으로 기저부(31a)로부터 둘출되어 형성될 수 있고, 돌출부(31b)의 상부는 평평한 면을 포함할 수 있다. 다만 이에 한정되지 않고, 폴리디메틸실록산 층(31)의 돌출부(31b)의 상부는 볼록한 곡면을 포함할 수도 있다.
일 실시예에서, 폴리디메틸실록산 층(31)은 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v2)로 형성될 수 있다. 다시 말해, 폴리디메틸실록산 층(31)의 기저부(31a) 및 돌출부(31b)의 두께의 합은 약 1 마이크로미터 내지 약 300 마이크로미터일 수 있다. 보다 구체적으로, 폴리디메틸실록산 층(31)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v2)로 형성될 수 있다. 이 때, 폴리디메틸실록산 층(31)의 기저부(31a) 및 돌출부(31b)의 두께의 합은 약 1 마이크로미터 내지 약 200 마이크로미터일 수 있다.
일 실시예에서, 도 3의 요철 구조의 폴리디메틸실록산 층(31)의 열 복사율은 도 2의 폴리디메틸실록산 층(21)의 열 복사율 보다 큰 값을 가질 수 있다. 이에 따라, 도 3의 반도체 패키지(300)는 도 2를 참조하여 설명한 반도체 패키지(200)보다 진공 상태에서의 방열 성능이 우수할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(400)의 단면도이다.
도 4를 참조할 때, 반도체 패키지(400)는 반도체 칩(40), 프라이머(41), 접착제(42), 및 폴리디메틸실록산 층(43)을 포함할 수 있다. 반도체 칩(40) 및 폴리디메틸실록산 층(43)에 관한 기술적 사상은 도 2를 참조하여 설명한 기술적 사상을 포함할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 프라이머(primer, 41)는 반도체 칩(40)의 상면(40a)에 있을 수 있다. 프라이머(41)는 반도체 칩(40)의 상면에 도포되어, 반도체 칩(40)의 상면(40a)의 표면을 고르게 하도록 구성될 수 있다. 또한, 프라이머(41)가 반도체 칩(40)의 상면(40a)에 도포될 때, 프라이머(41)는 반도체 칩(40)의 상면(40a) 상의 불순물들을 제거하도록 구성될 수 있다. 폴리디메틸실록산 층(43)은 프라이머(41)에 의해 반도체 칩(40)의 상면(40a)에 안정적으로 부착될 수 있다.
일 실시예에서, 접착제(42)는 프라이머(41) 상에 폴리디메틸실록산 층(43)을 부착시키도록 구성될 수 있고, 프라이머(41)의 상면에 있을 수 있다. 접착제(42)는 폴리디메틸실록산 층(43)에 매립될 수 있고, 이에 따라 접착제(42)는 외부에 노출되지 않을 수 있다. 접착제(42)는 실리콘 접착제를 포함할 수 있다. 예를 들어, 접착제(42)는 열을 가하면 경화되는 열 경화성 실리콘 접착제를 포함할 수 있다.
일 실시예에서, 폴리디메틸실록산 층(43)은 프라이머(41) 상에 있을 수 있다. 또한, 폴리디메틸실록산 층(43)은 접착제(42)를 덮도록 구성될 수 있고, 접착제(42)에 의해 프라이머(41) 상에 견고하게 부착될 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지(500)다. 반도체 패키지(500)는 반도체 칩(50), 몰딩재(51), 프라이머(52), 접착제(53), 폴리디메틸실록산 층(54), 재배선 층(55), 및 외부 연결단자(56)를 포함할 수 있다. 반도체 칩(50), 프라이머(52), 접착제(53), 및 폴리디메틸실록산 층(54)에 관한 기술적 사상은 도 4를 참조하여 설명한 기술적 사상을 포함할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 몰딩재(51)는 반도체 칩(50)의 측면(50c)을 감싸도록 구성될 수 있다. 또한, 몰딩재(51)는 반도체 칩(50)을 외부의 충격으로부터 보호할 수 있다. 몰딩재(51)는 실리콘 계열 물질, 열 경화성 물질, 열 가소성 물질, UV 처리 물질 등을 포함할 수 있고, 예를 들어, 에폭시 몰딩 컴파운드를 포함할 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 몰딩재(51)는 반도체 칩(50)의 측면(50c)을 덮고, 반도체 칩(50)의 상면(50a)은 덮지 않을 수 있다. 다만 이에 한정되지 않고, 몰딩재(51)는 반도체 칩(50)의 측면(50c) 및 상면(50a)을 모두 덮을 수도 있다.
일 실시예에서, 재배선 층(55)은 반도체 칩(50)의 하면(50b)에 형성될 수 있다. 재배선 층(55)은 반도체 칩(50)의 칩 패드와 외부 연결단자(56)를 전기적으로 연결시키도록 구성될 수 있다.
일 실시예에서, 재배선 층(55)은 배선 패턴(55a) 및 절연층(55b)을 포함할 수 있다. 배선 패턴(55a)은 반도체 칩(50)의 하면(50b)에 형성된 칩 패드에 전기적으로 연결될 수 있다. 또한, 배선 패턴(55a)은 상기 칩 패드를 외부 장치에 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다. 절연층(55b)은 상기 칩 패드와 전기적으로 연결된 배선 패턴(55a)을 외부의 충격으로부터 보호하도록 구성될 수 있다. 예를 들어, 절연층(55b)은 실리콘 산화막, 실리콘 질화막, 및 절연성 폴리머 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 외부 연결단자(56)는 재배선 층(55)의 하부에 있을 수 있고, 재배선 층(55)의 배선 패턴(55a)과 전기적으로 연결될 수 있다. 외부 연결단자(56)는 반도체 패키지(500)가 외부 장치와 전기적으로 연결될 수 있는 통로를 제공하도록 구성될 수 있다. 예를 들어, 반도체 패키지(500)는 외부 연결단자(56)에 의해 시스템 기판, 메인 보드 등과 같은 외부 장치와 전기적으로 연결될 수 있다. 외부 연결단자(56)는 솔더볼을 포함할 수 있고, 상기 솔더볼은 주석, 은, 구리, 또는 알루미늄과 같은 금속 소재를 포함할 수 있다. 외부 연결단자(56)는 볼 형상일 수 있으나, 이에 한정되지 않고 원기둥, 다각기둥, 다면체 등의 다양한 형상일 수 있다.
일 실시예에서, 폴리디메틸실록산 층(54)은 열 복사율이 적외선 구간에서 약 0.6 내지 약 1의 값이 되는 두께(v3)로 형성될 수 있다. 보다 구체적으로, 반도체 패키지(500)의 반도체 칩(50)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(54)의 적외선 구간에서의 열 복사율이 약 0.6 내지 약 1의 값이 되도록, 폴리디메틸실록산 층(54)의 두께(v3)가 결정될 수 있다. 예를 들어, 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서의 열 복사율이 약 0.6 내지 약 1의 값이 되도록, 폴리디메틸실록산 층(54)의 두께(v3)가 결정될 수 있다.
일 실시예에서, 폴리디메틸실록산 층(54)이 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v3)로 형성될 때, 폴리디메틸실록산 층(54)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1의 값의 열 복사율을 가질 수 있다. 보다 구체적으로, 폴리디메틸실록산 층(54)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v3)를 가질 수 있다.
일 실시예에서, 폴리디메틸실록산 층(54)의 하면은 반도체 칩(50)의 상면(50a)보다 넓은 면적일 수 있다. 예를 들어, 폴리디메틸실록산 층(54)의 하면의 면적은 반도체 칩(50)의 상면(50a)의 면적 및 몰딩재(51)의 상면의 면적의 합과 실질적으로 동일할 수 있다. 또한, 폴리디메틸실록산 층(54)의 측면은 반도체 패키지(500)의 측면과 자기 정렬될 수 있다.
반도체 패키지(500)가 폴리디메틸실록산 층(54)을 포함할 수 있어서, 반도체 패키지(500)의 진공 상태에서 방열 성능, 전기 절연성, 및 내구성이 우수할 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지(600)의 단면도이다. 반도체 패키지(600)는 반도체 칩(60), 히트 싱크(61), 및 폴리디메틸실록산 층(62)을 포함할 수 있다. 반도체 칩(60)에 관한 기술적 사상은 도 1을 참조하여 설명한 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
일 실시예에서, 히트 싱크(61)는 반도체 칩(60) 상에 있을 수 있다. 예를 들어, 히트 싱크(61)는 접착 필름(미도시)에 의해 반도체 칩(60)의 상면(60a)에 부착될 수 있다. 반도체 칩(60)에서 발생하는 열은 열 전도 현상에 의해 히트 싱크(61)로 전달될 수 있다.
일 실시예에서, 히트 싱크(61)는 금속 소재를 포함할 수 있다. 예를 들어, 히트 싱크(61)는 알루미늄, 마그네슘, 구리, 니켈, 및 은 중 적어도 어느 하나의 금속 소재를 포함할 수 있다. 다만 이에 한정되지 않고, 히트 싱크(61)는 열 전도도가 우수한 세라믹 소재, 탄소 소재, 및 고분자 소재 중 적어도 어느 하나의 소재를 포함할 수 있다.
도 6에 도시된 바와 같이, 히트 싱크(61)의 측면은 반도체 칩(60)의 측면과 자기 정렬될 수 있다. 또한, 히트 싱크(61)의 하면의 면적은 반도체 칩(60)의 상면의 면적과 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 히트 싱크(61)의 측면은 반도체 칩(60)의 측면보다 내측에 위치할 수 있다. 다시 말해, 히트 싱크(61)의 하면은 반도체 칩(60)의 상면보다 좁은 면적을 차지할 수 있다.
일 실시예에서, 폴리디메틸실록산 층(62)은 히트 싱크(61) 상에 있을 수 있고, 폴리디메틸실록산 층(62)의 상부는 외부에 노출될 수 있다. 예를 들어, 폴리디메틸실록산 층(62)의 상면은 외부에 노출될 수 있다. 폴리디메틸실록산 층(62)의 측면은 히트 싱크(61)의 측면과 자기 정렬될 수 있다. 또한, 폴리디메틸실록산 층(62)의 하면의 면적은 히트 싱크(61)의 상면의 면적과 실질적으로 동일할 수 있다.
일 실시예에서, 폴리디메틸실록산 층(62)은 열 복사율이 적외선 구간에서 약 0.7 내지 약 1의 값이 되는 두께(v4)로 형성될 수 있다. 보다 구체적으로, 반도체 패키지(600)의 반도체 칩(60)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(62)의 적외선 구간에서의 열 복사율이 약 0.7 내지 약 1의 값의 되도록, 폴리디메틸실록산 층(54)의 두께(v4)가 결정될 수 있다.
일 실시예에서, 폴리디메틸실록산 층(62)이 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v4)로 히트 싱크(61) 상에 있고 반도체 패키지(600)가 진공 상태에서 작동될 때, 폴리디메틸실록산 층(62)은 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 값의 열 복사율을 가질 수 있다. 보다 구체적으로, 폴리디메틸실록산 층(62)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v4)를 가질 수 있다.
일 실시예에서, 반도체 패키지(600)가 반도체 칩(60) 및 폴리디메틸실록산 층(62) 사이에 개재된 히트 싱크(61)를 포함할 수 있어서, 반도체 패키지(600)의 반도체 칩(60)이 작동될 때 폴리디메틸실록산 층(62)의 열 복사율은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 값을 가질 수 있다.
도 6의 반도체 패키지(600)의 폴리디메틸실록산 층(62)의 열 복사율은 도 2의 반도체 패키지(200)의 폴리디메틸실록산 층(21)의 열 복사율보다 큰 값을 가질 수 있다. 이에 따라, 도 6의 반도체 패키지(600)의 진공 상태에서 방열 성능은 도 2의 반도체 패키지(200)보다 우수할 수 있다. 상기 반도체 패키지들(200, 600)의 진공 상태에서의 방열 성능에 대한 설명은 도 10의 그래프를 참조하여 뒤에서 보다 자세히 설명한다.
일 실시예에서, 반도체 패키지(600)는 폴리디메틸실록산 층(62)을 포함하여, 전술한 바와 같이 진공 상태에서 방열 성능이 우수할 수 있다. 또한, 반도체 패키지(600)의 반도체 칩(60)이 대기압 상태에서 작동될 때, 반도체 칩(60)에서 발생하는 열은 히트 싱크(61)의 열 대류 현상에 의해 외부로 방출될 수 있다. 이에 따라, 반도체 패키지(600)의 대기압 상태에서의 방열 성능 역시 우수할 수 있다. 또한, 반도체 패키지(600)는 폴리디메틸실록산 층(62)을 포함하여, 전기 절연성 및 내구성이 우수할 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 패키지(700)의 단면도이다. 반도체 패키지(700)는 반도체 칩(70), 히트 싱크(71), 및 폴리디메틸실록산 층(72)을 포함할 수 있다. 반도체 칩(60) 및 폴리디메틸실록산 층(72)에 관한 기술적 사상은 도 1을 참조하여 설명한 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
일 실시예에서, 폴리디메틸실록산 층(72)은 요철 구조의 형상일 수 있다. 다시 말해, 폴리디메틸실록산 층(72)은 오목함과 볼록함이 반복되는 구조일 수 있다. 도 7에 도시된 바와 같이, 폴리디메틸실록산 층(72)은 기저부(72a) 및 상기 기저부(72a)에서 돌출되어 형성된 돌출부(72b)를 포함할 수 있다. 요철 구조의 폴리디메틸실록산 층(72)에 관한 기술적 사상은 도 3을 참조하여 설명한 요철 구조의 폴리디메틸실록산 층(31)의 기술적 사상과 실질적으로 동일할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 도 7의 요철 구조의 폴리디메틸실록산 층(72)은 도 6의 폴리디메틸실록산 층(62)보다 열 복사율이 높을 수 있다. 이에 따라, 도 7의 반도체 패키지(700)는 도 6을 참조하여 설명한 반도체 패키지(600)보다 진공 상태에서의 방열 성능이 더 우수할 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 패키지(800)의 단면도이다. 반도체 패키지(800)는 반도체 칩(80), 히트 싱크(81), 프라이머(82), 접착제(83), 및 폴리디메틸실록산 층(84)을 포함할 수 있다.
일 실시예에서, 히트 싱크(81)는 반도체 칩(80)의 상면(80a)에 있을 수 있고, 프라이머(82)는 히트 싱크(81)의 상면에 있을 수 있다. 프라이머(82)가 히트 싱크(81)의 상면에 도포되어, 프라이머(82)는 히트 싱크(81)의 상면의 표면을 고르게 할 수 있다. 또한, 프라이머(82)가 히트 싱크(81)의 상면에 도포될 때, 프라이머(82)는 히트 싱크(81)의 상면 상의 불순물들을 제거할 수 있다.
반도체 패키지(800)의 반도체 칩(80), 프라이머(82), 접착제(83), 및 폴리디메틸실록산 층(84)의 기술적 사상은 도 4를 참조하여 설명한 기술적 사상과 실질적으로 동일하므로, 자세한 설명은 생략한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지(900)의 단면도이다. 반도체 패키지(900)는 반도체 칩(90), 몰딩재(91), 히트 싱크(92), 프라이머(93), 접착제(94), 폴리디메틸실록산 층(95), 재배선 층(96), 및 외부 연결단자(97)를 포함할 수 있다.
일 실시예에서, 히트 싱크(92)의 하면은 반도체 칩(90)의 상면(90a)보다 넓은 면적일 수 있다. 예를 들어, 히트 싱크(92)의 하면은 반도체 칩(90)의 상면(90a)의 면적 및 몰딩재(91)의 상면의 면적의 합과 실질적으로 동일할 수 있다. 히트 싱크(92)의 측면은 반도체 패키지(900)의 측면과 자기 정렬될 수 있다.
일 실시예에서, 폴리디메틸실록산 층(95)의 하면은 반도체 칩(90)의 상면(90a)보다 넓은 면적일 수 있다. 또한, 폴리디메틸실록산 층(95)의 하면은 히트 싱크(92)의 상면의 면적과 실질적으로 동일할 수 있다. 폴리디메틸실록산 층(95)의 측면은 반도체 패키지(900)의 측면과 자기 정렬될 수 있다.
반도체 패키지(900)의 반도체 칩(90), 몰딩재(91), 프라이머(93), 접착제(94), 폴리디메틸실록산 층(95), 재배선 층(96), 및 외부 연결단자(97)에 관한 기술적 사상은 도 5를 참조하여 설명한 내용과 실질적으로 동일할 수 있으므로, 자세한 내용은 생략한다.
도 10은 본 개시의 반도체 패키지들의 진공 상태에서의 방열 성능을 도시한 그래프이다. 보다 구체적으로, 도 10의 그래프는 도 1의 반도체 패키지(100), 도 2의 반도체 패키지(200), 및 도 6의 반도체 패키지(600)의 진공 상태에서의 방열 성능을 도시한 그래프이다. 상기 그래프의 선 A는 도 1의 반도체 패키지(100)의 전자기 파의 파장이 5 마이크로미터 내지 15 마이크로미터인 구간에서의 열 복사율을 나타내고, 선 B는 도 2의 반도체 패키지(200)의 전자기 파의 파장이 5 마이크로미터 내지 15 마이크로미터인 구간에서의 열 복사율을 나타내고, 선 C는 도 6의 반도체 패키지(600)의 전자기 파의 파장이 5 마이크로미터 내지 15 마이크로미터인 구간에서의 열 복사율을 나타낸다.
상기 반도체 패키지들(100, 200, 600)의 진공 상태에서의 방열 성능을 측정하기 위한 실험을 진행하였다. 상기 실험에서, 반도체 패키지들(100, 200, 600)이 포함하는 반도체 칩들(10, 20, 60)의 성능 및 종류는 상호 동일하였다. 또한, 상기 실험에서 도 1의 반도체 패키지(100)의 히트 싱크(11) 및 도 6의 반도체 패키지(600)의 히트 싱크(61)의 소재, 형상, 및 두께는 상호 동일하였다. 또한, 상기 실험에서 도 2의 반도체 패키지(200)의 폴리디메틸실록산 층(21) 및 도 6의 반도체 패키지(600)의 폴리디메틸실록산 층(62)의 소재, 및 형상은 상호 동일하였다. 상기 실험에서 도 2의 반도체 패키지 (200)의 폴리디메틸실록산 층(21) 및 도 6의 폴리디메틸실록산 층(62)은 약 1 마이크로미터 내지 약 300 마이크로미터의 범위에서 상호 동일한 두께로 형성되었다.
상기 반도체 패키지들(100, 200, 600)의 진공 상태에서의 방열 성능은 진공 상태에서 상기 반도체 패키지들(100, 200, 600)을 작동시킨 후, 적외선 분광기를 통해 상기 반도체 패키지들(100, 200, 600)의 히트 싱크(11) 또는 폴리디메틸실록산 층들(21, 62)의 적외선 구간에서의 열 복사율을 측정하였다.
도 10을 참조할 때, 도 1 의 비교 예의 반도체 패키지(100)의 반도체 칩(10)이 진공 상태에서 작동될 때, 히트 싱크(11)는 전자기파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.2 내지 약 0.4의 열 복사율을 가질 수 있다.
본 개시의 도 2의 반도체 패키지(200)의 반도체 칩(20)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(21)은 전자기파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1의 열 복사율을 가질 수 있다.
본 개시의 도 6의 반도체 패키지(600)의 반도체 칩(60)이 진공 상태에서 작동될 때, 폴리디메틸실록산 층(62)은 전자기파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 열 복사율을 가질 수 있다.
본 개시의 반도체 패키지들(200, 600)은 비교 예의 반도체 패키지(100)보다 진공 상태에서의 방열 효과가 우수할 수 있다. 보다 구체적으로, 본 개시의 반도체 패키지들(200, 600)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 비교 예의 반도체 패키지(100)보다 약 1.5배 내지 약 5배 높은 열 복사율을 가질 수 있다.
또한, 도 6의 반도체 패키지(600)는 반도체 칩(60) 및 폴리디메틸실록산 층(62)의 사이에 개재된 히트 싱크(61)를 더 포함할 수 있어서, 도 6의 반도체 패키지(600)는 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 도 2의 반도체 패키지(200)보다 큰 값의 열 복사율을 가질 수 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 장치(1100)의 단면도이다. 본 개시의 반도체 장치(1100)는 기억 장치를 포함할 수 있다. 예를 들어, 반도체 장치(1100)는 랜덤 액세스 메모리(random access memory, RAM) 및 리드 온리 메모리(read only memory, ROM) 등과 같은 주 기억 장치들을 포함할 수 있다. 또한, 반도체 장치(1100)는 하드 디스크 드라이브(hard disk drive, HDD) 및 솔리드 스테이트 드라이브(solid state drive, SSD) 등과 같은 보조 기억 장치들을 포함할 수 있다.
일 실시예에서, 반도체 장치(1100)는 진공 상태에서 운용되는 장치 내에 탑재될 수 있다. 보다 구체적으로, 반도체 장치(1100)는 우주선, 우주 정거장, 및 인공 위성과 같이 진공 상태에서 운용되는 장치들에 탑재될 수 있다.
도 11을 참조할 때, 반도체 장치(1100)는 기판(101), 반도체 칩(102), 컨트롤러(103), 하우징(104), 및 내부 폴리디메틸실록산 층(105)을 포함할 수 있다.
일 실시예에서, 기판(101)의 상면(101a)에 반도체 칩(102) 및 컨트롤러(103)가 탑재될 수 있고, 반도체 칩(102) 및 컨트롤러(103)는 기판(101)과 전기적으로 연결될 수 있다. 기판(101)은 실리콘, 페놀 수지, 에폭시 수지, 및 폴리이미드 중 적어도 어느 하나의 소재를 포함하는 인쇄 회로 기판(printed circuit board, PCB)을 포함할 수 있다.
일 실시예에서, 기판(101)은 상면(101a)에서 상부 기판 패드(111)를 포함할 수 있다. 상부 기판 패드(111)는 기판(101) 상의 반도체 칩(102)과 전기적으로 연결될 수 있다. 예를 들어, 상부 기판 패드(111)는 반도체 칩(102) 및 상기 상부 기판 패드(111) 사이에 개재된 상부 연결 부재(미도시)에 의해 반도체 칩(102)과 전기적으로 연결될 수 있다.
일 실시예에서, 기판(101)은 하면(101b)에서 하부 기판 패드(112)를 포함할 수 있다. 하부 기판 패드(112)는 외부 장치와 전기적으로 연결될 수 있다. 예를 들어, 하부 기판 패드(112)의 하부에는 하부 연결 부재(미도시)가 형성될 수 있고, 상기 하부 연결 부재는 하부 기판 패드(112)와 상기 외부 장치를 전기적으로 연결시킬 수 있다.
일 실시예에서, 반도체 장치(1100)는 복수의 반도체 칩들(102)을 포함할 수 있다. 도 11에 도시된 바와 같이, 반도체 장치(1100)는 둘 이상의 반도체 칩들(102)을 포함할 수 있다. 반도체 장치(1100)의 용도에 따라, 상기 반도체 장치(1100)는 동종의 반도체 칩들(102)을 포함할 수 있고, 이종의 반도체 칩들(102)을 포함할 수 있다. 예를 들어, 반도체 장치(1100)는 이종의 반도체 칩들(102)을 포함할 수 있고, 이종의 반도체 칩들(102)은 상호 전기적으로 연결될 수 있다.
일 실시예에서, 반도체 장치(1100)는 적층된 반도체 칩들(102)을 포함할 수 있다. 예를 들어, 반도체 장치(1100)는 두 층으로 적층된 반도체 칩들(102)을 포함할 수 있다. 다만 이에 한정되지 않고, 반도체 장치(1100)는 세 층 이상으로 적층된 반도체 칩들(102)을 포함할 수 있다. 또한, 반도체 장치(1100)는 단일 층의 반도체 칩(102)을 포함할 수도 있다.
일 실시예에서, 반도체 장치(1100)의 반도체 칩(102)에 관한 기술적 사상은 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있으므로, 자세한 내용은 생략한다.
일 실시예에서, 반도체 장치(1100)의 컨트롤러(103)는 기판(101)의 상면(101a)에 탑재될 수 있고, 상기 기판(101)과 전기적으로 연결될 수 있다. 또한, 컨트롤러(103)는 반도체 칩(102)을 제어하도록 구성될 수 있다. 예를 들어, 반도체 장치(1100)가 기억 장치일 때, 컨트롤러(103)는 반도체 칩(102)에 데이터를 기입하도록 구성될 수 있고 반도체 칩(102)으로부터 데이터를 읽도록 구성될 수 있다.
일 실시예에서, 반도체 장치(1100)는 하우징(104)을 포함할 수 있다. 하우징(104)은 내벽(104a) 및 외벽(104b)을 포함할 수 있다. 하우징(104)은 기판(101)과 결합될 수 있고, 하우징(104)의 내벽(104a)은 반도체 칩(102) 및 컨트롤러(103)를 감싸도록 구성될 수 있다. 하우징(104)의 내벽(104a)과 반도체 칩(102)의 상면은 이격될 수 있다. 또한, 하우징(104)의 내벽(104a)과 컨트롤러(103)의 상면은 이격될 수 있다.
일 실시예에서, 하우징(104)은 열 전도성이 좋은 금속 소재를 포함할 수 있다. 예를 들어, 하우징(104)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 마그네슘(Mg), 및 은(Ag) 등의 열 전도성이 좋은 금속 소재들 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 반도체 장치(1100)의 내부 폴리디메틸실록산 층(105)은 하우징(104)의 내벽(104a)에 부착되어 형성될 수 있다. 예를 들어, 내부 폴리디메틸실록산 층(105)은 하우징(104)의 내벽(104a)을 따라 형성될 수 있다. 다시 말해, 내부 폴리디메틸실록산 층(105)은 하우징(104)의 내벽(104a)의 상부 및 측부에 부착되어 형성될 수 있다. 다만 이에 한정되지 않고, 내부 폴리디메틸실록산 층(105)은 하우징(104)의 내벽(104a)의 상부 및 측부 중 어느 한 부분에 부착되어 형성될 수 있다.
일 실시예에서, 반도체 장치(1100)의 반도체 칩들(102)이 진공 상태에서 작동될 때, 내부 폴리디메틸실록산 층(105)은 반도체 칩들(102)이 복사하는 열 에너지를 일부 흡수할 수 있다. 또한, 내부 폴리디메틸실록산 층(105)은 상기 흡수한 열 에너지를 열 복사를 통해 외부에 방출할 수 있다.
일 실시예에서, 내부 폴리디메틸실록산 층(105)은 열 복사율이 적외선 구간에서 약 0.6 내지 약 1의 값이 되는 두께(v5)로 형성될 수 있다. 보다 구체적으로, 반도체 장치(1100)의 반도체 칩들(102)이 진공 상태에서 작동될 때, 내부 폴리디메틸실록산 층(105)의 적외선 구간에서의 열 복사율이 약 0.6 내지 약 1의 값이 되도록, 내부 폴리디메틸실록산 층(105)의 두께(v5)가 결정될 수 있다. 예를 들어, 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 폴리디메틸실록산 층(105)의 열 복사율이 약 0.6 내지 약 1의 값이 되도록, 폴리디메틸실록산 층(105)의 두께(v5)가 결정될 수 있다.
일 실시예에서, 반도체 장치(1100)의 내부 폴리디메틸실록산 층(105)이 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v5)로 형성되고 반도체 장치(1100)의 반도체 칩(102)이 진공 상태에서 작동될 때, 내부 폴리디메틸실록산 층(105)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1 사이의 열 복사율을 가질 수 있다. 보다 구체적으로, 내부 폴리디메틸실록산 층(105)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v5)를 가질 수 있다.
반도체 장치(1100)의 내부 폴리디메틸실록산 층(105)은 기판(101), 반도체 칩들(102), 및 컨트롤러(103)에서 방출하는 열 에너지를 일부 흡수할 수 있다. 또한, 내부 폴리디메틸실록산 층(105)은 흡수한 열을 적외선 영역의 전자기파로 외부에 복사할 수 있다. 이에 따라, 반도체 장치(1100)의 진공 상태에서의 방열 성능이 개선될 수 있다.
일 실시예에서, 도 11에 도시된 바와 달리 기판(101)의 측면과 하우징(104)의 내벽(104a) 사이에 내부 폴리디메틸실록산 층(105)이 개재될 수 있다. 내부 폴리디메틸실록산 층(105)의 높은 점성으로 인해 기판(101)과 하우징(104)은 견고히 결합될 수 있다. 또한, 기판(101)의 측면과 하우징(104)의 내벽(104a) 사이에 내부 폴리디메틸실록산 층(105)이 개재되어, 반도체 장치(1100)의 진공 상태에서의 반도체 장치(1100)의 방열 성능이 개선될 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 장치(1200)의 단면도이다. 일 실시예에서 반도체 장치(1200)는 기판(101), 반도체 칩(102), 컨트롤러(103), 하우징(104), 내부 폴리디메틸실록산 층(105), 및 외부 폴리디메틸실록산 층(121)을 포함할 수 있다.
일 실시예에서, 반도체 장치(1200)의 외부 폴리디메틸실록산 층(121)은 하우징(104)의 외벽(104b)에 부착되어 형성될 수 있다. 예를 들어, 외부 폴리디메틸실록산 층(121)은 하우징(104)의 외벽(104b)을 따라 형성될 수 있다. 다시 말해, 외부 폴리디메틸실록산 층(121)은 하우징(104)의 외벽(104b)의 상부 및 측부에 부착되어 형성될 수 있다. 다만 이에 한정되지 않고, 외부 폴리디메틸실록산 층(121)은 하우징(104)의 외벽(104b)의 상부 및 측부 중 어느 한 부분에 부착되어 형성될 수 있다.
일 실시예에서, 반도체 장치(1200)의 반도체 칩들(102)이 진공 상태에서 작동될 때, 외부 폴리디메틸실록산 층(121)은 반도체 칩들(102)의 복사 열에 의해 가열된 내부 폴리디메틸실록산 층(105)으로부터 열 에너지를 전달받을 수 있다. 외부 폴리디메틸실록산 층(121)은 상기 열 에너지를 열 복사를 통해 외부에 방출할 수 있다.
일 실시예에서, 반도체 장치(1200)의 외부 폴리디메틸실록산 층(121)이 약 1 마이크로미터 내지 약 300 마이크로미터의 두께(v6)로 형성될 때, 외부 폴리디메틸실록산 층(121)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1 사이의 열 복사율을 가질 수 있다. 보다 구체적으로, 외부 폴리디메틸실록산 층(121)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께(v6)를 가질 수 있다.
반도체 장치(1200)가 외부 폴리디메틸실록산 층(121)을 포함할 수 있어서, 반도체 장치(1200)는 진공 상태에서 열 복사에 의한 방열 성능이 우수할 수 있다. 또한, 반도체 장치(1200)는 외부 폴리디메틸실록산 층(121)을 포함하여 전기 절연성 및 내구성이 우수할 수 있다.
일 실시예에서, 도 12에 도시된 바와 달리 외부 폴리디메틸실록산 층(121)은 요철 구조의 형상일 수 있다. 다시 말해, 외부 폴리디메틸실록산 층(121)은 오목함과 볼록함이 반복되는 요철 구조의 형상일 수 있다. 요철 구조의 폴리디메틸실록산 층(121)의 기술적 사상은 도 3을 참조하여 설명한 내용과 동일하므로 자세한 내용은 생략한다. 외부 폴리디메틸실록산 층(121)이 요철 구조의 형상일 수 있어서, 반도체 패키지(1200)의 진공 상태에서의 방열 성능은 보다 개선될 수 있다.
일 실시예에서, 도 12에 도시되지 않았지만, 반도체 장치(1200)는 내부 폴리디메틸실록산 층(105) 및 하우징(104) 사이에 개재된 내부 히트 싱크를 더 포함할 수 있다. 또한, 반도체 장치(1200)는 외부 폴리디메틸실록산 층(121) 및 하우징(104) 사이에 개재된 외부 히트 싱크를 더 포함할 수 있다. 상기 내부 히트싱크 및 상기 외부 히트 싱크에 관한 기술적 사상은 도 6을 참조하여 설명한 내용과 실질적으로 동일하므로, 자세한 설명은 생략한다. 반도체 장치(1200)가 상기 외부 히트싱크 및 상기 내부 히트 싱크를 더 포함할 수 있어서, 반도체 장치(1200)의 진공 상태에서의 방열 성능이 개선될 수 있다.
일 실시예에서, 도 12에 도시되지 않았지만, 반도체 장치(1200)는 내부 폴리디메틸실록산 층(105), 하우징(104), 및 외부 폴리디메틸실록산 층(121)을 관통하는 홀을 포함할 수 있다. 반도체 장치(1200)가 대기압 상태에서 작동될 때, 하우징(104) 내의 가열된 공기들이 상기 홀을 통해, 외부로 방출될 수 있다. 이에 따라, 반도체 장치(1200)의 대기압 상태에서의 방열 성능이 개선될 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 장치(1300)의 단면도이다. 반도체 장치(1300)는 기판(101), 반도체 칩(102), 컨트롤러(103), 하우징(104), 내부 폴리디메틸실록산 층(105), 외부 폴리디메틸실록산 층(121), 제1 폴리디메틸실록산 층(131), 제2 폴리디메틸실록산 층(132), 및 제3 폴리디메틸실록산 층(133)을 포함할 수 있다.
일 실시예에서, 제1 폴리디메틸실록산 층(131)은 반도체 칩(102) 상에 있을 수 있고, 제1 폴리디메틸실록산 층(131)은 하우징(104)에 의해 덮일 수 있다. 예를 들어, 제1 폴리디메틸실록산 층(131)의 상면은 하우징(104)에 의해 덮일 수 있다. 또한, 제1 폴리디메틸실록산 층(131)의 상면은 하우징(104)의 내벽의 상부를 마주볼 수 있다. 제1 폴리디메틸실록산 층(131)은 약 1 마이크로미터 내지 약 300 마이크로미터의 두께로 형성될 수 있다. 보다 구체적으로, 제1 폴리디메틸실록산 층(131)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께를 가질 수 있다. 제1 폴리디메틸실록산 층(131)이 상기 두께로 형성될 때, 제1 폴리디메틸실록산 층(131)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1 사이의 열 복사율을 가질 수 있다.
일 실시예에서, 제2 폴리디메틸실록산 층(132)은 컨트롤러(103) 상에 있을 수 있고, 제2 폴리디메틸실록산 층(132)은 하우징(104)에 의해 덮일 수 있다. 예를 들어, 제2 폴리디메틸실록산 층(132)의 상면은 하우징(104)에 의해 덮일 수 있다. 또한, 제2 폴리디메틸실록산 층(132)의 상면은 하우징(104)의 내벽의 상부를 마주볼 수 있다. 제2 폴리디메틸실록산 층(132)은 약 1 마이크로미터 내지 약 300 마이크로미터의 두께로 형성될 수 있다. 보다 구체적으로, 제2 폴리디메틸실록산 층(132)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께를 가질 수 있다. 제2 폴리디메틸실록산 층(132)이 상기 두께로 형성될 때, 제2 폴리디메틸실록산 층(132)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1 사이의 열 복사율을 가질 수 있다.
일 실시예에서, 제3 폴리디메틸실록산 층(133)은 기판(101)의 상면에 부착되어 형성될 수 있다. 보다 구체적으로, 제3 폴리디메틸실록산 층(133)은 기판(101)의 상면 중 반도체 칩(102), 및 컨트롤러(103)가 형성되지 않은 부분에서 형성될 수 있다. 제3 폴리디메틸실록산 층(133)은 하우징(104)에 의해 덮일 수 있다. 예를 들어, 제3 폴리디메틸실록산 층(133)의 상면은 하우징(104)에 의해 덮일 수 있다. 또한, 제3 폴리디메틸실록산 층(133)의 상면은 하우징(104)의 내벽의 상부를 마주볼 수 있다. 제3 폴리디메틸실록산 층(133)은 약 1 마이크로미터 내지 약 300 마이크로미터의 두께로 형성될 수 있다. 보다 구체적으로, 제3 폴리디메틸실록산 층(133)은 약 1 마이크로미터 내지 약 200 마이크로미터의 두께로 형성될 수 있다. 제3 폴리디메틸실록산 층(133)이 상기 두께로 형성될 때, 제3 폴리디메틸실록산 층(133)은 전자기 파의 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.6 내지 약 1 사이의 열 복사율을 가질 수 있다.
반도체 장치(1300)가 제1 내지 제3 폴리디메틸실록산 층(131 내지 133)을 포함할 수 있어서, 반도체 장치(1300)의 진공 상태에서의 방열 성능이 개선될 수 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 장치(1400)의 단면도이다. 일 실시예에서, 반도체 장치(1300)는 기판(101), 반도체 칩(102), 컨트롤러(103), 하우징(104), 내부 폴리디메틸실록산 층(105), 외부 폴리디메틸실록산 층(121), 제1 폴리디메틸실록산 층(131), 제2 폴리디메틸실록산 층(132), 제3 폴리디메틸실록산 층(133), 제1 히트싱크(141), 제2 히트싱크(142), 및 제3 히트싱크(143)를 포함할 수 있다.
일 실시예에서, 제1 히트싱크(141)는 반도체 칩(102) 및 제1 폴리디메틸실록산 층(131) 사이에 개재될 수 있다. 제1 히트싱크(141)를 포함하는 반도체 장치(1300)가 진공 상태에서 작동될 때, 제1 폴리디메틸실록산 층(131)은 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 열 복사율을 가질 수 있다.
일 실시예에서, 제2 히트싱크(142)는 컨트롤러(103) 및 제2 폴리디메틸실록산 층(132) 사이에 개재될 수 있다. 제2 히트싱크(142)를 포함하는 반도체 장치(1300)가 진공 상태에서 작동될 때, 제2 폴리디메틸실록산 층(132)은 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 열 복사율을 가질 수 있다.
일 실시예에서, 제3 히트싱크(143)는 기판(101) 및 제3 폴리디메틸실록산 층(133) 사이에 개재될 수 있다. 제3 히트싱크(143)를 포함하는 반도체 장치(1300)가 진공 상태에서 작동될 때, 제3 폴리디메틸실록산 층(133)은 파장이 약 5 마이크로미터 내지 약 15 마이크로미터인 구간에서 약 0.7 내지 약 1의 열 복사율을 가질 수 있다.
일 실시예에서, 반도체 장치(1400)가 제1 내지 제3 폴리디메틸실록산 층(131 내지 133) 및 제1 내지 제3 히트싱크 층(141 내지 143)을 포함할 수 있어서, 반도체 장치(1400)의 진공 상태에서의 방열 성능이 개선될 수 있다. 이에 따라, 반도체 장치(1400)의 동작 안정성과 제품 신뢰성이 향상될 수 있다. 또한, 도 14의 반도체 장치(1400)의 진공 상태에서의 방열 성능은 도 13의 반도체 장치(1300)의 진공 상태에서의 방열 성능보다 상대적으로 좋을 수 있다.
도 15는 폴리디메틸실록산 층을 형성하는 일 방법을 보여주는 도면이다. 보다 구체적으로, 도 15는 도 2의 반도체 패키지(200)의 반도체 칩(20) 상에 폴리디메틸실록산 층(21)을 형성하는 방법을 보여주는 도면이다.
일 실시예에서, 반도체 패키지(200)에 폴리디메틸실록산 층(21)을 형성하는 방법은 스핀 척(spin chuck, 150) 상에 반도체 패키지를 부착시키는 단계를 포함할 수 있다. 스핀 척(150)은 몸체(151) 및 상기 몸체(151)의 중심 축을 기준으로 회전 가능한 회전 플레이트(152)를 포함할 수 있다. 반도체 패키지(200)는 접착 부재에 의해 회전 플레이트(152)의 상면에 부착될 수 있다.
일 실시예에서, 반도체 패키지(200)에 폴리디메틸실록산 층(21)을 형성하는 방법은 반도체 패키지(200)의 반도체 칩(20) 상에 도포액(L)을 분사하는 단계를 포함할 수 있다. 상기 도포액(L)은 노즐(153)에 의해 반도체 칩(20) 상에 분사될 수 있다. 도포액(L)은 폴리디메틸실록산 및 열 경화재를 포함할 수 있다. 예를 들어, 도포액(L)은 10 대 1의 무게 비율로 폴리디메틸실록산 및 열 경화재를 포함할 수 있다.
일 실시예에서, 반도체 패키지(200)에 폴리디메틸실록산 층(21)을 형성하는 방법은 회전 플레이트(152)를 회전시키는 단계를 포함할 수 있다. 회전 플레이트(152)의 회전 속도의 크기에 따라, 폴리디메틸실록산 층(21)이 형성하는 두께가 상이하게 형성될 수 있다. 예를 들어, 회전 플레이트(152)가 약 500rpm으로 회전하는 경우, 폴리디메틸실록산 층(21)은 반도체 칩(20) 상에 약 200 마이크로미터의 두께로 형성될 수 있다. 또한, 회전 플레이트(152)가 약 3000rpm으로 회전하는 경우, 폴리디메틸실록산 층(21)은 반도체 칩(20) 상에 약 20 마이크로미터의 두께로 형성될 수 있다.
일 실시예에서, 반도체 패키지(200)에 폴리디메틸실록산 층(21)을 형성하는 방법은 도포액(L)을 포함하는 반도체 패키지(200)를 열 경화시키는 단계를 포함할 수 있다. 예를 들어, 반도체 패키지(200)는 약 50도 내지 약 70도의 온도에서 약 2시간 내지 약 4시간 가열될 수 있다. 상기 경화제에 의해, 상기 도포액(L)은 고체 상태로 변하여 반도체 칩(20) 상에 폴리디메틸실록산 층(21)이 형성될 수 있다.
도 16은 스핀 척(150)의 회전 플레이트(152)의 회전 속도에 따른 폴리디메틸실록산 층(21)의 두께를 나타내는 그래프이다.
도 16을 도 15와 함께 참조할 때, 회전 플레이트(152)의 회전 속도와 폴리디메틸실록산 층(21)의 두께는 반비례할 수 있다. 보다 구체적으로, 회전 플레이트(152)의 회전 속도가 상대적으로 빠를 때, 폴리디메틸실록산 층(21)의 두께는 상대적으로 얇게 형성될 수 있다. 또한, 회전 플레이트(152)의 회전 속도가 상대적으로 느릴 때, 폴리디메틸실록산 층(21)의 두께는 상대적으로 두껍게 형성될 수 있다.
일 실시예에서, 반도체 패키지(200) 상에 분사되는 도포액(L)의 양 및 회전 플레이트의 속도에 따른 폴리디메틸실록산 층(21)의 두께의 크기에 대한 데이터들을 통해, 균일한 두께의 폴리디메틸실록산 층(21)을 포함하는 반도체 패키지들(200)을 다수 생산할 수 있다.
도 17 내지 도 21은 폴리디메틸실록산 층을 형성하는 일 방법을 보여주는 도면이다. 보다 구체적으로, 도 17 내지 도 21은 도 8의 반도체 패키지(800)의 히트 싱크(81) 상에 폴리디메틸실록산 층(84)을 형성하는 방법을 보여주는 도면이다.
도 17을 참조할 때, 반도체 패키지(800)의 히트 싱크(81) 상에 폴리디메틸실록산 층(84)을 형성하는 방법은 실리콘 기판(171) 상에 고분자 층(172)을 형성하는 단계를 포함할 수 있다. 상기 고분자 층(172)은 물에 용해되는 수용성 고분자 층일 수 있다.
도 18을 참조할 때, 반도체 패키지(800)에 폴리디메틸실록산 층(84)을 형성하는 방법은 고분자 층(172)에 폴리디메틸실록산 층(84)을 형성하는 단계를 포함할 수 있다. 고분자 층(172)에 폴리디메틸실록산 층(84)을 형성하는 단계는 도 15를 참조하여 설명한 기술적 사상과 실질적으로 동일할 수 있으므로, 자세한 내용은 생략한다.
도 19를 참조할 때, 반도체 패키지(800)에 폴리디메틸실록산 층(43)을 형성하는 방법은 히트 싱크(81) 상에 프라이머(82)를 형성하는 단계를 포함할 수 있다. 프라이머(82)는 히트 싱크(81)의 상면(81a)에 도포될 수 있다. 프라이머(82)는 히트 싱크(81)의 상면(81a)의 표면을 고르게 하도록 구성될 수 있다. 또한, 프라이머(82)가 도포될 때, 프라이머(82)는 히트 싱크(81)의 상면(81a) 상의 불순물을 제거할 수 있다.
일 실시예에서, 반도체 패키지(800)에 폴리디메틸실록산 층(43)을 형성하는 방법은 프라이머(82) 상에 접착제(83)를 부착시키는 단계를 포함할 수 있다. 접착제(83)는 실리콘 접착제를 포함할 수 있고, 예를 들어, 열 경화성 실리콘 접착제를 포함할 수 있다.
도 20을 참조할 때, 반도체 패키지(800)에 폴리디메틸실록산 층(84)을 형성하는 방법은 실리콘 기판(171) 상에 형성된 폴리디메틸실록산 층(84)을 히트 싱크(81)에 부착하는 단계를 포함할 수 있다. 보다 구체적으로, 실리콘 기판(171) 상에 형성된 폴리디메틸실록산 층(84)은 접착제(83)에 의해 히트 싱크(81) 상의 프라이머(82)와 부착될 수 있다. 이 때, 접착제(83)는 폴리디메틸실록산 층(84)에 매립될 수 있고, 상기 접착제(83)는 외부에 노출되지 않을 수 있다.
일 실시예에서, 반도체 패키지(800)에 폴리디메틸실록산 층(84)을 형성하는 방법은 반도체 패키지(800)를 열 경화시키는 단계를 포함할 수 있다. 열 경화 단계에 의해 폴리디메틸실록산 층(84)은 히트 싱크(81) 상에 견고하게 부착될 수 있다.
도 21을 참조할 때, 반도체 패키지(800)에 폴리디메틸실록산 층(43)을 형성하는 방법은 고분자 층(172)을 물에 용해시키는 단계를 포함할 수 있다. 고분자 층(172)이 물에 용해됨으로써, 실리콘 기판(171)은 반도체 패키지(800)로부터 용이하게 이탈될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 반도체 칩; 및
    상기 반도체 칩 상에 1 마이크로미터 내지 300 마이크로미터의 두께를 가지고, 상면이 외부에 노출된 폴리디메틸실록산(polydimethylsiloxane, PDMS) 층;
    을 포함하고,
    상기 폴리디메틸실록산 층의 하면은 상기 반도체 칩의 상면과 동일한 수직 레벨에 배치되는 것을 특징으로 하는,
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 폴리디메틸실록산 층의 측면은 상기 반도체 칩의 측면과 자기 정렬되고,
    상기 폴리디메틸실록산 층은 1 마이크로미터 내지 200 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 반도체 패키지는,
    상기 반도체 칩 상의 프라이머; 및
    상기 프라이머 상의 접착제;
    를 더 포함하고,
    상기 폴리디메틸실록산 층은 상기 프라이머 상에 있고,
    상기 접착제는 상기 폴리디메틸실록산 층에 매립된 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 폴리디메틸실록산 층은 요철 구조인 것을 특징으로 하는 반도체 패키지.
  5. 반도체 칩;
    상기 반도체 칩 상의 히트 싱크; 및
    상기 히트 싱크 상에 1 마이크로미터 내지 300 마이크로미터의 두께를 가지고, 상면이 외부에 노출된 폴리디메틸실록산 층;
    을 포함하고,
    상기 히트 싱크의 하면은 상기 반도체 칩의 상면보다 큰 면적을 가지며 상기 히트 싱크는 상기 반도체 칩의 상면을 덮도록 배치되는 것을 특징으로 하는
    반도체 패키지.
  6. 제5 항에 있어서,
    상기 히트 싱크의 측면은 상기 반도체 칩의 측면보다 내측에 있고,
    상기 폴리디메틸실록산 층의 측면은 상기 히트싱크의 측면과 자기 정렬되고,
    상기 폴리디메틸실록산 층은,
    1 마이크로미터 내지 200 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 패키지.
  7. 기판;
    상기 기판 상에 탑재된 반도체 칩;
    상기 기판 상에 탑재되고, 상기 반도체 칩을 제어하도록 구성된 컨트롤러;
    상기 반도체 칩 및 상기 컨트롤러를 감싸는 하우징; 및
    상기 하우징의 내벽 상의 내부 폴리디메틸실록산 층;
    을 포함하고,
    상기 내부 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 반도체 장치는,
    상기 하우징의 외벽 상의 외부 폴리디메틸실록산 층;
    을 포함하고,
    상기 외부 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 반도체 장치는,
    상기 컨트롤러 상에 있고, 상면이 외부에 노출된 제1 폴리디메틸실록산 층;
    을 더 포함하고,
    상기 제1 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 반도체 장치는,
    상기 컨트롤러 및 상기 제1 폴리디메틸실록산 층 사이에 개재된 히트 싱크;
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115474A1 (en) * 2013-10-31 2015-04-30 Tim V. Pham Wirebond recess for stacked die
US20160343686A1 (en) * 2014-11-12 2016-11-24 Intel Corporation Integrated circuit packaging techniques and configurations for small form-factor or wearable devices
US20170181275A1 (en) 2015-12-18 2017-06-22 Intel Corporation Gradient encapsulant protection of devices in stretchable electronics

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053399A1 (en) 1996-07-30 2002-05-09 Aclara Biosciences, Inc Methods for fabricating enclosed microchannel structures
US7051945B2 (en) 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
JP5762545B2 (ja) 2010-09-28 2015-08-12 エンパイア テクノロジー ディベロップメント エルエルシー 配向再結晶化するグラフェン成長基質
KR101586782B1 (ko) 2011-06-07 2016-01-19 자와하랄 네루 센터 포 어드밴스드 사이언티픽 리서치 금속 및 탄소 매트릭스로부터 변형 감지 센서 및/또는 변형 저항 도관 제조
US9070660B2 (en) 2013-03-15 2015-06-30 Intel Corporation Polymer thermal interface material having enhanced thermal conductivity
US20150208923A1 (en) 2014-01-28 2015-07-30 The Texas A&M University System Non-Invasive Monitoring of Tissue Mechanical Properties
KR101707002B1 (ko) 2015-03-04 2017-02-15 숭실대학교산학협력단 복합 감지형 센서 및 제조방법
CN107369780B (zh) 2017-08-25 2023-12-01 京东方科技集团股份有限公司 一种显示器件的封装结构及其封装方法、显示装置
US11081422B2 (en) * 2019-03-14 2021-08-03 Toyota Motor Engineering & Manufacturing North America, Inc. Self-healing PDMS encapsulation and repair of power modules

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115474A1 (en) * 2013-10-31 2015-04-30 Tim V. Pham Wirebond recess for stacked die
US20160343686A1 (en) * 2014-11-12 2016-11-24 Intel Corporation Integrated circuit packaging techniques and configurations for small form-factor or wearable devices
US20170181275A1 (en) 2015-12-18 2017-06-22 Intel Corporation Gradient encapsulant protection of devices in stretchable electronics

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