CN109801893A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109801893A
CN109801893A CN201810171248.2A CN201810171248A CN109801893A CN 109801893 A CN109801893 A CN 109801893A CN 201810171248 A CN201810171248 A CN 201810171248A CN 109801893 A CN109801893 A CN 109801893A
Authority
CN
China
Prior art keywords
encapsulant
semiconductor
semiconductor grain
grain
redistribution structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810171248.2A
Other languages
English (en)
Inventor
纳都汉
朴松森
金德宫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Imark Technology Co
Amkor Technology Inc
Original Assignee
Imark Technology Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imark Technology Co filed Critical Imark Technology Co
Publication of CN109801893A publication Critical patent/CN109801893A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13026Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/182Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种半导体装置,其包括:第一半导体晶粒;第一囊封物,其围绕第一半导体晶粒;以及第一重新分布结构,其被形成在第一半导体晶粒和第一囊封物上。半导体装置进一步包括:第二半导体晶粒;第二囊封物,其围绕第二半导体晶粒;以及第二重新分布结构,其被形成在第二半导体晶粒和第二囊封物上。半导体装置亦包括:传导通孔,其将第一重新分布结构电性连接至第二重新分布结构。

Description

半导体装置
技术领域
本发明揭示的各种态样是有关于半导体装置。
背景技术
半导体封装保护集成电路或晶片免于受到物理性损坏和外部应力所影响。此外,半导体封装可以提供热传导路径以有效去除晶片中所产生的热,并且举例而言还提供到其他构件的电连接(诸如印刷电路板)。用于半导体封装的材料通常包括陶瓷或塑料,并且形状因素已经从陶瓷扁平装配和双列直插封装发展到接脚栅格阵列和无接脚晶片载体封装等等。
通过将这样的系统与如本申请案的其余部分中参照附图所阐述的本揭示的一些态样进行比较,现有和传统方法的其他限制和缺点对于本领域技术人士而言将变得显而易见。
发明内容
本发明的态样提供一种半导体装置,其包括:第一半导体晶粒,其第一表面、相对于所述第一半导体晶粒的所述第一表面的第二表面以及形成在所述第一半导体晶粒的所述第一表面的第一接合垫;第一囊封物,其围绕所述第一半导体晶粒并且包括相邻所述第一半导体晶粒的所述第一表面的第一表面;第一重新分布结构,其形成在所述第一半导体晶粒的所述第一表面和所述第一囊封物的所述第一表面上;第二半导体晶粒,其包括第一表面、相对于所述第二半导体晶粒的所述第一表面的第二表面以及形成在所述第二半导体晶粒的所述第一表面的第二接合垫;第二囊封物,其围绕所述第二半导体晶粒并且包括相邻所述第二半导体晶粒的所述第一表面的第一表面;第二重新分布结构,其形成在所述第二半导体晶粒的所述第一表面和所述第二囊封物的所述第一表面上;以及传导通孔,其延伸穿过所述第一囊封物和所述第二囊封物以将所述第一重新分布结构电性连接至所述第二重新分布结构。所述半导体装置中,所述第一囊封物进一步包括与所述第一囊封物的所述第一表面相对的第二表面;所述第二囊封物进一步包括与所述第二囊封物的所述第一表面相对的第二表面;以及所述第一囊封物的所述第二表面被黏附至所述第二囊封物的所述第二表面。所述半导体装置进一步包括在所述第一囊封物的所述第二表面和所述第二囊封物的所述第二表面之间的黏合层。所述半导体装置中,所述第一半导体晶粒的所述第二表面与所述第二半导体晶粒的所述第二表面相隔开。所述半导体装置中,所述第一半导体晶粒的所述第二表面被黏附至所述第二半导体晶粒的所述第二表面。所述半导体装置中,所述第一半导体晶粒包括逻辑晶粒、微控制单元、记忆体、数位信号处理器、网路处理器、电源管理单元、音频处理器、RF电路、晶片处理器上的无线基频系统以及特殊应用集成电路中的一个;以及所述第二半导体晶粒包括指纹感测器、光学感测器、压力感测器、加速计、陀螺仪感测器和微机电系统(MEMS)装置中的一个。所述半导体装置进一步包括形成在所述第一重新分布结构上的外部互连结构。所述半导体装置中,所述外部互连结构包括以下中的一个:金属柱、焊料凸块、焊球、焊盘和可挠性电路板。所述半导体装置中,所述第一重新分布结构包括:金属层,其形成在所述第一半导体晶粒的所述第一表面和所述第一囊封物的所述第一表面上,所述金属层将所述第一半导体晶粒的所述接合垫电性连接至所述传导通孔;以及介电层,其形成所述第二重新分布结构的所述金属层上;并且所述第二重新分布结构包括:金属层,其形成在所述第二半导体晶粒的所述第一表面和所述第二囊封物的所述第一表面上并且将所述第二半导体晶粒的所述接合垫电性连接至所述传导通孔;以及介电层,其形成所述第二重新分布结构的所述金属层上。所述半导体装置中,所述传导通孔将所述第一重新分布结构的所述金属层电性连接至所述第二重新分布结构的所述金属层。所述半导体装置进一步包括形成在所述第一重新分布结构上的所述金属层上的外部互连结构。所述半导体装置中,所述第二重新分布结构将所述第二半导体晶粒的所述第二表面的一区域暴露至所述半导体装置外部。
本发明的另一态样提供一种半导体装置,其包括:第一半导体晶粒,其包括接合垫;第一囊封物,其围绕所述第一半导体晶粒并且暴露所述第一半导体晶粒的所述接合垫;第一重新分布结构,其形成在所述第一半导体晶粒和所述第一囊封物上并且被电性连接至所述第一半导体晶粒的所述接合垫;第二半导体晶粒,其包括接合垫;第二囊封物,其围绕所述第二半导体晶粒并且暴露所述第二半导体晶粒的所述接合垫;第二重新分布结构,其形成在所述第二半导体晶粒和所述第二囊封物上并且被电性连接至所述第二半导体晶粒的所述接合垫;以及传导通孔,其将所述第一重新分布结构电性连接至所述第二重新分布结构。所述半导体装置中,所述第一囊封物被黏附至所述第二囊封物。所述半导体装置进一步包括在所述第一囊封物和所述第二囊封物之间的黏合层。所述半导体装置中,所述第一囊封物被插入在所述第一半导体晶粒和所述第二半导体晶粒之间。所述半导体装置中,所述第一半导体晶粒被黏附至所述第二半导体晶粒。所述半导体装置进一步包括形成在所述第一重新分布结构上的外部互连结构。
本发明的又另一态样提供一种半导体装置,其包括:第一半导体晶粒;第一囊封物,其围绕所述第一半导体晶粒;第一重新分布结构,其形成在所述第一半导体晶粒和所述第一囊封物上;第二半导体晶粒;第二囊封物,其围绕所述第二半导体晶粒;第二重新分布结构,其形成在所述第二半导体晶粒和所述第二囊封物上;以及传导通孔,其将所述第一重新分布结构电性连接至所述第二重新分布结构。所述半导体装置中,所述第一囊封物被黏附至所述第二囊封物。
附图说明
所附图式和详细描述使用相同的元件符号表示相同和/或相似的元件。
图1是例示根据本揭示的范例实施例的半导体装置的横截面图。
图2是根据图1的范例实施例的半导体装置的制造方法的流程图。
图3A至图3J是例示根据图1的范例实施例的半导体装置的制造方法的横截面图。
图4是根据本揭示的另一范例实施例的半导体装置的横截面图。
图5A至图5C是例示根据图4的范例实施例的半导体装置的制造方法的横截面图。
图6是根据本揭示的又另一范例实施例的半导体装置的横截面图。
图7例示图6的半导体装置的制造方法的横截面图。
具体实施方式
本揭示的各种态样可以用许多不同的形式来实施,并且不应该被解释为限于在此处阐述的范例实施例。而是,本揭示的这些范例实施例被加以提供,以使得本揭示将是彻底和完整的,并将向本领域技术人士传达本揭示的各种态样。
在附图中,为了清楚起见,叠层和区域的厚度被加以放大。在此处,相同的附图标记在本文中指代相同的元件。如在此处所使用的,术语“和/或”包括一个或多个相关所列项目的任何和所有组合。亦将理解的是,当元件A被称为“连接到”元件B时,元件A可以直接连接到元件B或者可以存在中间元件C并且元件A和元件B间接地彼此连接。
本文中所使用的术语仅出于描述特定实例的目的,且并不希望限制本揭示。如本文中所使用的,除非上下文另有清晰指示,否则单数形式也意欲包含复数形式。将进一步理解的是,术语“包括”和/或“包含”当在本说明书中使用时,指定所陈述特征、整体、步骤、操作、元件和/或构件的存在,但是不排除一或多个其它特征、整体、步骤、操作、元件、构件和/或其之群组的存在或添加。
将理解的是,虽然本文中可使用术语第一、第二等来描述各种部件、元件、区域、层和/或区段,但是这些部件、元件、区域、层和/或区段不应受这些术语所限制。这些术语仅用于将一个部件、元件、区域、层和/或区段与另一者区分开。因此,举例而言,在不脱离本发明教示的情况下,下面讨论的第一部件、第一元件、第一区域、第一层和/或第一区段可被称为第二部件、第二元件、第二区域、第二层和/或第二区段。
为便于描述,在此处使用诸如“在…之下”,“在…下方”,“下方”,“在…之上”,“上方”等等的空间相对术语来描述一个元件或特征与另一个(多个)元件或特征的关系(如图所示)。将理解的是,空间相关术语旨在包括除了所附图示中所绘的指向之外的使用或操作中的装置的不同取向。举例而言,如果附图中的装置被翻转,则被描述为在其他元件或特征“下方”或“之下”的元件将被定向为在其他元件或特征“之上”。因此,范例性术语“在...下方”可以涵盖上方和下方的方位。该装置可以用其他方式定向(旋转90度或在其他方向)并且因而可解释在此处所使用的空间相对描述。
此外,术语“共平面”和类似的术语在此处使用以表示位于同一平面内的两个表面。共平面的表面可彼此相邻或邻接;然而不相邻和/或不邻接的表面也可以是共平面的。举例而言,可以在共平面的表面之间插入间隙、空隙和/或其它结构。再者,由于制造公差、热膨胀等等,共平面中可能存在些微的偏差。这种偏差会导致一个表面比另一个表面略高,从而在表面之间形成阶梯差(step-off)(例如,上升或下降)。如在此处所使用的,术语“共平面”包括具有范围在0和7微米之间的有阶梯差的表面。
本揭示的各种实施例提供了一种半导体装置及其制造方法,其可以通过晶圆级制程实现包括感测器的三维(3D)系统封装。
本揭示的各种实施例亦提供了一种半导体装置及其制造方法,其可以实现包括感测器的非常薄的三维(3D)封装。
本揭示的各种实施例亦提供了一种半导体装置以及其制造方法,其可以被使用于指纹感测器、光学感测器或胎压感测器。
根据本揭示的各种实施例,半导体装置可包括:第一半导体晶粒,其包括第一表面、与第一表面相对的第二表面以及形成在第一表面上的第一晶粒接合垫;第一囊封物,其围绕第一半导体晶粒并且包括与所述第一表面相邻的第一表面;第一重新分布结构,其形成在第一半导体晶粒的第一表面和第一囊封物的第一表面上;第二半导体晶粒,其包括第一表面、与第一表面相对的第二表面以及形成在第一表面上的第二晶粒接合垫;第二囊封物,其围绕第二半导体晶粒并且包括与所述第一表面相邻的第一表面;第二重新分布结构,其形成在第二半导体晶粒的第一表面以及第二囊封物的第一表面上;以及传导通孔,其延伸穿过第一囊封物和第二囊封物,以将第一重新分配结构和第二重新分配结构彼此电性连接。
此外,根据本揭示的各种实施例,半导体装置可包括:第一半导体晶粒,其包括第一晶粒接合垫;第一囊封物,其暴露第一晶粒接合垫且围绕第一半导体晶粒;第一重新分布结构,其形成在第一半导体晶粒和第一囊封物上且被连接至第一晶粒接合垫;第二半导体晶粒,其包括第二晶粒接合垫;第二囊封物,其暴露第二晶粒接合垫且围绕第二半导体晶粒;第二重新分布结构,其形成在第二半导体晶粒和第二囊封物上且被连接至第二晶粒接合垫;以及传导通孔,其将第一重新分配结构和第二重新分配结构彼此电性连接。
再者,根据本揭示的各种实施例,半导体装置可包括:第一半导体晶粒;第一囊封物,其围绕第一半导体晶粒;第一重新分布结构,其形成在第一半导体晶粒和第一囊封物上;第二半导体晶粒;第二囊封物,其围绕第二半导体晶粒;第二重新分布结构,其形成在第二半导体晶粒和第二囊封物;以及传导通孔,其将第一重新分配结构和第二重新分配结构彼此电性连接。
如上面所描述的,根据本揭示的各种实施例,可提供一种半导体装置及其制造方法,其可以通过晶圆级制程实现包括感测器的三维(3D)系统封装。也就是说,根据本揭示的各种实施例,第一囊封物被形成且被确定为良品的第一半导体晶粒(例如,逻辑晶粒等等)被安装在第一载体上,并且第二囊封物被形成且被确定为良品的第二半导体晶粒(例如,感测器晶粒等等)被安装在第二载体上。接着,在第一囊封物和第二囊封物彼此黏附的状态下,传导通孔和重新分布结构被加以形成。最后,个别装置藉由锯切制程被加以形成,从而使用晶圆级制程实现包括感测器的3D系统封装。
此外,根据本揭示的各种实施例,可提供了一种半导体装置及其制造方法,其可以实现包括感测器的非常薄的三维(3D)系统封装。也就是说,第一半导体晶粒(举例而言,逻辑晶粒等等)和第二半导体晶粒(举例而言,感测器晶粒等等)彼此靠近以接着垂直堆叠,并且薄的重新分布结构(而非相对厚的电路板)藉由扇出方法被形成在第一和第二半导体晶粒的表面上,从而实现包括感测器的非常薄的三维(3D)封装。虽然各种实施例使用由扇出方法提供的薄的重新分布结构,但是其他实施例可替代地使用预先制作的电路板。
再者,根据本揭示的各种实施例,可提供一种半导体装置以及其制造方法,其可以被使用于指纹感测器、光学感测器或胎压感测器。特别是,根据本揭示的各种实施例,各种感测器和处理器被整合到单一封装中,从而减小整个系统尺寸并使功耗最小化。
参考图1,根据本揭示的范例实施例的半导体装置100的横截面图被加以示出。如图1中所例示的,半导体装置100可包括:一或多个第一半导体晶粒110;第一囊封物120;第一重新分布结构130;第二半导体晶粒140;第二囊封物150;第二重新分布结构160;以及传导通孔170。此外,半导体装置100可进一步包括:黏合层180,其将第一囊封物120和第二囊封物150彼此黏合。半导体装置100可进一步包括:多个外部互连结构190,其被连接至第一重新分布结构130或第二重新分布结构160。
一或多个第一半导体晶粒中的每一个可具有实质平坦的第一表面111以及与第一表面111相对的实质平坦的第二表面112。每个第一半导体晶粒10可进一步具有:实质平坦的第三表面113,其将第一表面111和第二表面112彼此连接;以及至少一接合垫114,其形成在第一表面111上。
第一表面111可进一步包括钝化层。特别是,第一表面111可与钝化层的表面对应。此外,第一表面111可与主动区域对应,并且第二表面112可与整合在第一半导体晶粒110中的电路的非主动区域对应。
如所示的,一或多个第一半导体晶粒110可包括多个第一半导体晶粒,其被配置以彼此水平地相隔一预定距离。因此,第一半导体晶粒110的第三表面113可被设置以彼此面对。此外,举例而言,第一半导体晶粒110可包括从以下中选出的一或多个集成电路:逻辑电路、微控制单元、记忆体、数位信号处理器、网路处理器、电源管理单元、音频处理器、RF电路、晶片处理器上的无线基频系统以及特殊应用集成电路以及其等同物。
第一囊封物120可包括与第一表面111相邻且共平面的实质平坦的第一表面121并围绕第一半导体晶粒110。第一囊封物120可进一步包括与第一表面121相对的实质平坦的第二表面122。第一囊封物120亦可包括将第一表面121和第二表面122彼此连接的第三表面123。
第一囊封物120的第二表面122可在垂直方向上与第一半导体晶粒110的第二表面112相隔一预定距离。特别是,第一囊封物120可在与第一半导体晶粒110的第二表面112相对的实质垂直方向上具有预定厚度。
在一些实施例中,第一囊封物120可包括非传导材料,诸如树脂、有机树脂、无机填充物、固化剂、催化剂、偶合剂、着色剂、阻燃剂、环氧囊封物树脂、聚合物复合材料、具有填充物的聚合物、环氧树脂、具有填充物的环氧丙烯酸酯(例如二氧化硅或其它无机材料)、模制化合物、硅氧树脂和/或树脂浸渍的B阶段(B-stage)预浸物膜等等。第一囊封物120的这些特征亦可被应用于第二囊封物150和在此处描述的任何其他囊封物。
第一重新分布结构130可藉由扇出方法被形成在第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121上。特别是,第一重新分布结构130可包括一或多个金属层131,其将接合垫114和传导通孔170彼此电性连接。第一重新分布结构130可进一步包括一或多个介电层132。在一实施例中,第一重新分布结构130包括彼此垂直堆叠的多个金属层131和多个介电层132,以使得介电层132被插入于金属层131之间并且将金属层131彼此电性隔离。第一重新分布结构130可进一步包括多个传导贯孔133,每一个导贯孔133皆通过各别的介电层132并且将由各别的介电层132所分开的金属层131电性互连。
在一些实施例中,每个金属层131和/或传导贯孔133可以包括选自包括以下的群组中的至少一传导材料:铜(Cu)、铜合金、铝(Al)、铝合金、金(Au)、金合金、铂(Pt)、铂合金、银(Ag)、银合金、镍(Ni)、镍合金、锡(Sn)、锡合金、钯(Pd)、钯合金、铬(Cr)、铬合金以及其等同物。此外,每个介电层132可以包括选自包括以下所组成的群组中的至少一介电材料:聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺(BT)、酚醛树脂、环氧囊封物化合物、环氧囊封物树脂或其等同物。第一重新分布结构130的这些特征可被同样地应用于下面描述的第二重新分布结构160。
第二半导体晶粒140可包括:实质平坦的第一表面141;与第一表面141相对的实质平坦的第二表面142;以及将第一表面141和第二表面142彼此连接的实质平坦的第三表面143。第二半导体晶粒140可进一步包括形成在第一表面141上的接合垫144。
第一表面141可包括钝化层。特别是,第一表面111可与钝化层的表面对应。此外,第一表面141可与主动区域(例如,感测区域)对应,并且第二表面142可与整合在第二半导体晶粒140中的电路的非主动区域对应。再者,第一表面141的钝化层可保护感测区域免受外部环境影响。
在一此实施例中,第二半导体晶粒140可包括感测电路,举例而言诸如指纹感测器、光学感测器、压力感测器、加速计、陀螺仪感测器和MEMS(微机电系统)装置或其等同物。如此,第二半导体晶粒140可包括在第一表面141上的对应的感测区域,举例而言诸如指纹感测区域、光感测区域、压力感测区域、加速度感测区域或回转感测区域。
第二囊封物150可包括与第二半导体晶粒140的第一表面141相邻且共平面的实质平坦的第一表面151并且围绕第二半导体晶粒140。第二囊封物140可进一步包括与第一表面151相对的实质平坦的第二表面142以及将第一表面151和第二表面152彼此连接的第三表面153。第二囊封物150的第二表面152可在垂直方向上与第二半导体晶粒140的第二表面142相隔一预定距离。特别是,第二囊封物150可在与第二半导体晶粒140的第二表面142相对的实质垂直方向上具有预定厚度。
此外,第二囊封物150的物理化学特征可与第一囊封物120相同、相似或不同。作为例子,第二囊封物150的模数(modulus)可小于第一囊封物120的模数。更特别地,第二囊封物150的弹性力可以比第一囊封物120的弹性力大。结果,第二囊封物150可以经受外部施加的机械冲击和压力,而不会因其外形变化而断裂。当第二半导体晶粒140暴露于外部环境时,这种特性对于安全地保护半导体装置100是特别有利的。
同时,第一囊封物120的第二表面122和第二囊封物150的第二表面152可彼此黏附。在范例实施例中,黏合层180可被插入在第一囊封物120的第二表面122和第二囊封物150的第二表面152之间。在这些实施例中,黏合层180可包括可热固化的环氧黏合剂、可热固化的环氧树脂双面黏合剂或其等同物。
如所示的,第一半导体晶粒110和第二半导体晶粒140可在垂直方向上藉由第一囊封物120和第二囊封物150彼此相隔一预定距离。如此,第一半导体晶粒110的第二表面112和第二半导体晶粒140的第二表面142可在垂直方向上由于插入的第一囊封物120和第二囊封物150而彼此相隔一预定距离。
第二重新分布结构160可藉由扇出方法被形成在第二半导体晶粒140的第一表面141和第二囊封物150的第一表面151上。与第一重新分布结构130相似,第二重新分布结构160可包括一或多个金属层161,其将接合垫144电性连接至传导通孔170。第二重新分布结构160可进一步包括一或多个介电层162。在一实施例中,第二重新分布结构160包括彼此垂直堆叠的多个金属层161和多个介电层162,以使得介电层162被插入于金属层161之间并且将金属层161彼此电性隔离。第二重新分布结构160可进一步包括多个传导贯孔(未示出),每一个传导贯孔皆通过各别的介电层162并且将由各别的介电层162所分开的金属层131电性互连。
如所示的,第一半导体晶粒110的第一表面111可完全地由第一重新分布结构130所覆盖。然而,不像第一表面111,第二半导体晶粒140的第一表面141可以不完全地由第二重新分布结构160所覆盖。特别是,第二重新分布结构160将第一表面141的感测区域暴露至半导体装置外部的环境。因此,第二半导体晶粒140的感测电路可以通过感测区域感测外部环境,而不会受到第二重新分布结构160的阻碍。再者,第一重新分布结构130的侧表面、第一囊封物120的第三表面123、黏合层180的侧表面、第二囊封物150的第三表面153以及第二重新分布结构160的侧表面可以是共平面的。
传导通孔170可将第一重新分布结构130和第二重新分布结构160彼此电性连接。为此,传导通孔170可延伸穿过第一囊封物120、黏合层180以及第二囊封物150,并且将第一重新分布结构130的金属层131电性连接至第二重新分布结构160的金属层161。在一些实施例中,有机绝缘层或无机绝缘层可被插入在传导通孔170以及第一囊封物120、黏合层180和第二囊封物150的每一个之间。再者,传导通孔170可包括选自包括以下的群组中的至少一传导材料:铜(Cu)、铜合金、铝(Al)、铝合金、金(Au)、金合金、铂(Pt)、铂合金、银(Ag)、银合金、镍(Ni)、镍合金、锡(Sn)、锡合金、钯(Pd)、钯合金、铬(Cr)、铬合金以及其等同物。
因为第一半导体晶粒110和第二半导体晶粒140藉由传导通孔170彼此电性连接,所以第一半导体晶粒110可处理来自第二半导体晶粒140所感测的信号。第一半导体晶粒110可进一步经由一或多个外部互连结构190将经处理的信号传送至外部装置。
外部互连结构190可被形成在第一重新分布结构130或第二重新分布结构160上。举例而言,如果第一重新分布结构130要被安装在外部装置上,则外部互连结构190可被电性连接至第一重新分布结构130的金属层131。替代而言,如果第二重新分布结构160要被安装在外部装置上,则外部互连结构190可被电性连接至第二重新分布结构160的金属层161。图1例示形成在第一重新分布结构130上的外部互连结构190。
此外,每一个外部互连结构190可包括金属柱、具有焊料帽的金属柱、焊料凸块、焊料球、凸块、焊盘(land)、可挠性电路板以及其等同物。特别是,外部互连结构190(诸如金属柱、焊料凸块、焊料球或焊盘)可允许将半导体装置100定位而靠近所连接至的外部装置。相对而言,诸如可挠性电路板的外部互连结构190可以被制造以具有各种形状和长度,并且可允许将半导体装置100定位的较例如凸块或焊盘离外部装置更远。
如上面所述的,根据本揭示的实施例的半导体装置100可在最小的体积空间内同时容纳处理信号的第一半导体晶粒110和感测信号的第二半导体晶粒140。更具体地,半导体装置100可提供一包括感测器的非常薄的3D封装,其是用第一半导体晶粒110(例如逻辑晶粒等等)和第二半导体晶粒140(例如感测器晶粒等等)被垂直堆叠在薄的第一和第二重新分布结构130和160之间,以获得相对薄的半导体装置100。
在范例实施例中,与习知半导体装置相比,堆叠第一半导体晶粒110和第二半导体晶粒140可减少半导体装置100的水平面积的约40%至60%。此外,与习知半导体装置相比,藉由扇出方法所形成的第一重新分布结构130和第二重新分布结构160可减少半导体装置100的垂直厚度的约30%至40%。此外,由于半导体装置100的面积和厚度减小,所以减少半导体装置100的功率消耗同时改善处理速度。
参考图2,制造半导体装置100的范例方法的流程图被加以示出。如图2所例示的,该范例制造方法可以包括以下步骤:将第一半导体晶粒附接到第一载体上并且形成第一囊封物(步骤S1);将第二半导体晶粒附着到第二载体上并且形成第二囊封物(步骤S2);将第一囊封物和第二囊封物彼此附接(步骤S3);移除第一载体(步骤S4);形成传导通孔(步骤S5);形成第一重新分布结构(步骤S6);移除第二载体(步骤S7);形成第二重新分布结构(步骤S8);形成外部互连结构(步骤S9);以及锯切(步骤S10)。
上述步骤的次序可根据制造方法的特定范例实施例而被改变。举例而言,步骤S2可首先被执行并且步骤S1可接着被执行。替代而言,步骤S1和步骤S2可被同时执行。在另一范例实施例中,步骤S7可首先被执行并且步骤S5可接着被执行。在又另一范例实施例中,步骤S8可首先被执行并且步骤S6可接着被执行。
参考图3A至图3J,例示制造半导体装置100的方法的横截面图被加以例示。特别是,根据步骤S1,图3A例示将第一半导体晶粒110附接在第一载体210上并且形成第一囊封物120。特别是,第一临时黏合层211可被形成在第一载体210上,并且第一半导体晶粒110可被附接至第一临时黏合层211上。再者,第一囊封物120可被模制在被设置于第一临时黏合层211上的第一半导体晶粒110上,以使得第一囊封物120围绕并覆盖第一半导体晶粒110和第一临时黏合层211。
在一些实施例中,第一载体210可以包括玻璃、低品质的硅晶圆、金属(例如铜、铝、不锈钢、镍等等)、陶瓷(例如氧化铝、碳化硅、氮化铝、氧化锆等等)以及其等同物。第一载体210可被表面处理,以允许第一临时黏合层211具有适当的黏着力。在范例实施例中,第一载体210可具有约2μm或更小的表面粗糙度,并且可具有在200mm和300mm之间的直径,其类似于标准的半导体晶圆尺寸。此外,第一载体210举例而言可仅在一特定方向被研磨,以便于在后续步骤中从第一载体移除/剥离第一临时黏合层211。举例而言,第一载体210可以具有经阳极处理的表面。举例而言,第一载体210可包括能够操作以承受大的温度变化而不变形并且随时间表现出最小的表面腐蚀的金属合金。第一载体210的这些特征亦可被应用于下面描述的第二载体220。
第一临时黏合层211(或黏合膜)可举例而言包括热敏双面胶带,其将第一半半导体晶粒110(例如经锯切或单粒化的晶粒)黏附至第一载体210。在一些实施例中,第一临时黏合层211可包括热可剥离胶带,其在约90℃至约200℃的范围内的温度下表现出降低的黏附性。这种热可剥离胶带可包括泡沫黏合剂、聚醚膜和夹在衬垫层之间的基础黏合剂,举例而言诸如在REVALPHA的商品名称下由Nitto Denko所制造的黏着胶带。作为范例,热可剥离胶带可包括约75μm厚的聚酯衬里、约10μm厚的基底黏合剂、约40μm厚的聚酯膜、约50μm厚的泡沫黏合剂以及约40μm厚的聚酯衬里。
在一些实施例中,第一临时黏合层211可承受温度变化并且可以在后续制程期间(例如,半导体晶粒附接和/或囊封)在高温下保持其黏着力期间在高温下保持其黏附力。此外,第一临时黏合层211可以承受在随后半导体晶粒附着和/或囊封制程期间的的压缩负荷。举例而言,在此压缩制程期间(举例而言,在附接半导体晶粒的步骤中)所附接的第一半导体晶粒110较佳而言可尽可能最小化地穿透第一临时黏合层211的平面,从而保持在晶粒表面和囊封物表面之间的平坦度或共平面性。第一临时黏合层211的这些特征亦可应用于下面描述的第二临时黏合层221。
如图3A中所示,第一半导体晶粒110的接合垫114和第一表面111可被直接附接至第一临时黏合层211。再者,第一半导体晶粒110的接合垫114和第一表面111不需要过度地穿透至第一临时黏合层211中或挤压第一临时黏合层211。此外,第一囊封物120可被形成以围绕被设置在第一临时黏合层211上的第一半导体晶粒110。因此,第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121变得彼此共平面。在一些实施例中,第一囊封物120可藉由压缩模制(例如,使用液体、粉末和/或膜的制程)、真空模制、转移模制、注入模制等等而形成。
此外,第一囊封物120可以具有预定的厚度,其中第二表面122从第一半导体晶粒110的第二表面112在实质垂直方向上偏移。特别是,第一囊封物120的第二表面122可在垂直方向上与第一半导体晶粒110的第二表面112相隔一预定距离。然而,在一些情况下,第一囊封物120的预定区域可藉由机械和/或化学研磨制程来移除。此移除可造成第一囊封物120的第二表面122与第一半导体晶粒110的第二表面112共平面。
如图3A描绘只有两个第一半导体晶粒110被附接且模制在第一载体210和第一临时黏合层211上。然而,在一些实施例中,许多更多的第一半导体晶粒110(例如,10到100个)可在水平方向上被排列、附接和模制在第一载体210和第一临时黏合层211上。
如图3B中所例示的,步骤S2可包括将第二半导体晶粒140附接至第二载体220上并形成第二囊封物150。更特别地是,第二临时黏合层221可被形成在第二载体220上,并且第二半导体晶粒140可被附接至第二临时黏合层221上。再者,第二囊封物150可被模制在被设置在第二临时黏合层221上的第二半导体晶粒140上,以使得第二囊封物150围绕并覆盖第二半导体晶粒140和第二临时黏合层221。第二临时黏合层221的这些特征可与上面描述的第一临时黏合层211和第一载体210相同或相似。
在一些实施例中,第二半导体晶粒140的第一表面141和接合垫144可被直接附接至第二临时黏合层221。再者,第二半导体晶粒140的接合垫144和第一表面141不需要过度地穿透至第二临时黏合层221中或挤压第二临时黏合层221。此外,第二囊封物150可被形成以围绕被设置在第二临时黏合层221上的第二半导体晶粒140。因此,第二半导体晶粒140的第一表面141和第二囊封物150的第一表面151彼此共平面。
此外,第二囊封物150可以具有预定的厚度,其中第二表面152从第二半导体晶粒140的第二表面142在实质垂直方向上偏移。特别是,第二囊封物150的第二表面152可在垂直方向上与第二半导体晶粒140的第二表面142相隔一预定距离。然而,在一些情况下,第二囊封物150的预定区域可藉由研磨和/或蚀刻制程来移除。此移除可造成第二囊封物150的第二表面152与第二半导体晶粒140的第二表面142共平面。
如图3B描绘被附接且模制在第二载体220和第二临时黏合层221上的仅有一个第二半导体晶粒140。然而,在一些实施例中,许多更多的第二半导体晶粒140(例如,5到50个)可在水平方向上被排列、附接和模制在第二载体220和第二临时黏合层221上。
如图3C中所例示的,步骤S3可包括将第一囊封物120和第二囊封物150彼此附接。为此,黏合层180可被插入在第一囊封物120和第二囊封物150之间,以使得第一囊封物120和第二囊封物150彼此黏合。更特别地,第一囊封物120的第二表面122和第二囊封物150的第二表面152可彼此黏附,同时黏合层180可插入在其间。
在一些实施例中,可通过施加约100℃至约200℃范围内的温度和1MPa至100MPa范围内的压力来固化黏合层180。特别是,在黏合层180被插入在第一囊封物120和第二囊封物150之间之后,第一囊封物120和第二囊封物150可被定位在上方模具和下方模具(其各自具有安装在其上的加热器)之间。接着,约100℃至约200℃范围内的温度和1MPa至100MPa范围内的压力可经由上方和下方模具来施加。
同时,晶粒附接和囊封物制程的操作温度较佳地是低于剥离第一和第二临时黏合层211和221的温度。举例而言,如果第一临时黏合层211和第二临时黏合层221在约200℃的温度下被剥离,则晶粒附接和囊封物制程的操作温度较佳地是低于约200℃。
另外,为了便于处理,第一临时黏合层211和第二临时黏合层221可以在不同的温度下剥离。举例而言,如果第一临时黏合层211在约190℃下被剥离,则第二临时黏合层221可在约200℃下被剥离。在此实施例中,在第一临时黏合层211被剥离之后,第二半导体晶粒140和第二囊封物150可维持附接至第二临时黏合层221。特别是,第二临时层221可在传导通孔170和第一重新分布结构130的形成期间维持黏附,从而防止第二半导体晶粒140和第二囊封物150被外部环境污染。
如图3D中所例示的,步骤S4可包括将第一载体210和第一临时黏合层211从第一半导体晶粒110和第一囊封物120移除。为此,第一临时黏合层211可被加热直到第一载体210与第一半导体晶粒110和第一囊封物120分开。在加热第一临时黏合层211之后,第一载体210和第一临时黏合层211被剥离并且从第一半导体晶粒110和第一囊封物120移除。特别是,第一临时黏合层211不需要保留在第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121上。如上面所述,第一载体210可在特定方向上被研磨。此研磨可造成第一临时黏合层211维持黏附到第一载体,同时解除其对第一半导体晶粒110和第一囊封物120的黏附性。
如所示的,在移除第一临时黏合层211之后,第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121是彼此共平面且被暴露的。特别是,第一临时黏合层211的移除将第一半导体晶粒110的第一表面111(例如第一晶粒钝化层)和接合垫114暴露于半导体装置100外部的环境。
如图3E中所例示的,步骤S5可包括形成传导通孔170,其延伸穿过第一囊封物120、黏合层180和第二囊封物150。在范例实施例中,雷射射束、机械钻孔或化学蚀刻被用来形成贯孔,其延伸穿过第一囊封物120、黏合层180和第二囊封物150。再者,此贯孔可用传导材料填充,以在贯孔中形成传导通孔170。特别是,传导通孔170可使用各种制程(举例而言,诸如无电解电镀、电镀或溅射)形成在贯孔中。在一些实施例中,绝缘层可使用有机材料和/或无机材料被形成在贯孔中,并且接着传导通孔170可被形成在绝缘层的内部表面上。无论如何,传导通孔可包括铜(Cu)、铜合金、铝(Al)、铝合金、金(Au)、金合金、铂(Pt)、铂合金、银(Ag)、银合金、镍(Ni)、镍合金、锡(Sn)、锡合金、钯(Pd)、钯合金、铬(Cr)、铬合金以及其等同物。
如图3F中所例示的,步骤S6可包括藉由扇出方法将第一重新分布结构130形成在第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121上。特别是,第一重新分布结构130的金属层131可被形成以将第一半导体晶粒110的接合垫114电性连接至传导通孔170。为此,金属层131可藉由无电解电镀、电镀或溅镀形成在第一半导体晶粒110的第一表面111和第一囊封物120的第一表面121上。金属层131可藉由后续的光微影蚀刻制程被进一步图案化或布线。
再者,介电层132可被形成在第一半导体装置110的第一表面111、第一囊封物的第一表面121和经图案化的金属层131上。特别是,介电层132可以使用诸如旋涂法、喷涂法、深涂法(deep coating)等各种制程形成。如所示的,第一重新分布结构130可具有多层结构。特别是,第一重新分布结构130可包括彼此垂直堆叠的多个金属层131和介电层132。再者,第一重新分布结构可包括多个传导贯孔133,其通过各别的介电层132,以将另外由各别的介电层132所分开的金属层131电性互连。图3F例示包括三个金属层131和三个电介质层132的第一重新分布结构130的实施例。然而,第一重新分布结构130的其他实施例可包括不同数目的金属层131和/或介电层132。
图3F进一步描绘形成在最底部的介电层132中的开口134。特别是,开口134可利用光微影制程或其他制程形成。再者,每一个开口134可将金属层131的一预定区域暴露。这样的暴露可允许将外部互连结构190电性连接到金属层131的暴露区域。
如图3G中所例示的,步骤S7可包括将第二载体220和第二临时黏合层221从第二半导体晶粒140和第二囊封物150移除。特别是,第二临时黏合层221可被加热直到第二载体220和第二半导体晶粒140和第二囊封物150之间的黏合物被移除或减少。在加热之后,第二载体220和第二临时黏合层221可与第二半导体晶粒140和第二囊封物150分开。这样的移除可将第二半导体晶粒140的第一表面141、第二囊封物150的第一表面151和传导通孔170的表面暴露于半导体装置100外部的环境。再者,此移除可造成第一表面141、第一表面151和传导通孔170的表面彼此共平面。
如图3H中所例示的,步骤S8可包括藉由扇出方法将第二重新分布结构160形成在第二半导体晶粒140的第一表面141和第二囊封物150的第一表面151上。特别是,第二重新分布结构160的金属层161可将第二半导体晶粒140的接合垫144电性连接至传导通孔170。再者,第二介电层162可被形成在第二半导体装置的第一表面141、第二囊封物的第一表面151和金属层161上。如所例示的,第二重新分布结构150包括单一金属层161和单一介电层162。然而,在其他实施例中,第二重新分布结构160可包括与上面所述的第一重新分布结构130相似的多层结构。由于上述制程的结果,第一重新分布结构130和第二重新分布结构160可藉由传导通孔170彼此电性连接。
如上面所述,第一重新分布结构130和第二重新分布结构160经由扇出方法被形成在原地。然而,在各种实施例中,第一重新分布结构130和/或第二重新分布结构160可利用印刷电路板或其他预先建立的结构,而不是经由在原地的扇出方法形成。
如在图3H中所进一步例示的,第二重新分布结构160可将第二半导体晶粒140的第一表面141的感测区域暴露至半导体装置100外部的环境。特别是,第二重新分布结构160不需要覆盖第二半导体晶粒140的第一表面141的感测区域,以允许经由感测区域直接感测外部的现象。在一些实施例中,保护构件或层可进一步被附接到第二重新分布结构160和第二半导体晶粒140的第一表面141上,以保护第一表面141的感测区域免受外部环境影响。
如在图3I中所例示的,步骤S9可包括形成外部互连结构190,其被电性连接至第一重新分布结构130。特别是,形成互连结构190可包括形成一或多个金属柱、焊料凸块、焊料球、凸块、焊盘或可挠性电路板,其被电性连接至由被形成在介电层132中的开口134所暴露的金属层131的区域。在范例性实施例中,外部互连结构190被附接至第一重新分布结构130。然而,在一些实施例中,取代第一重新分布结构130或除了第一重新分布结构130以外,外部互连结构190可被附接至第二重新分布结构160。
如图3J中所例示的,步骤S10可包括利用锯切工具199锯切第一重新分布结构130、第一囊封物120、黏合层180、第二囊封物150以及第二重新分布结构160,以提供个别的半导体装置100。特别地,半导体装置100可用将多个装置110配置成带状或矩阵结构的方式来制造,以提高生产率。锯切、切割或其他单粒化制程可在制造制程的终端阶段执行,以将经整合的装置分离成个别的半导体装置100。
热可剥离胶带(如临时黏合层211和221)已在本揭示所例示的实施例中描述。然而,UV可剥离胶带亦可被使用作为临时黏合层211和221。在此实施例中,载体210和220可由诸如玻璃的透射材料所形成,而UV辐射可以通过透射材料以剥离或减少黏附。
参考图4,根据本揭示的范例实施例的半导体装置300的横截面图被加以示出。由于图4中所例示的半导体装置300是类似于图1中的半导体装置100,所以以下将聚焦在半导体装置之间的差异。
不像半导体装置100,半导体装置300的第一半导体晶粒110的第二表面112可藉由黏合层380被黏附到第二半导体晶粒140的第二表面142。如图1所例示的,半导体装置100包括在第一半导体晶粒110的第二表面112和第一囊封物120的第二表面122之间有预定厚度的囊封物材料以及在第二半导体晶粒140的第二表面142和第二囊封物150的第二表面152之间有预定厚度的囊封物材料。然而,在图4中所例示的半导体装置300中,第一半导体晶粒110的第二表面112和第一囊封物120的第一表面121是共平面的,并且第二半导体晶粒140的第二表面142和第二囊封物150的第二表面152是共平面的。因此,半导体装置300可达到比半导体装置100更细长的轮廓。
参考图5A至图5C,例示制造半导体装置300的方法的横截面图被加以例示。如图5A中所例示的,在将第一半导体晶粒110附接至第一载体210并形成第一囊封物120之后,第一囊封物120可接受研磨和/或蚀刻制程。此制程可造成第一半导体晶粒110的第二表面112和第一囊封物120的第二表面122彼此共平面。再者,此制程可将第一半导体晶粒110的第二表面112和第一囊封物120的第二表面122暴露于半导体装置300外部的环境。
如图5B中所例示的,在将第二半导体晶粒140附接至第二载体220并形成第二囊封物150之后,第二囊封物150可接受研磨和/或蚀刻制程,而造成第二半导体晶粒140的第二表面142和第二囊封物150的第二表面152彼此共平面。特别是,此制程可将第二半导体晶粒140的第二表面142和第二囊封物150的第二表面152暴露于半导体装置300外部的环境。
如图5C中所例示的,黏合层380可被插入在第一半导体晶粒110和第二半导体晶粒120之间。特别是,黏合层380可将第一半导体晶粒110的第二表面112和第一囊封物120的第二表面122黏附至第二半导体晶粒140的第二表面142和第二囊封物150的第二表面152。也就是说,第二半导体晶粒140的第二表面142可大致上被黏附至第一半导体晶粒110的第二表面112,并且第二囊封物150的第二表面152可大致上被黏附至第一囊封物120的第二表面122。
之后,可执行加热和加压制程,以进一步经由黏合层380将第一半导体晶粒110、第一囊封物120、第二半导体晶粒140和第二囊封物150整合。再者,在完成上面描述的制程之后,制造方法可包括几个后续的制程以获得图4的半导体装置。举例而言,该方法可进一步包括以和半导体装置100的制造方法类似的方式形成第一重新分布结构130、形成传导通孔170、形成第二重新分布结构160以及形成外部互连结构190。
参考图6,根据本揭示的范例实施例的半导体装置400的横截面图被加以示出。由于图6中所例示的半导体装置400是类似于图4中所例示的半导体装置300,所以以下将聚焦在半导体装置300和400之间的差异。
如图6中所例示的,半导体装置的第一半导体晶粒100可藉由第一囊封物120A和/或第二囊封物150A被附接至第二半导体晶粒140。第一囊封物120A和/或第二囊封物150A之间的边界不需要被注意或者不需要存在。更特别地,第一囊封物120A和第二囊封物150A可被整合,从而形成单一囊封物410。
此外,第一半导体晶粒110的第二表面112和第二半导体晶粒140的第二表面142可彼此相隔一预定距离。特别是,第一囊封物120A和/或第二囊封物150A的树脂材料可被插入在第一半导体晶粒110的第二表面112和第二半导体晶粒140的第二表面142之间。在一些实施例中,树脂和填充物材料可一起被插入在第一半导体晶粒110的第二表面112和第二半导体晶粒140的第二表面142之间。
虽然图6描绘在第一半导体晶粒和第二半导体晶粒之间的囊封物410的部分,但是在一些实施例中第一半导体晶粒110的第二表面112可被直接黏附至第二半导体晶粒140的第二表面142或与第二半导体晶粒140的第二表面142接触。更特别地是,第一半导体晶粒110的硅表面可被直接黏附至第二半导体晶粒140的硅表面或与第二半导体晶粒140的硅表面直接接触。
由于在第一囊封物120A和第二囊封物150A之间的边界处不存在界面表面或黏合层,所以湿气被避免渗入界面表面或黏合层中。此外,由于界面表面或黏着层在第一封装胶体120A与第二封装胶体150A之间不会在外部被观察到,因此半导体装置400可享有改善的或更具视觉效果的产品外观。
参考图7,半导体装置400的制造方法的横截面图被加以例示。如图7中所例示的,制造方法可包括利用在B阶段的第一囊封物120A(或第一预浸物)囊封被设置在第一载体210上的第一半导体晶粒110。该方法可进一步包括藉由在B阶段的第二囊封物150A(或第二预浸物)囊封被设置在第二载体220上的第二半导体晶粒140。该方法亦可包括将第一囊封物120A和第二囊封物150A彼此黏附。在一实施例中,在B阶段(B-stage)中的第一囊封物120A和第二囊封物150A是半固化且柔软的。如此,第一囊封物120A和第二囊封物150A可在当被适当地加热和加压时彼此黏附。以此方式,第一囊封物120A和第二囊封物150A可被整合成单一囊封物140,而没有存在于其间的边界线。因此,第一囊封物120A和第二囊封物150A可彼此黏附,并且第一半导体晶粒110和第二半导体晶粒140可彼此接触。
如上所述,第一囊封物120A和第二囊封物150A可被加热和加压。这种加热和加压可以使B阶段的第一和第二密封剂120A和150A经历相变(phase change)而进入C阶段(C-stage)的第一和第二密封剂120A和150A(亦即,进入单一囊封物410)。特别地是,可以将范围从约100℃到约200℃的温度和范围从约1MPa到约100MPa的压力施加到第一和第二密封剂120A和150A,以形成整合、固化的囊封物410。
在完成上面描述的制程之后,该方法可包括几个后续的制程以获得半导体装置400。特别是,该方法可包括以和半导体装置100的制造方法类似的方式形成第一重新分布结构130、形成传导通孔170、形成第二重新分布结构160以及形成外部互连结构190。
本揭示提供范例性实施例。本揭示的范畴不被这些范例性实施例所限制。本领域技术人员鉴于本揭示可以实现无论是由说明书所明确指出或由说明书所暗示多种变化(诸如结构变化、尺寸、材料类型和制造制程)。

Claims (20)

1.一种半导体装置,其包括:
第一半导体晶粒,其包括第一表面、相对于所述第一半导体晶粒的所述第一表面的第二表面以及形成在所述第一半导体晶粒的所述第一表面的第一接合垫;
第一囊封物,其围绕所述第一半导体晶粒并且包括相邻所述第一半导体晶粒的所述第一表面的第一表面;
第一重新分布结构,其形成在所述第一半导体晶粒的所述第一表面和所述第一囊封物的所述第一表面上;
第二半导体晶粒,其包括第一表面、相对于所述第二半导体晶粒的所述第一表面的第二表面以及形成在所述第二半导体晶粒的所述第一表面的第二接合垫;
第二囊封物,其围绕所述第二半导体晶粒并且包括相邻所述第二半导体晶粒的所述第一表面的第一表面;
第二重新分布结构,其形成在所述第二半导体晶粒的所述第一表面和所述第二囊封物的所述第一表面上;以及
传导通孔,其延伸穿过所述第一囊封物和所述第二囊封物以将所述第一重新分布结构电性连接至所述第二重新分布结构。
2.如权利要求1的半导体装置,其中:
所述第一囊封物进一步包括与所述第一囊封物的所述第一表面相对的第二表面;
所述第二囊封物进一步包括与所述第二囊封物的所述第一表面相对的第二表面;以及
所述第一囊封物的所述第二表面被黏附至所述第二囊封物的所述第二表面。
3.如权利要求2的半导体装置,其进一步包括在所述第一囊封物的所述第二表面和所述第二囊封物的所述第二表面之间的黏合层。
4.如权利要求1的半导体装置,其中所述第一半导体晶粒的所述第二表面与所述第二半导体晶粒的所述第二表面相隔开。
5.如权利要求1的半导体装置,其中所述第一半导体晶粒的所述第二表面被黏附至所述第二半导体晶粒的所述第二表面。
6.如权利要求1的半导体装置,其中:
所述第一半导体晶粒包括以下中的一个:逻辑晶粒、微控制单元、记忆体、数位信号处理器、网路处理器、电源管理单元、音频处理器、RF电路、晶片处理器上的无线基频系统以及特殊应用集成电路;以及
所述第二半导体晶粒包括以下中的一个:指纹感测器、光学感测器、压力感测器、加速计、陀螺仪感测器和微机电系统(MEMS)装置。
7.如权利要求1的半导体装置,其进一步包括形成在所述第一重新分布结构上的外部互连结构。
8.如权利要求7的半导体装置,其中所述外部互连结构包括以下中的一个:金属柱、焊料凸块、焊球、焊盘和可挠性电路板。
9.如权利要求1的半导体装置,其中:
所述第一重新分布结构包括:
金属层,其形成在所述第一半导体晶粒的所述第一表面和所述第一囊封物的所述第一表面上,所述金属层将所述第一半导体晶粒的所述接合垫电性连接至所述传导通孔;以及
介电层,其形成所述第二重新分布结构的所述金属层上;并且
所述第二重新分布结构包括:
金属层,其形成在所述第二半导体晶粒的所述第一表面和所述第二囊封物的所述第一表面上并且将所述第二半导体晶粒的所述接合垫电性连接至所述传导通孔;以及
介电层,其形成所述第二重新分布结构的所述金属层上。
10.如权利要求9的半导体装置,其中所述传导通孔将所述第一重新分布结构的所述金属层电性连接至所述第二重新分布结构的所述金属层。
11.如权利要求9的半导体装置,其进一步包括形成在所述第一重新分布结构上的所述金属层上的外部互连结构。
12.如权利要求1的半导体装置,其中所述第二重新分布结构将所述第二半导体晶粒的所述第二表面的一区域暴露至所述半导体装置外部。
13.一种半导体装置,其包括:
第一半导体晶粒,其包括接合垫;
第一囊封物,其围绕所述第一半导体晶粒并且暴露所述第一半导体晶粒的所述接合垫;
第一重新分布结构,其形成在所述第一半导体晶粒和所述第一囊封物上并且被电性连接至所述第一半导体晶粒的所述接合垫;
第二半导体晶粒,其包括接合垫;
第二囊封物,其围绕所述第二半导体晶粒并且暴露所述第二半导体晶粒的所述接合垫;
第二重新分布结构,其形成在所述第二半导体晶粒和所述第二囊封物上并且被电性连接至所述第二半导体晶粒的所述接合垫;以及
传导通孔,其将所述第一重新分布结构电性连接至所述第二重新分布结构。
14.如权利要求13的半导体装置,其中所述第一囊封物被黏附至所述第二囊封物。
15.如权利要求13的半导体装置,其进一步包括在所述第一囊封物和所述第二囊封物之间的黏合层。
16.如权利要求13的半导体装置,其中所述第一囊封物被插入在所述第一半导体晶粒和所述第二半导体晶粒之间。
17.如权利要求13的半导体装置,其中所述第一半导体晶粒被黏附至所述第二半导体晶粒。
18.如权利要求13的半导体装置,其进一步包括形成在所述第一重新分布结构上的外部互连结构。
19.一种半导体装置,其包括:
第一半导体晶粒;
第一囊封物,其围绕所述第一半导体晶粒;
第一重新分布结构,其形成在所述第一半导体晶粒和所述第一囊封物上;
第二半导体晶粒;
第二囊封物,其围绕所述第二半导体晶粒;
第二重新分布结构,其形成在所述第二半导体晶粒和所述第二囊封物上;以及
传导通孔,其将所述第一重新分布结构电性连接至所述第二重新分布结构。
20.如权利要求19的半导体装置,其中所述第一囊封物被黏附至所述第二囊封物。
CN201810171248.2A 2017-11-16 2018-03-01 半导体装置 Pending CN109801893A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/815,243 2017-11-16
US15/815,243 US11328969B2 (en) 2017-11-16 2017-11-16 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN109801893A true CN109801893A (zh) 2019-05-24

Family

ID=66433487

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810171248.2A Pending CN109801893A (zh) 2017-11-16 2018-03-01 半导体装置

Country Status (3)

Country Link
US (1) US11328969B2 (zh)
CN (1) CN109801893A (zh)
TW (1) TWI767992B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962868B (zh) * 2017-05-25 2020-07-03 矽品精密工业股份有限公司 封装结构及其制法
KR101942740B1 (ko) * 2017-10-19 2019-01-28 삼성전기 주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
KR102052804B1 (ko) * 2017-12-15 2019-12-05 삼성전기주식회사 팬-아웃 센서 패키지
DE102018123492A1 (de) * 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11488881B2 (en) * 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20200075510A1 (en) * 2018-08-30 2020-03-05 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11062975B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures
US11532551B2 (en) * 2018-12-24 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with chamfered semiconductor device
KR20210000812A (ko) 2019-06-25 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP7406336B2 (ja) * 2019-10-11 2023-12-27 三星電子株式会社 半導体装置の製造方法
US11145614B2 (en) * 2019-10-18 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
TWI749860B (zh) * 2020-11-10 2021-12-11 菱生精密工業股份有限公司 晶片封裝方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101772841A (zh) * 2007-08-07 2010-07-07 美光科技公司 具有穿透主体的传导通路的封装式集成电路装置及其制造方法
CN104124212A (zh) * 2013-04-25 2014-10-29 矽品精密工业股份有限公司 半导体封装件及其制法
CN104157619A (zh) * 2014-08-22 2014-11-19 山东华芯半导体有限公司 一种新型PoP堆叠封装结构及其制造方法
US20160133601A1 (en) * 2014-11-05 2016-05-12 Amkor Technology, Inc. Wafer-level stack chip package and method of manufacturing the same
US20170092510A1 (en) * 2015-09-24 2017-03-30 Sts Semiconductor & Telecommunications Co., Ltd. Wafer level fan-out package and method for manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518251B2 (en) * 2004-12-03 2009-04-14 General Electric Company Stacked electronics for sensors
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US7838967B2 (en) * 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US7825024B2 (en) * 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US8446017B2 (en) 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US20110175218A1 (en) 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
KR20110085481A (ko) 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
KR101099583B1 (ko) 2010-04-16 2011-12-28 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 그 제조 방법
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
CN104332452B (zh) * 2014-08-20 2017-04-19 深圳市汇顶科技股份有限公司 芯片封装模组
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
TWI559419B (zh) 2015-08-21 2016-11-21 力成科技股份有限公司 使用模封互連基板製程之柱頂互連(pti)型態半導體封裝構造及其製造方法
US9524959B1 (en) * 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
CN110062956B (zh) * 2016-12-30 2023-10-10 英特尔公司 用于高频通信的利用三维堆叠超薄封装模块设计的微电子器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101772841A (zh) * 2007-08-07 2010-07-07 美光科技公司 具有穿透主体的传导通路的封装式集成电路装置及其制造方法
CN104124212A (zh) * 2013-04-25 2014-10-29 矽品精密工业股份有限公司 半导体封装件及其制法
CN104157619A (zh) * 2014-08-22 2014-11-19 山东华芯半导体有限公司 一种新型PoP堆叠封装结构及其制造方法
US20160133601A1 (en) * 2014-11-05 2016-05-12 Amkor Technology, Inc. Wafer-level stack chip package and method of manufacturing the same
US20170092510A1 (en) * 2015-09-24 2017-03-30 Sts Semiconductor & Telecommunications Co., Ltd. Wafer level fan-out package and method for manufacturing the same

Also Published As

Publication number Publication date
US11328969B2 (en) 2022-05-10
TW201924008A (zh) 2019-06-16
TWI767992B (zh) 2022-06-21
US20190148254A1 (en) 2019-05-16

Similar Documents

Publication Publication Date Title
CN109801893A (zh) 半导体装置
US11270965B2 (en) Semiconductor device with thin redistribution layers
CN106997870B (zh) 嵌入式封装
CN106206529B (zh) 半导体器件和制造方法
US11600582B2 (en) Semiconductor device with redistribution layers formed utilizing dummy substrates
CN104253105B (zh) 半导体器件和形成低廓形3d扇出封装的方法
US8597983B2 (en) Semiconductor device packaging having substrate with pre-encapsulation through via formation
CN109844938A (zh) 具有增强性能的晶片级封装
US9142502B2 (en) Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8785256B2 (en) Method of manufacturing semiconductor package
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の3dパッケージ構造
TWI715567B (zh) 晶片封裝
CN107068645A (zh) 半导体器件及制造方法
US9418922B2 (en) Semiconductor device with reduced thickness
CN104051395A (zh) 芯片堆叠封装及其方法
US8436465B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20120286408A1 (en) Wafer level package with thermal pad for higher power dissipation
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
US20160189983A1 (en) Method and structure for fan-out wafer level packaging
KR20130094336A (ko) 봉지된 다이, 이를 포함하는 마이크로일렉트로닉 패키지, 및 상기 마이크로일렉트로닉 패키지를 제조하는 방법
US8592241B2 (en) Method for packaging an electronic device assembly having a capped device interconnect
US11081415B2 (en) Method for manufacturing electronic package
US20140291844A1 (en) Semiconductor device and manufacturing method thereof
TWI702709B (zh) 用以製造具有多層模製導電基板和結構之半導體封裝的方法
CN109786274A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination