CN111952197A - 一种半导体装置及其封装方法 - Google Patents

一种半导体装置及其封装方法 Download PDF

Info

Publication number
CN111952197A
CN111952197A CN202010863743.7A CN202010863743A CN111952197A CN 111952197 A CN111952197 A CN 111952197A CN 202010863743 A CN202010863743 A CN 202010863743A CN 111952197 A CN111952197 A CN 111952197A
Authority
CN
China
Prior art keywords
semiconductor chip
grooves
packaging
carrier plate
protection layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010863743.7A
Other languages
English (en)
Other versions
CN111952197B (zh
Inventor
秦岭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Ronghe Equipment Technology Co Ltd
Original Assignee
Ji Nannan Knows Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ji Nannan Knows Information Technology Co ltd filed Critical Ji Nannan Knows Information Technology Co ltd
Priority to CN202010863743.7A priority Critical patent/CN111952197B/zh
Publication of CN111952197A publication Critical patent/CN111952197A/zh
Application granted granted Critical
Publication of CN111952197B publication Critical patent/CN111952197B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种半导体装置及其封装方法，该方法包括：将半导体芯片设置在载板上；利用掩膜在半导体芯片的非功能面形成多个间隔设置的第一凹槽，在所述第一凹槽中形成第一金属柱，在所述载板上设置第一封装保护层，所述第一金属柱突出于所述第一封装保护层的上表面；在电路载板的芯片安装区形成多个贯穿通孔，在电路载板的四周边缘形成多个间隔设置第二凹槽，将所述半导体芯片安装于所述电路载板上，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，利用引线将所述半导体芯片与所述电路载板电连接；在所述电路载板上形成第二封装保护层以及第三封装保护层。

Description

一种半导体装置及其封装方法
技术领域
本发明涉及半导体封装领域，特别是涉及一种半导体装置及其封装方法。
背景技术
半导体封装也可以说是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强导热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件建立连接。因此，对于很多集成电路产品而言，封装技术都是非常关键的一环。如何改善半导体装置的结构，以提高其使用寿命，这引起了人们的广泛关注。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种半导体装置及其封装方法。
为实现上述目的，本发明提出的一种半导体装置的封装方法，包括以下步骤：
(1)提供一半导体芯片，所述半导体芯片包括功能面和非功能面，在所述半导体芯片的所述功能面设置有功能区以及围绕所述功能区的导电焊垫，提供一载板，以所述半导体芯片的所述功能面朝向所述载板的方式将所述半导体芯片设置在所述载板上。
(2)利用掩膜在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，位于所述半导体芯片的中间区域的所述第一凹槽的深度较浅，而位于所述半导体芯片的两侧边区域的所述第一凹槽的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽的深度逐渐增大。
(3)接着在多个所述第一凹槽中分别沉积金属材料以形成多个第一金属柱，多个所述第一金属柱的顶面是齐平的。
(4)接着在所述载板上设置第一封装保护层，多个所述第一金属柱突出于所述第一封装保护层的上表面。
(5)接着提供一电路载板，在所述电路载板的芯片安装区形成多个贯穿通孔，在所述电路载板的四周边缘形成多个间隔设置第二凹槽，其中，位于每条边的中间区域的第二凹槽的深度最深，而位于每条边的两端部的第二凹槽的深度浅，且从所述中间区域到所述端部的第二凹槽的深度逐渐减小。
(6)接着将所述半导体芯片安装于所述电路载板上，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，并使得所述第一金属柱从所述电路载板的下表面伸出，利用引线将所述半导体芯片与所述电路载板电连接。
(7)接着在所述电路载板上形成第二封装保护层，所述第二封装保护层覆盖所述半导体芯片和所述引线。
(8)接着形成第三封装保护层，所述第三封装保护层完全包裹所述第二封装保护层以及所述电路载板，接着从所述电路载板的下表面对所述第三封装保护层进行减薄处理，以暴露所述第一金属柱的顶面。
优选的，在所述步骤(1)中，所述载板为半导体基板、玻璃基板、陶瓷基板以及塑料基板中的一种，在所述载板上设置一临时粘结层，进而将所述半导体芯片粘结在所述临时粘结层上。
优选的，在所述步骤(2)中，利用光刻胶作为掩膜，通过光刻以及刻蚀工艺在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，所述半导体芯片的中间区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.1-0.2，所述半导体芯片的两侧边区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.4-0.5。
优选的，在所述步骤(3)中，形成所述多个第一金属柱之前，在所述半导体芯片的非功能面以及所述第一凹槽的侧面和底面形成一绝缘介质层。
优选的，在所述步骤(4)中，所述第一封装保护层通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。
优选的，在所述步骤(5)中，所述位于每条边的中间区域的第二凹槽的深度与所述电路载板的厚度的比值为0.3-0.5，所述位于每条边的两端部的第二凹槽的深度与所述电路载板的厚度的比值为0.1-0.2。
优选的，所述第二封装保护层的热膨胀系数大于所述第一封装保护层的热膨胀系数，所述第三封装保护层的热膨胀系数大于所述第二封装保护层的热膨胀系数。
本发明还提出一种半导体装置，其采用上述方法封装形成的。
本发明与现有技术相比具有下列优点：
本发明的半导体装置的制备过程中，通过在电路载板的四周边缘形成多个间隔设置第二凹槽，其中，位于每条边的中间区域的第二凹槽的深度最深，而位于每条边的两端部的第二凹槽的深度浅，且从所述中间区域到所述端部的第二凹槽的深度逐渐减小，并使得第三封装保护层嵌入到所述第二凹槽中，一方面可以提高第三封装保护层与电路载板的接合强度，而上述第二凹槽的结构以及排列方式的设置可以避免电路载板发生翘曲。而通过在半导体芯片的非功能面形成多个间隔设置的第一凹槽，由于半导芯片的中间区域具有功能面，进而选择位于所述半导体芯片的中间区域的所述第一凹槽的深度较浅，而位于所述半导体芯片的两侧边区域的所述第一凹槽的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽的深度逐渐增大，可以在确保第一凹槽的存在不影响半导体芯片的正常工作的情况下，进一步设置尽量多的第一凹槽，进而在多个所述第一凹槽中分别沉积金属材料以形成多个第一金属柱，同时选择在所述电路载板的芯片安装区形成多个贯穿通孔，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，可以确保半导体芯片的有效散热，且通过第一、第二、第三封装保护层的设置，可以确保半导体装置具有优异的密封性能和稳定性。
附图说明
图1-图8为本发明实施例中半导体装置的各封装过程的结构示意图。
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并
非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
请参阅图1～图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图8所示，本实施例提供一种半导体装置及其封装方法。
本发明提出的一种半导体装置的封装方法，包括以下步骤：
如图1所示，首先进行步骤(1)，提供一半导体芯片11，所述半导体芯片11包括功能面和非功能面，在所述半导体芯片11的所述功能面设置有功能区以及围绕所述功能区的导电焊垫，提供一载板12，以所述半导体芯片11的所述功能面朝向所述载板12的方式将所述半导体芯片11设置在所述载板12上。
在具体的实施例中，在所述步骤(1)中，所述载板12为半导体基板、玻璃基板、陶瓷基板以及塑料基板中的一种，在所述载板12上设置一临时粘结层13，进而将所述半导体芯片11粘结在所述临时粘结层13上。
在具体的实施例中，所述载板12在后续工艺步骤期间提供机械性和结构性支撑，例如之后将详细描述的一些工艺步骤。之后，可移除载板12。
在具体的实施例中，所述临时粘结层13可以由感光性的粘结层形成，进而通过光照射可轻易地与所述载板12分离。例如，将紫外光或激光照射至所述载板12，以分离所述载板12。在其他实施例中，粘着层可以为光热转换涂层，即粘着层为感热性的且当暴露于热量时可轻易地与所述载板12分离。
如图2所示，接着进行步骤(2)，利用掩膜在所述半导体芯片11的非功能面形成多个间隔设置的第一凹槽111，其中，位于所述半导体芯片11的中间区域的所述第一凹槽111的深度较浅，而位于所述半导体芯片11的两侧边区域的所述第一凹槽111的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽111的深度逐渐增大。
在具体的实施例中，在所述步骤(2)中，利用光刻胶作为掩膜，通过光刻以及刻蚀工艺在所述半导体芯片11的非功能面形成多个间隔设置的第一凹槽111，其中，所述半导体芯片11的中间区域的所述第一凹槽111的深度与所述半导体芯片11的厚度的比值为0.1-0.2，所述半导体芯片11的两侧边区域的所述第一凹槽111的深度与所述半导体芯片11的厚度的比值为0.4-0.5。
在具体的实施例中，通过在所述载板12上旋涂光刻胶层，进而通过曝光显影工艺以形成暴露所述半导体芯片11的非功能面的多个开口，进而通过湿法刻蚀或干法刻蚀形成多个深度不同的第一凹槽111，在优选的技术方案中，所述半导体芯片11的中间区域的所述第一凹槽111的深度与所述半导体芯片11的厚度的比值为0.15，所述半导体芯片11的两侧边区域的所述第一凹槽111的深度与所述半导体芯片11的厚度的比值为0.45，由于半导体芯片11的中间区域常常设置有集成电路功能区，而边缘区域则常常不设置集成电路功能区，进而设置不同深度的第一凹槽结构。
如图3所示，接着进行步骤(3)，接着在多个所述第一凹槽111中分别沉积金属材料以形成多个第一金属柱2，多个所述第一金属柱2的顶面是齐平的。
在具体的实施例中，在所述步骤(3)中，形成所述多个第一金属柱2之前，在所述半导体芯片11的非功能面以及所述第一凹槽111的侧面和底面形成一绝缘介质层(未图示)。
在具体的实施例中，所述绝缘介质层的材料是氧化硅、氮化硅、、氮氧化硅、氧化铝、环氧树脂、丙烯酸树脂、聚酰亚胺、PBO、BCB、PMMA中的一种或多种，所述绝缘介质层通过等离子体增强化学气相沉积、原子层沉积、热氧化、旋涂、喷涂中的一种或多种方式形成。所述第一金属柱2的材料是铜、铝、银、镍、钛、钯、金、铬、锡、钨中的一种或多种，所述第一金属柱2通过磁控溅射、热蒸镀、化学气相沉积、电镀或化学镀工艺形成。更具体的，所述第一金属柱2为铜柱，在具体铜柱的形成过程中，可以先形成一种子层，具体的，种子层可包含钛合金、铜、铜合金、其他合适的籽晶材料或前述的组合。此钛合金或铜合金可包含银、铬、镍、锡、金、钨、其他合适的材料或前述的组合。在一些实施例中，籽晶层通过使用物理气相沉积工艺、化学气相沉积工艺、其他可应用的工艺或前述的组合沉积。
如图4所示，接着进行步骤(4)，接着在所述载板12上设置第一封装保护层3，多个所述第一金属柱2突出于所述第一封装保护层3的上表面。
在具体的实施例中，在所述步骤(4)中，所述第一封装保护层3通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。所述第一封装保护层3包括环氧树脂以及分散于所述环氧树脂中的填充物，其中，填充物可包含绝缘纤维、绝缘粒子、导热颗粒、其他合适的填料或前述的组合。
如图5所示，接着进行步骤(5)，接着提供一电路载板4，在所述电路载板4的芯片安装区形成多个贯穿通孔41，在所述电路载板4的四周边缘形成多个间隔设置第二凹槽42，其中，位于每条边的中间区域的第二凹槽42的深度最深，而位于每条边的两端部的第二凹槽42的深度浅，且从所述中间区域到所述端部的第二凹槽42的深度逐渐减小。
在具体的实施例中，在所述步骤(5)中，所述位于每条边的中间区域的第二凹槽42的深度与所述电路载板4的厚度的比值为0.3-0.5，所述位于每条边的两端部的第二凹槽42的深度与所述电路载板4的厚度的比值为0.1-0.2。
在具体的实施例中，通过在所述电路载板4上旋涂光刻胶层，进而通过曝光显影工艺以形成暴露所述电路载板4的非功能面的多个开口，进而通过湿法刻蚀或干法刻蚀形成多个所述贯穿通孔41以及多个深度不同的第二凹槽42，在优选的技术方案中，所述位于每条边的中间区域的第二凹槽42的深度与所述电路载板4的厚度的比值为0.4，所述位于每条边的两端部的第二凹槽42的深度与所述电路载板4的厚度的比值为0.15，上述结构的设置，一方面可以提高第三封装保护层与电路载板4的接合强度，而上述第二凹槽的结构以及排列方式的设置可以避免电路载板发生翘曲。
如图6所示，接着进行步骤(6)，接着将所述半导体芯片11安装于所述电路载板4上，使得每个所述第一金属柱2穿入相应的所述贯穿通孔41中，并使得所述第一金属柱2从所述电路载板4的下表面伸出，接着去除所述载板12，利用引线将所述半导体芯片2与所述电路载板4电连接。
在具体的实施例中，所述贯穿通孔41的孔径稍大于所述第一金属柱2的直径，以便于所述第一金属柱2顺利嵌入所述贯穿通孔41中。
如图7所示，接着进行步骤(7)接着在所述电路载板4上形成第二封装保护层5，所述第二封装保护层5覆盖所述半导体芯片11和所述引线。
在具体的实施例中，所述第二封装保护层5通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。所述第二封装保护层5包括环氧树脂以及分散于所述环氧树脂中的填充物，其中，填充物可包含绝缘纤维、绝缘粒子、导热颗粒、其他合适的填料或前述的组合。
如图8所示，接着进行步骤(8)，接着形成第三封装保护层6，所述第三封装保护层6完全包裹所述第二封装保护层5以及所述电路载板4，接着从所述电路载板4的下表面对所述第三封装保护层6进行减薄处理，以暴露所述第一金属柱2的顶面，且部分的第三封装保护层6嵌入到所述第二凹槽42中。
在具体的实施例中，所述第三封装保护层6通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。所述第三封装保护层6包括环氧树脂以及分散于所述环氧树脂中的填充物，其中，填充物可包含绝缘纤维、绝缘粒子、导热颗粒、其他合适的填料或前述的组合。
在具体的实例中，通过调节各封装保护层的具体材料组分的材质以及含量，使得所述第二封装保护层5的热膨胀系数大于所述第一封装保护层3的热膨胀系数，所述第三封装保护层6的热膨胀系数大于所述第二封装保护层5的热膨胀系数。
在具体的实施例中，各封装保护层中填充物的含量或浓度以及尺寸，以改善各封装保护层的热膨胀系数，进而可防止封装结构碎裂变形且封装结构具有良好的平坦度。因此，显著地增强封装结构的可靠性
如图8所示，本发明还提出一种半导体装置，其采用上述方法封装形成的
在其他实施例中，本发明公开的实施例提供一种半导体装置的封装方法，包括以下步骤：(1)提供一半导体芯片，所述半导体芯片包括功能面和非功能面，在所述半导体芯片的所述功能面设置有功能区以及围绕所述功能区的导电焊垫，提供一载板，以所述半导体芯片的所述功能面朝向所述载板的方式将所述半导体芯片设置在所述载板上；(2)利用掩膜在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，位于所述半导体芯片的中间区域的所述第一凹槽的深度较浅，而位于所述半导体芯片的两侧边区域的所述第一凹槽的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽的深度逐渐增大；(3)接着在多个所述第一凹槽中分别沉积金属材料以形成多个第一金属柱，多个所述第一金属柱的顶面是齐平的；(4)接着在所述载板上设置第一封装保护层，多个所述第一金属柱突出于所述第一封装保护层的上表面；(5)接着提供一电路载板，在所述电路载板的芯片安装区形成多个贯穿通孔，在所述电路载板的四周边缘形成多个间隔设置第二凹槽，其中，位于每条边的中间区域的第二凹槽的深度最深，而位于每条边的两端部的第二凹槽的深度浅，且从所述中间区域到所述端部的第二凹槽的深度逐渐减小；(6)接着将所述半导体芯片安装于所述电路载板上，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，并使得所述第一金属柱从所述电路载板的下表面伸出，利用引线将所述半导体芯片与所述电路载板电连接；(7)接着在所述电路载板上形成第二封装保护层，所述第二封装保护层覆盖所述半导体芯片和所述引线；(8)接着形成第三封装保护层，所述第三封装保护层完全包裹所述第二封装保护层以及所述电路载板，接着从所述电路载板的下表面对所述第三封装保护层进行减薄处理，以暴露所述第一金属柱的顶面。
在一些其他实施例中，上述方法还包含：在所述步骤(1)中，所述载板为半导体基板、玻璃基板、陶瓷基板以及塑料基板中的一种，在所述载板上设置一临时粘结层，进而将所述半导体芯片粘结在所述临时粘结层上。
在一些其他实施例中，上述方法还包含：在所述步骤(2)中，利用光刻胶作为掩膜，通过光刻以及刻蚀工艺在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，所述半导体芯片的中间区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.1-0.2，所述半导体芯片的两侧边区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.4-0.5。
在一些其他实施例中，上述方法还包含：在所述步骤(3)中，形成所述多个第一金属柱之前，在所述半导体芯片的非功能面以及所述第一凹槽的侧面和底面形成一绝缘介质层。
在一些其他实施例中，上述方法还包含：在所述步骤(4)中，所述第一封装保护层通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。
在一些其他实施例中，上述方法还包含：在所述步骤(5)中，所述位于每条边的中间区域的第二凹槽的深度与所述电路载板的厚度的比值为0.3-0.5，所述位于每条边的两端部的第二凹槽的深度与所述电路载板的厚度的比值为0.1-0.2。
在一些其他实施例中，上述方法还包含：所述第二封装保护层的热膨胀系数大于所述第一封装保护层的热膨胀系数，所述第三封装保护层的热膨胀系数大于所述第二封装保护层的热膨胀系数。
在一些其他实施例中，本发明还提出一种半导体装置，其采用上述方法封装形成的。
如上所述，本发明的一种半导体装置及其封装方法具有如下有益效果：本发明的半导体装置的制备过程中，通过在电路载板的四周边缘形成多个间隔设置第二凹槽，其中，位于每条边的中间区域的第二凹槽的深度最深，而位于每条边的两端部的第二凹槽的深度浅，且从所述中间区域到所述端部的第二凹槽的深度逐渐减小，并使得第三封装保护层嵌入到所述第二凹槽中，一方面可以提高第三封装保护层与电路载板的接合强度，而上述第二凹槽的结构以及排列方式的设置可以避免电路载板发生翘曲。而通过在半导体芯片的非功能面形成多个间隔设置的第一凹槽，由于半导芯片的中间区域具有功能面，进而选择位于所述半导体芯片的中间区域的所述第一凹槽的深度较浅，而位于所述半导体芯片的两侧边区域的所述第一凹槽的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽的深度逐渐增大，可以在确保第一凹槽的存在不影响半导体芯片的正常工作的情况下，进一步设置尽量多的第一凹槽，进而在多个所述第一凹槽中分别沉积金属材料以形成多个第一金属柱，同时选择在所述电路载板的芯片安装区形成多个贯穿通孔，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，可以确保半导体芯片的有效散热，且通过第一、第二、第三封装保护层的设置，可以确保半导体装置具有优异的密封性能和稳定性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种半导体装置的封装方法，其特征在于：包括以下步骤：
(1)提供一半导体芯片，所述半导体芯片包括功能面和非功能面，在所述半导体芯片的所述功能面设置有功能区以及围绕所述功能区的导电焊垫，提供一载板，以所述半导体芯片的所述功能面朝向所述载板的方式将所述半导体芯片设置在所述载板上；
(2)利用掩膜在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，位于所述半导体芯片的中间区域的所述第一凹槽的深度较浅，而位于所述半导体芯片的两侧边区域的所述第一凹槽的深度较深，且从所述中间区域到每个所述侧边区域的多个所述第一凹槽的深度逐渐增大；
(3)接着在多个所述第一凹槽中分别沉积金属材料以形成多个第一金属柱，多个所述第一金属柱的顶面是齐平的；
(4)接着在所述载板上设置第一封装保护层，多个所述第一金属柱突出于所述第一封装保护层的上表面；
(5)接着提供一电路载板，在所述电路载板的芯片安装区形成多个贯穿通孔，在所述电路载板的四周边缘形成多个间隔设置第二凹槽，其中，位于每条边的中间区域的第二凹槽的深度最深，而位于每条边的两端部的第二凹槽的深度浅，且从所述中间区域到所述端部的第二凹槽的深度逐渐减小；
(6)接着将所述半导体芯片安装于所述电路载板上，使得每个所述第一金属柱穿入相应的所述贯穿通孔中，并使得所述第一金属柱从所述电路载板的下表面伸出，利用引线将所述半导体芯片与所述电路载板电连接；
(7)接着在所述电路载板上形成第二封装保护层，所述第二封装保护层覆盖所述半导体芯片和所述引线；
(8)接着形成第三封装保护层，所述第三封装保护层完全包裹所述第二封装保护层以及所述电路载板，接着从所述电路载板的下表面对所述第三封装保护层进行减薄处理，以暴露所述第一金属柱的顶面。
2.根据权利要求1所述的半导体装置的封装方法，其特征在于：在所述步骤(1)中，所述载板为半导体基板、玻璃基板、陶瓷基板以及塑料基板中的一种，在所述载板上设置一临时粘结层，进而将所述半导体芯片粘结在所述临时粘结层上。
3.根据权利要求1所述的半导体装置的封装方法，其特征在于：在所述步骤(2)中，利用光刻胶作为掩膜，通过光刻以及刻蚀工艺在所述半导体芯片的非功能面形成多个间隔设置的第一凹槽，其中，所述半导体芯片的中间区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.1-0.2，所述半导体芯片的两侧边区域的所述第一凹槽的深度与所述半导体芯片的厚度的比值为0.4-0.5。
4.根据权利要求1所述的半导体装置的封装方法，其特征在于：在所述步骤(3)中，形成所述多个第一金属柱之前，在所述半导体芯片的非功能面以及所述第一凹槽的侧面和底面形成一绝缘介质层。
5.根据权利要求1所述的半导体装置的封装方法，其特征在于：在所述步骤(4)中，所述第一封装保护层通过膏料印刷、压缩模塑、转移模塑、旋涂、喷涂以及液体密封剂模塑中的一种工艺形成。
6.根据权利要求1所述的半导体装置的封装方法，其特征在于：在所述步骤(5)中，所述位于每条边的中间区域的第二凹槽的深度与所述电路载板的厚度的比值为0.3-0.5，所述位于每条边的两端部的第二凹槽的深度与所述电路载板的厚度的比值为0.1-0.2。
7.根据权利要求1所述的半导体装置的封装方法，其特征在于：所述第二封装保护层的热膨胀系数大于所述第一封装保护层的热膨胀系数，所述第三封装保护层的热膨胀系数大于所述第二封装保护层的热膨胀系数。
8.一种半导体装置，其特征在于，采用权利要求1-7任一项所述的方法封装形成的。
CN202010863743.7A 2020-08-25 2020-08-25 一种半导体装置及其封装方法 Active CN111952197B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010863743.7A CN111952197B (zh) 2020-08-25 2020-08-25 一种半导体装置及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010863743.7A CN111952197B (zh) 2020-08-25 2020-08-25 一种半导体装置及其封装方法

Publications (2)

Publication Number Publication Date
CN111952197A true CN111952197A (zh) 2020-11-17
CN111952197B CN111952197B (zh) 2022-05-27

Family

ID=73367630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010863743.7A Active CN111952197B (zh) 2020-08-25 2020-08-25 一种半导体装置及其封装方法

Country Status (1)

Country Link
CN (1) CN111952197B (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347488A (ja) * 2002-05-27 2003-12-05 Denso Corp 半導体装置およびその製造方法
CN101266966A (zh) * 2007-03-16 2008-09-17 日月光半导体制造股份有限公司 多芯片封装模块及其制造方法
JP2009071004A (ja) * 2007-09-13 2009-04-02 Panasonic Corp 半導体装置とその製造方法
US20140168902A1 (en) * 2012-12-18 2014-06-19 Kyol PARK Semiconductor package
JP2014138017A (ja) * 2013-01-15 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法
US20150060872A1 (en) * 2013-08-29 2015-03-05 Infineon Technologies Austria Ag Encapsulated Semiconductor Device
CN204391088U (zh) * 2014-12-11 2015-06-10 南通富士通微电子股份有限公司 散热式全包封半导体芯片
CN105895541A (zh) * 2016-06-15 2016-08-24 南通富士通微电子股份有限公司 封装结构的形成方法
CN111128920A (zh) * 2019-12-31 2020-05-08 淄博职业学院 一种半导体装置及其制造方法
CN111276455A (zh) * 2020-02-17 2020-06-12 张正 一种功率模块及其制备方法
CN111293093A (zh) * 2020-02-17 2020-06-16 张正 一种智能功率模块及其制备方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347488A (ja) * 2002-05-27 2003-12-05 Denso Corp 半導体装置およびその製造方法
CN101266966A (zh) * 2007-03-16 2008-09-17 日月光半导体制造股份有限公司 多芯片封装模块及其制造方法
JP2009071004A (ja) * 2007-09-13 2009-04-02 Panasonic Corp 半導体装置とその製造方法
US20140168902A1 (en) * 2012-12-18 2014-06-19 Kyol PARK Semiconductor package
JP2014138017A (ja) * 2013-01-15 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法
US20150060872A1 (en) * 2013-08-29 2015-03-05 Infineon Technologies Austria Ag Encapsulated Semiconductor Device
CN204391088U (zh) * 2014-12-11 2015-06-10 南通富士通微电子股份有限公司 散热式全包封半导体芯片
CN105895541A (zh) * 2016-06-15 2016-08-24 南通富士通微电子股份有限公司 封装结构的形成方法
CN111128920A (zh) * 2019-12-31 2020-05-08 淄博职业学院 一种半导体装置及其制造方法
CN111276455A (zh) * 2020-02-17 2020-06-12 张正 一种功率模块及其制备方法
CN111293093A (zh) * 2020-02-17 2020-06-16 张正 一种智能功率模块及其制备方法

Also Published As

Publication number Publication date
CN111952197B (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
TWI629759B (zh) 晶片封裝體及其製造方法
US9059083B2 (en) Semiconductor device
KR102196173B1 (ko) 반도체 패키지 및 제조 방법
US10269671B2 (en) Package structure and manufacturing method thereof
TWI707410B (zh) 具散熱功能的晶片封裝模組及其製造方法
CN111883481A (zh) 3d封装件结构及其形成方法
KR102079790B1 (ko) 팬 아웃 구조물을 갖는 패키지
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
JP5263546B2 (ja) 集積回路デバイスのためのキャリアレスチップパッケージ、および、それを作成する方法
CN111403368B (zh) 半导体封装体
CN114093772A (zh) 一种扇出型封装结构及封装方法
US20230275011A1 (en) Semiconductor package
US6414585B1 (en) Integrated passive components and package with posts
CN111952198B (zh) 一种半导体封装及其制备方法
JP2004165194A (ja) 半導体装置及びその製造方法
CN111725146A (zh) 电子封装件及其制法
KR102619532B1 (ko) 반도체 패키지
CN111952197B (zh) 一种半导体装置及其封装方法
US20060087010A1 (en) IC substrate and manufacturing method thereof and semiconductor element package thereby
CN210467824U (zh) 半导体封装结构
CN111952203B (zh) 一种指纹识别封装及其形成方法
TWI766192B (zh) 電子封裝件及其製法
US20040224481A1 (en) Semiconductor devices, manufacturing methods therefor, circuit substrates and electronic devices
TWM590773U (zh) 具散熱功能的功率晶片封裝模組
KR20200036689A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220505

Address after: 266000 room 3-3024, No. 3, dagongdao Road, Huangdao District, Qingdao City, Shandong Province

Applicant after: Qingdao fusion equipment Technology Co.,Ltd.

Address before: Room 707, block a, Rongsheng Times International Plaza, 9 Beiyuan street, Licheng District, Jinan City, Shandong Province

Applicant before: Ji Nannan knows Information technology Co.,Ltd.

GR01 Patent grant
GR01 Patent grant