JP2009071004A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体チップ表面に形成されている回路素子から発せられる熱を実装基板へ速やかに放熱することが可能となり、半導体チップの温度上昇の抑制を図ることができる半導体装置を提供する。
【解決手段】配線基板１上には、接着層２を介して半導体チップ３が載置されており、半導体チップ３の電極パッド４と配線基板１の配線電極５とがボンディングワイヤ６により電気的に接続されている。また、半導体チップ３には、その下面から複数のブラインドビア８が形成されている。配線基板１には、ブラインドビア８と対向する位置に、配線基板１の裏面に設けられた導体ボール１２に接続するスルーホール１０が形成されており、スルーホール１０の内部には金属材１１が充填されている。
【選択図】図１

Description

本発明は、インターポーザとしての配線基板に半導体チップが搭載された半導体装置に関する。
近年、携帯電話をはじめとする各種電子機器には、機器の小型化や電子部品実装スペース削減の要望に応えるために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の半導体装置（パッケージ）が用いられている。
半導体装置では、電子機器の高機能化・高速動作化が進むに伴い、動作時の発熱による温度上昇が問題となってきた。この問題を解決するために、従来、以下のようなものが提案されている（例えば、特許文献１参照。）。
図１１は、従来の半導体装置を示す断面図である。配線基板１０１上には放熱板１０２が載置され、放熱板１０２上には半導体チップ１０３が載置されている。配線基板１０１の内部には、放熱板１０２に接続されたスルーホール１０４が形成されており、配線基板１０１の裏面上には、スルーホール１０４に接続された第１の導体ボール１０５が形成されている。また、第１の導体ボール１０５が形成されている領域の周辺部には、配線基板１０１上の配線電極１０６に接続された第２の導体ボール１０７が形成されている。
半導体チップ１０３上の電極パッド１０８と配線基板１０１上の配線電極１０６とはボンディングワイヤ１０９により電気的に接続されており、放熱板１０２、半導体チップ１０３、ボンディングワイヤ１０９はモールド樹脂１１０により封止されている。
そして、上記した構成の半導体パッケージが導体ボール１０５、１０７を介して実装基板１１１上に実装される。詳しくは、第１の導体ボール１０５は実装基板１１１上のランド１１２に接続し、第２の導体ボール１０７は実装基板１１１上の配線電極１１３に接続する。実装基板１１１の内部には、ランド１１２を介して第１の導体ボール１０５に接続されたスルーホール１１４、並びにスルーホール１１４に接続された導電層１１５が形成されている。
特開２００１−２８４１０公報
今後、機器の高機能化・高速動作化はますます進むと考えられ、動作時の発熱による温度上昇に対するより効果的な対策が求められている。そこで本発明は、半導体チップの表面に形成されている回路素子と実装基板との間の熱抵抗を低減でき、半導体チップの温度上昇をより抑えることができる半導体装置とその製造方法を提供することを目的とする。
本発明の請求項１記載の半導体装置は、配線基板と、前記配線基板上に接着層を介して載置された半導体チップと、前記半導体チップの前記配線基板側の面に開口端を有し前記半導体チップの内部に他端を有する穴部と、前記穴部の内側空間に充填されるか、あるいは前記穴部の内壁に形成された伝熱材と、前記配線基板の前記半導体チップ側の主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴と、前記配線基板の前記裏面上に搭載され前記貫通穴に接続する導体ボールと、を備えたことを特徴とする。
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記穴部の開口端を覆う第１の伝熱性部材をさらに備えることを特徴とする。
また、本発明の請求項３記載の半導体装置は、請求項２記載の半導体装置であって、前記第１の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする。
また、本発明の請求項４記載の半導体装置は、請求項２もしくは３のいずれかに記載の半導体装置であって、前記半導体チップの前記配線基板側の面に、前記第１の伝熱性部材が埋め込まれる凹部を有することを特徴とする。
また、本発明の請求項５記載の半導体装置は、請求項１ないし４のいずれかに記載の半導体装置であって、前記穴部は、その開口端が前記配線基板の前記主面に形成されている前記貫通穴の開口端に対向して配置されていることを特徴とする。
また、本発明の請求項６記載の半導体装置は、請求項１ないし５のいずれかに記載の半導体装置であって、前記穴部は、その開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さいことを特徴とする。
また、本発明の請求項７記載の半導体装置は、請求項１ないし６のいずれかに記載の半導体装置であって、前記配線基板の前記主面に形成されている前記貫通穴の開口端を覆う第２の伝熱性部材をさらに備えることを特徴とする。
また、本発明の請求項８記載の半導体装置は、請求項７記載の半導体装置であって、前記第２の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする。
また、本発明の請求項９記載の半導体装置は、請求項１ないし８のいずれかに記載の半導体装置であって、前記貫通穴の内側空間を充填する伝熱材をさらに備えることを特徴とする。
また、本発明の請求項１０記載の半導体装置は、請求項１ないし９のいずれかに記載の半導体装置であって、前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする。
また、本発明の請求項１１記載の半導体装置は、請求項１ないし１０のいずれかに記載の半導体装置であって、前記貫通穴はスルーホールを構成することを特徴とする。
また、本発明の請求項１２記載の半導体装置の製造方法は、半導体ウェハに、前記半導体ウェハの裏面に開口端を有し前記半導体ウェハの内部に他端を有する穴部を形成する工程と、前記穴部の内側空間を伝熱材で充填するか、あるいは前記穴部の内壁に伝熱材を形成する工程と、前記穴部が形成された前記半導体ウェハをダイシングして複数個の半導体チップを得る工程と、主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴を有する配線基板の前記主面上に接着層を介して前記半導体チップを載置する工程と、前記配線基板上に載置された前記半導体チップの電極パッドと前記配線基板の配線電極とをボンディングワイヤにより電気的に接続する工程と、前記配線基板上に載置された前記半導体チップ、および前記ボンディングワイヤをモールド樹脂により封止する工程と、前記主面側が前記モールド樹脂により封止された前記配線基板の前記裏面上に導体ボールを搭載する工程と、前記導体ボールが搭載された前記配線基板をパッケージ個片にダイシングする工程と、を具備することを特徴とする。
また、本発明の請求項１３記載の半導体装置の製造方法は、請求項１２記載の半導体装置の製造方法であって、少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記穴部の開口端を覆う第１の伝熱性部材を設ける工程をさらに具備することを特徴とする。
また、本発明の請求項１４記載の半導体装置の製造方法は、請求項１３記載の半導体装置の製造方法であって、前記第１の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする。
また、本発明の請求項１５記載の半導体装置の製造方法は、請求項１３もしくは１４のいずれかに記載の半導体装置の製造方法であって、前記穴部を形成するに際し、前記第１の伝熱性部材が埋め込まれる凹部を形成することを特徴とする。
また、本発明の請求項１６記載の半導体装置の製造方法は、請求項１２ないし１５のいずれかに記載の半導体装置の製造方法であって、前記穴部を形成するに際し、前記配線基板の前記主面に形成されている前記貫通穴の開口端に前記穴部の開口端が対向するように、前記穴部を形成することを特徴とする。
また、本発明の請求項１７記載の半導体装置の製造方法は、請求項１２ないし１６のいずれかに記載の半導体装置の製造方法であって、前記穴部を形成するに際し、前記穴部の開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さくなるように、前記穴部を形成することを特徴とする。
また、本発明の請求項１８記載の半導体装置の製造方法は、請求項１２ないし１７のいずれかに記載の半導体装置の製造方法であって、少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記貫通穴の内側空間を伝熱材で充填する工程をさらに具備することを特徴とする。
また、本発明の請求項１９記載の半導体装置の製造方法は、請求項１２ないし１８のいずれかに記載の半導体装置の製造方法であって、少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記主面に形成されている前記貫通穴の開口端を覆う第２の伝熱性部材を設ける工程をさらに具備することを特徴とする。
また、本発明の請求項２０記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法であって、前記第２の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする。
また、本発明の請求項２１記載の半導体装置の製造方法は、請求項１２ないし２０のいずれかに記載の半導体装置の製造方法であって、前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする。
また、本発明の請求項２２記載の半導体装置の製造方法は、請求項１２ないし２１のいずれかに記載の半導体装置の製造方法であって、前記貫通穴はスルーホールを構成することを特徴とする。
本発明の好ましい形態によれば、半導体チップの表面に形成されている回路素子と実装基板との間の熱抵抗を低減でき、半導体チップ表面に形成されている回路素子から発せられる熱を実装基板へ速やかに放熱することが可能となり、半導体チップの温度上昇の抑制を図ることができる。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。図１に示すように、配線基板１上に接着層２を介して半導体チップ３が載置されており、半導体チップ３の電極パッド４と配線基板１の配線電極５とがボンディングワイヤ６により電気的に接続されている。そして、半導体チップ３、ボンディングワイヤ６、接着層２はモールド樹脂７により封止されている。なお、接着層２は、例えば銅や銀等の半導体チップ３の材料よりも高い熱伝導率をもつ材料を含有する伝熱性接着剤を使用して形成することが望ましい。
半導体チップ３には、半導体チップ３の配線基板１に対向する面から少なくとも１つのブラインドビア８が形成されている。ブラインドビア８は、半導体チップ３の配線基板１に対向する面に開口端を有し半導体チップ３の内部に他端を有する穴部８ａと、穴部８ａの内側空間を充填する伝熱材である金属材８ｂからなる。ブラインドビア８は、半導体チップ３の回路素子９が形成されている面近傍に達する深さに形成するのが望ましい。
金属材８ｂは、例えば銅や銀等からなる。なお、穴部８ａの内壁にのみ金属材８ｂを形成してもよい。この場合、例えば穴部８ａの内壁にめっき処理等すればよい。
なお、ここではブラインドビアを用いる場合について説明するが、ブラインドビアに限らず、半導体チップの配線基板に対向する面に開口端を有し半導体チップの内部に他端を有する穴部と、その穴部の内側空間に充填されるか、その穴部の内壁に形成された伝熱材とからなる構成であればよい。また、伝熱材は金属材に限定されるものではなく、半導体チップの材料であるシリコンよりも熱伝導率の高い材料であればよい。例えば、カーボンナノファイバーや放熱用ポリマー（シリコン等のポリマー中に、酸化亜鉛、アルミナ、窒化ホウ素、窒化アルミニウム、アルミニウムなどの無機粉体からなる熱伝導性物質を充填した複合材料）などを用いてもよい。
配線基板１には、配線基板１の半導体チップ３側の主面および主面とは反対側の裏面に開口端を有するスルーホール（貫通穴）１０が形成されている。図示しないが、スルーホール１０の内壁には伝熱材である金属材が形成されている。この金属材は、例えば銅や銀等からなる。
また、スルーホール１０の内側空間には伝熱材である金属材１１が充填されている。この金属材１１は、例えば銅や銀等からなる。ブラインドビア８は、その穴部８ａの開口端がスルーホール１０の主面側の開口端に対向するように配置されている。
なお、ここではスルーホールを用いる場合について説明するが、スルーホールに限らず、配線基板の主面および裏面に開口端を有する貫通穴と、その貫通穴の内壁に形成された伝熱材とからなる構成であればよい。また、ここではスルーホール（貫通穴）の内側空間に伝熱材を充填した構成について説明するが、スルーホール（貫通穴）の内側空間に伝熱材を充填しない構成であってもよい。また、貫通穴の内壁に形成する伝熱材および貫通穴の内部空間に充填する伝熱材は金属材に限定されるものではなく、配線基板１の表層よりも熱伝導率の高い材料であればよい。例えば、カーボンナノファイバーや放熱用ポリマー（シリコン等のポリマー中に、酸化亜鉛、アルミナ、窒化ホウ素、窒化アルミニウム、アルミニウムなどの無機粉体からなる熱伝導性物質を充填した複合材料）などを用いてもよい。
スルーホール１０は、配線基板１の裏面上に設けられた例えば半田ボール等からなる第１の導体ボール１２に接続する。一方、第１の導体ボール１２が設けられた領域の外周部には、配線基板１の配線電極５に接続する第２の導体ボール１３が設けられている。これらの導体ボール１２、１３は配線基板１の裏面に格子状に配置されている。
上記した構成の半導体パッケージは、導体ボール１２、１３を介して実装基板１４上に実装される。ここでは、第１と第２の導体ボール１２、１３は共に実装基板１４上の配線電極１５に接続している。なお、内部にスルーホールと、そのスルーホールに接続された導電層が形成された実装基板を用いてもよい。この場合、導体ボールのうちの少なくとも１つは、実装基板上のランドを介して、実装基板内部のスルーホールに接続される。
なお、半導体チップ３の回路素子９からブラインドビア８およびスルーホール１０を介して第１の導体ボール１２に至る放熱経路の熱抵抗を低く保つために、ブラインドビア８とスルーホール１０の中心線が一致していることが望ましい。また、半導体チップ３の搭載ズレが発生しても、ブラインドビア８の下面（穴部８ａの開口端）が、配線基板１の主面に形成されているスルーホール１０の上面（開口端）から外れないようにして、前記放熱経路が途切れないようにするために、穴部８ａの開口端の投影面積が、配線基板１の主面に形成されているスルーホール１０の開口端の投影面積よりも小さくなるように、穴部８ａを形成するのが望ましい。また、その穴部８ａの開口端の投影面積は、半導体チップ３の搭載ズレの最大量を考慮して決定するのが望ましい。
以上のように構成された半導体装置では、回路動作により半導体チップ３の回路素子９から発生した熱は、ブラインドビア８、スルーホール１０および第１の導体ボール１２を介して実装基板１４へ速やかに放熱される。
続いて、本実施の形態１に係る半導体装置の製造方法について、図面を参照しながら説明する。まず、図２（ａ）に示すように、主面上に回路素子９および電極パッド４が形成された半導体ウェハ２１を準備する。次に、図２（ｂ）に示すように、半導体ウェハ２１の裏面にブラインドビア用の穴部８ａをエッチングもしくは機械加工により形成する。
なお、穴部８ａはエッチングにより形成するのが望ましい。すなわち、スルーホールはレーザ加工が一般的であり、スルーホール径は通常１００μｍとなる。これに対して、穴部８ａをエッチングにより形成すれば、ブラインドビア８の径を約２〜３μｍにすることができ、穴部８ａの開口端の投影面積を、配線基板１の主面に形成されているスルーホール１０の開口端の投影面積よりも小さくすることができる。
次に、図２（ｃ）に示すように、スキージ２２を用いて穴部８ａの内側空間に金属材８ｂを充填する。次に、図２（ｄ）、（ｅ）に示すように、半導体ウェハ２１の主面側をダイシングシート２３上に貼り付け固定し、ダイシングブレード２４を用いて半導体ウェハ２１をダイシングして分割することにより、半導体チップ３へ加工する。これにより、複数個の半導体チップ３を得ることができる。
次に、スルーホール１０を有する配線基板１を用意し、図３（ａ）に示すように、スルーホール１０の内側空間に例えばスキージを用いて金属材１１を充填した上、配線基板１の主面上に接着剤２ａを塗布する。
次に、図３（ａ）、（ｂ）に示すように、接着剤２ａが塗布された配線基板１の主面上にコレット２５を用いて半導体チップ３を載置する。これにより、配線基板１の主面上に接着層２を介して半導体チップ３を搭載することができる。
次に、図３（ｃ）に示すように、半導体チップ３の電極パッド４と配線基板１の配線電極５とをボンディングワイヤ６により電気的に接続した後、図３（ｄ）に示すように、半導体チップ３およびボンディングワイヤ６をモールド樹脂７により封止する。
次に、図４（ａ）に示すように、配線基板１の裏面上に導体ボール１２、１３を搭載した後、図４（ｂ）に示すように、パッケージの上面側をダイシングシート２３上に貼り付け固定し、ダイシングブレード２４を用いてパッケージ個辺にダイシングして分割することにより、所望のパッケージを得る。その後、図４（ｃ）に示すように、半導体パッケージを実装基板上に実装して、所望の半導体装置を完成する。
（実施の形態２）
図５（ａ）は、本発明の実施の形態２に係る半導体装置の構造を示す断面図であり、図５（ｂ）は、図５（ａ）中の箇所Ａの部分拡大図である。なお、前述した実施の形態１で説明した部材と同一の部材には同一符号を付して、説明を省略する。
本実施の形態２は、図５（ａ）、（ｂ）に示すように、配線基板１の半導体チップ２側の主面に形成されているスルーホール１０の開口端（スルーホール１０の上面）が伝熱層（伝熱性部材）１６で覆われている点が、前述した実施の形態１と異なる。
伝熱層１６は、例えばベタ配線層金属板や、放熱用ポリマー（シリコン等のポリマー中に、酸化亜鉛、アルミナ、窒化ホウ素、窒化アルミニウム、アルミニウムなどの無機粉体からなる熱伝導性物質を充填した複合材料）といった、配線基板１の表層よりも熱伝導率の高い材料からなる。なお、伝熱層１６は、図６（ａ）に示すように、スルーホール１０ごとに設けてもよい。さらに、この場合、図６（ｂ）に示すように、伝熱層１６の上面がブラインドビア８の下面に接続するようにしてもよい。また、この場合、伝熱層１６の投影面積をスルーホール１０の開口端（スルーホール１０の上面）の投影面積よりも大きくすることで、半導体チップ３の搭載ズレが発生したときでも、ブラインドビア８の下面（穴部８ａの開口端）とスルーホール１０の上面（開口端）との重なり面積の減少による熱抵抗の増大を抑えることができる。
この伝熱層１６により、半導体チップ３の回路素子９からブラインドビア８、スルーホール１０を介して第１の導体ボール１２に至る放熱経路において、接着層２中の放熱経路ギャップ１７を、半導体チップ３の下面（配線基板１に対向する面）と配線基板１の主面（半導体チップ３に対向する面）との間のギャップよりも狭くすることができる（図５（ｂ）参照）。
以上のように構成された半導体装置では、前記放熱経路の熱抵抗を低減できるとともに、仮に半導体チップ３の搭載ズレが発生した場合でも、前記放熱経路の熱抵抗を低く保つことができる。したがって、回路動作により半導体チップ３の回路素子９から発生した熱は、ブラインドビア８、スルーホール１０および第１の導体ボール１２を介して実装基板１４へ速やかに放熱される。また、半導体チップ３の搭載ズレが発生したときでも、前記放熱経路の熱抵抗の増大を抑制することができる。
続いて、本実施の形態２に係る半導体装置の製造方法について説明する。本実施の形態２に係る半導体装置の製造方法は、配線基板１の主面上に接着剤２ａを塗布する前に、配線基板１の主面上に伝熱層１６を設ける点が、前述した実施の形態１に係る半導体装置の製造方法と異なる。具体的には、ベタ配線層金属板を用いる場合には、電解めっき、もしくは無電解めっきにより形成する。また、放熱用ポリマーを用いる場合は、ペースト状材料をディスペンサー等により塗布したり、シート状材料を貼り付ける。
（実施の形態３）
図７（ａ）は、本発明の実施の形態３に係る半導体装置の構造を示す断面図であり、図７（ｂ）は、図７（ａ）中の箇所Ｂの部分拡大図である。なお、前述した実施の形態１で説明した部材と同一の部材には同一符号を付して、説明を省略する。
本実施の形態３は、図７（ａ）、（ｂ）に示すように、ブラインドビア８の下面（穴部８ａの開口端）が第１の伝熱パッド（伝熱性部材）１８で覆われ、かつ配線基板１の主面に形成されているスルーホール１０の開口端（スルーホール１０の上面）が第２の伝熱パッド（伝熱性部材）１９で覆われている点が、前述した実施の形態１と異なる。
第１の伝熱パッド１８は、図７（ｂ）に示すように、半導体チップ３の配線基板１側の面にブラインドビア８ごとに凹部を形成し、その凹部に埋め込んでもよい。この場合、第１の伝熱パッド１８は、穴部８ａの内側空間に金属材（伝熱材）８ｂを充填する際に一体形成してもよい。あるいは、図８に示すように、凹部を設けずに、半導体チップ３の表面に金や銅等の金属材をめっき処理等して、第１の伝熱パッド１８を設けてもよい。なお、図７には、第１の伝熱パッド１８がブラインドビア８の下面（穴部８ａの開口面）を個別に覆っている例を示しているが、複数のブラインドビア８の下面を一連で覆ってもよい。また、第１の伝熱パッド１８は金属材に限定されるものではなく、半導体チップの材料であるシリコンよりも熱伝導率の高い材料であればよい。例えば放熱用ポリマー（シリコン等のポリマー中に、酸化亜鉛、アルミナ、窒化ホウ素、窒化アルミニウム、アルミニウムなどの無機粉体からなる熱伝導性物質を充填した複合材料）などを用いてもよい。
また、第２の伝熱パッド１９は、図７（ｂ）に示すように、凸状であり、スルーホール１０ごとに設けられている。この凸状の伝熱パッド１９は、金や銅、銀等の金属材や、放熱用ポリマー（シリコン等のポリマー中に、酸化亜鉛、アルミナ、窒化ホウ素、窒化アルミニウム、アルミニウムなどの無機粉体からなる熱伝導性物質を充填した複合材料）といった、配線基板１の表層よりも熱伝導率の高い材料からなる。なお、スルーホールごとに設ける場合に限らず、複数個のスルーホールごとに上面を一連で覆ってもよいし、全てのスルーホールの上面を一連で覆ってもよい。
この伝熱パッド１８、１９により、半導体チップ３の回路素子９からブラインドビア８、スルーホール１０を介して第１の導体ボール１２に至る放熱経路において、接着層２中の放熱経路ギャップ１７を、半導体チップ３の下面と配線基板１の主面との間のギャップよりも狭くすることができる（図７（ｂ）参照）。
また、ブラインドビア８の下面（穴部８ａの開口端）よりも投影面積が大きい第１の伝熱パッド１８、およびスルーホール１０の上面（スルーホール１０の開口端）よりも投影面積が大きい第２の伝熱パッド１９を設けることにより、半導体チップ３の搭載ズレＬが発生したときでも、ブラインドビア８の下面（穴部８ａの開口端）とスルーホール１０の上面（開口端）との重なり面積が減少することに起因する前記放熱経路の熱抵抗の増大をより抑えることができ、より大きな搭載ズレＬに対応可能である（図９参照）。
以上のように構成された半導体装置では、前記放熱経路の熱抵抗を低減できるとともに、仮に半導体チップ３の搭載ズレが発生した場合でも、前記放熱経路の熱抵抗を低く保つことができる。したがって、回路動作により半導体チップ３の回路素子９から発生した熱は、ブラインドビア８、スルーホール１０および第１の導体ボール１２を介して実装基板１４へ速やかに放熱される。また、半導体チップ３の搭載ズレが発生したときでも、前記放熱経路の熱抵抗の増大を抑制することができる。
続いて、本実施の形態３に係る半導体装置の製造方法について説明する。本実施の形態３に係る半導体装置の製造方法は、上記した第１と第２の伝熱パッド１８、１９を設ける点が、前述した実施の形態１に係る半導体装置の製造方法と異なる。
すなわち、図７に示すように、半導体チップ３の配線基板１側の面に凹部を形成し、その凹部に第１の伝熱パッド１８を埋め込む場合には、半導体ウェハ２１の裏面にブラインドビア用の穴部８ａをエッチングもしくは機械加工により形成する際に、穴部８ａよりも大きい開口面を有する凹部も形成し、スキージを用いて穴部８ａおよび凹部に金属材（伝熱材）８ｂを充填する。また、凹部を設けない場合には、半導体ウェハ２１をダイシングする前に、図１０に示すように、半導体ウェハ２１の裏面上に第１の伝熱パッド１８を形成する。具体的には、半導体ウェハ上に電解めっき、もしくは無電解めっきにより金や銅、銀等の金属層を形成する。放熱用ポリマーを用いる場合は、ペースト状材料をディスペンサー等により塗布したり、シート状材料を貼り付ける。
一方、配線基板１の主面上に第２の伝熱パッド１９を設ける工程は、配線基板１の主面上に接着剤２ａを塗布する前に行う。具体的には、配線基板上に電解めっき、もしくは無電解めっきにより金や銅、銀等の金属層を形成する。放熱用ポリマーを用いる場合は、ペースト状材料をディスペンサー等により塗布したり、シート状材料を貼り付ける。
本発明にかかる半導体装置とその製造方法は、半導体チップの温度上昇の抑制を図ることができる、インターポーザとしての配線基板に半導体チップが搭載された構成のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の半導体パッケージに適用可能である。
本発明の実施の形態１に係る半導体装置の構造を示す断面図 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図 （ａ）は本発明の実施の形態２に係る半導体装置の構造を示す断面図、（ｂ）は（ａ）中の箇所Ａの部分拡大図 本発明の実施の形態２に係る半導体装置の他例の構造を示す部分拡大図 （ａ）は本発明の実施の形態３に係る半導体装置の構造を示す断面図、（ｂ）は（ａ）中の箇所Ｂの部分拡大図 本発明の実施の形態３に係る半導体装置の他例の構造を示す部分拡大図 本発明の実施の形態３に係る半導体装置において半導体チップの搭載ズレが発生した状態を表す部分拡大図 本発明の実施の形態３に係る半導体装置の製造工程の一部を示す断面図 従来の半導体装置を示す断面図
符号の説明
１ 配線基板
２ 接着層
２ａ 接着剤
３ 半導体チップ
４ 電極パッド
５ 配線電極
６ ボンディングワイヤ
７ モールド樹脂
８ ブラインドビア
８ａ 穴部
８ｂ 金属材
９ 回路素子
１０ スルーホール
１１ 金属材
１２ 第１の導体ボール
１３ 第２の導体ボール
１４ 実装基板
１５ 配線電極
１６ 伝熱層
１７ 放熱経路ギャップ
１８ 第１の伝熱パッド
１９ 第２の凸状伝熱パッド
２１ 半導体ウェハ
２２ スキージ
２３ ダイシングシート
２４ ダイシングブレード
２５ コレット
１０１ 配線基板
１０２ 放熱板
１０３ 半導体チップ
１０４ スルーホール
１０５ 第１の導体ボール
１０６ 配線電極
１０７ 第２の導体ボール
１０８ 電極パッド
１０９ ボンディングワイヤ
１１０ モールド樹脂
１１１ 実装基板
１１２ ランド
１１３ 配線電極
１１４ スルーホール
１１５ 導電層

Claims (22)

  1. 配線基板と、
    前記配線基板上に接着層を介して載置された半導体チップと、
    前記半導体チップの前記配線基板側の面に開口端を有し前記半導体チップの内部に他端を有する穴部と、
    前記穴部の内側空間に充填されるか、あるいは前記穴部の内壁に形成された伝熱材と、
    前記配線基板の前記半導体チップ側の主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴と、
    前記配線基板の前記裏面上に搭載され前記貫通穴に接続する導体ボールと、
    を備えたことを特徴とする半導体装置。
  2. 前記穴部の開口端を覆う第１の伝熱性部材をさらに備えることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする請求項２記載の半導体装置。
  4. 前記半導体チップの前記配線基板側の面に、前記第１の伝熱性部材が埋め込まれる凹部を有することを特徴とする請求項２もしくは３のいずれかに記載の半導体装置。
  5. 前記穴部は、その開口端が前記配線基板の前記主面に形成されている前記貫通穴の開口端に対向して配置されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記穴部は、その開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さいことを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記配線基板の前記主面に形成されている前記貫通穴の開口端を覆う第２の伝熱性部材をさらに備えることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記第２の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする請求項７記載の半導体装置。
  9. 前記貫通穴の内側空間を充填する伝熱材をさらに備えることを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
  10. 前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記貫通穴はスルーホールを構成することを特徴とする請求項１ないし１０のいずれかに記載の半導体装置。
  12. 半導体ウェハに、前記半導体ウェハの裏面に開口端を有し前記半導体ウェハの内部に他端を有する穴部を形成する工程と、
    前記穴部の内側空間を伝熱材で充填するか、あるいは前記穴部の内壁に伝熱材を形成する工程と、
    前記穴部が形成された前記半導体ウェハをダイシングして複数個の半導体チップを得る工程と、
    主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴を有する配線基板の前記主面上に接着層を介して前記半導体チップを載置する工程と、
    前記配線基板上に載置された前記半導体チップの電極パッドと前記配線基板の配線電極とをボンディングワイヤにより電気的に接続する工程と、
    前記配線基板上に載置された前記半導体チップ、および前記ボンディングワイヤをモールド樹脂により封止する工程と、
    前記主面側が前記モールド樹脂により封止された前記配線基板の前記裏面上に導体ボールを搭載する工程と、
    前記導体ボールが搭載された前記配線基板をパッケージ個片にダイシングする工程と、
    を具備することを特徴とする半導体装置の製造方法。
  13. 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記穴部の開口端を覆う第１の伝熱性部材を設ける工程をさらに具備することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記穴部を形成するに際し、前記第１の伝熱性部材が埋め込まれる凹部を形成することを特徴とする請求項１３もしくは１４のいずれかに記載の半導体装置の製造方法。
  16. 前記穴部を形成するに際し、前記配線基板の前記主面に形成されている前記貫通穴の開口端に前記穴部の開口端が対向するように、前記穴部を形成することを特徴とする請求項１２ないし１５のいずれかに記載の半導体装置の製造方法。
  17. 前記穴部を形成するに際し、前記穴部の開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さくなるように、前記穴部を形成することを特徴とする請求項１２ないし１６のいずれかに記載の半導体装置の製造方法。
  18. 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記貫通穴の内側空間を伝熱材で充填する工程をさらに具備することを特徴とする請求項１２ないし１７のいずれかに記載の半導体装置の製造方法。
  19. 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記主面に形成されている前記貫通穴の開口端を覆う第２の伝熱性部材を設ける工程をさらに具備することを特徴とする請求項１２ないし１８のいずれかに記載の半導体装置の製造方法。
  20. 前記第２の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする請求項１９記載の半導体装置の製造方法。
  21. 前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする請求項１２ないし２０のいずれかに記載の半導体装置の製造方法。
  22. 前記貫通穴はスルーホールを構成することを特徴とする請求項１２ないし２１のいずれかに記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029518A (ja) * 2009-07-28 2011-02-10 Shindo Denshi Kogyo Kk フレキシブルプリント配線板、半導体装置及びその製造方法
JP2012028771A (ja) * 2010-07-20 2012-02-09 Lsi Corp 積層状の相互接続ヒートシンク
CN106783796A (zh) * 2016-12-07 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法
CN111952197A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体装置及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5029281A (ja) * 1973-07-20 1975-03-25
JP2001028410A (ja) * 1999-07-14 2001-01-30 Toshiba Microelectronics Corp 半導体パッケージ及び半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5029281A (ja) * 1973-07-20 1975-03-25
JP2001028410A (ja) * 1999-07-14 2001-01-30 Toshiba Microelectronics Corp 半導体パッケージ及び半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029518A (ja) * 2009-07-28 2011-02-10 Shindo Denshi Kogyo Kk フレキシブルプリント配線板、半導体装置及びその製造方法
JP2012028771A (ja) * 2010-07-20 2012-02-09 Lsi Corp 積層状の相互接続ヒートシンク
CN106783796A (zh) * 2016-12-07 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法
CN106783796B (zh) * 2016-12-07 2019-04-26 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及其制备方法
CN111952197A (zh) * 2020-08-25 2020-11-17 济南南知信息科技有限公司 一种半导体装置及其封装方法
CN111952197B (zh) * 2020-08-25 2022-05-27 青岛融合装备科技有限公司 一种半导体装置及其封装方法

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