JP2009071004A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】配線基板1上には、接着層2を介して半導体チップ3が載置されており、半導体チップ3の電極パッド4と配線基板1の配線電極5とがボンディングワイヤ6により電気的に接続されている。また、半導体チップ3には、その下面から複数のブラインドビア8が形成されている。配線基板1には、ブラインドビア8と対向する位置に、配線基板1の裏面に設けられた導体ボール12に接続するスルーホール10が形成されており、スルーホール10の内部には金属材11が充填されている。
【選択図】図1
Description
図1は、本発明の実施の形態1に係る半導体装置の構造を示す断面図である。図1に示すように、配線基板1上に接着層2を介して半導体チップ3が載置されており、半導体チップ3の電極パッド4と配線基板1の配線電極5とがボンディングワイヤ6により電気的に接続されている。そして、半導体チップ3、ボンディングワイヤ6、接着層2はモールド樹脂7により封止されている。なお、接着層2は、例えば銅や銀等の半導体チップ3の材料よりも高い熱伝導率をもつ材料を含有する伝熱性接着剤を使用して形成することが望ましい。
図5(a)は、本発明の実施の形態2に係る半導体装置の構造を示す断面図であり、図5(b)は、図5(a)中の箇所Aの部分拡大図である。なお、前述した実施の形態1で説明した部材と同一の部材には同一符号を付して、説明を省略する。
図7(a)は、本発明の実施の形態3に係る半導体装置の構造を示す断面図であり、図7(b)は、図7(a)中の箇所Bの部分拡大図である。なお、前述した実施の形態1で説明した部材と同一の部材には同一符号を付して、説明を省略する。
2 接着層
2a 接着剤
3 半導体チップ
4 電極パッド
5 配線電極
6 ボンディングワイヤ
7 モールド樹脂
8 ブラインドビア
8a 穴部
8b 金属材
9 回路素子
10 スルーホール
11 金属材
12 第1の導体ボール
13 第2の導体ボール
14 実装基板
15 配線電極
16 伝熱層
17 放熱経路ギャップ
18 第1の伝熱パッド
19 第2の凸状伝熱パッド
21 半導体ウェハ
22 スキージ
23 ダイシングシート
24 ダイシングブレード
25 コレット
101 配線基板
102 放熱板
103 半導体チップ
104 スルーホール
105 第1の導体ボール
106 配線電極
107 第2の導体ボール
108 電極パッド
109 ボンディングワイヤ
110 モールド樹脂
111 実装基板
112 ランド
113 配線電極
114 スルーホール
115 導電層
Claims (22)
- 配線基板と、
前記配線基板上に接着層を介して載置された半導体チップと、
前記半導体チップの前記配線基板側の面に開口端を有し前記半導体チップの内部に他端を有する穴部と、
前記穴部の内側空間に充填されるか、あるいは前記穴部の内壁に形成された伝熱材と、
前記配線基板の前記半導体チップ側の主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴と、
前記配線基板の前記裏面上に搭載され前記貫通穴に接続する導体ボールと、
を備えたことを特徴とする半導体装置。 - 前記穴部の開口端を覆う第1の伝熱性部材をさらに備えることを特徴とする請求項1記載の半導体装置。
- 前記第1の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする請求項2記載の半導体装置。
- 前記半導体チップの前記配線基板側の面に、前記第1の伝熱性部材が埋め込まれる凹部を有することを特徴とする請求項2もしくは3のいずれかに記載の半導体装置。
- 前記穴部は、その開口端が前記配線基板の前記主面に形成されている前記貫通穴の開口端に対向して配置されていることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
- 前記穴部は、その開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さいことを特徴とする請求項1ないし5のいずれかに記載の半導体装置。
- 前記配線基板の前記主面に形成されている前記貫通穴の開口端を覆う第2の伝熱性部材をさらに備えることを特徴とする請求項1ないし6のいずれかに記載の半導体装置。
- 前記第2の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする請求項7記載の半導体装置。
- 前記貫通穴の内側空間を充填する伝熱材をさらに備えることを特徴とする請求項1ないし8のいずれかに記載の半導体装置。
- 前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする請求項1ないし9のいずれかに記載の半導体装置。
- 前記貫通穴はスルーホールを構成することを特徴とする請求項1ないし10のいずれかに記載の半導体装置。
- 半導体ウェハに、前記半導体ウェハの裏面に開口端を有し前記半導体ウェハの内部に他端を有する穴部を形成する工程と、
前記穴部の内側空間を伝熱材で充填するか、あるいは前記穴部の内壁に伝熱材を形成する工程と、
前記穴部が形成された前記半導体ウェハをダイシングして複数個の半導体チップを得る工程と、
主面および前記主面とは反対側の裏面に開口端を有し内壁に伝熱材が形成された貫通穴を有する配線基板の前記主面上に接着層を介して前記半導体チップを載置する工程と、
前記配線基板上に載置された前記半導体チップの電極パッドと前記配線基板の配線電極とをボンディングワイヤにより電気的に接続する工程と、
前記配線基板上に載置された前記半導体チップ、および前記ボンディングワイヤをモールド樹脂により封止する工程と、
前記主面側が前記モールド樹脂により封止された前記配線基板の前記裏面上に導体ボールを搭載する工程と、
前記導体ボールが搭載された前記配線基板をパッケージ個片にダイシングする工程と、
を具備することを特徴とする半導体装置の製造方法。 - 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記穴部の開口端を覆う第1の伝熱性部材を設ける工程をさらに具備することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記第1の伝熱性部材は、その投影面積が前記穴部の開口端の投影面積よりも大きいことを特徴とする請求項13記載の半導体装置の製造方法。
- 前記穴部を形成するに際し、前記第1の伝熱性部材が埋め込まれる凹部を形成することを特徴とする請求項13もしくは14のいずれかに記載の半導体装置の製造方法。
- 前記穴部を形成するに際し、前記配線基板の前記主面に形成されている前記貫通穴の開口端に前記穴部の開口端が対向するように、前記穴部を形成することを特徴とする請求項12ないし15のいずれかに記載の半導体装置の製造方法。
- 前記穴部を形成するに際し、前記穴部の開口端の投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも小さくなるように、前記穴部を形成することを特徴とする請求項12ないし16のいずれかに記載の半導体装置の製造方法。
- 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記貫通穴の内側空間を伝熱材で充填する工程をさらに具備することを特徴とする請求項12ないし17のいずれかに記載の半導体装置の製造方法。
- 少なくとも前記配線基板の前記主面上に前記半導体チップを載置する工程の前に、前記主面に形成されている前記貫通穴の開口端を覆う第2の伝熱性部材を設ける工程をさらに具備することを特徴とする請求項12ないし18のいずれかに記載の半導体装置の製造方法。
- 前記第2の伝熱性部材は、その投影面積が、前記配線基板の前記主面に形成されている前記貫通穴の開口端の投影面積よりも大きいことを特徴とする請求項19記載の半導体装置の製造方法。
- 前記穴部および前記穴部の内側空間を充填する伝熱材はブラインドビアを構成することを特徴とする請求項12ないし20のいずれかに記載の半導体装置の製造方法。
- 前記貫通穴はスルーホールを構成することを特徴とする請求項12ないし21のいずれかに記載の半導体装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011029518A (ja) * | 2009-07-28 | 2011-02-10 | Shindo Denshi Kogyo Kk | フレキシブルプリント配線板、半導体装置及びその製造方法 |
JP2012028771A (ja) * | 2010-07-20 | 2012-02-09 | Lsi Corp | 積層状の相互接続ヒートシンク |
CN106783796A (zh) * | 2016-12-07 | 2017-05-31 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片封装结构及其制备方法 |
CN111952197A (zh) * | 2020-08-25 | 2020-11-17 | 济南南知信息科技有限公司 | 一种半导体装置及其封装方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5029281A (ja) * | 1973-07-20 | 1975-03-25 | ||
JP2001028410A (ja) * | 1999-07-14 | 2001-01-30 | Toshiba Microelectronics Corp | 半導体パッケージ及び半導体装置 |
-
2007
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5029281A (ja) * | 1973-07-20 | 1975-03-25 | ||
JP2001028410A (ja) * | 1999-07-14 | 2001-01-30 | Toshiba Microelectronics Corp | 半導体パッケージ及び半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011029518A (ja) * | 2009-07-28 | 2011-02-10 | Shindo Denshi Kogyo Kk | フレキシブルプリント配線板、半導体装置及びその製造方法 |
JP2012028771A (ja) * | 2010-07-20 | 2012-02-09 | Lsi Corp | 積層状の相互接続ヒートシンク |
CN106783796A (zh) * | 2016-12-07 | 2017-05-31 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片封装结构及其制备方法 |
CN106783796B (zh) * | 2016-12-07 | 2019-04-26 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片封装结构及其制备方法 |
CN111952197A (zh) * | 2020-08-25 | 2020-11-17 | 济南南知信息科技有限公司 | 一种半导体装置及其封装方法 |
CN111952197B (zh) * | 2020-08-25 | 2022-05-27 | 青岛融合装备科技有限公司 | 一种半导体装置及其封装方法 |
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A045 | Written measure of dismissal of application |
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