CN111403368B - 半导体封装体 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Abstract

一种半导体封装体，包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括排置于绝缘基体的第一表面上且对应于半导体芯片的多个岛型层。一部分的封胶层夹设于至少两个岛型层之间。或者，中介层结构包括一钝化护层，覆盖绝缘基体的第二表面，且具有沿着绝缘基体的周围边缘延伸的一凹槽。

Description

半导体封装体
技术领域
本发明实施例涉及一种半导体封装技术，且特别涉及一种具有中介层(interposer)结构的半导体封装体。
背景技术
半导体装置被用于各种电子应用中，例如，个人电脑、手机、数码相机和其他电子装置。通常通过以下方法制造半导体装置：依序于半导体基底上沉积绝缘或介电层、导电层以及半导体材料层，并使用微影及蚀刻工艺对各种材料层进行图案化，以在其上形成电路部件及元件。
半导体集成电路(IC)工业经历了快速地增长。随着半导体技术的发展，半导体芯片/晶粒变得越来越小。因此，半导体芯片的封装变得更加困难，这不利地影响了封装的良率。
在一种传统的封装技术中，在封装晶圆之前，从晶圆切割出芯片。这种封装技术的一个优点特征在于可形成扇出式(fan-out)封装。此封装技术的另一个优点特征在于对“已知合格芯片(known-good-dies)”进行封装，且丢弃有缺陷的芯片，因此，不会浪费金钱和精力在有缺陷的芯片上。
然而，由于装置尺寸持续减小，因此变得更加难以进行工艺，并且出现了其他需要解决的问题。
发明内容
一种半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括排置于绝缘基体的第一表面上且对应于半导体芯片的多个岛型层。一部分的封胶层夹设于至少两个岛型层之间。
一种半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括形成于绝缘基体的第二表面上方并沿绝缘基体的至少一外围边缘排置的多个接垫。中介层结构也包括一钝化层，覆盖绝缘基体的第二表面且具有一凹槽沿绝缘基体的外围边缘延伸以围绕接垫的。
一种半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括一钝化层，覆盖绝缘基体的第二表面并具有第一凹槽及第二凹槽。第一凹槽排置于绝缘基体的一外围边缘处，而第二凹槽排置于绝缘基体的一外围角落处并邻接第一凹槽。
附图说明
图1A至图1E是示出根据一些实施例的形成半导体封装体的各个阶段的剖面示意图。
图1E-1示出根据一些实施例的半导体封装体的剖面示意图。
图1E-2示出根据一些实施例的半导体封装体的剖面示意图。
图2A至图2E是示出根据一些实施例的形成中介层结构的各个阶段的剖面示意图。
图3A是示出根据一些实施例的图1E中区域1000的平面示意图。
图3B是示出根据一些实施例的图1E-1中区域1001的平面示意图。
图3C是示出根据一些实施例的图1E-2中区域1002的平面示意图。
图4A示出根据一些实施例的半导体封装体的剖面示意图。
图4B是示出根据一些实施例的图4A中区域2000的平面示意图。
图5A示出根据一些实施例的半导体封装体的剖面示意图。
图5B是示出根据一些实施例的图5A中区域2001的平面示意图。
图6A示出根据一些实施例的半导体封装体的剖面示意图。
图6B是示出根据一些实施例的图6A中区域2005的平面示意图。
图7A至图7D是示出根据一些实施例的形成半导体封装体的各个阶段的剖面示意图。
图8A是示出根据一些实施例的图7D中区域3000的放大剖面示意图。
图8B是示出根据一些实施例的图8A中具有凹口的中介层结构的平面示意图。
图8C是示出根据一些实施例的具有多个凹口的中介层结构的平面示意图。
图9A是示出根据一些实施例的图7D的结构中凹口的放大剖面示意图。
图9B是示出根据一些实施例的图9A中具有凹口的中介层结构的平面示意图。
图9C是示出根据一些实施例的具有多个凹口的中介层结构的平面示意图。
图10A是示出根据一些实施例的图7D的结构中凹口的放大剖面示意图。
图10B是示出根据一些实施例的图10A中具有凹口的中介层结构的平面示意图。
图10C是示出根据一些实施例的具有多个凹口的中介层结构的平面示意图。
图11A是示出根据一些实施例的图7D的结构中凹口的放大剖面示意图。
图11B是示出根据一些实施例的图11A中具有凹口的中介层结构的平面示意图。
图11C是示出根据一些实施例的具有多个凹口的中介层结构的平面示意图。
附图标记说明：
10a、10b、10c、20a、20b、20c、30a 半导体封装体
100 承载基底
102、135 粘着层
103 介电层
105 导电层
110、110a 内连接结构
112、150 外部连接器
114 半导体芯片
115 底胶层
116a、116b 导电膜层
117 通孔
118、118a、118b 沟槽
120、120a 中介层结构
121 绝缘基体
121a、121b 表面
121c 外围边缘
121d 外围角落
122a、122b、124a、124b 导电特征部件
123a、123b 上表面
126、128 钝化层
126a 盖层
126c 绝缘岛型层
127a 侧壁表面
127b 下表面
128a、128b、128b’、128c、128d、128d’ 凹槽
128a’、128c’ 第一部
128a”、128c” 第二部
130 通孔电极
130a 虚置通孔电极
132 连接器
140 封胶层
1000、1001、1002、2000、2001、2002、3000 区域
D1 深度
H1、H2 高度
S1 距离
T1 厚度
W1、W2、W3、W4 宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
以下叙述本文的一些实施例。可在这些实施例中所述的阶段之前、期间及/或之后提供额外操作步骤。对于不同的实施例，可替换或排除所述的某些阶段。可以将额外特征部件加入于半导体装置结构内。对于不同的实施例，可以替换或排除下面所述的某些特征部件。尽管以特定顺序进行的操作步骤对一些实施例进行讨论，然而可以另一逻辑顺序进行这些操作步骤。
根据各种示例性实施例，提供了一种具有改良的中介层结构的半导体封装体及其制造方法，并示出了制造半导体封装体的各个阶段及讨论了实施例的变化型。在各种视图及说明性实施例中，相同的标号用于表示相同的部件。
另可包括其他特征部件及工艺。举例来说，可包括测试结构以辅助3D封装或3DIC装置的验证测试。测试结构可包括例如形成于重布线层中或基底上的测试垫，其允许对3D封装或3DIC进行测试，使用探针及/或探针卡等。验证测试可以在中间结构以及最终结构上进行。另外，本文公开的结构及方法可与结合已知合格芯片的中间验证的测试方法一同使用，以提高良率并降低成本。
半导体封装体的实施例包括形成于封胶层上方的中介层结构，中介层结构覆盖并围绕内连接结构上的半导体芯片。中介层结构包括绝缘基体及设置在绝缘基体的面向密封层的表面上的多个岛型层。岛型层促进了封装材料在半导体芯片与中介层结构之间的流动性。如此一来，可用后续形成的密封层填充半导体芯片与中介层结构之间的间隙，以防止于间隙中形成空隙，进而提高了半导体封装体的可靠度。在一些实施例中，中介层结构包括形成在绝缘基体中的虚置通孔电极。这些虚置通孔电极增强了中介层结构的刚性。如此一来，可减轻或消除中介层结构的变形或翘曲，进而减小封装体翘曲。在一些实施例中，中介层结构包括一钝化层覆盖绝缘基体的与封胶层相对的表面。钝化层具有沿着绝缘基体的一或多个外围边缘延伸的一或多个凹槽。凹槽防止封装材料在钝化层的上表面上缓慢移动(creeping)而污染露出于钝化层以进行外部连接的接垫。如此一来，可提高半导体封装体的良率及可靠度。
图1A至图1E是示出了根据一些实施例的形成半导体封装体10a的各个阶段的剖面示意图。根据一些实施例，提供了覆盖一粘着层102的一承载基底100，如图1A所示。在一些实施例中，承载基底100包括例如硅基材料，例如玻璃或氧化硅、或其他材料(例如，氧化铝)、或这些材料中的任何一种组合等。粘着层102设置于承载基底100上，以辅助上方结构形成于承载基底100上。在一些实施例中，粘着层102为一芯片贴附膜(die attached film,DAF)，例如环氧树脂、酚醛树脂、二氧化硅填料或其组合，并由层压技术所提供。粘着层102可为离形薄膜(release film)，例如光热转换(light-to-heat-conversion,LTHC)膜，或者是其与芯片贴附膜(DAF)的组合。然而，可使用任何其他合适的材料及形成方法。
在将粘着层102设置于承载基底100上之后，经由粘着层102形成一内连接结构110于承载基底100上。内连接结构110可作为一扇出式重布线层(redistribution layer,RDL)结构。在一些实施例中，内连接结构110包括埋入一或多个介电层103(例如三或四个介电层)内的一或多个导电层105(例如两个或三个导电层)，其不仅为信号提供导电布线，还提供诸如整合式电感器或电容器之类的结构。在一些实施例中，介电层103包括诸如聚苯并恶唑(polybenzoxazole,PBO)、聚酰亚胺(polyimide,PI)的材料、一或多种其他合适的高分子材料或其组合。然而，也可使用任何合适的材料(例如，氧化硅、碳化硅、氮化硅、氮氧化硅，一或多种其他合适的材料或其组合)。介电层103可通过例如旋涂工艺形成，然而也可使用任何合适的方法。在已形成介电层103中的第一层之后，可以形成穿过介电层103中的第一层的开口。
一旦形成介电层103中的第一层且对其进行图案化，多个导电层105中的第一层(例如，铜)形成于介电层103中的第一层之上，并穿过形成于介电层103中的第一层内的开口。在一些实施例中，导电层105中的第一层通过合适的工艺来形成，诸如电镀、化学气相沉积(chemical vapor deposition,CVD)或溅镀。然而，尽管所讨论的材料及方法适合于形成导电层105，然而上述材料仅为示例性的。可以使用任何其他合适的材料(例如，AlCu或Au)以及任何其他合适的工艺(例如，CVD或物理气相沉积(physical vapor deposition,PVD))来形成导电层105。
一旦形成了导电层105中的第一层，就可以通过重复相似于介电层103中的第一层及导电层105中的第一层的步骤来形成介电层103中的第二层及导电层105中的第二层。可根据需要而重复这些步骤，以便在导电层105之间进行电性连接。在一些实施例中，可以继续进行导电层105和介电层103的沉积及图案化直到内连接结构110具有所需的层数。
之后，根据一些实施例，形成一或多个半导体芯片114于内连接结构110上方，如图1B所示。半导体芯片114是从晶圆上切割而来，且可为“已知合格芯片(known-good-die)”。在一些实施例中，半导体芯片114提供逻辑功能于结构上。举例来说，半导体芯片114为系统单芯片(片上系统，system-on-chip,SoC)，然而也可使用任何合适的半导体芯片。在一些实施例中，半导体芯片114包括一基底、多个主动装置(未示出)、金属化层(未示出)及接垫。基底可包括掺杂或未掺杂的硅块材，或者一绝缘体上覆硅(silicon-on-insulator,SOI)基底的一主动层。SOI基底通常包括诸如硅、锗、硅锗或其组合的半导体材料层。可使用任何合适的方法形成主动装置于基底内部或基底上。金属化层形成于基底及主动装置上方，且设计为用以连接各种主动装置，以形成功能电路。在一些实施例中，多个金属化层由介电材料与导电材料的交替层形成，且可通过任何合适的工艺(例如，沉积、镶嵌、双镶嵌等)形成。接垫形成于金属化层上方并与金属化层电性接触。接垫可包括铝或铜，且可使用沉积工艺(例如，溅镀)来形成，以形成一材料层，然后可通过适当的工艺(例如，微影及蚀刻)来对材料层进行图案化，以形成多个接垫。
形成多个外部连接器112，以提供用于半导体芯片114与内连接结构110之间接触的多个导电区域。外部连接器112可为导电凸块(例如，微凸块)或利用诸如焊料及铜的材料的导电柱体。在一些实施例中，外部连接器112为接触凸块。外部连接器112可包括一材料(例如，锡)或其他合适的材料(例如，银、无铅锡或铜)。
在一些实施例中，外部连接器112的制作中一开始为形成一层金属(例如，锡)，其可通过蒸镀、电镀、印刷、焊料转移(solder transfer)或球放置(ball placement)来形成。一旦形成锡层于上述结构上，就可进行回流工艺，以将锡层成形所需的凸块形状。在一些其他实施例中，外部连接器112是导电柱体，外部连接器112的制作可通过首先放置光刻胶，再将光刻胶图案化成导电柱体所需图案。然后利用电镀工艺来形成与接垫连接的导电材料(例如，铜)。然而，也可使用任何合适的方法来形成。
在一些实施例中，可使用拾取及放置工具，将半导体芯片114放置于内连接结构110上。可在放置半导体芯片114之前，形成一选择性的凸块下金属(under bumpmetallization,UBM)层(未示出)于内连接结构110上。在一些实施例中，在将半导体芯片114接合至内连接结构110上之后，形成一底胶层115于内连接结构110与半导体芯片114之间。底胶层115是用于保护及支撑半导体芯片114的材料，使其免受操作上与环境上的退化(例如，在操作期间由发热所产生的应力)。底胶层115可由环氧基树脂或其他保护材料制成。在一些实施例中，底胶层115的制作涉及注射工艺、点胶工艺(dispensing process)、层压工艺(film lamination process)、一或多个其他合适工艺或其组合。在一些实施例中，后续使用热固化工艺来固化底胶层115。
接下来，根据一些实施例，提供一中介层结构120，并准备接合至内连接结构110上而覆盖半导体芯片114，如图1C及图1D所示。在一些实施例中，中介层结构120包括一绝缘基体121，具有位于绝缘基体121的相对表面121a及121b上的多个导电特征部件122a、122b、124a及124b与钝化层126及128，以及位于绝缘基体121内的多个通孔电极130，如图1C所示。在一些其他实施例中，一或多个导电特征部件(例如，走线层或布线层)建构于绝缘基体121内。
图2A至图2E是示出形成图1C所示的中介层结构120的各个阶段的剖面示意图。根据一些实施例，形成导电膜层116a及116b于绝缘基体121的相对表面121a及121b上，如图2A所示。导电膜层116a及116b可用于辅助后续的电镀过程。在一些实施例中，绝缘基体121由以下材料制成或包括：高分子材料、陶瓷材料或玻璃制成。在一些其他实施例中，绝缘基体121包括陶瓷材料、金属材料或半导体材料的基底，且在基底的两侧上均具有多个绝缘层。
导电膜层116a和及116b由以下材料制成或包括：铝、铜、钴、金、钛、一或多种其他合适的材料或其组合。可使用热压缩工艺、PVD工艺、CVD工艺、层压工艺、印刷工艺，一或多种其他可用工艺或其组合来形成导电膜层116a及116b。然而，本文所述的实施例不限于此。在一些其他实施例中，也可不形成导电膜层116a及116b。
根据一些实施例，在形成导电膜层116a及116b之后，去除部分的导电膜层116a及116b以及部分的绝缘基体121，以形成多个通孔117，如图2B所示。在一些实施例中，通孔117贯穿绝缘基体121以及导电膜层116a及116b。可使用能量束钻孔工艺、机械钻孔工艺、微影及蚀刻工艺、一或多种其他合适的工艺或其组合来形成通孔117。举例来说，使用能量束钻孔工艺(例如，激光钻孔工艺、离子束钻孔工艺、电子束钻孔工艺、等离子体束钻孔工艺、一或多种其他合适的工艺，或其组合)形成通孔117。
之后，根据一些实施例，形成一种子层(未示出)于图2B所示的结构上方。种子层延伸于导电膜层116a及116b上。种子层也延伸于通孔117的侧壁上。然后，形成图案化的光刻胶层(未示出)于种子层延伸于导电膜层116a及116b上的部分上。图案化的光刻胶层具有开口局部露出种子层，而定义出稍后将于绝缘基体121上形成的导电特征部件的图案。然后，将一或多种导电材料电镀于种子层的未覆盖图案化的光刻胶层的部分上。之后，去除图案化的光刻胶层。使用一或多道蚀刻工艺来去除种子层的一开始覆盖于图案化的光刻胶层的部分。在一或多道蚀刻工艺期间，也去除了一开始覆盖于图案化的光刻胶层的导电膜层116a及116b的部分。
根据一些实施例，在进行一或多道蚀刻工艺之后，局部露出绝缘基体121的相对表面121a及121b，如图2C所示。电镀导电材料的余留部分、种子层的余留部分以及导电膜层116a及116b的余留部分一同形成具有所需图案的导电特征部件122a、122b、124a及124b以及通孔电极130。通孔电极130形成于通孔117中而贯穿绝缘基体121，并提供待放置于绝缘基体121的相对表面121a及121b上元件之间的电性连接。
在一些实施例中，导电特征部件122a及124a是作为接垫，且分别与通孔电极130的相对端接触。在一些实施例中，导电特征部件122b作为具有岛型的虚置接垫，因此称为岛型层。在一些实施例中，导电特征部件124b作为具有所需电路图案的走线层。在一些实施例中，导电特征部件122a及124a围绕导电特征部件122b及124b。
根据一些实施例，钝化层126及128分别形成于绝缘基体121的相对表面121a及121b上，如图2D所示。钝化层126及128可由以下材料制成或包括：环氧化物基的树脂、聚酰亚胺(PI)，聚苯并恶唑(PBO)、阻焊剂(solder resist,SR)、日本味之素增层膜(Ajinomotobuild-up film,ABF)，一或多种其他合适的材料或其组合。钝化层126具有多个开口局部露出每个导电特征部件122a，且完全露出所有导电特征部件122b。在一些实施例中，盖层126a覆盖并围绕每个露出的导电特征部件122b(即，岛型层)。那些盖层126a彼此分离。在一些实施例中，那些盖层126a及钝化层126由同一层形成，例如一绝缘材料层。钝化层128具有多个开口，这些开口局部露出每个导电特征部件124a，且完全覆盖所有导电特征部件122b。钝化层126及128的形成涉及涂布工艺及微影工艺。涂布工艺可包括旋涂工艺、喷涂工艺、层压工艺、一或多种其他合适的工艺或其组合。
根据一些实施例，多个连接器132分别形成于导电特征部件122a上，并与导电特征部件122a直接接触，如图2E所示。在一些实施例中，连接器132是含锡的焊料部件。含锡焊料部件可进一步包括铜、银、金、铝、铅、一或多种其他合适的材料或其组合。在一些实施例中，含锡焊料部件为无铅的。连接器132的形成涉及球组装工艺、或一或多道电镀工艺(例如，电镀工艺)及/或一或多道回流工艺。在一些实施例中，连接器132为导电柱体，且由以下材料制成或包括：铜、铝、钛、钴、金、含锡的合金、一或多种其他合适的材料或其组合。可使用电镀工艺、化学镀工艺、PVD工艺、CVD工艺、一或多种其他合适的工艺或其组合来形成导电柱体。之后，可以进行单体化工艺以切割上述结构。如此一来，形成多个中介层结构120。在图2E中示出多个中介层结构120的其中一者。在一些实施例中，中介层结构120的盖层126a具有高度H1，中介层结构120具有高度H2，如图1C所示。在一些实施例中，高度H1约在3μm至40μm的范围。高度H2约在50μm至900μm的范围。
请再参照图1C，根据一些实施例，中介层结构120组装于内连接结构110上，且通过将连接器132接合至内连接结构110而覆盖半导体芯片114。中介层结构120的导电特征部件124a(即，接垫)经由通孔电极130、导电特征部件122a(即，接垫)及连接器132电性耦接至内连接结构110。如此一来，导电性特征124a可经由此电路径提供电性连接于半导体芯片114与一或多个外部装置(未示出，例如存储器装置(例如，DRAM))之间。在一些实施例中，由盖层126a所覆盖的每个导电特征部件122b(即，岛型层)与下方的半导体芯片114相对应并间隔开。举例来说，由盖层126a所覆盖的导电特征部件122b(即，岛型层)位于绝缘基体121的表面121a的中心区域上，以在盖层126a与半导体芯片114之间形成一间隙，且在内连接结构110与中介层结构120之间形成一空间。
之后，根据一些实施例，填充一封胶层140于内连接结构110与中介层结构120之间的空间内，如图1D所示。封胶层140围绕并保护连接器132。封胶层140也覆盖并围绕半导体芯片114及底胶层115，以填入盖层126a与半导体芯片114之间的间隙。如此一来，封胶层140的一部分夹设于由盖层126a所覆盖与包围的多个导电特征部件122b(即岛型层)之间。
封胶层140可由与底胶层115的材料相同或不同的材料制成。在封胶层140与底胶层115的材料相同的情况下，图1D所示的结构中可省略底胶层11。在封胶层140与底胶层115的材料不同的情况下，封胶层140可包括模塑材料，例如环氧化物基的树脂。在一些实施例中，液体封胶材料(未示出)施加于半导体芯片114上。液体封胶材料可流入内连接结构110与中介层结构120之间的空间以及盖层126a与半导体芯片114之间的间隙。然后使用热处理来固化液体封胶材料。如此一来，通过固化的封胶材料，中介层结构120与半导体芯片114分离，且形成封胶层140，而连接器132埋入于封胶层140中。
之后，根据一些实施例，自图1D所示的结构中去除承载基底100和粘着层102且形成多个外部连接器150，如图1E所示。在一些实施例中，在去除承载基底100及粘着层102以露出内连接结构110的下表面(即，内连接结构110的与半导体芯片114相对的表面)之后，在其上形成外部连接器150。在一些实施例中，外部连接器150由焊料凸块制成或包括焊料凸块，例如包含锡的焊料凸块。含锡焊料凸块可进一步包括铜、银、金、铝、铅、一或多种其他合适的材料或其组合。在一些实施例中，含锡焊料凸块是无铅的。之后，进行回流工艺以熔化焊料凸块成焊料球而形成外部连接器150。在一些其他实施例中，在形成内连接结构110之前，在内连接结构110的露出的下表面上形成选择性的UBM层。在一些实施例中，进行单体化工艺以切割所形成的结构。如此一来，形成了多个分离的多个半导体封装体10a。在图1E中示出了多个半导体封装体10a的其中一者。
需注意的是在形成封胶层140期间，若中介层结构120具有实质上平坦的下表面(即，面向半导体芯片114的表面)，则难以将液体封胶材料填入于中介层结构120与中介层结构120之间的间隙。因此，在中介层结构120与半导体芯片114之间的间隙中可能形成不必要的空孔，因而降低了封装结构的可靠度。为了避免或减少空孔的形成，形成于绝缘基体121的表面121a上方且为盖层126a所覆盖并围绕的导电特征部件122b(即岛型层)于两相邻的盖层126a之间形成了一沟槽。因此，液体封胶材料通过相邻的盖层126a之间的那些沟槽而平滑且容易地流入于间隙内。如此一来，可以减轻或消除这种形成空孔的问题，进而增加了封装结构的可靠度。
请参照图3A，其示出根据一些实施例的图1E中的区域1000的平面示意图。在图3A中，示出由盖层126a覆盖且围绕的导电特征部件122b(即，岛型层)的局部排置。在一些实施例中，那些导电特征部件122b具有上视图为方形的形状，且那些导电特征部件122b在绝缘基体121的表面121a上规则地排置成一矩阵，以形成与导电特征部件122b(其分别由盖层126a所覆盖且围绕)相邻的多个沟槽118。沟槽118提供空间以允许后续的封胶层140形成于内，使得封胶层140的一部分夹设于多个导电特征部件122b(被盖层126a覆盖并包围)之间，如图1E所示。
然而，如任何所属技术领域中技术人员所能理解的，上述导电特征部件122b的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，导电特征部件122b的形状及数量可改变或修改。举例来说，从上视的角度来看，导电特征部件122b可具有圆形、三角形或矩形的形状，且导电特征部件122b的数量可大于或小于图3A中所示的数量。再者，在一些其他实施例中，那些导电特征部件122b也可不规则地排置。
另外，尽管图1E中所示的半导体封装体10a可包括彼此分离且与钝化层126分离的盖层126a，然而本文所述的实施例不限于此。可对本文所述的实施例做出许多变化及/或修改。
图1E-1是示出根据一些实施例的半导体封装体10b的剖面示意图。半导体封装体10b相似于图1E所示的半导体封装体10a，除了钝化层126延伸至绝缘基体121的未被导电特征部件122b及盖层126a覆盖的表面121a之外。因此，部分的钝化层126与盖层126a直接接触，使得形成于导电特征部件122b之间的沟槽(被盖层126a覆盖)具有由部分的钝化层126形成的底部。在一些实施例中，自绝缘基体121的表面121a测量，上述部分的钝化层126的上表面123a低于盖层126a的上表面123b。在一些其他实施例中，钝化层126及盖层126a由同一层(例如，一绝缘材料层)形成，使得钝化层126与每个盖层126a之间不存在界面。用于形成图1E-1中的半导体封装体10b的方法及材料可相同或相似于用以形成半导体封装体10a的方法及材料，在此不再赘述。
请参照图3B，其示出根据一些实施例的图1E-1中的区域1001的平面示意图。在图3B中，示出了由盖层126a所覆盖及围绕的多个导电特征部件122b(即，岛型层)的局部排置。相似于图3A，那些导电特征部件122b具有上视图为方形的形状，且那些导电特征部件122b规则地于绝缘基体121的表面121a上排置成一矩阵。不同于图3A中的沟槽118，与导电特征部件122b(其分别由盖层126a所覆盖及围绕)相邻的多个沟槽118a具有由钝化层126形成的底部。沟槽118a也提供空间以允许后续封胶层140形成于其内。因此，如图1E-1所示，一部分的封胶层140夹设于导电特征部件122b(由盖层126a所覆盖及围绕)之间。
然而，如任何所属技术领域中技术人员所能理解的，上述导电特征部件122b的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，导电特征部件122b的形状及数量可改变或修改。举例来说，从上视的角度来看，导电特征部件122b可具有圆形、三角形或矩形的形状，且导电特征部件122b的数量可大于或小于图3B中所示的数量。再者，在一些其他实施例中，那些导电特征部件122b也可不规则地排置。
图1E-2是示出根据一些实施例的半导体封装体10c的剖面示意图。半导体封装体10c相似于图1E所示的半导体封装体10a，除了在中介层结构120的绝缘基体121的表面121a上没有形成导电特征部件122b及盖层126a之外。在一些实施例中，包括导电特征部件122b及盖层126a的那些结构由绝缘岛型层126c所代替，如图1E-2所示。在一些实施例中，绝缘岛型层126c及钝化层126由同一层制成，例如一绝缘材料层。此外，绝缘岛型层126c与钝化层126间隔开，且由钝化层126所围绕。用于形成图1E-2中的半导体封装体10c的方法及材料可相同或相似于用以形成半导体封装体10a的方法及材料，在此不再赘述。
请参照图3C，其示出根据一些实施例的图1E-2中的区域1002的平面示意图。在图3C中，示出了绝缘岛型层126c的局部排置。相似于图3A，那些绝缘岛型层126c的上视图具有方形形状，且那些绝缘岛型层126c规则地于绝缘基体121的表面121a上排置成一矩阵。再者，相同于图3A中的沟槽118，形成多个沟槽118b相邻于绝缘岛型层126c。沟槽118b也提供空间以允许后续封胶层140形成于其内，使得一部分的封胶层140夹设于绝缘岛型层126c之间，如图1E-2所示。
然而，如任何所属技术领域中技术人员所能理解的，上述绝缘岛型层126c的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，绝缘岛型层126c的形状及数量可改变或修改。举例来说，从上视的角度来看，绝缘岛型层126c可具有圆形、三角形或矩形的形状，且绝缘岛型层126c的数量可大于或小于图3C中所示的数量。再者，在一些其他实施例中，那些绝缘岛型层126c也可不规则地排置。
尽管分别在图1E、图1E-1及图1E-2中示出半导体封装体10a、10b及10c包括具有通孔电极130位于内部的中介层结构120，然而本文所述的实施例并不限于此。可对本文所述的实施例做出许多变化及/或修改。
图4A是示出根据一些实施例的半导体封装体20a的剖面示意图。半导体封装体20a相似于图1E所示的半导体封装体10a，除了中介层结构120还包括形成于绝缘基体121内并分别对应于导电特征部件122b(即，岛型层)及导电特征部件124b的虚置通孔电极130a之外。在一些实施例中，虚置通孔电极130a与导电特征部件122b及124b接触。在一些其他实施例中，若导电特征部件124b用作走线或布线层，则虚置通孔电极130a不与导电特征部件124b接触。在一些实施例中，用于形成图4A中的虚置通孔电极130a的方法及材料可相同或相似于用以形成通孔电极130的方法及材料，在此不再赘述。在一些其他实施例中，虚置通孔电极130a由高分子材料(例如，树脂)或绝缘材料(例如，陶瓷)制成。用于形成图4A中的半导体封装体20a的方法及材料可相同或相似于用以形成半导体封装体10a的方法及材料，在此不再赘述。
需注意的是中介层结构120的翘曲可能在中介层结构120较薄时发生。若中介层结构120朝向半导体芯片114翘曲或弯曲，则中介层结构120与半导体芯片114之间的间隙可能无法填入液态模塑材料。因此，在间隙中可能形成不必要的空孔。再者，翘曲的中介层结构也不利于封装体翘曲控制。因此，封装结构的可靠度降低，且用于处理及制造封装结构的工艺变得更加困难。然而，虚置通孔电极130a的使用可有效地增强中介层结构120的刚性，进而防止中介层结构120翘曲。如此一来，可提高封装结构的可靠度，且用于处理及制造封装结构的工艺可获得更好的控制。
请参照图4B示出根据一些实施例的图4A中的区域2000的平面示意图。在图4B中，示出了导电特征部件122b(即，岛型层)的局部排置，导电特征部件122b由盖层126a覆盖及围绕且在其上形成有虚置通孔电极130a。在一些实施例中，那些导电特征部件122b及虚置通孔电极130a具有上视图为圆形的形状，且虚置通孔电极130a的直径小于导电特征部件122b的直径。举例来说，虚置通孔电极的直径约在5μm至300μm的范围内。相似于图3A所示的排置，那些导电特征部件122b及虚置通孔电极130a规则地排置成一矩阵。
然而，如任何所属技术领域中技术人员所能理解的，上述导电特征部件122b及虚置通孔电极130a的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，导电特征部件122b及虚置通孔电极130a的形状及数量可改变或修改。举例来说，从上视的角度来看，导电特征部件122b及虚置通孔电极130a可具有圆形、三角形或矩形的形状，且导电特征部件122b及虚置通孔电极130a的数量可大于或小于图4B中所示的数量。再者，在一些其他实施例中，那些导电特征部件122b及虚置通孔电极130a也可不规则地排置。
图5A是示出根据一些实施例的半导体封装体20b的剖面示意图。半导体封装体20b相似于图1E-1所示的半导体封装体10b，除了中介层结构120还包括形成于绝缘基体121中并分别对应于导电特征部件122b(即，岛型层)及导电特征部件124b的虚置通孔电极130a之外。在一些实施例中，虚置通孔电极130a与导电特征部件122b及124b直接接触。在一些其他实施例中，若导电特征部件124b作为走线或布线层，则虚置通孔电极130a不与导电特征部件124b接触。在一些实施例中，用于形成图5A中的虚置通孔电极130a的方法及材料可相同或相似于用以形成图4A中的虚置通孔电极130a的方法及材料，在此不再赘述。用于形成图5A中的半导体封装体20b的方法及材料可相同或相似于用以形成半导体封装体10a或半导体封装体20a的方法及材料，在此不再赘述。
请参照图5B，其示出根据一些实施例的图5A的区域2001的平面示意图。在图5B中，示出了导电特征部件122b(即，岛型层)的局部排置，导电特征部件122b由盖层126a所覆盖及围绕且在其上形成有虚置通孔电极130a。相似于图4B，那些导电特征部件122b及虚置通孔电极130a具有上视图为圆形的形状，且虚置通孔电极130a的直径小于导电特征部件122b的直径。举例来说，虚置通孔电极的直径在约在5μm至约300μm的范围内。相似于图4B中的排置，那些导电特征部件122b及虚置通孔电极130a规则地排置成一矩阵。
然而，如任何所属技术领域中技术人员所能理解的，上述导电特征部件122b及虚置通孔电极130a的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，导电特征部件122b及虚置通孔电极130a的形状及数量可改变或修改。举例来说，从上视的角度来看，导电特征部件122b及虚置通孔电极130a可具有圆形、三角形或矩形的形状，且导电特征部件122b及虚置通孔电极130a的数量可大于或小于图5B中所示的数量。再者，在一些其他实施例中，那些导电特征部件122b及虚置通孔电极130a也可不规则地排置。
图6A示出根据一些实施例的半导体封装体20c的剖面示意图。半导体封装体20c相似于图1E-2所示的半导体封装体10c，除了中介层结构120还包括形成在绝缘基体121内并分别对应于绝缘岛型层126c及导电特征部件124b的虚置通孔电极130a之外。在一些实施例中，虚置通孔电极130a与导电特征部件122b及124b直接接触。在一些其他实施例中，若导电特征部件124b作为走线或布线层，则虚置通孔电极130a不与导电特征部件124b接触。在一些实施例中，用于形成图6A中的虚置通孔电极130a的方法及材料可相同或相似于用以形成图4A中的虚置通孔电极130a的方法及材料，在此不再赘述。用于形成图6A中的半导体封装体20c的方法及材料可相同或相似于用以形成半导体封装体10a或半导体封装体20a的方法及材料，在此不再赘述。
请参照图6B，其示出根据一些实施例的图6A中的区域2002的平面示意图。在图6B中，示出了绝缘岛型层126c的局部排置，绝缘岛型层126c上形成有虚置通孔电极130a。相似于图4B，那些绝缘岛型层126c及虚置通孔电极130a具有上视图为圆形的形状，且虚置通孔电极130a的直径小于绝缘岛型层126c的直径。举例来说，虚置通孔电极的直径约在5μm至约300μm的范围。相似图4B所示的排置，那些绝缘岛型层126c及虚置通孔电极130a规则地排置成一矩阵。
然而，如任何所属技术领域中技术人员所能理解的，上述绝缘岛型层126c及虚置通孔电极130a的排置、形状及数量仅为示例性的，并未局限于当前的实施例。在一些其他实施例中，绝缘岛型层126c及虚置通孔电极130a的形状及数量可改变或修改。举例来说，从上视的角度来看，绝缘岛型层126c及虚置通孔电极130a可具有圆形、三角形或矩形的形状，且绝缘岛型层126c及虚置通孔电极130a的数量可大于或小于图6B中所示的数量。再者，在一些其他实施例中，那些绝缘岛型层126c及虚置通孔电极130a也可不规则地排置。
可对本文所述的实施例做出许多变化及/或修改。图7A至图7D是示出根据一些实施例的形成半导体封装体30a的各个阶段的剖面示意图。根据一些实施例，提供或形成如图1C所示的结构，如图7A所示。不同于图1C，图7A示出了形成于内连接结构110a上方并分别由中介层结构120a所覆盖的两个相邻的半导体芯片114，以及形成于中介层结构120a上方的一粘着层135。在一些实施例中，粘着层135为离形薄膜，例如光热转换(LTHC)膜。在一些其他实施例中，粘着层135为复合膜，例如硅型或丙烯酸型树脂。然而，可使用任何其他合适的材料，例如胶带或粘胶。再者，不同于图1C所示的结构，没有底胶层115填入内连接结构110a与每个半导体芯片114之间的间隙。然而，在一些其他实施例中，若有需要时，可具有底胶层115(如图1C所示)填入内连接结构110a与每个半导体芯片114之间的间隙。
在一些实施例中，中介层结构120a具有相似于图1C所示的中介层结构120。用于形成中介层结构120a的方法及材料可相同或相似用于形成图1C所示的中介层结构120的方法和材料，在此不再赘述。在一些实施例中，中介层结构120a包括一绝缘基体121，绝缘基体121具有导电特征部件122a、122b、124a及124b以及钝化层126及128形成于绝缘基体121的相对表面121a及121b上，且多个通孔电极130形成于绝缘基体121内，如图7A所示。在一些其他实施例中，一或多个导电特征部件(例如走线或布线层)建构于绝缘基体121内。在一些实施例中，中介层结构120a具有约在50μm至900μm范围的高度H2。举例来说，中介层结构120a的高度H2可约在50μm到大约300μm的范围内。
在一些实施例中，导电特征部件122a及124a作为接垫，其沿着绝缘基体121的一或多个外围边缘121c排置，且分别与通孔电极130的相对端接触或电性耦接至通孔电极130的相对端。在一些实施例中，导电特征部件122b及124b作为具有所需电路图案的走线层。在一些其他实施例中，导电特征部件122b不作为走线层，而是作为具有岛形状的虚置接垫，因此也称作岛型层。在一些实施例中，导电特征部件122a及124a围绕导电特征部件122b及124b。
根据一些实施例，钝化层126及128分别形成于绝缘基体121的相对表面121a及121b上，如图7A所示。在一些实施例中，钝化层126具有多个开口，其局部露出每个导电特征部件122a，且完全覆盖所有导电特征部件122a。
或者，钝化层126及导电特征部件122b具有相同于图1E或图1E-1所示的中介层结构120的钝化层126及导电特征部件122b的结构，使得一盖层126a覆盖并围绕每个导电特征部件122b。在一些其他实施例中，中介层结构120a中的导电特征部件122b可由图1E-2所示的绝缘岛型层126c所代替，使得这些绝缘岛型层126c与钝化层126分离且被钝化层126包围。
在一些实施例中，粘着层135覆盖钝化层128，且钝化层128具有多个开口局部露出每个导电特征部件124a并完全覆盖所有导电特征部件122b。再者，钝化层128具有一凹槽128a沿着绝缘基体121的外围边缘121c延伸以围绕导电特征部件124a。在一些实施例中，凹槽128a具有由钝化层128形成的底部。换句话说，凹槽128a的下表面在钝化层128的上表面与下表面之间，如图7A所示。在一些其他实施例中，凹槽128a延伸穿过钝化层128以露出绝缘基体121的第二表面121b。在一些实施例中，凹槽128a使用激光钻孔工艺或其他合适的图案化工艺(例如微影及蚀刻工艺)形成。
由于粘着层135覆盖钝化层128，所以粘着层135填入局部露出每个导电特征部件124a的那些开口与凹槽128a，如图7A所示。粘着层135用于固定分开的中介层结构120a并保护露出的导电特征部件124a(即，用于电性连接外部装置(未示出，例如存储器装置(例如，DRAM))的接垫)。
在一些实施例中，中介层结构120a还包括形成于绝缘基体121内的虚置通孔电极130a(如图4A、图5A或图6A所示)，以增强中介层结构120a的刚性。
之后，根据一些实施例，如图7B所示，封胶层140填入内连接结构110a与中介层结构120a之间的空间。封胶层140围绕并保护连接器132。封胶层140也覆盖并围绕半导体芯片114，以填入钝化层126与半导体芯片114之间的间隙以及内连接结构110a与每个半导体芯片114之间的间隙。如上所述，在一些实施例中，钝化层126及导电特征部件122b具有与图1E或图1E-1所示的中介层结构120中的钝化层126及导电特征部件122b相同的结构配置，一部分的封胶层140夹设于由盖层126a所覆盖及包围的导电特征部件122b(即，岛型层)之间。
在一些实施例中，液体封胶材料(未示出)施加于半导体芯片114上，且流入内连接结构110a与中介层结构120a之间的空间。然后，使用热工艺来固化液体封胶材料，以形成封胶层140。
需注意的是，尽管粘着层135(即，保护层)覆盖钝化层128，然而在封装过程中，液体封胶材料可于钝化层128的上表面与粘着层135之间流动。如此一来，液体封胶材料可能会在钝化层128的上表面上缓慢移动，而污染自钝化层128露出的接垫(即，导电特征部件124a)。中介层结构120a的钝化层128内的凹槽128a可作为容纳缓慢移动液体封胶材料的壕沟，而有效地防止接垫(即，导电特征部件124a)被缓慢移动液体封胶材料所污染。在一些实施例中，凹槽128a也提供更多的接触面积以增强粘着层135的充填。因此，可以减轻液体封胶材料的缓慢移动。
之后，根据一些实施例，自图7B所示的结构中去除粘着层135、承载基底100及粘着层102，且形成外部连接器150如图7C所示。在一些实施例中，在去除承载基底100及粘着层102以露出内连接结构110a的下表面(即，内连接结构110a的与半导体芯片114相对的表面)之后，形成外部连接器150于内连接结构110a的下表面。在一些其他实施例中，在形成焊料凸块之前，形成选择性的UBM层于内连接结构110a的露出下表面上方。
之后，进行单体化工艺，以切割如图7C所示的形成结构。根据一些实施例，所示。如此一来，形成了多个分离的半导体封装体30a。在图7D中，示出了半导体封装体30a的其中一者。
请参照图8A及图8B，其中图8A为根据一些实施例的图7D中的区域3000的放大剖面示意图。图8B为根据一些实施例的具有图8A所示的凹槽128a的中介层结构120a的平面示意图。根据一些实施例，如图8A及/或图8B所示，环形凹槽128a围绕导电特征部件124a，且与绝缘基体121的外围边缘121c横向间隔开一距离。如图8A及/或图8B所示，凹槽128a具有一宽度W1及一深度D1。再者，形成于钝化层128内以露出导电特征部件124a(例如，接垫)的开口具有一侧壁与外围边缘121c的其中之一者(最靠近开口的侧壁的外围边缘121c)横向间隔开一距离S1，且钝化层128具有一厚度T1。在一些实施例中，凹槽128a的宽度W1约在5μm至500μm的范围，且小于距离S1。在一些实施例中，钝化层128的厚度T1约在5μm至50μm的范围，且大于或等于凹槽128a的深度D1。
尽管图8B中所示的钝化层128具有上视图为连续环形构造的凹槽128a，然而本文所述的实施例并不限于此。可对本文所述的实施例做出许多变化及/或修改。
图8C是示出根据一些实施例的具有凹槽128b的中介层结构120a的平面示意图。相似于图8B中所示的凹槽128a，每个凹槽128b具有宽度W1及深度D1。再者，在一些实施例中，凹槽128b的宽度W1约在5μm至大约500μm的范围，且小于距离S1。不同于图8B所示的环型凹槽128a，那些凹槽128b具有上视图为矩形的构造。再者，一些凹槽128b(例如，第一凹槽)排置于绝缘基体121的外围边缘121c处，并沿外围边缘121c延伸，而一些凹槽128b(例如，第二凹槽)排置于绝缘基体121的外围角落121d处而邻近于一些第一凹槽，以形成围绕导电特征部件124a的不连续环。
尽管图8B中所示的中介层结构120a包括具有凹槽128a的钝化层128，且凹槽128a与绝缘基体121的外围边缘121c横向间隔开一距离，然而本文所述的实施例不限于此。可对本文所述的实施例做出许多变化及/或修改。
请参照图9A及图9B，其中图9A是示出根据一些实施例的用于图7C所示结构的凹槽128c的放大剖面示意图，图9B是示出根据一些实施例的具有图9A所示的凹槽128c的中介层结构120a的平面示意图。如图9A及/或图9B所示，根据一些实施例，环形凹槽128c围绕导电特征部件124a，且具有一侧壁表面127a及自侧壁表面127a延伸至绝缘基体121的外围边缘121c的一下表面127b。如图9A及/或图9B所示，凹槽128c具有宽度W2及深度D1。再者，形成于钝化层128中以露出导电特征部件124a(例如，接垫)的开口具有一侧壁与外围边缘121c的其中之一者(最靠近侧壁的外围边缘121c)横向间隔开一距离S1，且钝化层128的厚度为T1。在一些实施例中，凹槽128a的宽度W2约在5μm至大约500μm的范围，且小于距离S1。在一些实施例中，钝化层128的厚度T1约在5μm至大约50μm的范围，且大于或等于凹槽128a的深度D1。
尽管图9B所示的钝化层128具有上视图为连续环形构造的凹槽128c，然而本公开的实施例不限于此。可以对本公开的实施例做出许多变化及/或修改。
图9C是示出根据一些实施例的具有凹槽128d的中介层结构120a的平面示意图。相似于图9B所示的凹槽128c，每个凹槽128d具有宽度W2及深度D1。再者，在一些实施例中，凹槽128d的宽度W2约在5μm至大约500μm的范围，且小于距离S1。不同图9B所示的环状凹槽128c，那些凹槽128d具有上视图为矩形的构造。再者，一些凹槽128d(例如，第一凹槽)排置于绝缘基体121的外围边缘121c处并沿外围边缘121c延伸，且一些凹槽128d(例如，第二凹槽)排置于绝缘基体121的外围角落121d处，且邻近一些第一凹槽，以形成围绕导电特征部件124a的不连续环。
尽管图8B中所示的中介层结构120a包括具有均匀宽度(例如，宽度W1)的凹槽128a的钝化层128，然而本文所述的实施例不限于此。可对本文所述的实施例做出许多变化及/或修改。
请参照图10A及图10B，其中图10A是示出根据一些实施例的用于图7D所示结构的一环形凹槽放大剖面示意图。图10B是示出根据一些实施例的具有图10A所示的环形凹槽(其具有两个宽度W1和W3)的中介层结构120a的平面示意图。相似于图8B所示的环状凹槽128a，环形凹槽围绕导电特征部件124a，且与绝缘基体121的外围边缘121c横向间隔开一距离。根据一些实施例，如图10A及图10B所示，环形凹槽具有对应于绝缘基体121的各个外围边缘121c的第一部128a’，以及与第一部128a’邻接且对应于绝缘基体121的各个外围角落121d的第二部128a”。每个第一部128a’具有宽度W1，而每个第二部128a”具有不同于宽度W1的宽度W3。在一些实施例中，宽度W1小于宽度W3。第一部128a’与第二部128a”具有相同的深度(例如深度D1)。再者，形成于钝化层128内以露出导电特征部件124a(例如，接垫)的开口具有一侧壁与外围边缘121c的其中之一者(最靠近开口侧壁的一外围边缘121c)横向间隔开一距离S1，且钝化层128具有一厚度T1。在一些实施例中，宽度W1及宽度W3小于距离S1。在一些实施例中，钝化层128的厚度T1大于或等于凹槽的第一部128c'和第二部128c”的深度D1。
尽管图10B中所示的钝化层128可具有上视图为连续环形构造的凹槽，本文所述的实施例不限于此。可对本文所述的实施例做出许多变化及/或修改。
图10C是示出根据一些实施例的具有不同宽度的凹槽128及128b’的中介层结构120a平面示意图。相似于图10B所示的包括第一部128a’及第二部128a”的凹槽，每个凹槽128b具有宽度W1，且每个凹槽128b’具有不同于宽度W1的宽度W3。在一些实施例中，宽度W1小于宽度W3。凹槽128b和凹槽128b’具有相同的深度(例如，深度D1)。不同于图10B所示的环形凹槽，凹槽128b具有上视图为矩形的构造，且凹槽128b’具有上视图为方形的构造。再者，凹槽128b排置于绝缘基体121的外围边缘121c处并沿绝缘基体121的外围边缘121c延伸，而凹槽128b’排置于绝缘基体121的外围角落121d处并邻接一些凹口128b，因而形成围绕导电特征部件124a的不连续环。
尽管图10B中所示的中介层结构120a包括具有包括第一部128a’及第二部128a”(与绝缘基体121的外围边缘121c横向间隔开一距离)的钝化层128，本文所述的实施例不限于此。可对本文所述的实施例进行许多变化及/或修改。
请参照图11A及图11B，图11A是示出根据一些实施例的用于图7D所示结构的环形凹槽的放大剖面示意图。图11B是示出根据一些实施例的具有图11A所示的环形凹槽(其具有两个宽度W2和W4)的中介层结构120a的平面示意图。根据一些实施例，相似于图9B所示的环状凹槽，环形凹槽围绕导电特征部件124a，且具有一侧壁表面127a及自侧壁表面127a延伸至绝缘基体121的外围边缘121c的一下表面127b，如图11A及图11B所示。根据一些实施例，环形凹槽具有对应于绝缘基体121的各个外围边缘121c的第一部128c’，以及邻接第一部128c’且对应于绝缘基体121的各个外围角落121d的第二部128c”，如图11A及/或图11B所示。每个第一部128c’具有一宽度W2，且每个第二部128c”具有不同于宽度W2的一宽度W4。在一些实施例中，宽度W2小于宽度W4。第一部128c’及第二部128c”具有相同的深度(例如，深度D1)。再者，形成于钝化层128内以露出导电特征部件124a(例如，接垫)的开口具有一侧壁与外围边缘121c的其中之一者(最靠近开口侧壁的外围边缘121c)横向间隔开一距离S1。钝化层128具有一厚度T1。在一些实施例中，宽度W2及宽度W4小于距离S1。在一些实施例中，钝化层128的厚度T1大于或等于凹槽的第一部128c’及第二部128c”的深度D1。
尽管图11B中所示的钝化层128具有上视图为连续环形构造的凹槽，然而本文所述的实施例不限于此。可对本文所述的实施例做出许多变化及/或修改。
图11C是示出根据一些实施例的具有不同宽度的凹槽128d和128d’的中介层结构120a平面示意图。相似于图11B所示的包括第一部128c’及第二部128c”的凹槽，每个凹槽128d具有一宽度W2，且每个凹槽128d’具有不同于宽度W2的一宽度W4。在一些实施例中，宽度W2小于宽度W4。凹槽128d及凹槽128d’具有相同的深度(例如，深度D1)。不同于图11B所示的环形凹槽，凹槽128d具有上视图为矩形的构造，且凹槽128d’具有上视图为方形的构造。再者，凹槽128d排置于绝缘基体121的外围边缘121c处并沿绝缘基体121的外围边缘121c延伸，而凹槽128d’排置于绝缘基体121的外围角落121d处并邻接一些凹槽128d，因而形成围绕导电特征部件124a的不连续环。
以上提供了半导体封装体的实施例及其制造方法。半导体封装体包括形成于封胶层上方的中介层结构，中介层结构覆盖内连接结构上的半导体芯片。中介层结构包括绝缘基体及排置于绝缘基体的表面上并对应于半导体芯片的多个岛型层。岛型层促进了封胶材料于半导体芯片与中介层结构之间的流动性。如此一来，可用后续形成的封胶层填入半导体芯片与中介层结构之间的间隙，以防止在间隙中形成空孔，进而提高半导体封装体的可靠度。
在一些实施例中，提供了一种半导体封装体。半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括排置于绝缘基体的第一表面上且对应于半导体芯片的多个岛型层。一部分的封胶层夹设于至少两个岛型层之间。
在一些实施例中，岛型层包括金属，且其中中介层结构还包括：分别围绕上述岛型层的多个盖层、覆盖绝缘基体的第一表面的一第一钝化层、覆盖绝缘基体的第二表面的一第二钝化层，其中盖层与第一钝化层由同一层制成。再者，第一钝化层的多个部分与上述盖层直接接触，且其中第一钝化层的上述多个部分的上表面低于上述盖层的上表面。在一些实施例中，中介层结构还包括：覆盖绝缘基体的第一表面一第一钝化层以及覆盖绝缘基体的第二表面的一第二钝化层，其中上述岛型层与第一钝化层由同一层制成。在一些实施例中，半导体封装体还包括形成于封胶层内，并电性耦接至内连接结构的多个连接器。再者，中介层结构还包括形成于绝缘基体内并分别电性耦接至上述连接器的多个通孔电极。在一些实施例中，中介层结构还包括形成于绝缘基体内并分别对应于上述岛型层的多个虚置通孔电极。
在一些实施例中，提供了一种半导体封装体。半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括形成于绝缘基体的第二表面上方并沿绝缘基体的多个外围边缘的至少一者排置的多个接垫。中介层结构也包括一钝化层，覆盖绝缘基体的第二表面且具有一凹槽沿绝缘基体的外围边缘延伸以围绕接垫的。
在一些实施例中，凹槽具有一侧壁表面及自侧壁表面延伸至绝缘基体的外围边缘的一下表面。在一些实施例中，凹槽与绝缘基体的外围边缘横向间隔开一距离。在一些实施例中，凹槽具有对应于绝缘基体的各个外围边缘的多个第一部，以及邻接第一部并对应于绝缘基体的各个外围角落的多个第二部，且其中每个第一部的宽度小于每个第二部的宽度。在一些实施例中，半导体封装体还包括形成于封胶层内并电性耦接至内连接结构的多个连接器。再者，中介层结构还包括形成于绝缘基体内的多个通孔电极，且通孔电极分别电连接于上述连接器与上述接垫之间。在一些实施例中，凹槽延伸穿过钝化层，以露出绝缘基体的第二表面。
在一些实施例中，提供了一种半导体封装体。半导体封装体包括：一内连接结构、形成于内连接结构上方的一半导体芯片、形成于内连接结构上方以覆盖并围绕半导体芯片的一封胶层以及形成于封胶层上方的一中介层结构。中介层结构包括一绝缘基体，具有面向封胶层的一第一表面及相对于第一表面的一第二表面。中介层结构也包括一钝化层，覆盖绝缘基体的第二表面并具有第一凹槽及第二凹槽。第一凹槽排置于绝缘基体的一外围边缘处，而第二凹槽排置于绝缘基体的一外围角落处并邻接第一凹槽。
在一些实施例中，第一凹槽及第二凹槽中的每一个具有一侧壁表面及自侧壁表面延伸至绝缘基体的外围边缘的一下表面。在一些实施例中，第一凹槽及第二凹槽中的每一个与绝缘基体的外围边缘横向间隔开一距离。在一些实施例中，第一凹槽的宽度小于第二凹槽的宽度。在一些实施例中，半导体封装体还包括形成于封胶层内并电性耦接至内连接结构的多个连接器。再者，中介层结构还包括：形成于绝缘基体的第二表面上方的多个接垫以及形成于绝缘基体内并分别电性耦接于上述连接器与上述接垫之间的多个通孔电极。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思和保护范围内，且可在不脱离本公开的构思和范围内，当可作变动、替代与润饰。

Claims (17)

1.一种半导体封装体，包括：
一内连接结构；
一半导体芯片，形成于该内连接结构上方；
一封胶层，形成于该内连接结构上方以覆盖并围绕该半导体芯片；以及
一中介层结构，形成于该封胶层上，包括：
一绝缘基体，具有面向该封胶层的一第一表面及相对于该第一表面的一第二表面；以及
多个岛型层，排置于该绝缘基体的该第一表面上并与其直接接触，且对应于在上视角度中重叠该半导体芯片，其中一部分的该封胶层夹设于所述多个岛型层中至少两个岛型层之间；以及
多个盖层，对应围绕所述岛型层。
2.如权利要求1所述的半导体封装体，其中所述岛型层包括金属，且其中该中介层结构还包括：
一第一钝化层，覆盖该绝缘基体的该第一表面；以及
一第二钝化层，覆盖该绝缘基体的该第二表面，其中所述盖层与该第一钝化层由同一层制成。
3.如权利要求2所述的半导体封装体，其中所述盖层通过该封胶层而彼此隔开。
4.如权利要求2所述的半导体封装体，其中该封胶层隔开第一钝化层与所述盖层。
5.如权利要求1所述的半导体封装体，其中该中介层结构还包括：
一第一钝化层，覆盖该绝缘基体的第一表面；以及
一第二钝化层，覆盖该绝缘基体的该第二表面，其中所述盖层与该第一钝化层由同一层制成。
6.如权利要求1所述的半导体封装体，还包括：复数个连接器，形成于该封胶层内，并电性耦接至该内连接结构。
7.如权利要求6所述的半导体封装体，其中该中介层结构还包括：复数个通孔电极，形成于该绝缘基体内并分别电性耦接至所述连接器的。
8.如权利要求1所述的半导体封装体，其中该中介层结构还包括：复数个通孔电极，形成于该绝缘基体内并分别对应于所述岛型层。
9.如权利要求1所述的半导体封装体，其中所述岛型层包括至少一导电材料。
10.一种半导体封装体，包括：
一封装层；
一半导体芯片，形成于该封装层内；以及
一中介层结构，覆盖该封装层，包括：
一绝缘基体，具有面向该封装层的一第一表面及相对于该第一表面的一第二表面；
复数个绝缘特征部件，形成于该绝缘基体的该第一表面上，并延伸至该封装层内，其中所述绝缘特征部件排列成一矩阵且面向该半导体芯片的一上表面；以及
复数个第一导电特征部件，形成于该绝缘基体的该第一表面上，其中所述第一导电特征部件围绕所述绝缘特征部件的该矩阵。
11.如权利要求10所述的半导体封装体，其中该中介层结构还包括：
一第一钝化层，局部覆盖该绝缘基体的第一表面与所述第一导电特征部件中的每一个，其中所述绝缘特征部件及该第一钝化层由相同绝缘层制成；以及
一第二钝化层，覆盖该绝缘基体的该第二表面。
12.如权利要求10所述的半导体封装体，其中该中介层结构还包括：
复数个通孔电极形成于该绝缘基体内，以直接接触所述绝缘特征部件。
13.如权利要求12所述的半导体封装体，其中该中介层结构还包括：
复数个第二导电特征部件，形成于该绝缘基体的该第二表面上且直接接触所述通孔电极。
14.如权利要求10所述的半导体封装体，其中该中介层结构还包括：
复数个通孔电极形成于该绝缘基体内，以直接接触所述第一导电特征部件。
15.如权利要求14所述的半导体封装体，其中该中介层结构还包括：
复数个第二导电特征部件，形成于该绝缘基体的该第二表面上且直接接触所述通孔电极。
16.如权利要求10所述的半导体封装体，还包括：
一内连接结构，形成于该封装层下方，且电性耦接至该半导体芯片；以及
复数个连接器，形成于该封装层内，且电性耦接于该内连接结构与所述导电特征部件之间。
17.如权利要求10所述的半导体封装体，其中在上视角度中所述绝缘特征部件中的每一个具有方形形状。
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