CN117276243A - 半导体封装体及其形成方法 - Google Patents

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Abstract

一种半导体封装体，包括：一封装基底，包括：一基底核心；一上重布线层，设置于基底核心第一侧；以及一下重布线层，设置于基底核心一相对的第二侧；一半导体装置，垂直堆叠于封装基底上，并与之电连接；以及一上加固层，嵌入于半导体装置与基底核心之间的上重布线层内，上加固层的杨氏模数高于上重布线层的杨氏模数。

Description

半导体封装体及其形成方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种具有加固结构的半导体封装体及其形成方法。
背景技术
半导体产业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集积密度不断提高而持续增长。在很大程度上，这些集积密度的改善来自于最小特征部件尺寸的持续减少，使得更多的部件可以整合到一给定的区域。
除了更小的电子部件外，部件封装的改进也是为了提供比以前的封装体占用更少面积的更小封装体。半导体的封装类型的例子包括方形扁平封装(quad flat pack,QFP)、插针格线阵列(pin grid array,PGA)、球栅阵列(ball grid array,BGA)、覆晶芯片(FC)、三维集成电路(three-dimensional integrated circuit,3DIC)、晶圆级封装(waferlevel package,WLP)、堆叠式封装(package on package,PoP)、系统单芯片(System onChip,SoC)或系统集成电路(System on Integrated Circuit,SoIC)装置。其中一些三维装置(例如，3DIC、SoC、SoIC)是通过在半导体晶圆级的芯片上放置芯片来制备的。这些三维装置提供了改进的集积密度及其他优势，例如更快的速度及更高的频宽，因为堆叠的芯片之间的内连线长度缩短了。然而，也有着许多与三维装置有关的挑战。
扇出型晶圆级封装(fan-out wafer level package,FOWLP)与底胶材料之间的界面在后续处理扇出型晶圆级封装(FOWLP)组装期间受到机械应力，例如与将封装基底连接到印刷电路板(printed circuit board,PCB)有关的机械应力。另外，扇出型晶圆级封装(FOWLP)与底胶材料之间的界面在计算装置内的使用期间会受到机械应力的影响，例如当移动式装置在使用期间意外掉落而造成机械冲击。可能在底胶材料内形成裂缝，并可能在半导体芯片、焊料、中介结构及/或半导体芯片内或封装基底内的各种电介质层中诱发额外的裂缝。因此，应抑制底胶材料内裂缝的形成。
当与附图一起阅读时，从下面的详细说明中可以得到本公开的各个形态最好的理解。需要指出的是，根据产业标准实务，各种特征部件并未按比例绘制。事实上，为了清楚说明，各种特征部件的尺寸可以任意增加或减少。
发明内容
在一些实施例中，提供一种半导体封装体。上述半导体封装体包括：一封装基底，包括：一基底核心、设置于基底核心的一第一侧上的一上重布线层以及设置于基底核心的一相对的第二侧上的一下重布线层；一半导体装置，垂直堆叠于封装基底上并与之电性连接；以及一上加固层，嵌入于半导体装置与基底核心之间的上重布线层内。上加固层具有一杨氏模数，高于上重布线层的杨氏模数。
在一些实施例中，提供一种半导体封装体。上述半导体封装体包括：一封装基底，包括：一基底核心、设置于基底核心的一第一侧上的一上重布线层、以及设置于基底核心的一相对的第二侧上的一下重布线层；一半导体装置，垂直堆叠于封装基底上并与之电连接；以及一下加固层，嵌入面向半导体装置的下重布线层内。下加固层具有一杨氏模数，高于下重布线层的杨氏模数。
在一些实施例中，提供一种半导体封装体的形成方法，上述方法包括：形成一封装基底，包括一基底核心、设置于基底核心的一第一侧上的一上重布线层、以及设置于基底核心的一相对的第二侧上的一下重布线层；蚀刻上重布线层，以形成一第一沟槽；沉积一加固材料于上重布线层上及第一沟槽内；薄化加固材料，以形成一上加固层于第一沟槽内；形成多个介层连接结构于上加固层内；形成多个上接合垫于介层连接结构上；以及将一半导体装置接合至封装基底上，使得半导体装置的周长位于上加固层的周长内；其中上加固层具有一杨氏模数，大于上重布线层的杨氏模数。
附图说明
图1A示出根据本公开的各种实施例的半导体封装体的上视平面示意图。
图1B示出沿图1A的B-B’线的垂直剖面示意图。
图1C示出图1A的封装基底的放大垂直剖面示意图。
图2A示出根据本公开的各种实施例的可内含于半导体封装体100内的其他封装基底150A的垂直剖面示意图。
图2B示出根据本公开的各种实施例的内含于半导体封装体100内的另一封装基底150B的垂直剖面示意图。
图3示出包括根据本公开的各种实施例的封装基底300形成方法的操作步骤的流程图。
图4A至4O示出在图3的方法操作期间所形成的中间结构的垂直剖面示意图。
附图标记说明：
12：铜种子层
14,20：光刻胶层
18：铜电镀层
30,32,34,36,38,40,42：操作步骤100：半导体封装体
102：支撑基底
104：半导体装置/第一集成电路(IC)半导体装置/第一三维集成电路(IC)半导体装置/系统单芯片(SOC)晶粒堆叠
106：半导体装置/第二集成电路(IC)半导体装置/第二三维集成电路(IC)半导体装置/高频宽存储器(HBM)晶粒堆叠
108：中介板
112：焊球(阵列)
120,124：金属凸块
122：第一底胶材料
128：第二底胶材料
132：接合垫
134：第三底胶材料
150,150A,150B：封装基底
152：基底核心
152H,164H：通孔
154：基底通孔电极结构
158：保护层
160：重布线结构
160A,160A’：上重布线层
160B,160B’：下重布线层
161：上接合垫
162：金属特征部件
162L：导线
162V：通孔结构
163：下接合垫
164：介电结构
164L：高分子层
164O：外部高分子层
180：(第一)加固结构
180A：上加固层
180B：下加固层
180M：加固材料
202：环氧树脂模塑化合物(EMC)框架
T1：第一沟槽
T2：核心厚度
T3：厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容为叙述各个部件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以定义本发明。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“之上”、“上方”等等于此处用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。除非另有明确说明，否则具有相同标号的每个部件都推定为具有相同的材料组成，并具有相同厚度范围内的厚度。
通常，在半导体封装体中，一些半导体集成电路(IC)晶粒(即“芯片”)可以组装在一共同的基底上，其也可以称为“封装基底”。在一些情况下，可以通过将封装基底组装在具有电性内连线的支撑基底(例如，印刷电路板(PCB))上而形成与半导体封装体的电性连接。在一些半导体封装体中，例如在扇出型晶圆级封装(FOWLP)及/或扇出型面板级封装(fan-out panel level package,FOPLP)中，多个半导体集成电路(IC)晶粒可以组装至一中介板(interposer)上，例如有机中介板或半导体(例如，硅)中介板，中介板可以包括延伸至此的内连线结构。所得的半导体封装体结构，包括中介板及组装在其上的半导体集成电路(IC)晶粒，然后可以使用焊料连接器组装至封装基底的表面。在中介板与封装基底之间的空间可以提供一底胶层，以封装焊料连接器并改善中介板及封装基底之间的结构耦接。一般来说，本公开的方法及结构可用于提供一封装基底，如扇出型晶圆级封装(FOWLP)及扇出型面板级封装(FOPLP)。虽然本公开内容使用扇出型晶圆级封装(FOWLP)配置进行说明，但本公开内容的方法及结构可以在扇出型晶圆级封装(FOWLP)配置或任何其他封装配置中实施。
在相关的半导体封装体中，内含于半导体封装体中的各种部件之间的热膨胀系数(coefficient of thermal expansion,CTE)差异可能导致大量的热-机械应力。热膨胀及收缩的不同速率可能导致半导体封装体的翘曲。上述翘曲可能导致半导体封装体中的各种装置与膜层之间形成裂缝及/或位错(dislocation)。因此，本文公开各种实施例，以提供半导体封装体，其中包括用以降低施加于半导体封装体的热机械应力量的部件，以减轻裂缝及/或位错的形成。可以提供嵌入在封装基底内的加固结构。根据不同的实施例，加固结构可用以向封装基底提供更多的机械支撑，因而降低或消除机械变形，如封装基底的翘曲。因此，加固结构可选择为具有大于封装基底的机械强度(例如，体积模数(bulk modulus))。加固结构可以由具有比介电结构164的杨氏模数更高的材料所形成。举例来说，加固结构180可以具有大于13GPa的杨氏模数，例如具有至少14GPa、至少15GPa或至少20GPa的杨氏模数。
图1A示出根据本公开的各种实施例的半导体封装体100的上视平面示意图。图1B示出沿图1A的B-B’线的剖面示意图。图1C为图1A的封装基底150的放大示意图。
请参照图1A至1C，半导体封装体100可以组装于一支撑基底102上，例如印刷电路板(PCB)。本实施例中的半导体封装体100是基底晶圆上芯片(chip-on-wafer-on-substrate,CoWoS)半导体封装体，尽管可以理解，类似的组件及组装工艺可以用于其他类型的半导体封装体，例如整合式扇出(integrated fan-out,InFO)半导体封装体、覆晶半导体封装体等。
封装体100可以包括集成电路(IC)半导体装置，例如第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106。在各种实施例中，第一集成电路(IC)半导体装置104可为三维装置，例如三维集成电路(3DIC)、系统单芯片(SOC)或系统集成电路(SoIC)装置。第一三维集成电路(IC)半导体装置104可以通过在半导体晶圆级上的芯片上放置芯片来形成。这些三维装置可以提供改进的集积密度及其他优势，例如更快的速度及更高的频宽，由于堆叠的芯片之间的内连线长度减少。在一些实施例中，第一三维集成电路(IC)半导体装置104也可以称为“第一晶粒堆叠”。
第二集成电路(IC)半导体装置106可以在其结构、设计及/或功能方面与第一集成电路(IC)半导体装置104不同。一或多个第二集成电路(IC)半导体装置106可为三维集成电路(IC)半导体装置，其也可以称为“第二晶粒堆叠”。在一些实施例中，一或多个第二集成电路(IC)半导体装置106可以包括一存储器装置，例如高频宽存储器(high bandwidthmemory,HBM)装置。在图1A及1B所示的例子中，半导体封装体100可以包括系统单芯片(SOC)晶粒堆叠104及高频宽存储器(HBM)晶粒堆叠106，尽管可以理解，半导体封装体100可以包括更多或更少数量的集成电路(IC)半导体装置。
第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106可以组装于一中介板108上，并且中介板108可以组装于封装基底150上。封装基底150可以使用位于支撑基底102的下基底侧接合垫163至装置侧接合垫132之间的焊球阵列112而组装在支撑基底102上。
在一些实施例中，中介板108可为有机中介板，包括高分子介电材料(例如，聚酰亚胺材料)，高分子介电材料具有延伸至其间的多个金属内连线结构。在其他实施例中，中介板108可为半导体中介板，例如硅中介板，具有多个内连线结构(例如，硅通孔电极)延伸至其间。中介板108的其他合适配置也在本公开的考虑范围内。中介板108可以包括中介板上下表面的多个导电接合垫，以及在中介板108的上下接合垫之间延伸穿过中介板108的多个导电内连线。导电内连线可在第一集成电路半导体装置104、第二集成电路半导体装置106及下方封装基底150之间分布及传递电子信号。因此，中介板108也可以称为重布线层(RDL)。
金属凸块120，例如微凸块，可以将第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106的下表面上的导电接合垫电连接至中介板108的上表面的导电接合垫。在一非限制性的实施例中，微凸块形式的金属凸块120可以包括位于第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106的下表面上的多个第一金属堆叠，例如多个Cu-Ni-Cu堆叠，以及位于中介板108的上表面上的多个第二金属堆叠(例如Cu-Ni-Cu堆叠)。一焊接材料，例如锡(Sn)，可以位于各自的第一及第二金属堆叠之间，以将第一集成电路半导体装置104及第二集成电路半导体装置106电性连接至中介板108上。用于金属凸块120的其他合适的材料也在考虑的公开范围内。
在第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106组装至中介板108上之后，可以选择地在金属凸块120周围的空间以及第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106的下表面与中介板108的上表面之间提供第一底胶材料122。第一底胶材料122也可以提供在横向分隔半导体封装体100的相邻第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106的空间内。在各种实施例中，第一底胶材料122可以包括环氧树脂类的材料，其可以包括树脂及填充材料的复合材料。
中介板108可以组装于封装基底150上，封装基底150可以为中介板108及组装于中介板108上的第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106提供机械支撑。封装基底150可以包括合适的材料，诸如有机材料(例如，高分子及/或热塑性材料)、半导体材料(例如，半导体晶圆，如硅晶圆)、陶瓷材料、玻璃材料、其组合或类似材料。其他合适的基底材料也在本公开的考虑范围内。在各种实施例中，封装基底150可包括在封装基底150的上表面的多个导电接合垫(未示出)。金属凸块124，例如C4焊料凸块，可将中介板108的下表面上的导电接合垫(未示出)与封装基底150的上接合垫161电连接。在各种实施例中，金属凸块124可包括合适的焊接材料，例如锡(Sn)，尽管其他合适的焊接材料也在考虑的公开范围内。
第二底胶材料128可提供于金属凸块124周围的空间内以及中介板108的下表面与封装基底150的上表面之间，例如图1B中所示出。在各种实施例中，第二底胶材料128可以包括环氧基材料，其可以包括树脂及填充材料的复合材料。在一些实施例中，罩盖或遮盖体(未示出于图1A及1B)可以组装至封装基底150上，并且可以在第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106的上表面及侧表面周围提供包围体。
封装基底150可以组装至支撑基底102上，例如印刷电路板(PCB)。其他合适的支持基底102在考虑的公开范围内。
在各种实施例中，封装基底150可为多层结构，包括基底核心152、基底通孔电极结构154、重布线结构160及至少一涂层158加固结构180可以嵌入重布线结构160中。封装基底150可以具有厚度T1，其大约在300微米至2,000微米的范围。基底核心152可以具有核心厚度T2，其大约在200微米至1,600微米的范围。
在一些实施例中，重布线结构160可以包括设置在基底核心152上方的上重布线层160A及设置在基底核心152下方的下重布线层160B。涂层158可以设置在上重布线层160A及下重布线层160B的外表面上。
基底核心152可以包括有机材料(例如，高分子及/或热塑性材料)、半导体材料(例如，半导体晶圆，如硅晶圆)、陶瓷材料、玻璃材料、其组合等。举例来说，基底核心152可以包括环氧基材料，其可以包括树脂及填充材料的复合材料。基底核心152可以形成片状几何形状。通孔电极结构154可以设置于形成在基底核心152内的通孔内。
重布线结构160可以包括金属特征部件162(例如，金属线及介层连接结构)，嵌入于介电结构164内。在一些实施例中，介电结构164可以包括多层介电材料，例如光敏性环氧树脂材料。举例来说，介电结构164可以是一种积层(build-up)膜，例如味之素(Ajinomoto)集团提供的GL102积层膜。介电结构164的每一层可以进行光刻图案化，以在介电结构164的各层内形成开放区域(例如，沟槽及介层开口)。
金属化工艺可用于在各层介电材料内，以合适的导电材料(例如，铜或铜合金)填充开放区域，形成嵌入介电结构164内的金属特征部件162。涂层158可以包括阻焊材料，形成在对应的上重布线层160A及下重布线层160B上。各涂层158可以为封装基底150及下方金属特征部件162提供保护涂层。由阻焊材料形成的涂层158也可称为“绿漆(solder mask)”。
焊球(或凸块结构)112可将下基底侧接合垫163与支撑基底102的装置侧的接合垫132电性连接。在各种实施例中，封装基底150的不同区域中的各个上接合垫161及下接合垫163可以具有相同的尺寸及形状。上接合垫161及下接合垫163可以设置于介电结构164上。或者，上接合垫161及下接合垫163可以嵌入介电结构164内。
焊球112可提供于对应的导电接合垫132上。在一非限制性例子中，下接合垫163可具有宽度尺寸，介于约500μm至550μm(例如，～530μm)之间，并且焊球112可具有外径，介于约600μm至650μm(例如，～630μm)之间，然而焊球112及/或下接合垫163的更大及更小的尺寸也都在考虑的公开范围内。
第一焊料回流工艺可包括将封装基底150置于升高的温度(例如，至少约250℃)，以熔化焊球112，并使焊球112黏着至下接合垫163。在第一回流工艺之后，可以冷却封装基底150，使焊球112重新凝固。各个焊球112可以从封装基底150的下表面延伸一垂直高度，此高度可以小于第一回流工艺之前焊球112的外径。举例来说，当焊球112的外径在约在600μm至650μm之间(例如，～630μm)时，焊球112在第一次回流工艺之后的垂直高度可以约在500μm至550μm之间(例如，～520μm)。
在各种实施例中，将封装基底150组装至支撑基底102上，可以包括将封装基底150对准于支撑基底102上，使得与封装基底150的下接合垫163接触的焊球112可以位于支撑基底102上的对应接合垫(例如，接合垫132)上。然后可以进行第二焊料回流工艺。第二焊料回流工艺可包括将封装基底150置于升高的温度(例如，至少约250℃)，以熔化焊球112，并使焊球112粘着在支撑基底102上的对应接合垫132上。表面张力可使半液态焊料保持封装基底150与支撑基材102对准，同时焊料冷却并固化。在焊球112凝固后，封装基底150可位于支撑基底102上方，其站立高度可约在0.4mm至0.5mm之间，然而更大或更小的站立高度也都在考虑的公开范围内。
可在焊球112周围的空间以及封装基底150的下表面与支撑基底102的上表面之间提供第三底胶材料134。在各种实施例中，第三底胶材料134可以包括环氧基材料，其可以包括树脂及填充材料的复合材料。
半导体封装体100可以进一步包括环氧树脂模塑化合物(epoxy moldingcompound,EMC)，其可以施加于形成在中介板108、第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106之间的间隙，以形成多晶粒环氧树脂模塑化合物(EMC)框架202。环氧树脂模塑化合物(EMC)材料可包括含环氧树脂的化合物，此化合物可硬化(即，固化)以提供具有足够硬度及机械强度的介电材料。环氧树脂模塑化合物(EMC)材料可包括环氧树脂、硬化剂、二氧化硅(作为填充材料)及其他添加剂。环氧树脂模塑化合物(EMC)材料可以以液体形式或固体形式提供，取决于黏度及流动性。
液体环氧树脂模塑化合物(EMC)可以提供更好的处理、良好的流动性、更少的孔洞、更好的填充以及更少的流痕。固体环氧树脂模塑化合物(EMC)可以提供较少的固化收缩、较好的隔离，及较少的晶粒漂移。环氧树脂模塑化合物(EMC)材料中的高填充物含量(例如，85％的重量)可以缩短模塑的时间，降低模塑收缩率，并减少模塑变形。环氧树脂模塑化合物(EMC)材料中均匀的填料尺寸分布可以减少流痕，并可以提高流动性。环氧树脂模塑化合物(EMC)材料的固化温度可在125℃至150℃的范围。环氧树脂模塑化合物(EMC)框架202可以在固化温度下固化，以形成环氧树脂模塑化合物(EMC)基质，横向包围第一集成电路(IC)半导体装置104及第二集成电路(IC)半导体装置106中的每一者。可以通过平坦化工艺(例如，CMP)去除位于环氧树脂模塑化合物(EMC)框架202的水平面(包括半导体装置(第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106)的上表面)以上的多余部分。
接合垫132、上接合垫161、下接合垫163可由合适的导电材料形成，例如铜。其他合适的导电材料也在考虑的公开范围内。焊球112可包括任何合适的焊接材料，如锡、铅、银、铟、锌、镍、铋、锑、钴、铜、锗、其合金、其组合或类似材料。用于焊球112的其他合适的材料也在考虑的公开范围内。
焊球112可以形成焊球112的阵列，例如球栅阵列(BGA)，其可以包括阵列图案对应于在支撑基底102的上表面上的接合垫132的阵列图案。在一非限制性的例子中，焊球112的阵列可以包括一个格栅图案，并且可以有一间距(即，每个焊球112中心与每个相邻焊球112中心之间的距离)。在一示例性实施例中，间距可约在0.8mm至1.0mm之间，然而可以使用更大及更小的间距。
封装体加固结构
可确保封装基底150与支撑基底102之间适当内连接的参数为焊球112的表面(可与组装表面(即，支撑基底102的上表面)接触)之间的共平面程度。在回流工艺中，焊球112之间的低量共平面性可能导致焊料冷接(即，焊料的不充分熔化，导致容易开裂及分离的不良接合)及/或焊料桥接问题(即，来自一个焊球112的焊料与来自相邻焊球112的材料接触，导致非预期的连接(即，电性短路))。
封装基底150的变形，例如封装基底150的应力诱导的翘曲，可能是在将封装基底150表面组装至支撑基底102上期间导致焊球112的低共面性的因素。封装基底150的翘曲可能导致封装基底150的下表面与上表面支撑基底102之间的距离变化。此种封装基底150的变形可能会增加与下方支撑基底102的焊料连接缺陷的风险。举例来说，封装基底150的变形可能导致封装基底150与支撑基底102之间的至少一些焊点完全失效。封装基底150的变形可以具有弓形或杯形，使封装基底150的下表面与支撑基底102的上表面之间的分离在封装基底150的周边最小，并且向封装基底150的中心增加。
封装基底的变形并不是不常见的情况，特别是在高效能计算应用中使用的半导体封装体的情况。高效能半导体封装体100往往相对较大，并且可能包括组装于封装基底150上的许多集成电路(IC)半导体装置(例如，第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106)，增加封装基底150受到翘曲或其他变形的可能性。此种变形可能对这些类型的半导体封装体基底150有效地焊接组装至支撑基底102上构成挑战。
根据各种实施例，加固结构180可以用以提供封装基底150更多的机械支撑，进而降低或消除机械变形，例如封装基底150的翘曲。因此，加固结构180可以选择为具有大于封装基底150的机械强度(例如，体积模数)。举例来说，加固结构180可以用以降低及/或防止封装基底150的变形，使得焊球112及/或金属凸块124的共面性可以获得改善，进而在封装基底150与支撑基底102及/或中介板108之间提供改善的焊点连接。
封装基底150可以包括有机材料(例如，高分子及/或热塑性材料)、半导体材料(例如，半导体晶圆，例如硅晶圆)、陶瓷材料、玻璃材料、其组合等。因此，第一加固结构180的材料的选择可以根据封装基底150的机械特性来进行选择。
举例来说，加固结构180可以由具有比介电结构164的杨氏模数更高的材料形成。举例来说，加固结构180可以具有大于13GPa的杨氏模数，例如具有至少14GPa、至少15GPa或至少20GPa的杨氏模数。在一些实施例中，加固结构180的杨氏模数可在14GPa至100GPa的范围，例如从在15GPa至80GPa的范围，或在20GPa至70GPa的范围。举例来说，加固结构180可以由硅、氮化硅、陶瓷材料、玻璃材料或类似材料形成，其杨氏模数超过介电结构164(当由传统介电材料(例如，高分子材料)形成时，其杨氏模数通常在4GPa至15GPa的范围)的杨氏模数。
在一些实施例中，加固结构180可以设置于封装基底150内，并且可以设置于中介板108与支撑基底102之间。在一些实施例中，加固结构180可以是一般的矩形。然而，加固结构180可以具有任何合适的周边形状。当在垂直于加固结构180的平面的垂直方向来看时，加固结构180的周长可以位于中介板108的周长之外。换句话说，加固结构180的面积可以大于中介板108的面积。加固结构180的周长可以位于封装基底150的周长的内部。换句话说，加固结构180在垂直方向上的面积可以小于封装基底150在垂直方向上的面积。
加固结构180可以包括嵌入封装基底150的一或多个加固层。举例来说，如图1B及1C所示，加固结构180可以包括嵌入上重布线层160A内的上加固层180A及嵌入下重布线层160B内的下加固层180B。在一些实施例中，上加固层180A及下加固层180B可以具有实质上相同的尺寸及/或形状。然而，在其他实施例中，上加固层180A及下加固层180B的尺寸可以在形状及大小上彼此不同。
在一些实施例中，上加固层180A可以设置于上接合垫161与金属特征部件162的最上层导线之间。上重布线层160A的最上金属特征部件162可以延伸穿过上加固层180A。下加固层180B可设至于下接合垫163与下重布线层160B的金属特征部件162的最下层导线之间。下重布线层160B的金属特征部件162的最下介层连接结构可以延伸穿过下加固层180B。
在垂直于封装基底150的平面的垂直方向上，加固结构180的总厚度(即，在加固结构180中所有加固层的总厚度)可以小于或等于在垂直方向上重布线结构160的上重布线层160A及下重布线层160B的总厚度(即，上重布线层160A及下重布线层160B的组合厚度)。举例来说，加固结构180的总厚度可以在10μm至164μm的范围，例如在10μm至100μm的范围，从10μm至50μm的范围，或从10μm至2μm的范围。因此，上加固层180A的厚度T3及/或下加固层180B的厚度T3可以小于或等于对应的上重布线层160A及下重布线层160B的厚度。举例来说，上加固层180A的厚度及/或加固层180B的厚度可以在5μm至82μm的范围，例如在10μm至50μm的范围，在10μm至30μm的范围，在10μm至20μm的范围，或约在15μm。
图2A示出根据本公开的各种实施例的内含于半导体封装体100内的另一封装基底150A的垂直剖面示意图。封装基底150A可以类似于图1C的封装基底150。因此，将只详细说明其间的差异。
请参照图2A，封装基底150A可包括加固结构，加固结构仅包括嵌入上层重布线层160A的上加固层180A。换句话说，可以省略图1C的下加固层180B。上加固层180A可以设置于上接合垫161与上重布线层160A的导电特征部件162的相邻金属线之间。然而，上加固层180A并不局限于设置于上重布线层160A内的任何特定深度。
图2B示出根据本公开的各种实施例内含于半导体封装体100的又另一封装基底150B的垂直剖面示意图。封装基底150B可以类似于图1C的封装基底150。因此，将只详细说明其间的差异。
请参照图2B，封装基底150B可以包括加固结构，加固结构仅包括嵌入于下重布线层160B内的下加固层180B。换句话说，可以省略图1C的上加固层180A。下加固层180B可以设置于下接合垫163与下重布线层160B的导电特征部件162的相邻金属线之间。然而，下加固层180B并不局限于设置于下重布线层160B的任何特定深度。
因此，如图1C至2B所示，加固结构180可以包括设置于上重布线层160A或下重布线层160B内的单一加固层，或者可以包括二或多个加固层。或者，上加固层180A及/或下加固层180B可为连续层，或者可为不连续层(包括几个断开部(未示出))。再者，加固结构180可以位于连接至封装基底(其中加固结构180嵌入其内)的半导体装置下方。然而，在其他实施例中，加固结构180可以设置于可能受到机械变形(如翘曲)的封装基底150的任何区域。
图3工艺流程图，包括根据本公开的各种实施例的封装基底100的形成方法的操作步骤。图4A至4O为垂直剖面示意图，说明在图3的方法的操作期间所形成的中间结构。
请参照图3及4A至4I，在操作步骤30中，可形成通孔152H于基底核心152内。基底核心152可以包括有机材料(例如高分子及/或热塑性材料)、半导体材料(例如半导体晶圆，例如硅晶圆)、陶瓷材料、玻璃材料、其组合等。举例来说，基底核心152可以包括环氧基材料，其可以包括树脂及填充材料的复合材料。如以上所述，基底核心152可形成为片状几何形状。通孔152H可以由钻孔或蚀刻或以其他方式形成于基底核心152内。
如图4B所示，可沉积铜种子层12于基底核心152上。然后可以形成图案化的光刻胶层14于基底核心152的两相对侧。举例来说，光刻胶层14可以通过使用干膜层压工艺沉积光刻胶材料来形成。光刻胶材料可以通过光刻工艺进行图案化，以形成图案化的光刻胶层14。
如图4C所示，可以进行电镀工艺，以在基底核心152上形成铜层，如图4D所示，可以去除光刻胶层14，然后可以进行薄铜蚀刻工艺，以在基底核心152的两相对侧上的通孔152H及导线162L内基底通孔电极(through-substrate via,TSV)结构154。
如图4E所示，可以沉积高分子层164L于基底核心152的两相对侧上。高分子层164L可包括聚对苯二甲酸乙二醇酯(polyethylene terephthalate,PET)、聚酰亚胺(polyimide,PI)、环氧树脂等。高分子层164L可通过在基底核心152的两侧真空层压一薄膜高分子材料而形成。然后可以施加热处理来预固化高分子层164L。举例来说，高分子层164L可在100℃下进行热处理，时间不超过30分钟。热处理可以使高分子层164L软化，而不会明显引发交联反应。软化的高分子层164L可以流动并覆盖下风的间隙。
如图4F所示，高分子层164L随后可进行激光图案化，以形成通孔164H。通孔164H可以露出导线162L。然后可以通过任何合适的沉积工艺，在高分子层164L上及通孔164H内形成铜种子层12。
如图4G所示，可于形成光刻胶层14于高分子层164L上。可以进行铜电镀工艺，以形成铜电镀层18于高分子层164L上。如图4H所示，可去除光刻胶层14，然后可进行薄铜蚀刻工艺，以形成通孔结构162V及导电线162L于基底核心体152的两相对侧。如图4I所示，可以重复图4E至4H的操作步骤，以形成局部分上重布线层160A’及局部下重布线层160B’。
请参照图4J，在操作步骤32中，可以形成外部高分子层164O于局部上重布线层160A’及局部下重布线层160B’上。可进行全固化工艺，其中图4J的结构可在180℃至190℃的温度下进行热处理，时间在60至90分钟之间。此种完全固化工艺可导致高分子交联反应的发生，而使高分子层164L及外部高分子层164O的机械强度增加(即，导致硬化)。
光刻胶层20可以在外部高分子层164O上形成。光刻胶层20可以以干高分子膜的形式提供，干高分子膜可以层压外部高分子层164O。光刻胶层20可以通过激光图案化沉积的光刻胶材料来形成。
如图4K所示，在操作步骤34中，可蚀刻外部高分子层164O，以在外部高分子层164O内形成沟槽180T。然后可以通过使用溶剂(例如，氢氧化钠、氢氧化钾、丙酮等)溶解，来去除干膜光刻胶层20。
如图4L所示，在操作步骤36中，可以使用任何合适的方法，沉积加固材料180M于外部高分子层164O上及沟槽180T内。如上所述，加固材料180M可为任何合适的介电材料，其杨氏模数大于约14GPa。如图4M所示，在操作步骤38中，可对加固材料180M进行薄化处理，以形成上加固层180A及下加固层180B。在一些实施例中，可使用回蚀刻工艺对加固材料180M进行薄化。在另一实施例中，可以对加固材料180M进行化学机械研磨(chemical mechanicalpolishing,CMP)工艺，以形成上加固层180A及下加固层180B，以薄化加固材料180M，而与外部高分子层164O形成共面表面。
如图4N所示，在操作步骤40中，可以形成上接合垫161于上加固层180A上，并且可以形成下接合垫163于下加固层180B上。特别是，操作步骤40可包括蚀刻上加固层180A及下加固层180B，以形成介层孔，可沉积铜种子层，然后可电镀铜层。可以进行蚀刻处理，以形成介层连接结构162V及上接合垫161、下接合垫163。因此，可以完成上重布线层160A及下重布线层160B。保护层158及焊球112，可以形成于图4N的结构上，以完成一封装基底150，如图1C所示。
在操作步骤42中，如图4O所示，可以组装半导体封装体100。举例来说，操作步骤42可以包括将半导体装置(第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106)贴合至封装基底150上并进行电性连接。据此，半导体装置(第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106)可以直接连接至封装基底150上，或者可以连接至中介板108(其连接至封装基底150)上。封装基底150可以与支撑基底电性连接。如图1B所示，操作步骤42也可以包括在接合半导体晶粒(第一集成电路(IC)半导体装置104、第二集成电路(IC)半导体装置106)、中介板108、封装基底150及支撑基底102之后，涂覆第一底胶材料122、第二底胶材料128及第三底胶材料134。
请参照所有附图并根据本公开的各种实施例，提供一种半导体封装体100。半导体封装体100可以包括：一封装基底150，包括：一基底核心152、设置于基底核心152的一第一侧上的一上重布线层160A以及设置于基底核心152的一相对的第二侧上的一下重布线层160B；一半导体装置104，垂直堆叠于封装基底150上并与之电性连接；以及一上加固层180A，嵌入于半导体装置104与基底核心152之间的上重布线层160A内。上加固层180A具有一杨氏模数，高于上重布线层160A的杨氏模数。在一些实施例中，半导体封装体100包括一中介板108，电性连接上重布线层160A及半导体装置104。
在一实施例中，上加固层180A的周长可以位于半导体装置104的周长之外。在一实施例中，上加固层180A的杨氏模数在14GPa至100GPa的范围。在一实施例中，上加固层180A可具有小于或等于上重布线层160A的厚度。在一实施例中，上加固层180A的厚度在10μm至164μm的范围。在一实施例中，上加固层180A包括一介电材料，选自硅、氮化硅、陶瓷材料或玻璃材料。在一实施例中，上重布线层160A可包括嵌入介电结构164内的多个金属特征部件。在一实施例中，介电结构164可以包括由多个高分子层构成的积层膜。在一实施例中，基底核心152可包括一介电材料，选自硅、氮化硅、陶瓷材料或玻璃材料。在一实施例中，半导体封装体100可还包括一下加固层180B，嵌入下重布线层160B内，下加固层180B具有一杨氏模数，高于下重布线层180B的杨氏模数。在一实施例中，上加固层180A可包括选自硅、氮化硅、陶瓷材料或玻璃材料的介电材料。在一实施例中，下加固层180B可以具有一厚度，小于或等于下重布线层160B。在一实施例中，下加固层180B的厚度在10μm至164μm的范围；以及上加固层180A的厚度在10μm至164μm的范围。在一实施例中，半导体封装体100也可以包括一中介板108，电性连接上重布线层160A及半导体装置104、106；上加固层180A的周长位于半导体装置104、106的周长之外；而下加固层180B的周长位于半导体装置104、106的周长之外。
根据各种实施例，提供一种半导体封装体100，其可以包括：一封装基底150，包括：一基底核心152、设置于基底核心152的一第一侧上的一上重布线层160A、以及设置于基底核心152的一相对的第二侧上的一下重布线层160B；一半导体装置104，垂直堆叠于封装基底150上并与之电连接；以及一下加固层180B，嵌入面向半导体装置104的下重布线层160B内，下加固层180B具有一杨氏模数，高于下重布线层160B的杨氏模数。
在一实施例中，下加固层180B的周长可以位于半导体装置104的周长之外。在一实施例中，下加固层180B的杨氏模数在14GPa至100GPa的范围。在一些实施例中，下加固层180B的厚度在10μm至164μm的范围。在各种实施例中，下加固层180B包括一介电材料，选自硅、氮化硅、陶瓷材料或玻璃材料。在一些实施例中，半导体封装体100包括电地连接上重布线层160A及半导体装置104的中介板108。
在一实施例中，半导体封装体可以包括一中介板108，电性连接上重布线层160A及半导体装置104、106；以及下加固层180B的周长可以位于半导体装置104、106的周长之外。在一实施例中，下加固层180B可包括一介电材料，选自硅、氮化硅、陶瓷材料或玻璃材料；以及基底核心152可包括一介电材料，选自硅、氮化硅、陶瓷材料或玻璃材料。在一实施例中，下加固层180B的杨氏模数在14GPa至100GPa的范围；以及下加固层180B的厚度在10μm至164μm的范围。
根据各种实施例，提供一种半导体封装体100的形成方法，包括：形成一封装基底150，包括一基底核心152、设置于基底核心152的一第一侧上的一上重布线层160A、以及设置于基底核心152的一相对的第二侧上的一下重布线层160B；蚀刻上重布线层160A，以形成一第一沟槽T1；沉积一加固材料180M于上重布线层160A上及第一沟槽T1内；薄化加固材料180M，以形成一上加固层180A于第一沟槽T1内；形成多个介层连接结构162V于上加固层180A内；形成多个上接合垫161于介层连接结构162V上；以及将一半导体装置104接合至封装基底150上，使得半导体装置104的周长位于上加固层180A的周长内；其中上加固层180A具有一杨氏模数，大于上重布线层160A的杨氏模数。
在一实施例中，上述方法也包括：蚀刻下重布线层160B以形成一第二沟槽；沉积一第二加固层材料于下重布线层160B上及第二沟槽内；回蚀刻第二加固层材料，以在第二沟槽内形成下加固层180B；形成多个第二介层连接结构162V于下加固层180B内；以及形成多个下接合垫163于下加固层180B的第二介层连接结构162V上，其中下加固层180B的杨氏模数大于下重布线层160B的杨氏模数。
以上概略说明了本发明数个实施例的特征部件，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思及保护范围，且可于不脱离本公开的构思及范围，当可作变动、替代与润饰。

Claims (10)

1.一种半导体封装体，包括：
一封装基底，包括：
一基底核心；
一上重布线层，设置于该基底核心的一第一侧上；以及
一下重布线层，设置于该基底核心的一相对的第二侧上；
一半导体装置，垂直堆叠于该封装基底上并与之电性连接；以及
一上加固层，嵌入于该半导体装置与该基底核心之间的该上重布线层内，该上加固层具有一杨氏模数，高于该上重布线层的杨氏模数。
2.如权利要求1所述的半导体封装体，其中该上加固层的一周长位于该半导体装置的一周长之外。
3.如权利要求1所述的半导体封装体，其中该上加固层具有一厚度，小于或等于该上重布线层的厚度。
4.如权利要求1所述的半导体封装体，还包括一下加固层，嵌入该下重布线层内，该下加固层具有一杨氏模数，高于该下重布线层的杨氏模数。
5.如权利要求4所述的半导体封装体，其中该下加固层可以具有一厚度，小于或等于下重布线层。
6.如权利要求4所述的半导体封装体，其中
该半导体封装体还包括一中介板，电性连接该上重布线层及该半导体装置；
该上加固层的一周长位于该半导体装置的一周长之外；以及
一下加固层的一周长位于该半导体装置的一周长之外。
7.一种半导体封装体，包括：
一封装基底，包括：
一基底核心；
一上重布线层，设置于该基底核心的一第一侧上；以及
一下重布线层，设置于该基底核心的一相对的第二侧上；
一半导体装置，垂直堆叠于该封装基底上并与之电性连接；以及
一下加固层，嵌入面向该半导体装置的该下重布线层内，该下加固层具有一杨氏模数，高于该下重布线层的杨氏模数。
8.如权利要求7所述的半导体封装体，其中
该半导体封装体还包括一中介板，电性连接该上重布线层及该半导体装置；以及
该下加固层的一周长位于该半导体装置的一周长之外。
9.一种半导体封装体的形成方法，包括：
形成一封装基底，包括一基底核心、设置于该基底核心的一第一侧上的一上重布线层、以及设置于该基底核心的一相对的第二侧上的一下重布线层；
蚀刻该上重布线层，以形成一第一沟槽；
沉积一加固材料于该上重布线层上及该第一沟槽内；
薄化该加固材料，以形成一上加固层于第一沟槽内；
形成多个介层连接结构于该上加固层内；
形成多个上接合垫于该多个介层连接结构上；以及
将一半导体装置接合至该封装基底上，使得该半导体装置的一周长位于该上加固层的周长内；
其中该上加固层具有一杨氏模数，大于该上重布线层的杨氏模数。
10.如权利要求9所述的半导体封装体的形成方法，还包括：
蚀刻该下重布线层，以形成一第二沟槽；
沉积一第二加固层材料于该下重布线层上及该第二沟槽内；
回蚀刻该第二加固层材料，以在该第二沟槽内形成一下加固层；
形成多个第二介层连接结构于下加固层内；以及
形成多个下接合垫于该下加固层的该第二介层连接结构上，其中该下加固层的杨氏模数大于该下重布线层的杨氏模数。
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