TW202410352A - 半導體封裝體及其形成方法 - Google Patents

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林威宏
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台灣積體電路製造股份有限公司
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Abstract

一種半導體封裝體，包括：一封裝基底，包括：一基底核心；一上重佈線層，設置於基底核心第一側；以及一下重佈線層，設置於基底核心一相對的第二側；一半導體裝置，垂直堆疊於封裝基底上，並與之電連接；以及一上加固層，嵌入於半導體裝置與基底核心之間的上重佈線層內，上加固層的楊氏模數高於上重佈線層的楊氏模數。

Description

半導體封裝體及其形成方法
本發明實施例係關於一種半導體技術，且特別是關於一種具有加固結構的半導體封裝體及其形成方法。
半導體產業由於各種電子部件(例如，電晶體、二極體、電阻器、電容器等)的集積密度不斷提高而持續增長。在很大程度上，這些集積密度的改善來自於最小特徵部件尺寸的持續減少，使得更多的部件可以整合到一給定的區域。
除了更小的電子部件外，部件封裝的改進也是為了提供比以前的封裝體佔用更少面積的更小封裝體。 半導體的封裝類型的例子包括方形扁平封裝(quad flat pack, QFP)、插針格線陣列(pin grid array, PGA)、球柵陣列(ball grid array, BGA)、覆晶晶片(FC)、三維積體電路(three-dimensional integrated circuit, 3DIC)、晶圓級封裝(wafer level package, WLP)、堆疊式封裝(package on package, PoP)、系統單晶片(System on Chip, SoC)或系統積體電路(System on Integrated Circuit, SoIC)裝置。其中一些三維裝置(例如，3DIC、SoC、SoIC)是透過在半導體晶圓級的晶片上放置晶片來製備的。這些三維裝置提供了改進的集積密度及其他優勢，例如更快的速度及更高的頻寬，因為堆疊的晶片之間的內連線長度縮短了。然而，也有著許多與三維裝置有關的挑戰。
扇出型晶圓級封裝(fan-out wafer level package, FOWLP)與底膠材料之間的界面在後續處理扇出型晶圓級封裝(FOWLP)組裝期間受到機械應力，例如與將封裝基底連接到印刷電路板(printed circuit board, PCB)有關的機械應力。另外，扇出型晶圓級封裝(FOWLP)與底膠材料之間的界面在計算裝置內的使用期間會受到機械應力的影響，例如當移動式裝置在使用期間意外掉落而造成機械衝擊。可能在底膠材料內形成裂縫，並可能在半導體晶片、焊料、中介結構及/或半導體晶片內或封裝基底內的各種電介質層中誘發額外的裂縫。 因此，應抑制底膠材料內裂縫的形成。
當與附圖一起閱讀時，從下面的詳細說明中可以得到本揭露的各個型態最好的理解。需要指出的是，根據產業標準實務，各種特徵部件並未按比例繪製。事實上，為了清楚說明，各種特徵部件的尺寸可以任意增加或減少。
在一些實施例中，提供一種半導體封裝體。上述半導體封裝體包括：一封裝基底，包括：一基底核心、設置於基底核心的一第一側上的一上重佈線層以及設置於基底核心的一相對的第二側上的一下重佈線層；一半導體裝置，垂直堆疊於封裝基底上並與之電性連接；以及一上加固層，嵌入於半導體裝置與基底核心之間的上重佈線層內。上加固層具有一楊氏模數，高於上重佈線層的楊氏模數。
在一些實施例中，提供一種半導體封裝體。上述半導體封裝體包括：一封裝基底，包括：一基底核心、設置於基底核心的一第一側上的一上重佈線層、以及設置於基底核心的一相對的第二側上的一下重佈線層；一半導體裝置，垂直堆疊於封裝基底上並與之電連接；以及一下加固層，嵌入面向半導體裝置的下重佈線層內。下加固層具有一楊氏模數，高於下重佈線層的楊氏模數。
在一些實施例中，提供一種半導體封裝體之形成方法，上述方法包括：形成一封裝基底，包括一基底核心、設置於基底核心的一第一側上的一上重佈線層、以及設置於基底核心的一相對的第二側上的一下重佈線層；蝕刻上重佈線層，以形成一第一溝槽；沉積一加固材料於上重佈線層上及第一溝槽內；薄化加固材料，以形成一上加固層於第一溝槽內；形成多個介層連接結構於上加固層內；形成多個上接合墊於介層連接結構上；以及將一半導體裝置接合至封裝基底上，使得半導體裝置的周長位於上加固層的周長內；其中上加固層具有一楊氏模數，大於上重佈線層的楊氏模數。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如”下方”、”之下”、”下”、”之上”、”上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。除非另有明確說明，否則具有相同標號的每個部件都推定為具有相同的材料組成，並具有相同厚度範圍內的厚度。
通常，在半導體封裝體中，一些半導體積體電路(IC)晶粒(即 “晶片”)可以組裝在一共同的基底上，其也可以稱為 “封裝基底”。 在一些情況下，可以透過將封裝基底組裝在具有電性內連線的支撐基底(例如，印刷電路板(PCB))上而形成與半導體封裝體的電性連接。 在一些半導體封裝體中，例如在扇出型晶圓級封裝(FOWLP)及/或扇出型面板級封裝(fan-out panel level package, FOPLP)中，多個半導體積體電路(IC)晶粒可以組裝至一中介板(interposer)上，例如有機中介板或半導體(例如，矽)中介板，中介板可以包括延伸至此的內連線結構。所得的半導體封裝體結構，包括中介板及組裝在其上的半導體積體電路(IC)晶粒，然後可以使用焊料連接器組裝至封裝基底的表面。在中介板與封裝基底之間的空間可以提供一底膠層，以封裝焊料連接器並改善中介板及封裝基底之間的結構耦接。一般來說，本揭露的方法及結構可用於提供一封裝基底，如扇出型晶圓級封裝(FOWLP)及扇出型面板級封裝(FOPLP)。雖然本揭露內容使用扇出型晶圓級封裝(FOWLP)配置進行說明，但本揭露內容的方法及結構可以在扇出型晶圓級封裝(FOWLP)配置或任何其他封裝配置中實施。
在相關的半導體封裝體中，內含於半導體封裝體中的各種部件之間的熱膨脹係數(coefficient of thermal expansion, CTE)差異可能導致大量的熱-機械應力。熱膨脹及收縮的不同速率可能導致半導體封裝體的翹曲。上述翹曲可能導致半導體封裝體中的各種裝置與膜層之間形成裂縫及/或位錯(dislocation)。因此，本文揭露各種實施例，以提供半導體封裝體，其中包括用以降低施加於半導體封裝體的熱機械應力量的部件，以減輕裂縫及/或位錯的形成。可以提供嵌入在封裝基底內的加固結構。 根據不同的實施例，加固結構可用以向封裝基底提供更多的機械支撐，因而降低或消除機械變形，如封裝基底的翹曲。 因此，加固結構可選擇為具有大於封裝基底的機械強度(例如，體積模數(bulk modulus))。加固結構可以由具有比介電結構164的楊氏模數更高的材料所形成。舉例來說，加固結構180可以具有大於13GPa的楊氏模數，例如具有至少14GPa、至少15GPa或至少20GPa的楊氏模數。
第1A圖繪示出根據本揭露的各種實施例之半導體封裝體100的上視平面示意圖。第1B圖繪示出沿第1A的B-B’線的剖面示意圖。第1C圖為第1A圖的封裝基底150的放大示意圖。
請參照第1A至1C圖，半導體封裝體100可以組裝於一支撐基底102上，例如印刷電路板(PCB)。本實施例中的半導體封裝體100是基底晶圓上晶片(chip-on-wafer-on-substrate, CoWoS)®半導體封裝體，儘管可以理解，類似的組件及組裝製程可以用於其他類型的半導體封裝體，例如整合式扇出(integrated fan-out, InFO)半導體封裝體、覆晶半導體封裝體等。
封裝體100可以包括積體電路(IC)半導體裝置，例如第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106。在各種實施例中，第一積體電路(IC)半導體裝置104可為三維裝置，例如三維積體電路(3DIC)、系統單晶片(SOC)或系統積體電路(SoIC)裝置。第一三維積體電路(IC)半導體裝置104可以透過在半導體晶圓級上的晶片上放置晶片來形成。這些三維裝置可以提供改進的集積密度及其他優勢，例如更快的速度及更高的頻寬，由於堆疊的晶片之間的內連線長度減少。在一些實施例中，第一三維積體電路(IC)半導體裝置104也可以稱為 “第一晶粒堆疊”。
第二積體電路(IC)半導體裝置106可以在其結構、設計及/或功能方面與第一積體電路(IC)半導體裝置104不同。一或多個第二積體電路(IC)半導體裝置106可為三維積體電路(IC)半導體裝置，其也可以稱為 “第二晶粒堆疊”。在一些實施例中，一或多個第二積體電路(IC)半導體裝置106可以包括一記憶體裝置，例如高頻寬記憶體(high bandwidth memory, HBM)裝置。在第1A及1B圖所示的例子中，半導體封裝體100可以包括系統單晶片(SOC)晶粒堆疊104及高頻寬記憶體(HBM)晶粒堆疊106，儘管可以理解，半導體封裝體100可以包括更多或更少數量的積體電路(IC)半導體裝置。
第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106可以組裝於一中介板108上，並且中介板108可以組裝於封裝基底150上。封裝基底150可以使用位於支撐基底102的下基底側接合墊163至裝置側接合墊132之間的焊球陣列112而組裝在支撐基底102上。
在一些實施例中，中介板108可為有機中介板，包括高分子介電材料(例如，聚醯亞胺材料)，高分子介電材料具有延伸至其間的多個金屬內連線結構。在其他實施例中，中介板108可為半導體中介板，例如矽中介板，具有多個內連線結構(例如，矽通孔電極)延伸至其間。中介板108的其他合適配置也在本揭露的考慮範圍內。中介板108可以包括中介板上下表面的多個導電接合墊，以及在中介板108的上下接合墊之間延伸穿過中介板108的多個導電內連線。導電內連線可在第一積體電路半導體裝置104、第二積體電路半導體裝置106及下方封裝基底150之間分佈及傳遞電子信號。 因此，中介板108也可以稱為重佈線層(RDL)。
金屬凸塊120，例如微凸塊，可以將第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106的下表面上的導電接合墊電連接至中介板108的上表面的導電接合墊。在一非限制性的實施例中，微凸塊形式的金屬凸塊120可以包括位於第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106的下表面上的多個第一金屬堆疊，例如多個Cu-Ni-Cu堆疊，以及位於中介板108的上表面上的多個第二金屬堆疊(例如Cu-Ni-Cu堆疊)。一焊接材料，例如錫(Sn)，可以位於各自的第一及第二金屬堆疊之間，以將第一積體電路半導體裝置104及第二積體電路半導體裝置106電性連接至中介板108上。用於金屬凸塊120的其他合適的材料也在考慮的揭露範圍內。
在第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106組裝至中介板108上之後，可以選擇地在金屬凸塊120周圍的空間以及第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106的下表面與中介板108的上表面之間提供第一底膠材料122。第一底膠材料122也可以提供在橫向分隔半導體封裝體100的相鄰第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106的空間內。在各種實施例中，第一底膠材料122可以包括環氧樹脂類的材料，其可以包括樹脂及填充材料的複合材料。
中介板108可以組裝於封裝基底150上，封裝基底150可以為中介板108及組裝於中介板108上的第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106提供機械支撐。封裝基底150可以包括合適的材料，諸如有機材料(例如，高分子及/或熱塑性材料)、半導體材料(例如，半導體晶圓，如矽晶圓)、陶瓷材料、玻璃材料、其組合或類似材料。 其他合適的基底材料也在本揭露的考慮範圍內。在各種實施例中，封裝基底150可包括在封裝基底150的上表面的多個導電接合墊(未繪示)。金屬凸塊124，例如C4焊料凸塊，可將中介板108的下表面上的導電接合墊(未繪示)與封裝基底150的上接合墊161電連接。在各種實施例中，金屬凸塊124可包括合適的焊接材料，例如錫(Sn)，儘管其他合適的焊接材料也在考慮的揭露範圍內。
第二底膠材料128可提供於金屬凸塊124周圍的空間內以及中介板108的下表面與封裝基底150的上表面之間，例如第1B圖中所繪示。在各種實施例中，第二底膠材料128可以包括環氧基材料，其可以包括樹脂及填充材料的複合材料。在一些實施例中，罩蓋或遮蓋體(未繪示於第1A及1B圖)可以組裝至封裝基底150上，並且可以在第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106的上表面及側表面周圍提供包圍體。
封裝基底150可以組裝至支撐基底102上，例如印刷電路板(PCB)。其他合適的支持基底102在考慮的揭露範圍內。
在各種實施例中，封裝基底150可為多層結構，包括基底核心152、基底通孔電極結構154、重佈線結構160及至少一塗層158 加固結構180可以嵌入重佈線結構160中。封裝基底150可以具有厚度T1，其大約在300微米至2,000微米的範圍。基底核心152可以具有核心厚度T2，其大約在200微米至1,600微米的範圍。
在一些實施例中，重佈線結構160可以包括設置在基底核心152上方的上重佈線層160A及設置在基底核心152下方的下重佈線層160B。塗層158可以設置在上重佈線層160A及下重佈線層160B的外表面上。
基底核心152可以包括有機材料(例如，高分子及/或熱塑性材料)、半導體材料(例如，半導體晶圓，如矽晶圓)、陶瓷材料、玻璃材料、其組合等。舉例來說，基底核心152可以包括環氧基材料，其可以包括樹脂及填充材料的複合材料。基底核心152可以形成片狀幾何形狀。通孔電極結構154可以設置於形成在基底核心152內的通孔內。
重佈線結構160可以包括金屬特徵部件162(例如，金屬線及介層連接結構)，嵌入於介電結構164內。在一些實施例中，介電結構164可以包括多層介電材料，例如光敏性環氧樹脂材料。舉例來說，介電結構164可以是一種積層(build-up)膜，例如味之素(Ajinomoto)集團提供的GL102積層膜。介電結構164的每一層可以進行微影圖案化，以在介電結構164的各層內形成開放區域(例如，溝槽及介層開口)。
[0031]金屬化製程可用於在各層介電材料內，以合適的導電材料(例如，銅或銅合金)填充開放區域，形成嵌入介電結構164內的金屬特徵部件162。塗層158可以包括阻焊材料，形成在對應的上重佈線層160A及下重佈線層160B上。各塗層158可以為封裝基底150及下方金屬特徵部件162提供保護塗層。由阻焊材料形成的塗層158也可稱為 “綠漆(solder mask)”。
焊球(或凸塊結構)112可將下基底側接合墊163與支撐基底102的裝置側的接合墊132電性連接。在各種實施例中，封裝基底150的不同區域中的各個上接合墊161及下接合墊163可以具有相同的尺寸及形狀。上接合墊161及下接合墊163可以設置於介電結構164上。或者，上接合墊161及下接合墊163可以嵌入介電結構164內。
焊球112可提供於對應的導電接合墊132上。在一非限制性例子中，下接合墊163可具有寬度尺寸，介於約500µm至550µm (例如，~530µm)之間，並且焊球112可具有外徑，介於約600µm至650µm (例如，~630µm)之間，然而焊球112及/或下接合墊163的更大及更小的尺寸也都在考慮的揭露範圍內。
第一焊料回流製程可包括將封裝基底150置於升高的溫度(例如，至少約250°C)，以熔化焊球112，並使焊球112黏著至下接合墊163。在第一回流製程之後，可以冷卻封裝基底150，使焊球112重新凝固。各個焊球112可以從封裝基底150的下表面延伸一垂直高度，此高度可以小於第一回流製程之前焊球112的外徑。舉例來說，當焊球112的外徑在約在600µm至650µm之間(例如，~630µm)時，焊球112在第一次回流製程之後的垂直高度可以約在500µm至550µm之間(例如，~520µm)。
在各種實施例中，將封裝基底150組裝至支撐基底102上，可以包括將封裝基底150對準於支撐基底102上，使得與封裝基底150的下接合墊163接觸的焊球112可以位於支撐基底102上的對應接合墊(例如，接合墊132)上。然後可以進行第二焊料回流製程。 第二焊料回流製程可包括將封裝基底150置於升高的溫度(例如，至少約250°C)，以熔化焊球112，並使焊球112黏著在支撐基底102上的對應接合墊132上。表面張力可使半液態焊料保持封裝基底150與支撐基材102對準，同時焊料冷卻並固化。在焊球112凝固後，封裝基底150可位於支撐基底102上方，其站立高度可約在0.4mm至0.5mm之間，然而更大或更小的站立高度也都在考慮的揭露範圍內。
可在焊球112周圍的空間以及封裝基底150的下表面與支撐基底102的上表面之間提供第三底膠材料134。在各種實施例中，第三底膠材料134可以包括環氧基材料，其可以包括樹脂及填充材料的複合材料。
半導體封裝體100可以進一步包括環氧樹脂模塑化合物(epoxy molding compound, EMC)，其可以施加於形成在中介板108、第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106之間的間隙，以形成多晶粒環氧樹脂模塑化合物(EMC)框架202。環氧樹脂模塑化合物(EMC)材料可包括含環氧樹脂的化合物，此化合物可硬化(即，固化)以提供具有足夠硬度及機械強度的介電材料。環氧樹脂模塑化合物(EMC)材料可包括環氧樹脂、硬化劑、二氧化矽(作為填充材料)及其他添加劑。環氧樹脂模塑化合物(EMC)材料可以以液體形式或固體形式提供，取決於黏度及流動性。
液體環氧樹脂模塑化合物(EMC)可以提供更好的處理、良好的流動性、更少的孔洞、更好的填充以及更少的流痕。 固體環氧樹脂模塑化合物(EMC)可以提供較少的固化收縮、較好的隔離，及較少的晶粒漂移。環氧樹脂模塑化合物(EMC)材料中的高填充物含量(例如，85%的重量)可以縮短模塑的時間，降低模塑收縮率，並減少模塑變形。環氧樹脂模塑化合物(EMC)材料中均勻的填料尺寸分佈可以減少流痕，並可以提高流動性。環氧樹脂模塑化合物(EMC)材料的固化溫度可在125°C至150°C的範圍。環氧樹脂模塑化合物(EMC)框架202可以在固化溫度下固化，以形成環氧樹脂模塑化合物(EMC)基質，橫向包圍第一積體電路(IC)半導體裝置104及第二積體電路(IC)半導體裝置106中的每一者。可以透過平坦化製程(例如，CMP) 去除位於環氧樹脂模塑化合物(EMC)框架202的水平面(包括半導體裝置(第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106)的上表面)以上的多餘部分。
接合墊132、上接合墊161、下接合墊163可由合適的導電材料形成，例如銅。 其他合適的導電材料也在考慮的揭露範圍內。焊球112可包括任何合適的焊接材料，如錫、鉛、銀、銦、鋅、鎳、鉍、銻、鈷、銅、鍺、其合金、其組合或類似材料。用於焊球112的其他合適的材料也在考慮的揭露範圍內。
焊球112可以形成焊球112的陣列，例如球柵陣列(BGA)，其可以包括陣列圖案對應於在支撐基底102的上表面上的接合墊132的陣列圖案。在一非限制性的例子中，焊球112的陣列可以包括一個格柵圖案，並且可以有一間距(即，每個焊球112中心與每個相鄰焊球112中心之間的距離)。在一示例性實施例中，間距可約在0.8mm至1.0mm之間，然而可以使用更大及更小的間距。
封裝體加固結構
可確保封裝基底150與支撐基底102之間適當內連接的參數為焊球112的表面(可與組裝表面(即，支撐基底102的上表面)接觸)之間的共平面程度。在回流製程中，焊球112之間的低量共平面性可能導致焊料冷接(即，焊料的不充分熔化，導致容易開裂及分離的不良接合)及/或焊料橋接問題(即，來自一個焊球112的焊料與來自相鄰焊球112的材料接觸，導致非預期的連接(即，電性短路))。
封裝基底150的變形，例如封裝基底150的應力誘導的翹曲，可能是在將封裝基底150表面組裝至支撐基底102上期間導致焊球112的低共面性的因素。封裝基底150的翹曲可能導致封裝基底150的下表面與上表面支撐基底102之間的距離變化。此種封裝基底150的變形可能會增加與下方支撐基底102的焊料連接缺陷的風險。舉例來說，封裝基底150的變形可能導致封裝基底150與支撐基底102之間的至少一些焊點完全失效。封裝基底150的變形可以具有弓形或杯形，使封裝基底150的下表面與支撐基底102的上表面之間的分離在封裝基底150的週邊最小，並且向封裝基底150的中心增加。
封裝基底的變形並不是不常見的情況，特別是在高效能計算應用中使用的半導體封裝體的情況。高效能半導體封裝體100往往相對較大，並且可能包括組裝於封裝基底150上的許多積體電路(IC)半導體裝置(例如，第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106)，增加封裝基底150受到翹曲或其他變形的可能性。此種變形可能對這些類型的半導體封裝體基底150有效地焊接組裝至支撐基底102上構成挑戰。
根據各種實施例，加固結構180可以用以提供封裝基底150更多的機械支撐，進而降低或消除機械變形，例如封裝基底150的翹曲。因此，加固結構180可以選擇為具有大於封裝基底150的機械強度(例如，體積模數)。舉例來說，加固結構180可以用以降低及/或防止封裝基底150的變形，使得焊球112及/或金屬凸塊124的共面性可以獲得改善，進而在封裝基底150與支撐基底102及/或中介板108之間提供改善的焊點連接。
封裝基底150可以包括有機材料(例如，高分子及/或熱塑性材料)、半導體材料(例如，半導體晶圓，例如矽晶圓)、陶瓷材料、玻璃材料、其組合等。因此，第一加固結構180的材料的選擇可以根據封裝基底150的機械特性來進行選擇。
舉例來說，加固結構180可以由具有比介電結構164的楊氏模數更高的材料形成。舉例來說，加固結構180可以具有大於13GPa的楊氏模數，例如具有至少14GPa、至少15GPa或至少20GPa的楊氏模數。在一些實施例中，加固結構180的楊氏模數可在14GPa至100GPa的範圍，例如從在15GPa至80GPa的範圍，或在20GPa至70GPa的範圍。舉例來說，加固結構180可以由矽、氮化矽、陶瓷材料、玻璃材料或類似材料形成，其楊氏模數超過介電結構164(當由傳統介電材料(例如，高分子材料)形成時，其楊氏模數通常在4GPa至15GPa的範圍)的楊氏模數。
在一些實施例中，加固結構180可以設置於封裝基底150內，並且可以設置於中介板108與支撐基底102之間。在一些實施例中，加固結構180可以是一般的矩形。然而，加固結構180可以具有任何合適的周邊形狀。當在垂直於加固結構180的平面的垂直方向來看時，加固結構180的周長可以位於中介板108的周長之外。 換句話說，加固結構180的面積可以大於中介板108的面積。 加固結構180的周長可以位於封裝基底150的周長的內部。換句話說，加固結構180在垂直方向上的面積可以小於封裝基底150在垂直方向上的面積。
加固結構180可以包括嵌入封裝基底150的一或多個加固層。舉例來說，如第1B及1C圖所示，加固結構180可以包括嵌入上重佈線層160A內的上加固層180A及嵌入下重佈線層160B內的下加固層180B。在一些實施例中，上加固層180A及下加固層180B可以具有實質上相同的尺寸及/或形狀。然而，在其他實施例中，上加固層180A及下加固層180B的尺寸可以在形狀及大小上彼此不同。
在一些實施例中，上加固層180A可以設置於上接合墊161與金屬特徵部件162的最上層導線之間。上重佈線層160A的最上金屬特徵部件162可以延伸穿過上加固層180A。下加固層180B可設至於下接合墊163與下重佈線層160B的金屬特徵部件162的最下層導線之間。下重佈線層160B的金屬特徵部件162的最下介層連接結構可以延伸穿過下加固層180B。
在垂直於封裝基底150的平面的垂直方向上，加固結構180的總厚度(即，在加固結構180中所有加固層的總厚度)可以小於或等於在垂直方向上重佈線結構160的上重佈線層160A及下重佈線層160B的總厚度(即，上重佈線層160A及下重佈線層160B的組合厚度)。舉例來說，加固結構180的總厚度可以在10µm至164µm的範圍，例如在10µm至100µm的範圍，從10µm至50µm的範圍，或從10µm至2µm的範圍。因此，上加固層180A的厚度T3及/或下加固層180B的厚度T3可以小於或等於對應的上重佈線層160A及下重佈線層160B的厚度。舉例來說，上加固層180A的厚度及/或加固層180B的厚度可以在5µm至82µm的範圍，例如在10µm至50µm的範圍，在10µm至30µm的範圍，在10µm至20µm的範圍，或約在15µm。
第2A圖繪示出根據本揭露的各種實施例之內含於半導體封裝體100內的另一封裝基底150A的垂直剖面示意圖。封裝基底150A可以類似於第1C圖的封裝基底150。因此，將只詳細說明其間的差異。
請參照第2A圖，封裝基底150A可包括加固結構，加固結構僅包括嵌入上層重佈線層160A的上加固層180A。換句話說，可以省略第1C圖的下加固層180B。上加固層180A可以設置於上接合墊161與上重佈線層160A的導電特徵部件162的相鄰金屬線之間。 然而，上加固層180A並不侷限於設置於上重佈線層160A內的任何特定深度。
第2B圖繪示出根據本揭露的各種實施例內含於半導體封裝體100的又另一封裝基底150B的垂直剖面示意圖。封裝基底150B可以類似於第1C圖的封裝基底150。因此，將只詳細說明其間的差異。
請參照第2B圖，封裝基底150B可以包括加固結構，加固結構僅包括嵌入於下重佈線層160B內的下加固層180B。換句話說，可以省略第1C圖的上加固層180A。下加固層180B可以設置於下接合墊163與下重佈線層160B的導電特徵部件162的相鄰金屬線之間。然而，下加固層180B並不侷限於設置於下重佈線層160B的任何特定深度。
因此，如第1C至2B圖所示，加固結構180可以包括設置於上重佈線層160A或下重佈線層160B內的單一加固層，或者可以包括二或多個加固層。或者，上加固層180A及/或下加固層180B可為連續層，或者可為不連續層(包括幾個斷開部(未繪示))。 再者，加固結構180可以位於連接至封裝基底(其中加固結構180嵌入其內)的半導體裝置下方。然而，在其他實施例中，加固結構180可以設置於可能受到機械變形(如翹曲)的封裝基底150的任何區域。
第3圖製程流程圖，包括根據本揭露的各種實施例的封裝基底100的形成方法的操作步驟。第4A至4O圖為垂直剖面示意圖，說明在第3圖的方法的操作期間所形成的中間結構。
請參照第3及4A至4I圖，在操作步驟30中，可形成通孔152H於基底核心152內。基底核心152可以包括有機材料(例如高分子及/或熱塑性材料)、半導體材料(例如半導體晶圓，例如矽晶圓)、陶瓷材料、玻璃材料、其組合等。舉例來說，基底核心152可以包括環氧基材料，其可以包括樹脂及填充材料的複合材料。如以上所述，基底核心152可形成為片狀幾何形狀。通孔152H可以由鑽孔或蝕刻或以其他方式形成於基底核心152內。
如第4B圖所示，可沉積銅種子層12於基底核心152上。然後可以形成圖案化的光阻層14於基底核心152的兩相對側。舉例來說，光阻層14可以透過使用乾膜層壓製程沉積光阻材料來形成。光阻材料可以透過微影製程進行圖案化，以形成圖案化的光阻層14。
如第4C圖所示，可以進行電鍍製程，以在基底核心152上形成銅層，如第4D圖所示，可以去除光阻層14，然後可以進行薄銅蝕刻製程，以在基底核心152的兩相對側上的通孔152H及導線162L內基底通孔電極(through-substrate via, TSV)結構154。
如第4E圖所示，可以沉積高分子層164L於基底核心152的兩相對側上。高分子層164L可包括聚對苯二甲酸乙二醇酯(polyethylene terephthalate, PET)、聚醯亞胺(polyimide, PI)、環氧樹脂等。高分子層164L可透過在基底核心152的兩側真空層壓一薄膜高分子材料而形成。然後可以施加熱處理來預固化高分子層164L。舉例來說，高分子層164L可在100°C下進行熱處理，時間不超過30分鐘。熱處理可以使高分子層164L軟化，而不會明顯引發交聯反應。軟化的高分子層164L可以流動並覆蓋下風的間隙。
如第4F圖所示，高分子層164L隨後可進行雷射圖案化，以形成通孔164H。通孔164H可以露出導線162L。然後可以透過任何合適的沉積製程，在高分子層164L上及通孔164H內形成銅種子層12。
如第4G圖所示，可於形成光阻層14於高分子層164L上。可以進行銅電鍍製程，以形成銅電鍍層18於高分子層164L上。如第4H圖所示，可去除光阻層14，然後可進行薄銅蝕刻製程，以形成通孔結構162V及導電線162L於基底核心體152的兩相對側。如第4I圖所示，可以重複第4E至4H圖的操作步驟，以形成局部分上重佈線層160A’及局部下重佈線層160B’。
請參照第4J圖，在操作步驟32中，可以形成外部高分子層164O於局部上重佈線層160A’及局部下重佈線層160B’上。可進行全固化製程，其中第4J的結構可在180℃至190℃的溫度下進行熱處理，時間在60至90分鐘之間。此種完全固化製程可導致高分子交聯反應的發生，而使高分子層164L及外部高分子層164O的機械強度增加(即，導致硬化)。
光阻層20可以在外部高分子層164O上形成。光阻層20可以以乾高分子膜的形式提供，乾高分子膜可以層壓外部高分子層164O。光阻層20可以透過雷射圖案化沉積的光阻材料來形成。
如第4K圖所示，在操作步驟34中，可蝕刻外部高分子層164O，以在外部高分子層164O內形成溝槽180T。然後可以透過使用溶劑(例如，氫氧化鈉、氫氧化鉀、丙酮等)溶解，來去除乾膜光阻層20。
如第4L圖所示，在操作步驟36中，可以使用任何合適的方法，沉積加固材料180M於外部高分子層164O上及溝槽180T內。如上所述，加固材料180M可為任何合適的介電材料，其楊氏模數大於約14GPa。如第4M圖所示，在操作步驟38中，可對加固材料180M進行薄化處理，以形成上加固層180A及下加固層180B。在一些實施例中，可使用回蝕刻製程對加固材料180M進行薄化。在另一實施例中，可以對加固材料180M進行化學機械研磨(chemical mechanical polishing, CMP)製程，以形成上加固層180A及下加固層180B，以薄化加固材料180M，而與外部高分子層164O形成共面表面。
如第4N圖所示，在操作步驟40中，可以形成上接合墊161於上加固層180A上，並且可以形成下接合墊163於下加固層180B上。特別是，操作步驟40可包括蝕刻上加固層180A及下加固層180B，以形成介層孔，可沉積銅種子層，然後可電鍍銅層。可以進行蝕刻處理，以形成介層連接結構162V及上接合墊161、下接合墊163。因此，可以完成上重佈線層160A及下重佈線層160B。保護層158及焊球112，可以形成於第4N圖的結構上，以完成一封裝基底150，如第1C圖所示。
在操作步驟42中，如第4O圖所示，可以組裝半導體封裝體100。舉例來說，操作步驟42可以包括將半導體裝置(第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106)貼合至封裝基底150上並進行電性連接。據此，半導體裝置(第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106)可以直接連接至封裝基底150上，或者可以連接至中介板108(其連接至封裝基底150)上。封裝基底150可以與支撐基底電性連接。如第1B所示，操作步驟42也可以包括在接合半導體晶粒(第一積體電路(IC)半導體裝置104、第二積體電路(IC)半導體裝置106)、中介板108、封裝基底150及支撐基底102之後，塗覆第一底膠材料122、第二底膠材料128及第三底膠材料134。
請參照所有附圖並根據本揭露的各種實施例，提供一種半導體封裝體100。半導體封裝體100可以包括：一封裝基底150，包括：一基底核心152、設置於基底核心152的一第一側上的一上重佈線層160A以及設置於基底核心152的一相對的第二側上的一下重佈線層160B；一半導體裝置104，垂直堆疊於封裝基底150上並與之電性連接；以及一上加固層180A，嵌入於半導體裝置104與基底核心152之間的上重佈線層160A內。上加固層180A具有一楊氏模數，高於上重佈線層160A的楊氏模數。在一些實施例中，半導體封裝體100包括一中介板108，電性連接上重佈線層160A及半導體裝置104。
在一實施例中，上加固層180A的周長可以位於半導體裝置104的周長之外。在一實施例中，上加固層180A的楊氏模數在14GPa至100GPa的範圍。在一實施例中，上加固層180A可具有小於或等於上重佈線層160A的厚度。在一實施例中，上加固層180A的厚度在10µm至164µm的範圍。在一實施例中，上加固層180A包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。在一實施例中，上重佈線層160A可包括嵌入介電結構164內的多個金屬特徵部件。在一實施例中，介電結構164可以包括由多個高分子層構成的積層膜。在一實施例中，基底核心152可包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。在一實施例中，半導體封裝體100可更包括一下加固層180B，嵌入下重佈線層160B內，下加固層180B具有一楊氏模數，高於上重佈線層180A的楊氏模數。在一實施例中，上加固層180A可包括選自矽、氮化矽、陶瓷材料或玻璃材料的介電材料。在一實施例中，下加固層180B可以具有一厚度，小於或等於下重佈線層160B。在一實施例中，下加固層180B的厚度在10µm至164µm的範圍；以及上加固層180A的厚度在10µm至164µm的範圍。在一實施例中，半導體封裝體100也可以包括一中介板108，電性連接上重佈線層160A及半導體裝置104、106；上加固層180A的周長位於半導體裝置104、106的周長之外；而下加固層180B的周長位於半導體裝置104、106的周長之外。
根據各種實施例，提供一種半導體封裝體100，其可以包括：一封裝基底150，包括：一基底核心152、設置於基底核心152的一第一側上的一上重佈線層160A、以及設置於基底核心152的一相對的第二側上的一下重佈線層160B；一半導體裝置104，垂直堆疊於封裝基底150上並與之電連接；以及一下加固層180B，嵌入面向半導體裝置104的下重佈線層160B內，下加固層180B具有一楊氏模數，高於下重佈線層160B的楊氏模數。
在一實施例中，下加固層180B的周長可以位於半導體裝置104的周長之外。在一實施例中，下加固層180B的楊氏模數在14GPa至100GPa的範圍。在一些實施例中，下加固層180B的厚度在10µm至164µm的範圍。在各種實施例中，下加固層180B包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。在一些實施例中，半導體封裝體100包括電地連接上重佈線層160A及半導體裝置104的中介板108。
在一實施例中，半導體封裝體可以包括一中介板108，電性連接上重佈線層160A及半導體裝置104、106；以及下加固層180B的周長可以位於半導體裝置104、106的周長之外。在一實施例中，下加固層180B可包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料；以及基底核心152可包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。在一實施例中，下加固層180B的楊氏模數在14GPa至100GPa的範圍；以及下加固層180B的厚度在10µm至164µm的範圍。
根據各種實施例，提供一種半導體封裝體100之形成方法，包括：形成一封裝基底150，包括一基底核心152、設置於基底核心152的一第一側上的一上重佈線層160A、以及設置於基底核心152的一相對的第二側上的一下重佈線層160B；蝕刻上重佈線層160A，以形成一第一溝槽T1；沉積一加固材料180M於上重佈線層160A上及第一溝槽T1內；薄化加固材料180M，以形成一上加固層180A於第一溝槽T1內；形成多個介層連接結構162V於上加固層180A內；形成多個上接合墊161於介層連接結構162V上；以及將一半導體裝置104接合至封裝基底150上，使得半導體裝置104的周長位於上加固層180A的周長內；其中上加固層180A具有一楊氏模數，大於上重佈線層160A的楊氏模數。
在一實施例中，上述方法也包括：蝕刻下重佈線層160B以形成一第二溝槽；沉積一第二加固層材料於下重佈線層160B上及第二溝槽內；回蝕刻第二加固層材料，以在第二溝槽內形成下加固層180B；形成多個第二介層連接結構162V於下加固層180B內；以及形成多個下接合墊163於下加固層180B的第二介層連接結構162V上，其中下加固層180B的楊氏模數大於下重佈線層160B的楊氏模數。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
12:銅種子層 14, 20:光阻層 18:銅電鍍層 30, 32, 34, 36, 38, 40, 42:操作步驟 100:半導體封裝體 102:支撐基底 104:半導體裝置/第一積體電路(IC)半導體裝置/第一三維積體電路(IC)半導體裝置/系統單晶片(SOC)晶粒堆疊 106:半導體裝置/第二積體電路(IC)半導體裝置/第二三維積體電路(IC)半導體裝置/高頻寬記憶體(HBM)晶粒堆疊 108:中介板 112:焊球(陣列) 120, 124:金屬凸塊 122:第一底膠材料 128:第二底膠材料 132:接合墊 134:第三底膠材料 150, 150A, 150B:封裝基底 152:基底核心 152H, 164H:通孔 154:基底通孔電極結構 158:保護層 160:重佈線結構 160A, 160A’:上重佈線層 160B, 160B’:下重佈線層 161:上接合墊 162:金屬特徵部件 162L:導線 162V:通孔結構 163:下接合墊 164:介電結構 164L:高分子層 164O:外部高分子層 180:(第一)加固結構 180A:上加固層 180B:下加固層 180M:加固材料 202:環氧樹脂模塑化合物(EMC)框架 T1:第一溝槽 T2:核心厚度 T3:厚度
第1A圖繪示出根據本揭露的各種實施例之半導體封裝體的上視平面示意圖。 第1B圖繪示出沿第1A圖的B-B’線的垂直剖面示意圖。 第1C圖繪示出第1A圖的封裝基底的放大垂直剖面示意圖。 第2A圖繪示出根據本揭露的各種實施例之可內含於半導體封裝體100內的其他封裝基底150A的垂直剖面示意圖。 第2B圖繪示出根據本揭露的各種實施例之內含於半導體封裝體100內的另一封裝基底150B的垂直剖面示意圖。 第3圖繪示出包括根據本揭露的各種實施例之封裝基底300形成方法的操作步驟的流程圖。 第4A至4O圖繪示出在第3圖的方法操作期間所形成的中間結構的垂直剖面示意圖。
無
100:半導體封裝體
102:支撐基底
112:焊球(陣列)
104:半導體裝置/第一積體電路(IC)半導體裝置/第一三維積體電 路(IC)半導體裝置/系統單晶片(SOC)晶粒堆疊
106:半導體裝置/第二積體電路(IC)半導體裝置/第二三維積體電路(IC)半導體裝置/高頻寬記憶體(HBM)晶粒堆疊
108:中介板
120,124:金屬凸塊
122:第一底膠材料
128:第二底膠材料
132:接合墊
134:第三底膠材料
150:封裝基底
161:上接合墊
163:下接合墊
180:(第一)加固結構
180A:上加固層
108B:下加固層
202:多晶粒環氧樹脂模塑化合物(EMC)框架

Claims (20)

  1. 一種半導體封裝體，包括： 一封裝基底，包括： 一基底核心； 一上重佈線層，設置於該基底核心的一第一側上；以及 一下重佈線層，設置於該基底核心的一相對的第二側上； 一半導體裝置，垂直堆疊於該封裝基底上並與之電性連接；以及 一上加固層，嵌入於該半導體裝置與該基底核心之間的該上重佈線層內，該上加固層具有一楊氏模數，高於該上重佈線層的楊氏模數。
  2. 如請求項1之半導體封裝體，其中該上加固層的一周長位於該半導體裝置的一周長之外。
  3. 如請求項1之半導體封裝體，其中該上加固層的該楊氏模數在14GPa至100GPa的範圍。
  4. 如請求項1之半導體封裝體，其中該上加固層具有一厚度，小於或等於該上重佈線層的厚度。
  5. 如請求項4之半導體封裝體，其中該上加固層的該厚度在10µm至164µm的範圍。
  6. 如請求項1之半導體封裝體，其中該上加固層包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。
  7. 如請求項6之半導體封裝體，其中該上重佈線層包括複數個金屬特徵部件，嵌入一介電結構內。
  8. 如請求項7之半導體封裝體，其中該介電結構包括由複數個高分子層構成的一積層膜。
  9. 如請求項6之半導體封裝體，其中該基底核心可包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。
  10. 如請求項1之半導體封裝體，更包括一下加固層，嵌入該下重佈線層內，該下加固層具有一楊氏模數，高於該上重佈線層的楊氏模數。
  11. 如請求項10之半導體封裝體，其中該上加固層包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。
  12. 如請求項10半導體封裝體，其中該下加固層可以具有一厚度，小於或等於下重佈線層。
  13. 如請求項12之半導體封裝體，其中 該下加固層的該厚度在10µm至164µm的範圍；以及 該上加固層180A的一厚度在10µm至164µm的範圍。
  14. 如請求項10之半導體封裝體，其中 該半導體封裝體更包括一中介板，電性連接該上重佈線層及該半導體裝置； 該上加固層的一周長位於該半導體裝置的一周長之外；以及 一下加固層的一周長位於該半導體裝置的一周長之外。
  15. 一種半導體封裝體，包括： 一封裝基底，包括： 一基底核心； 一上重佈線層，設置於該基底核心的一第一側上；以及 一下重佈線層，設置於該基底核心的一相對的第二側上； 一半導體裝置，垂直堆疊於該封裝基底上並與之電性連接；以及 一下加固層，嵌入面向該半導體裝置的該下重佈線層內，該下加固層具有一楊氏模數，高於該下重佈線層的楊氏模數。
  16. 如請求項15之半導體封裝體，其中 該半導體封裝體更包括一中介板，電性連接該上重佈線層及該半導體裝置；以及 該下加固層的一周長位於該半導體裝置的一周長之外。
  17. 如請求項15之半導體封裝體，其中 該下加固層包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料；以及 該基底核心包括一介電材料，選自矽、氮化矽、陶瓷材料或玻璃材料。
  18. 如請求項15之半導體封裝體，其中 該下加固層的該楊氏模數在14GPa至100GPa的範圍；以及 該下加固層180A的一厚度在10µm至164µm的範圍。
  19. 一種半導體封裝體之形成方法，包括： 形成一封裝基底，包括一基底核心、設置於該基底核心的一第一側上的一上重佈線層、以及設置於該基底核心的一相對的第二側上的一下重佈線層； 蝕刻該上重佈線層，以形成一第一溝槽； 沉積一加固材料於該上重佈線層上及該第一溝槽內； 薄化該加固材料，以形成一上加固層於第一溝槽內； 形成複數個介層連接結構於該上加固層內； 形成複數個上接合墊於該等介層連接結構上；以及 將一半導體裝置接合至該封裝基底上，使得該半導體裝置的一周長位於該上加固層的周長內； 其中該上加固層具有一楊氏模數，大於該上重佈線層的楊氏模數。
  20. 如請求項19之半導體封裝體之形成方法，更包括： 蝕刻該下重佈線層，以形成一第二溝槽； 沉積一第二加固層材料於該下重佈線層上及該第二溝槽內； 回蝕刻該第二加固層材料，以在該第二溝槽內形成一下加固層； 形成複數個第二介層連接結構於下加固層內；以及 形成複數個下接合墊於該下加固層的該第二介層連接結構上，其中該下加固層的楊氏模數大於該下重佈線層的楊氏模數。
TW112109113A 2022-08-16 2023-03-13 半導體封裝體及其形成方法 TW202410352A (zh)

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