JP2024027090A - 補強構造を含む半導体パッケージおよびその形成方法 - Google Patents

補強構造を含む半導体パッケージおよびその形成方法 Download PDF

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Abstract

【課題】補強構造を含む半導体パッケージおよびその形成方法を提供する。
【解決手段】基板コア、前記基板コアの第１の側に配置された上部再分配層、および前記基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板と、前記パッケージ基板上に垂直に積層され、前記パッケージ基板に電気的に接続された半導体デバイスと、前記半導体デバイスと前記基板コアとの間の前記上部再分配層に埋め込まれ、前記上部再分配層のヤング率よりも高いヤング率を有する上部補強層と、を含む半導体パッケージ。
【選択図】図１Ｂ

Description

本出願は、２０２２年８月１６日に出願された米国仮特許出願番号第１７／８８８５２９号からの優先権を主張するものであり、これらの全ては引用によって本願に援用される。
本発明は、半導体技術に関するものであり、特に、補強構造を含む半導体パッケージおよびその形成方法に関するものである。
半導体産業は、例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど様々な電子部品の集積密度を継続的に向上させることにより、継続的に成長してきた。集積密度のこれらの改善の大部分は、最小特徴サイズの継続的な縮小によるものであり、これにより、より多くの部品が所与の領域に集積できるようになったためである。
電子部品の小型化に加えて、部品のパッケージングの改善は、従来のパッケージより占有面積の小さいパッケージを提供することを目指している。半導体のパッケージの種類の例としては、クワッドフラットパック（ＱＦＰ）、ピングリッドアレイ（ＰＧＡ）、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ）、三次元集積回路（３ＤＩＣ）、ウェハレベルパッケージ（ＷＬＰ）、パッケージオンパッケージ（ＰｏＰ）、システムオンチップ（ＳｏＣ）またはシステムオンチップ集積回路（ＳｏＩＣ）デバイスを含む。これらの３Ｄデバイス（例えば、３ＤＩＣ、ＳｏＣ、ＳｏＩＣ）の一部は、半導体ウェハレベルのチップ上にチップを載せることで作製される。これらの３次元デバイスは、積層されたチップ間の相互接続の長さが短くなるため、改善された集積密度、および、高速化や高帯域化などのその他の利点を提供する。しかしながら、三次元デバイスに関連する多くの課題がある。
ファンアウトウェハレベルパッケージ（ＦＯＷＬＰ）とアンダーフィル材料間のインターフェースは、ＦＯＷＬＰ、アンダーフィル材料、およびパッケージ基板のアセンブリの後続する処理において、機械的応力、例えば、パッケージング基板をプリント回路基板（ＰＣＢ）に取り付ける際の機械的応力を受ける。また、ファンアウトウェハレベルパッケージ（ＦＯＷＬＰ）とアンダーフィル材料間のインターフェースは、コンピューティングデバイス内での使用中、例えば、使用中にモバイルデバイスを誤って落として機械的衝撃を与えたときに機械的応力を受ける。アンダーフィル材料にクラックが形成される可能性があり、半導体ダイ、はんだ材料、インターポーザ構造、および／または半導体ダイ内またはパッケージ基板内の様々な誘電体層にさらなるクラックを誘発する可能性がある。従って、アンダーフィル材料のクラックの形成は抑制されなければならない。
本開示の実施形態の態様は、以下の詳細な説明および添付の図面を通じて明確に理解することができる。図面は、業界の標準的な慣行に従って、様々な特徴が縮尺通りに描かれていない。実際、様々な特徴の寸法は、明確に説明できるようにするために、任意に拡大または縮小されることがある。
関連する半導体パッケージでは、半導体パッケージに含まれる様々な部品間の熱膨張係数（ＣＴＥ）の違いにより、大量の熱機械的応力が発生する可能性がある。熱膨張率と収縮率の違いは、半導体パッケージの反りを発生させる可能性がある。このような反りは、半導体パッケージ内の様々なデバイスおよび層の間にクラックおよび／または転位の形成を招く可能性がある。
いくつかの実施形態では、半導体パッケージが提供される。半導体パッケージは、基板コア、基板コアの第１の側に配置された上部再分配層、および基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板と、パッケージ基板上に垂直に積層され、パッケージ基板に電気的に接続された半導体デバイスと、半導体デバイスと基板コアとの間の上部再分配層に埋め込まれ、上部再分配層のヤング率よりも高いヤング率を有する上部補強層と、を含むことができる。
いくつかの実施形態では、半導体パッケージが提供される。半導体パッケージは、基板コア、基板コアの第１の側に配置された上部再分配層、および基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板と、パッケージ基板上に垂直に積層され、パッケージ基板に電気的に接続された半導体デバイスと、半導体デバイスに面する下部再分配層に埋め込まれ、下部再分配層のヤング率よりも高いヤング率を有する下部補強層と、を含むことができる。
いくつかの実施形態では、半導体パッケージの製造方法が提供される。この方法は、基板コア、基板コアの第１の側に配置された上部再分配層、および基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板を形成するステップ、上部再分配層をエッチングして第１のトレンチを形成するステップ、上部再分配層上および第１のトレンチ内に補強材料を堆積するステップ、補強材料を薄化し、第１のトレンチ内に上部補強層を形成するステップ、上部補強層にビア構造を形成するステップ、ビア構造上に上部ボンディングパッドを形成するステップ、および半導体デバイスの周囲が上部補強層の周囲の内側に配置されるように、半導体デバイスをパッケージ基板に接合するステップを含み、上部補強層は、上部再分配層のヤング率よりも高いヤング率を有する。
パッケージ基板内に埋め込まれる補強構造が提供されることができる。補強構造は、パッケージ基板により増加した機械的支持を提供し、それによってパッケージ基板の反りなどの機械的歪みを低減または排除するように構成されることができる。
本開示の実施形態の態様は、以下の詳細な説明および添付の図面を通じて明確に理解することができる。図面は、業界の標準的な慣行に従って、さまざまな特徴が縮尺通りに描かれていない。実際、さまざまな特徴の寸法は、明確に説明できるようにするために、任意に拡大または縮小されることがある。
図１Ａは、本開示の様々な実施形態による半導体パッケージの上面図である。 図１Ｂは、図１Ａの線Ｂ－Ｂ’に沿った垂直断面図である。 図１Ｃは、図１Ａのパッケージ基板の拡大垂直断面図である。 図２Ａは、本開示の様々な実施形態による、半導体パッケージ１００に含まれ得る別のパッケージ基板１５０Ａの垂直断面図である。 図２Ｂは、本開示の様々な実施形態による、半導体パッケージ１００に含まれ得るもう１つの別のパッケージ基板１５０Ａの垂直断面図である。 図３は、本開示の様々な実施形態による、パッケージ基板３００を形成する方法の動作を含む流れ図である。 図４Ａは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｂは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｃは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｄは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｅは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｆは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｇは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｈは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｉは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｊは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｋは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｌは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｍは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｎは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。 図４Ｏは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を簡潔に説明するために、複数の要素および複数の配列の特定の実施形態が以下に述べられる。これらはもちろん単に例示するためであり、それに限定するという意図はない。例えば、下記の開示において、第１の特徴が第２の特徴の上方または上に形成されるということは、第１と第２の特徴が直接接触して形成される複数の実施形態を含むことができ、且つ第１と第２の特徴が直接接触しないように、付加的な特徴が第１と第２の特徴の間に形成される複数の実施形態を含むこともできる。また、本開示は、以下の実施形態において同じ構成要素の符号または文字を繰り返し用いる可能性がある。繰り返し用いる目的は、簡易化した、明確な説明を提供するためのもので、説明される様々な実施形態および／または構成の関係を限定するものではない。
さらに、「下の方」、「下方」、「下部」、「上」、「上方」、「上部」およびこれらに類する語のような、空間的に相対的な用語は、図において１つの要素または特徴と、別の（複数の）要素と（複数の）特徴との関係を記述するための説明を簡潔にするために用いられる。空間的に相対的な用語は、図に記載された方向に加えて、使用または動作する装置の異なる方向を包含することを意図している。装置は、他に方向づけされてもよく（９０度回転、または他の方向に）、ここで用いられる空間的に相対的な記述は、同様にそれに応じて解釈され得る。特に明記しない限り、同じ参照番号を有する各要素は、同じ材料組成を有し、同じ厚さ範囲内の厚さを有するものと推定される。
通常、半導体パッケージでは、多数の半導体集積回路（ＩＣ）ダイ（即ち、「チップ」）が「パッケージ基板」と呼ばれることもある共通の基板上に実装されることができる。場合によっては、半導体パッケージへの電気的接続は、プリント回路基板（ＰＣＢ）などの電気的相互接続を含む支持基板上にパッケージ基板を実装することによって形成されることができる。例えば、ファンアウトウェハレベルパッケージ（ＦＯＷＬＰ）および／またはファンアウトパネルレベルパッケージ（ＦＯＰＬＰ）などの一部の半導体パッケージでは、複数の半導体ＩＣダイは、有機インターポーザまたは半導体（例えば、シリコン）インターポーザなどのインターポーザに実装されることができ、インターポーザは、その間に延在する相互接続構造を含み得る。インターポーザおよびその上に実装された半導体ＩＣダイを含む、得られた半導体パッケージ構造は、次いで、はんだ接続を用いてパッケージ基板の表面上に実装されることができる。アンダーフィル層がインターポーザとパッケージ基板との間の空間に提供され、はんだ接続を封止し、インターポーザとパッケージ基板との間の構造的結合を改善させることができる。一般に、本開示の方法および構造は、ＦＯＷＬＰおよびファンアウトパネルレベルパッケージ（ＦＯＰＬＰ）などのパッケージ基板を提供するように用いられることができる。本開示は、ＦＯＷＬＰ構成を用いて説明されているが、本開示の方法および構造は、ＦＯＰＬＰ構成または任意の他のパッケージ構成で実施され得る。
関連する半導体パッケージでは、半導体パッケージに含まれる様々な部品間の熱膨張係数（ＣＴＥ）の違いにより、大量の熱機械的応力が発生する可能性がある。熱膨張率と収縮率の違いは、半導体パッケージの反りを発生させる可能性がある。このような反りは、半導体パッケージ内の様々なデバイスおよび層の間にクラックおよび／または転位の形成を招く可能性がある。従って、様々な実施形態が本明細書に開示され、クラックおよび／または転位の形成を暖和するように、半導体パッケージに加えられる熱機械的応力の量を低減するように構成された部品を含む半導体パッケージを提供する。パッケージ基板内に埋め込まれた補強構造が提供されることもできる。様々な実施形態によれば、補強構造は、パッケージ基板により増加した機械的支持を提供し、それによりパッケージ基板の反りなどの機械的歪みを低減または排除するように構成されることができる。従って、補強構造は、パッケージ基板の機械的強度（例えば、体積弾性率）よりも大きい機械的強度を有するように選択されることができる。補強構造は、誘電体構造１６４のヤング率よりも高いヤング率を有する材料で形成されることができる。例えば、補強構造１８０は、少なくとも１４ＧＰａ、少なくとも１５ＧＰａ、または少なくとも２０ＧＰａのヤング率など、１３ＧＰａよりも高いヤング率を有することができる。
図１Ａは、本開示の様々な実施形態による半導体パッケージ１００の上面図である。図１Ｂは、図１Ａの線Ｂ－Ｂ’に沿った断面図である。図１Ｃは、図１Ａのパッケージ基板１５０の拡大図である。
図１Ａ～図１Ｃに示すように、半導体パッケージ１００は、プリント回路基板（ＰＣＢ）などの支持基板１０２上に実装されることができる。本実施例の半導体パッケージ１００は、チップオンウェハオンサブストレート（ＣｏＷｏＳ）（登録商標）半導体パッケージであるが、同様の組立ておよび実装プロセスが他のタイプの半導体パッケージ、例えば、集積ファンアウト(ＩｎＦＯ)半導体パッケージ、フリップチップ半導体パッケージなどに用いられることが理解されるであろう。
パッケージ１００は、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６などの集積回路（ＩＣ）半導体デバイスを含むことができる。様々な実施形態では、第１のＩＣ半導体デバイス１０４は、３次元集積回路（３ＤＩＣ）、システムオンチップ（ＳＯＣ）、またはシステムオン集積回路（ＳｏＩＣ）デバイスなどの３次元デバイスであることができる。３次元ＩＣ半導体デバイス１０４は、半導体ウェハレベル上のチップの上方にチップを載置して形成されることができる。これらの３次元デバイスは、積層されたチップ間の相互接続の長さが減少されるため、改善された集積密度、およびより高速でより高い帯域幅などの他の利点を提供することができる。いくつかの実施形態では、第１の３次元ＩＣ半導体デバイス１０４は、「第１のダイスタック」と呼ばれることもある。
第２のＩＣ半導体デバイス１０６は、その構造、設計、および／または機能において、第１のＩＣ半導体デバイス１０４と異なり得る。１つ以上の第２のＩＣ半導体デバイス１０６は、「第２のダイスタック」と呼ばれることもある３次元ＩＣ半導体デバイスであってもよい。いくつかの実施形態では、１つ以上の第２のＩＣ半導体デバイス１０６は、高帯域幅メモリ（ＨＢＭ）デバイスなどのメモリデバイスを含むことができる。図１Ａおよび図１Ｂに示された例では、半導体パッケージ１００は、ＳＯＣダイスタック１０４およびＨＢＭダイスタック１０６を含むことができるが、半導体パッケージ１００がより多い、またはより少ない数のＩＣ半導体デバイスを含み得ることが理解されるであろう。
第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６は、インターポーザ１０８上に実装されてもよく、インターポーザ１０８はパッケージ基板１５０上に実装されてもよい。パッケージ基板１５０は、支持基板１０２の基板側下部ボンディングパッド１６３とデバイス側ボンディングパッド１３２との間のはんだボール１１２のアレイを用いて、支持基板１０２上に実装されることができる。
いくつかの実施形態では、インターポーザ１０８は、その間に延在する複数の金属相互接続構造を有するポリマー誘電体材料（例えば、ポリイミド材料）を含む有機インターポーザであってもよい。他の実施形態では、インターポーザ１０８は、その間に延在する複数の相互接続構造（例えば、シリコン貫通ビア）を有するシリコンインターポーザなどの半導体インターポーザであってもよい。インターポーザ１０８の他の適切な構成も本開示の意図された範囲内にある。インターポーザ１０８は、インターポーザの上面および下面上の複数の導電性ボンディングパッドと、インターポーザ１０８の上面および下面ボンディングパッド間でインターポーザ１０８を通って延在する複数の導電性相互接続とを含み得る。導電性相互接続は、第１のＩＣ半導体デバイス１０４、第２のＩＣ半導体デバイス１０６、および下方にあるパッケージ基板１５０の間で電気信号を分配および伝送することができる。従って、インターポーザ１０８は、再分配層（ＲＤＬ）と呼ばれることもある。
マイクロバンプなどの金属バンプ１２０は、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６の両方の底面上の導電性ボンディングパッドを、インターポーザ１０８の上面上の導電性ボンディングパッドに電気的に接続することができる。非限定的な一実施形態では、マイクロバンプの形態の金属バンプ１２０は、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６の底面上に配置された、複数のＣｕ－Ｎｉ－Ｃｕスタックなどの複数の第１の金属スタックと、インターポーザ１０８の上面上に配置された複数の第２の金属スタック（例えば、Ｃｕ－Ｎｉ－Ｃｕスタック）とを含み得る。スズ（Ｓｎ）などのはんだ材料は、それぞれの第１および第２の金属スタックの間に配置され、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６をインターポーザ１０８に電気的に接続することができる。金属バンプ１２０用の他の適切な材料も本開示の意図された範囲内にある。
第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６がインターポーザ１０８に実装された後、第１のアンダーフィル材料１２２が、金属バンプ１２０を囲む空間、および第１のＩＣ半導体デバイス１０４、第２のＩＣ半導体デバイス１０６の底面と、インターポーザ１０８の上面との間に任意に提供され得る。第１のアンダーフィル材料１２２は、半導体パッケージ１００の隣接する第１のＩＣ半導体デバイス１０４と第２のＩＣ半導体デバイス１０６とを横方向に分離する空間内にも提供され得る。様々な実施形態では、第１のアンダーフィル材料１２２は、樹脂とフィラー材料の複合材料を含むことができるエポキシベースの材料を含むことができる。
インターポーザ１０８は、インターポーザ１０８およびインターポーザ１０８上に実装された第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６に機械的支持を提供することができるパッケージ基板１５０上に実装されることができる。パッケージ基板１５０は、例えば、有機材料（例えば、ポリマーおよび／または熱可塑性材料）、半導体材料（例えば、シリコンウェハなどの半導体ウェハ）、セラミック材料、ガラス材料、それらの組み合わせなどの適切な材料を含むことができる。他の適切な基板材料は、本開示の意図された範囲内にある。様々な実施形態では、パッケージ基板１５０は、パッケージ基板１５０の上面に複数の導電性ボンディングパッド（図示せず）を含むことができる。Ｃ４はんだバンプなどの金属バンプ１２４は、インターポーザ１０８の底面上の導電性ボンディングパッド（図示せず）をパッケージ基板１５０の上部ボンディングパッド１６１に電気的に接続することができる。様々な実施形態では、金属バンプ１２４は、スズ（Ｓｎ）などの適切なはんだ材料を含むことができるが、他の適切なはんだ材料も本開示の意図された範囲内にある。
第２のアンダーフィル材料１２８は、例えば、図１Ｂに示されたように、金属バンプ１２４を囲む空間、およびインターポーザ１０８の底面とパッケージ基板１５０の上面との間に提供され得る。様々な実施形態では、第２のアンダーフィル材料１２８は、樹脂とフィラー材料の複合材料を含むことができるエポキシベースの材料を含むことができる。いくつかの実施形態では、蓋またはカバー（図１Ａおよび図１Ｂに図示されていない）がパッケージ基板１５０に実装されることができ、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６の上面および側面の周りに筐体を提供することができる。
パッケージ基板１５０は、プリント回路基板（ＰＣＢ）などの支持基板１０２に実装されることができる。他の適切な支持基板１０２は、本開示の意図された範囲内にある。
様々な実施形態では、パッケージ基板１５０は、基板コア１５２、基板ビア構造１５４、再分配構造１６０、および少なくとも１つのコーティング層１５８を含む多層構造であってもよい。補強構造１８０は、再分配構造１６０に埋め込まれてもよい。パッケージ基板１５０は、約３００ミクロンから約２０００ミクロンの範囲の厚さＴ１を有することができる。基板コア１５２は、約２００ミクロンから１６００ミクロンの範囲のコアの厚さＴ２を有することができる。
いくつかの実施形態では、再分配構造１６０は、基板コア１５２の上方に配置された上部再分配層１６０Ａと、基板コア１５２の下方に配置された下部再分配層１６０Ｂとを含み得る。コーティング層１５８は、上部再分配層１６０Ａおよび下部再分配層１６０Ｂの外面に配置され得る。
基板コア１５２は、有機材料（例えば、ポリマーおよび／または熱可塑性材料）、半導体材料（例えば、シリコンウェハなどの半導体ウェハ）、セラミック材料、ガラス材料、それらの組み合わせなどを含み得る。例えば、基板コア１５２は、樹脂とフィラー材料の複合材料を含むことができるエポキシベースの材料を含むことができる。基板コア１５２は、スラブ形状（ｓｌａｂ ｇｅｏｍｅｔｒｙ）に形成されることができる。ビア構造１５４は、基板コア１５２に形成されたスルーホールに配置され得る。
再分配構造１６０は、誘電体構造１６４に埋め込まれた、金属線およびビア構造などの金属特徴１６２を含むことができる。いくつかの実施形態では、誘電体構造１６４は、感光性エポキシ材料などの誘電体材料の複数の層を含むことができる。例えば、誘電体構造１６４は、味の素グループから入手可能なＧＬ１０２ビルドアップフィルムなどのビルドアップフィルムであってもよい。誘電体構造１６４の各層は、リソグラフィーによりパターン化され、誘電体構造１６４のそれぞれの層内に開口領域（例えば、トレンチおよびビア開口）を形成することができる。
金属化プロセスが誘電体材料の各層内に用いられ、銅または銅合金などの適切な導電性材料で開口領域（ｏｐｅｎ ｒｅｇｉｏｎ）を充填し、誘電体構造１６４内に埋め込まれた金属特徴１６２を形成することができる。コーティング層１５８は、それぞれの上部再分配層１６０Ａおよび下部再分配層１６０Ｂの上方に形成されたソルダーレジスト材料を含むことができる。コーティング層１５８のそれぞれは、パッケージ基板１５０および下方にある金属特徴１６２に保護コーティングを提供することができる。ソルダーレジスト材料で形成されたコーティング層１５８は、「ソルダーマスク」と呼ばれることもある。
はんだボール（またはバンプ構造）１１２は、基板側下部ボンディングパッド１６３を支持基板１０２のデバイス側ボンディングパッド１３２に電気的に接続することができる。様々な実施形態では、パッケージ基板１５０の異なる領域内の上部ボンディングパッド１６１および下部ボンディングパッド１６３のそれぞれは、同じサイズおよび形状を有することができる。上部ボンディングパッド１６１および下部ボンディングパッド１６３は、誘電体構造１６４上に配置され得る。或いは、上部ボンディングパッド１６１および下部ボンディングパッド１６３は、誘電体構造１６４に埋め込まれることもできる。
はんだボール１１２は、それぞれの導電性ボンディングパッド１３２の上方に提供されることができる。１つの非限定的な例では、下部ボンディングパッド１６３は、約５００μｍ～約５５０μｍの間（例えば、～５３０μｍ）の幅寸法を有することができ、はんだボール１１２は、約６００μｍ～約６５０μｍの間（例えば、～６３０μｍ）であり得る外径を有することができるが、はんだボール１１２および／または下部ボンディングパッド１６３のより大きい寸法およびより小さい寸法は、本開示の意図された範囲内にある。
第１のはんだリフロープロセスは、はんだボール１１２を溶融し、はんだボール１１２を下部ボンディングパッド１６３に接着させるようにするために、パッケージ基板１５０を昇温（例えば、少なくとも約２５０℃）させることを含むことができる。第１のリフロープロセスに続いて、パッケージ基板１５０が冷却され、はんだボール１１２を再固化させることができる。各はんだボール１１２は、パッケージ基板１５０の下面から、第１のリフロープロセス前のはんだボール１１２の外径より小さくてもよい垂直方向の高さで、延在することができる。例えば、はんだボール１１２の外径が約６００μｍ～約６５０μｍの間（例えば、～６３０μｍ）である場合、第１のリフロープロセス後のはんだボール１１２の垂直方向の高さは、約５００μｍ～約５５０μｍの間（例えば、～５２０μｍ）であり得る。
様々な実施形態では、パッケージ基板１５０を支持基板１０２上に実装することは、パッケージ基板１５０を支持基板１０２の上に位置合わせすることを含むことができ、パッケージ基板１５０の下部ボンディングパッド１６３と接触するはんだボール１１２が、支持基板１０２上の対応するボンディングパッド（例えば、ボンディングパッド１３２）の上に配置されることができるようにする。次いで、第２のはんだリフロープロセスが実行されることができる。第２のはんだリフロープロセスは、パッケージ基板１５０を昇温（例えば、少なくとも約２５０℃）させることによりはんだボール１１２を溶融し、はんだボール１１２を支持基板１０２上の対応するボンディングパッド１３２に接着させることを含むことができる。表面張力は、はんだ材料が冷却および固化する間、半液体はんだがパッケージ基板１５０を支持基板１０２と位置合わせした状態に保持することができる。はんだボール１１２が固化した後、パッケージ基板１５０は、約０．４ｍｍ～約０．５ｍｍの間であり得るスタンドオフ高さ、支持基板１０２の上方に位置することができるが、より大きいまたはより小さいスタンドオフ高さは本開示の意図された範囲内にある。
第３のアンダーフィル材料１２８は、はんだボール１１２を囲む空間、およびパッケージ基板１５０の底面と支持基板１０２の上面との間に提供され得る。様々な実施形態では、第３のアンダーフィル材料１３４は、樹脂とフィラー材料の複合材料を含むことができるエポキシベースの材料を含むことができる。
半導体パッケージ１００は、インターポーザ１０８、第１のＩＣ半導体デバイス１０４、および第２のＩＣ半導体デバイス１０６の間に形成されたギャップに適用されて、それによってマルチダイＥＭＣフレーム２０２を形成することができるエポキシ成形コンパウンド（ＥＭＣ）をさらに含むことができる。ＥＭＣ材料は、十分な剛性および機械的強度を有する誘電体材料を提供するために硬化（即ち、固化）され得るエポキシ含有化合物を含み得る。ＥＭＣ材料は、エポキシ樹脂、硬化剤、シリカ（フィラー材料とする）、およびその他の添加剤を含むことができる。ＥＭＣ材料は、粘度と流動性に応じて、液状または固形状で提供されることができる。
液体ＥＭＣは、より良い取り扱い性、良好な流動性、より少ないボイド、より良い充填、およびより少ないフローマークを提供することができる。固体ＥＭＣは、より少ない固化収縮、より良いスタンドオフ、およびより少ないダイドリフト（ｄｉｅ ｄｒｉｆｔ）を提供することができる。ＥＭＣ材料内の高いフィラーの含有量（例えば、８５％の重量）は、成形時間を短縮し、成形収縮を低減し、成型時の反りを減少することができる。ＥＭＣ材料内の均一なフィラーのサイズ分布は、フローマークを減少し、流動性を向上させることができる。ＥＭＣ材料の硬化温度は、１２５℃～１５０℃の範囲であることができる。ＥＭＣフレーム２０２は、固化温度で固化されて、第１のＩＣ半導体デバイス１０４および第２のＩＣ半導体デバイス１０６のそれぞれを横方向に囲むＥＭＣマトリクスを形成することができる。ＥＭＣフレーム２０２の余分な部分は、ＣＭＰなどの平坦化プロセスによって、半導体デバイス（１０４、１０６）の上面を含む水平面の上から除去されることができる。
ボンディングパッド１３２、１６１、１６３は、銅などの適切な導電性材料で形成されることができる。他の適切な導電性材料は、本開示の意図された範囲内にある。はんだボール１１２は、例えば、スズ、鉛、銀、インジウム、亜鉛、ニッケル、ビスマス、アンチモン、コバルト、銅、ゲルマニウム、それらの合金、それらの組み合わせなどの任意の適切なはんだ材料を含むことができる。はんだボール１１２のための他の適切な材料は、本開示の意図された範囲内にある。
はんだボール１１２は、支持基板１０２の上面上のボンディングパッド１３２のアレイパターンに対応するアレイパターンを含むことができるボールグリッドアレイ（ＢＧＡ）などのはんだボール１１２のアレイを形成することができる。１つの非限定的な例では、はんだボール１１２のアレイは、格子パターンを含むことができ、ピッチ（即ち、各はんだボール１１２の中心と各隣接するはんだボール１１２の中心との間の距離）を有することができる。例示的な実施形態では、ピッチは、約０．８～１．０ｍｍの間であり得るが、より大きいピッチおよびより小さいピッチが用いられてもよい。
パッケージ補強構造
パッケージ基板１５０と支持基板１０２との間の適切な相互接続を確実にすることができるパラメータは、実装面（即ち、支持基板１０２の上面）と接触させることができるはんだボール１１２の表面間の共平面度である。リフロープロセスにおいて、はんだボール１１２間の低い共平面度は、はんだコールドジョイント（即ち、はんだ材料の溶融が不十分であり、クラックおよび分離を生じやすい不十分な結合となる）および／またははんだブリッジの問題（即ち、１つのはんだボール１１２からのはんだ材料が、隣接するはんだボール１１２からの材料と接触し、意図しない接続（即ち、電気的短絡）となる）が発生する可能性がある。
パッケージ基板１５０の変形、例えば、パッケージ基板１５０の応力誘起の反りは、支持基板１０２上へのパッケージ基板１５０の表面実装におけるはんだボール１１２の低い共平面度が一因である可能性がある。パッケージ基板１５０の反りは、パッケージ基板１５０の下面と上面支持基板１０２との間の距離の変化を招く可能性がある。このようなパッケージ基板１５０の変形は、下にある支持基板１０２とのはんだ接続不良のリスクを高める可能性がある。例えば、パッケージ基板１５０の変形は、パッケージ基板１５０と支持基板１０２との間の少なくとも一部のはんだ接続が完全でなくなる可能性がある。パッケージ基板１５０の変形は、パッケージ基板１５０の下面と支持基板１０２の上面との間の分離がパッケージ基板１５０の周辺で最も小さくなることができ、パッケージ基板１５０の中心に向かって増加することができるように弓形またはカップ形を有することができる。
パッケージ基板の変形は、特に高性能コンピューティングアプリケーションに用いられる半導体パッケージの場合、珍しいことではない。高性能半導体パッケージ１００は、比較的大きくなる傾向があり、パッケージ基板１５０に実装された多数のＩＣ半導体デバイス（例えば、１０４、１０６）を含む可能性があり、パッケージ基板１５０が反り、または他の変形を受ける可能性が高くなる可能性がある。このような変形は、これらのタイプの半導体パッケージ基板１５０を支持基板１０２上に効果的にはんだ実装するための課題となり得る。
様々な実施形態によれば、補強構造１８０は、パッケージ基板１５０により増加した機械的支持を提供し、それによってパッケージ基板１５０の反りなどの機械的歪みを低減または排除するように構成されることができる。従って、補強構造１８０は、パッケージ基板１５０の機械的強度（例えば、体積弾性率）よりも大きい機械的強度を有するように選択されることができる。例えば、補強構造１８０は、パッケージ基板１５０の変形を低減および／または防止するように構成されることができ、はんだボール１１２および／または金属バンプ１２４の共平面度が改善されることができ、それによりパッケージ基板１５０と支持基板１０２および／またはインターポーザ１０８との間に改善されたはんだ接続を提供することができる。
パッケージ基板１５０は、有機材料（例えば、ポリマーおよび／または熱可塑性材料）、半導体材料（例えば、シリコンウェハなどの半導体ウェハ）、セラミック材料、ガラス材料、それらの組み合わせなどを含み得る。従って、第１の補強構造１８０の材料の選択は、パッケージ基板１５０の機械的特性に基づいて選択され得る。
例えば、補強構造１８０は、誘電体構造１６４のヤング率よりも高いヤング率を有する材料から形成され得る。例えば、補強構造１８０は、少なくとも１４ＧＰａ、少なくとも１５ＧＰａ、または少なくとも２０ＧＰａのヤング率など、１３ＧＰａよりも高いヤング率を有することができる。いくつかの実施形態では、補強構造１８０は、例えば、１５ＧＰａ～８０ＧＰａ、または２０ＧＰａ～７０ＧＰａなど、１４ＧＰａ～１００ＧＰａの範囲のヤング率を有することができる。例えば、補強構造１８０は、誘電体構造１６４のヤング率を超えるヤング率を有するシリコン、窒化シリコン、セラミック材料、ガラス材料などから形成されてもよく、誘電体構造１６４のヤング率は、ポリマー材料などの従来の誘電体材料で形成されるとき、一般に４ＧＰａ～１５ＧＰａの範囲であることができる。
いくつかの実施形態では、補強構造１８０は、パッケージ基板１５０内に配置されてもよく、インターポーザ１０８と支持基板１０２との間に配置されてもよい。いくつかの実施形態では、補強構造１８０は、一般に長方形であってもよい。しかしながら、補強構造１８０は、任意の適切な周辺形状を有することができる。補強構造１８０の周囲は、補強構造１８０の平面に垂直な垂直方向に見たとき、インターポーザ１０８の周囲の外側に配置され得る。換言すれば、補強構造１８０の面積は、インターポーザ１０８の面積より大きくてもよい。補強構造１８０の周囲は、パッケージ基板１５０の周囲の内側に配置され得る。換言すれば、垂直方向の補強構造１８０の面積は、垂直方向におけるパッケージ基板１５０の面積より小さくてもよい。
補強構造１８０は、パッケージ基板１５０に埋め込まれた１つ以上の補強層を含むことができる。例えば、図１Ｂおよび図１Ｃに示すように、補強構造１８０は、上部再分配層１６０Ａに埋め込まれた上部補強層１８０Ａと、下部再分配層１６０Ｂに埋め込まれた下部補強層１８０Ｂとを含むことができる。いくつかの実施形態では、上部補強層１８０Ａおよび下部補強層１８０Ｂは、実質的に同じサイズおよび／または形状を有することができる。しかしながら、他の実施形態では、上部補強層１８０Ａおよび下部補強層１８０Ｂの寸法は、形状およびサイズが互いに異なり得る。
いくつかの実施形態では、上部補強層１８０Ａは、上部ボンディングパッド１６１と金属特徴１６２の最上部の導電線との間に配置され得る。上部再分配層１６０Ａの最上部の金属特徴１６２は、上部補強層１８０Ａを通って延在することができる。下部補強層１８０Ｂは、下部ボンディングパッド１６３と下部再分配層１６０Ｂの金属特徴１６２の最下部の導電線との間に配置され得る。下部再分配層１６０Ｂの金属特徴１６２の最下部のビア構造は、下部補強層１８０Ｂを通って延在することができる。
パッケージ基板１５０の平面に垂直な垂直方向における補強構造１８０の総厚（即ち、補強構造１８０に含まれる全ての補強層の総厚）は、垂直方向における再分配構造１６０の上部再分配層１６０Ａおよび下部再分配層１６０Ｂの総厚（即ち、上部再分配層１６０Ａと下部再分配層１６０Ｂとを合わせた厚さ）以下であり得る。例えば、補強構造１８０の総厚は、１０μｍ～１００μｍ、１０μｍ～５０μｍ、または１０μｍ～２０μｍなど、１０μｍ～１６４μｍの範囲であることができる。従って、上部補強層１８０Ａの厚さＴ３および／または下部補強層１８０Ｂの厚さＴ３は、対応する上部再分配層１６０Ａおよび下部再分配層１６０Ｂの厚さ以下であり得る。例えば、上部補強層１８０Ａの厚さおよび／または下部補強層１８０Ｂの厚さは、１０μｍ～５０μｍ、１０μｍ～３０μｍ、１０μｍ～２０μｍ、または約１５μｍなど、５μｍ～８２μｍの範囲であることができる。
図２Ａは、本開示の様々な実施形態による、半導体パッケージ１００に含まれ得る別のパッケージ基板１５０Ａの垂直断面図である。パッケージ基板１５０Ａは、図１Ｃのパッケージ基板１５０と同様でることができる。そのため、両者の相違点のみを詳細に説明する。
図２Ａに示すように、パッケージ基板１５０Ａは、上部再分配層１６０Ａに埋め込まれた上部補強層１８０Ａのみを含む補強構造を含むことができる。換言すれば、図１Ｃの下部補強層１８０Ｂは省略され得る。上部補強層１８０Ａは、上部ボンディングパッド１６１と上部再分配層１６０Ａの導電特徴１６２の隣接する金属線との間に配置され得る。しかしながら、上部補強層１８０Ａは、上部再分配層１６０Ａ内の任意の特定の深さに配置されることに限定されない。
図２Ｂは、本開示の様々な実施形態による、半導体パッケージ１００に含まれ得るもう１つの別のパッケージ基板１５０Ａの垂直断面図である。パッケージ基板１５０Ｂは、図１Ｃのパッケージ基板１５０と同様でることができる。そのため、両者の相違点のみを詳細に説明する。
図２Ｂに示すように、パッケージ基板１５０Ｂは、下部再分配層１６０Ｂに埋め込まれた下部補強層１８０Ｂのみを含む補強構造を含むことができる。換言すれば、図１Ｃの上部補強層１８０Ａは省略され得る。下部補強層１８０Ｂは、下部ボンディングパッド１６３と下部再分配層１６０Ｂの導電特徴１６２の隣接する金属線との間に配置され得る。しかしながら、下部補強層１８０Ｂは、下部再分配層１６０Ｂ内の任意の特定の深さに配置されることに限定されない。
従って、図１Ｃ～図２Ｂに示されるように、補強構造１８０は、上部再分配層１６０Ａまたは下部再分配層１６０Ｂのいずれかに配置された単一の補強層を含むことができるか、または２つ以上の補強層を含むことができる。或いは、上部補強層１８０Ａおよび／または下部補強層１８０Ｂは、連続層であってもよく、またはいくつかの断続部（図示せず）を含む不連続層であってもよい。さらに、補強構造１８０は、補強構造１８０が埋め込まれたパッケージ基板に接続された半導体デバイスの下方に配置され得る。しかしながら、他の実施形態では、補強構造１８０は、反りなどの機械的歪みを受ける可能性のあるパッケージ基板１５０の任意の領域に配置されることができる。
図３は、本開示の様々な実施形態による、パッケージ基板３００を形成する方法の動作を含む流れ図である。図４Ａ～図４Ｏは、図３の方法の動作中に形成される中間構造を示す垂直断面図である。
図３および図４Ａ～図４Ｉに示すように、動作３０では、スルーホール１５２Ｈが基板コア１５２に形成され得る。基板コア１５２は、有機材料（例えば、ポリマーおよび／または熱可塑性材料）、半導体材料（例えば、シリコンウェハなどの半導体ウェハ）、セラミック材料、ガラス材料、組み合わせなどを含み得る。例えば、基板コア１５２は、樹脂とフィラー材料の複合材料を含むことができるエポキシベースの材料を含むことができる。基板コア１５２は、上述のように、スラブ形状に形成されることができる。スルーホール１５２Ｈは、基板コア１５２に穿孔（ｄｒｉｌｌｅｄ）またはエッチングされるか、または他の方法で形成されることができる。
図４Ｂに示されるように、銅シード層１２は、基板コア１５２上に堆積されることができる。次いで、パターン化されたフォトレジスト層１４は、基板コア１５２の反対側に形成されることができる。例えば、フォトレジスト層１４は、ドライフィルムラミネーションプロセスを用いてフォトレジスト材料を堆積することにより形成されることができる。フォトレジスト材料は、フォトリソグラフィプロセスによってパターン化され、パターン化されたフォトレジスト層１４を形成することができる。
図４Ｃに示されるように、電気めっきプロセスが行われ、基板コア１５２上に銅層を形成することができる。図４Ｄに示されるように、フォトレジスト層１４が除去されることができ、次いで、薄銅エッチングプロセスが行われ、基板コア１５２の反対側にスルーホール１５２Ｈおよび導電線１６２Ｌの基板貫通ビア（ＴＳＶ）構造１５４を形成することができる。
図４Ｅに示されるように、ポリマー層１６４Ｌは、基板コア１５２の反対側に堆積され得る。ポリマー層１６４Ｌは、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）、エポキシ樹脂などを含むことができる。ポリマー層１６４Ｌは、基板コア１５２の両側に薄膜ポリマー材料を真空積層することによって形成されることができる。次いで、熱処理がポリマー層１６４Ｌを予備硬化させるように施されることができる。例えば、ポリマー層１６４Ｌは、１００℃で３０分以下の熱処理を受けることができる。熱処理は、架橋反応を明らかに引き起こす（ａｐｐｒｅｃｉａｂｌｙ ｉｎｉｔｉａｔｉｎｇ）ことなく、ポリマー層１６４Ｌを軟化させることができる。軟化したポリマー層１６４Ｌは流動し、下にあるギャップを覆うことができる。
次いで、図４Ｆに示されるように、ポリマー層１６４Ｌはレーザーでパターン化され、スルーホール１６４Ｈを形成することができる。スルーホール１６４Ｈは導電線１６２Ｌを露出することができる。次いで、銅シード層１２が任意の適切な堆積プロセスによって、ポリマー層１６４Ｌ上およびスルーホール１６４Ｈ内に形成されることができる。
図４Ｇに示されるように、フォトレジスト層１４は、ポリマー層１６４Ｌ上に形成されることができる。銅電気メッキプロセスが行われ、ポリマー層１６４Ｌ上に銅メッキ層１８を形成することができる。図４Ｈに示されるように、フォトレジスト層１４は除去されることができ、次いで薄銅エッチングプロセスが行われ、基板コア１５２の反対側に貫通ビア構造１６２Ｖおよび導電線１６２Ｌを形成することができる。図４Ｉに示されるように、図４Ｅ～図４Ｈの動作が繰り返され、部分上部再分配層１６０Ａ'および部分下部再分配層１６０Ｂ'を形成することができる。
図４Ｊに示すように、動作３２では、外部ポリマー層１６４Ｏが、部分上部再分配層１６０Ａ'および部分下部再分配層１６０Ｂ'上に形成され得る。完全固化プロセスが行なわれ、図４Ｊの構造が１８０℃～１９０℃の間の温度で６０～９０分の間の時間、熱処理を受けることができる。この完全固化プロセスは、ポリマー層１６４Ｌおよび外部ポリマー層１６４Ｏの機械的強度を増加させる（即ち、硬化を引き起こす）ポリマー架橋反応の発生を引き起こすことができる。
フォトレジスト層２０は、外部ポリマー層１６４Ｏ上に形成されることができる。フォトレジスト層２０は、外部ポリマー層１６４Ｏと積層されることができるドライポリマーフィルムの形態で提供されることができる。フォトレジスト層２０は、堆積されたフォトレジスト材料をレーザーでパターン化することにより形成されることができる。
図４Ｋに示されるように、動作３４では、外部ポリマー層１６４Ｏがエッチングされ、外部ポリマー層１６４Ｏにトレンチ１８０Ｔを形成することができる。次いで、ドライフィルムフォトレジスト層２０は、溶媒（例えば、水酸化ナトリウム、水酸化カリウム、アセトンなど）で溶解することにより除去されることができる。
図４Ｌに示されるように、動作３６では、補強材料１８０Ｍが、任意の適切な方法を用いて、外部ポリマー層１６４Ｏ上およびトレンチ１８０Ｔ内に堆積されることができる。上述のように、補強材料１８０Ｍは、約１４ＧＰａより高いヤング率を有する任意の適切な誘電体材料であり得る。図４Ｍに示されるように、動作３８では、補強材料１８０Ｍに薄化プロセスが行われ、上部補強層１８０Ａおよび下部補強層１８０Ｂを形成することができる。いくつかの実施形態では、補強材料１８０Ｍは、エッチバックプロセスを用いて薄化されることができる。別の実施形態では、化学機械研磨（ＣＭＰ）プロセスが補強材料１８０Ｍに行われ、上部補強層１８０Ａおよび下部補強層１８０Ｂを形成し、補強材料１８０Ｍを薄化し、外部ポリマー層１６４Ｏと共平面を形成することができる。
図４Ｎに示されるように、動作４０では、上部ボンディングパッド１６１が上部補強層１８０Ａ上に形成され、下部ボンディングパッド１６３が下部補強層１８０Ｂ上に形成される。特に、動作４０は、上部補強層１８０Ａおよび下部補強層１８０Ｂをエッチングしてビアを形成することを含むことができ、銅シード層が堆積されることができ、次いで銅層が電気めっきされることができる。エッチングプロセスが実行され、ビア構造１６２Ｖおよび上部および下部ボンディングパッド１６１、１６３を形成することができる。これにより、上部再分配層１６０Ａおよび下部再分配層１６０Ｂが完成され得る。図１Ｃに示されるように、保護層１５８およびはんだボール１１２は図４Ｎの構造上に形成され、パッケージ基板１５０を完成させることができる。
動作４２では、図４Ｏに示されるように、半導体パッケージ１００が組み立てられることができる。例えば、動作４２は、半導体デバイス（１０４、１０６）をパッケージ基板１５０に取り付け、電気的に接続することを含むことができる。従って、半導体デバイス（１０４、１０６）は、パッケージ基板１５０に直接接続されてもよく、パッケージ基板１５０に接続されたインターポーザ１０８に接続されてもよい。パッケージ基板１５０は支持基板と電気的に接続されていてもよい。操作４２は、半導体ダイ（１０４、１０６）、インターポーザ１０８、パッケージ基板１５０、および支持基板１０２を接合した後、図１Ｂに示されたように、第１のアンダーフィル材料１２２、第２のアンダーフィル材料１２８、および第３のアンダーフィル材料１３４を塗布することを含むこともできる。
全ての図面に示すように、本開示の様々な実施形態による、半導体パッケージ１００が提供される。半導体パッケージ１００は、基板コア１５２、基板コア１５２の第１の側に配置された上部再分配層１６０Ａ、および基板コア１５２の反対側の第２の側に配置された下部再分配層１６０Ｂを含むパッケージ基板１５０と、パッケージ基板１５０上に垂直に積層され、パッケージ基板１５０に電気的に接続された半導体デバイス１０４と、半導体デバイス１０４と基板コア１５２との間の上部再分配層１６０Ａに埋め込まれ、上部再分配層１６０Ａのヤング率よりも高いヤング率を有する上部補強層１８０Ａと、を含むことができる。いくつかの実施形態では、半導体パッケージ１００は、上部再分配層１６０Ａと半導体デバイス１０４とを電気的に接続するインターポーザ１０８を含む。
一実施形態では、上部補強層１８０Ａの周囲は、半導体デバイス１０４の周囲の外側に配置されてもよい。いくつかの実施形態では、上部補強層１８０Ａのヤング率は、１４ＧＰａ～１００ＧＰａの範囲である。一実施形態では、上部補強層１８０Ａは、上部再分配層１６０Ａの厚さ以下の厚さを有することができる。一実施形態では、上部補強層１８０Ａの厚さは、１０μｍ～１６４μｍの範囲である。一実施形態では、上部補強層１８０Ａは、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含む。一実施形態では、上部再分配層１６０Ａは、誘電体構造１６４に埋め込まれた金属特徴を含み得る。一実施形態では、誘電体構造１６４は、ポリマー層のビルドアップフィルムを含むことができる。一実施形態では、基板コア１５２は、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含むことができる。一実施形態では、半導体パッケージ１００は、下部再分配層１６０Ｂに埋め込まれた下部補強層１８０Ｂをさらに含むことができ、下部補強層１８０Ｂは、下部再分配層１６０Ｂのヤング率よりも高いヤング率を有する。一実施形態では、上部補強層１８０Ａは、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含むことができる。一実施形態では、下部補強層１８０Ｂは、下部再分配層１６０Ｂの厚さ以下の厚さを有することができる。一実施形態では、下部補強層１８０Ｂの厚さは１０μｍ～１６４μｍの範囲であり、上部補強層１８０Ａの厚さは１０μｍ～１６４μｍの範囲である。一実施形態では、半導体パッケージ１００は、上部再分配層１６０Ａと半導体デバイス１０４、１０６とを電気的に接続するインターポーザ１０８も含み、上部補強層１８０Ａの周囲は、半導体デバイス１０４、１０６の周囲の外側に配置され、且つ下部補強層１８０Ｂの周囲は、半導体デバイス１０４、１０６の周囲の外側に配置される。
様々な実施形態によれば、半導体パッケージ１００が提供され、半導体パッケージ１００は、基板コア１５２、基板コア１５２の第１の側に配置された上部再分配層１６０Ａ、および基板コア１５２の反対側の第２の側に配置された下部再分配層１６０Ｂを含むパッケージ基板１５０と、パッケージ基板１５０上に垂直に積層され、パッケージ基板１５０に電気的に接続された半導体デバイス１０４と、半導体デバイス１０４に面する下部再分配層１６０Ｂに埋め込まれ、下部再分配層１６０Ｂのヤング率よりも高いヤング率を有する下部補強層１８０Ｂと、を含むことができる。
一実施形態では、下部補強層１８０Ｂの周囲は、半導体デバイス１０４の周囲の外側に配置されてもよい。いくつかの実施形態では、下部補強層１８０Ｂのヤング率は、１４ＧＰａ～１００ＧＰａの範囲である。いくつかの実施形態では、下部補強層１８０Ｂの厚さは、１０μｍ～１６４μｍの範囲である。様々な実施形態では、下部補強層１８０Ｂは、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含む。いくつかの実施形態では、半導体パッケージ１００は、上部再分配層１６０Ａと半導体デバイス１０４とを電気的に接続するインターポーザ１０８を含む。
一実施形態では、半導体パッケージは、上部再分配層１６０Ａと半導体デバイス１０４、１０６とを電気的に接続するインターポーザ１０８を含み、且つ下部補強層１８０Ｂの周囲は、半導体デバイス１０４、１０６の周囲の外側に配置されることができる。一実施形態では、下部補強層１８０Ｂは、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含むことができ、基板コア１５２は、シリコン、窒化シリコン、セラミック材料、またはガラス材料から選択された誘電体材料を含むことができる。一実施形態では、下部補強層１８０Ｂのヤング率は、１４ＧＰａ～１００ＧＰａの範囲であり、下部補強層１８０Ｂの厚さは、１０μｍ～１６４μｍの範囲である。
様々な実施形態によれば、半導体パッケージ１００の製造方法が提供され、基板コア１５２、基板コア１５２の第１の側に配置された上部再分配層１６０Ａ、および基板コア１５２の反対側の第２の側に配置された下部再分配層１６０Ｂを含むパッケージ基板を形成するステップ、上部再分配層１６０Ａをエッチングして第１のトレンチＴ１を形成するステップ、上部再分配層１６０Ａ上および第１のトレンチＴ１内に補強材料１８０Ｍを堆積するステップ、補強材料１８０Ｍを薄化し、第１のトレンチＴ１内に上部補強層１８０Ａを形成するステップ、上部補強層１８０Ａにビア構造１６２Ｖを形成するステップ、ビア構造１６２Ｖ上に上部ボンディングパッド１６１を形成するステップ、および半導体デバイス１０４の周囲が上部補強層１８０Ａの周囲の内側に配置されるように、半導体デバイス１０４をパッケージ基板１５０に接合するステップを含み、上部補強層１８０Ａは、上部再分配層１６０Ａのヤング率よりも高いヤング率を有する。
一実施形態では、この方法は、下部再分配層１６０Ｂをエッチングして第２のトレンチを形成するステップ、下部再分配層１６０Ｂ上および第２のトレンチ内に第２の補強材料を堆積するステップ、第２の補強材料をエッチバックし、第２のトレンチ内に下部補強層１８０Ｂを形成するステップ、下部補強層１８０Ｂにビア構造１６２Ｖを形成するステップ、および下部補強層１８０Ｂのビア構造１６２Ｖ上に下部ボンディングパッド１６３を形成するステップも含み、下部補強層１８０Ｂは、下部再分配層１６０Ｂのヤング率よりも高いヤング率を有する。
前述の内容は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、同じ目的を実行するため、および／または本明細書に導入される実施形態の同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用できることを理解できる。当業者はまた、そのような同等の構造が本開示の趣旨および範囲から逸脱せず、且つそれらは、本開示の趣旨および範囲から逸脱することなく、本明細書で様々な変更、置換、および代替を行うことができることを理解するべきである。従って、保護範囲は特許請求の範囲を通じて決定される必要がある。さらに、本開示のいくつかの実施形態が上記に開示されているが、それらは、本開示の範囲を限定することを意図していない。
１２ 銅シード層
１４、２０ フォトレジスト層
１８ 銅メッキ層
３０、３２、３４、３６、３８、４０、４２ ステップ
１００ 半導体パッケージ
１０２ 支持基板
１０４、１０６ 半導体デバイス
１０８ インターポーザ
１１２ はんだボール
１２０、１２４ 金属バンプ
１２２ 第１のアンダーフィル材料
１２８ 第２のアンダーフィル材料
１３２ ボンディングパッド
１３４ 第３のアンダーフィル材料
１５０、１５０Ａ、１５０Ｂ パッケージ基板
１５２ 基板コア
１５２Ｈ、１６４Ｈ スルーホール
１５４ 基板ビア構造
１５８ コーティング層
１６０ 再分配構造
１６０Ａ、１６０Ａ’ 上部再分配層
１６０Ｂ、１６０Ｂ’ 下部再分配層
１６１ 上部ボンディングパッド
１６２ 金属特徴
１６２Ｌ 導電線
１６２Ｖ 貫通ビア構造
１６３ 下部ボンディングパッド
１６４ 誘電体構造
１６４Ｈ スルーホール
１６４Ｌ ポリマー層
１６４Ｏ 外部ポリマー層
１８０ 補強構造
１８０Ａ 上部補強層
１８０Ｂ 下部補強層
１８０Ｍ 補強材料
１８０Ｔ トレンチ
２０２ エポキシ成形コンパウンド（ＥＭＣ）フレーム
Ｔ１ 第１のトレンチ
Ｔ２ コアの厚さ
Ｔ３ 厚さ
Ｂ－Ｂ’ 線

Claims (10)

  1. 基板コア、
    前記基板コアの第１の側に配置された上部再分配層、および
    前記基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板と、
    前記パッケージ基板上に垂直に積層され、前記パッケージ基板に電気的に接続された半導体デバイスと、
    前記半導体デバイスと前記基板コアとの間の前記上部再分配層に埋め込まれ、前記上部再分配層のヤング率よりも高いヤング率を有する上部補強層と、を含む半導体パッケージ。
  2. 前記上部補強層の周囲は、前記半導体デバイスの周囲の外側に配置される請求項１に記載の半導体パッケージ。
  3. 前記上部補強層は、前記上部再分配層の厚さ以下の厚さを有する請求項１に記載の半導体パッケージ。
  4. 前記下部再分配層に埋め込まれた下部補強層をさらに含み、前記下部補強層は、前記下部再分配層のヤング率よりも高いヤング率を有する請求項１、請求項２、または請求項３に記載の半導体パッケージ。
  5. 前記下部補強層は、前記下部再分配層の厚さ以下の厚さを有する請求項４に記載の半導体パッケージ。
  6. 前記半導体パッケージは、前記上部再分配層と前記半導体デバイスとを電気的に接続するインターポーザをさらに含み、
    前記上部補強層の周囲は、前記半導体デバイスの周囲の外側に配置され、且つ
    前記下部補強層の周囲は、前記半導体デバイスの周囲の外側に配置される請求項４に記載の半導体パッケージ。
  7. 基板コア、
    前記基板コアの第１の側に配置された上部再分配層、および
    前記基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板と、
    前記パッケージ基板上に垂直に積層され、前記パッケージ基板に電気的に接続された半導体デバイスと、
    前記半導体デバイスに面する前記下部再分配層に埋め込まれ、前記下部再分配層のヤング率よりも高いヤング率を有する下部補強層と、を含む半導体パッケージ。
  8. 前記半導体パッケージは、前記上部再分配層と前記半導体デバイスとを電気的に接続するインターポーザをさらに含み、且つ
    前記下部補強層の周囲は、前記半導体デバイスの周囲の外側に配置される請求項７に記載の半導体パッケージ。
  9. 半導体パッケージの製造方法であって、
    基板コア、前記基板コアの第１の側に配置された上部再分配層、および前記基板コアの反対側の第２の側に配置された下部再分配層を含むパッケージ基板を形成するステップ、
    前記上部再分配層をエッチングして第１のトレンチを形成するステップ、
    前記上部再分配層上および前記第１のトレンチ内に補強材料を堆積するステップ、
    前記補強材料を薄化し、前記第１のトレンチ内に上部補強層を形成するステップ、
    前記上部補強層にビア構造を形成するステップ、
    前記ビア構造上に上部ボンディングパッドを形成するステップ、および
    半導体デバイスの周囲が前記上部補強層の周囲の内側に配置されるように、前記半導体デバイスを前記パッケージ基板に接合するステップを含み、
    前記上部補強層は、前記上部再分配層のヤング率よりも高いヤング率を有する方法。
  10. 前記下部再分配層をエッチングして第２のトレンチを形成するステップ、
    前記下部再分配層上および前記第２のトレンチ内に第２の補強材料を堆積するステップ、
    前記第２の補強材料をエッチバックし、前記第２のトレンチ内に下部補強層を形成するステップ、
    前記下部補強層に第２のビア構造を形成するステップ、および
    前記下部補強層の前記第２のビア構造上に下部ボンディングパッドを形成するステップをさらに含み、
    前記下部補強層は、前記下部再分配層のヤング率よりも高いヤング率を有する請求項９に記載の方法。
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