TWI850976B - 電子封裝件及其封裝基板與製法 - Google Patents
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Abstract
一種電子封裝件，其封裝基板之內部其中一絕緣層係採用ABF材製作，以利於採用RDL製程製作線路結構，使線路層有利於符合高密度之細線路/細間距之需求。
Description
本發明係有關一種半導體封裝製程，尤指一種具有ABF之電子封裝件及其封裝基板與製法。
隨著終端產品的功能需求增加，半導體晶片需具備更多的輸入/輸出(I/O)接點，因而用於承載半導體晶片的封裝基板之外接墊之數量亦相對應增加。
目前應用於晶片封裝領域之技術繁多，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，亦或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
圖1係為習知半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1之製法係先提供一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有具有相對之置晶側10a與轉接側10b及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-
silicon via，簡稱TSV)100，且該置晶側10a上具有一電性連接該些導電矽穿孔100之線路重佈層(Redistribution layer，簡稱RDL)12；接著，將一半導體晶片11以其電極墊110藉由複數銲錫凸塊111電性結合至該線路重佈層12上，並於該半導體晶片11與該矽中介板10之間填充底膠(underfill)112以包覆該些銲錫凸塊111；之後，將一封裝基板16以其銲墊160藉由複數如銲料凸塊或銅柱之C4規格導電元件15電性結合於該導電矽穿孔100上，並於該矽中介板10與該封裝基板16之間填充另一底膠17以包覆該些導電元件15；最後，於該封裝基板16底側接置複數銲球19以外接一電路板(圖略)。
惟，習知半導體封裝件1中，採用矽中介板10作為半導體晶片11與電路板之間訊號傳遞的介質，故於製作該矽中介板10時，需製作習知導電矽穿孔100及C4規格導電元件15等製程，因而大幅增加製程難度及製作成本，且該封裝基板16需透過該導電元件15傳導電性訊號及散熱，致使該封裝基板16之導電效能及散熱效能不佳。
再者，該矽中介板10需藉由該些導電元件15設於該封裝基板16上，致使該半導體封裝件1之整體厚度難以降低，導致應用該半導體封裝件1之電子產品難以符合微小化之需求。
又，習知半導體封裝件1於製作過程中，該封裝基板16與該矽中介板10之間的熱膨脹係數(CTE)不匹配(mismatch)，因而容易發生熱應力不均勻之情況，致使於後續回焊銲錫凸塊111、導電元件15與銲球19時，該封裝基板16會產生極大之翹曲(warpage)，以致於發生植球狀況不佳(即該銲球19掉落)、銲球19不沾錫(non-wetting)或該封裝基板
16裂開等可靠度問題，進而導致應用該半導體封裝件1之終端電子產品(如電腦、手機等)發生可靠度問題。
另外，矽材與金屬材之結合性不佳，因而不利於製作該線路重佈層12，使該線路重佈層12與該矽中介板10容易發生分離之風險。
因此，如何克服上述習知製法的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：佈線結構，係具有相對之第一側與第二側，其中，該佈線結構係包含至少一絕緣層及設於該絕緣層上之佈線層，且形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)；第一線路結構，係設於該佈線結構之第一側上，其中，該第一線路結構係包含至少一形成於該絕緣層上之第一介電層及設於該第一介電層上且電性連接該佈線層之第一線路層，且形成該第一介電層之材質不同於形成該絕緣層之材質；以及第二線路結構，係設於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
前述之封裝基板中，該第一線路結構係結合至一核心板體，該核心板體具有相對之第一表面及第二表面，以令該第一線路結構結合至該核心板體之第一表面上，且該核心板體係具有複數連通該第一與第二表面之導電通孔，以令該導電通孔電性連接該第一線路層。
本發明亦提供一種電子封裝件，係包括：前述之封裝基板；以及電子元件，係設於該第二線路結構上且電性連接該第二線路層。
本發明又提供一種封裝基板之製法，係包括：形成佈線結構於一承載件上，該佈線結構係具有相對之第一側與第二側，以令該佈線結構以其第二側結合該承載件，其中，該佈線結構係包含至少一絕緣層及設於該絕緣層上之佈線層，且形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)；形成第一線路結構於該佈線結構之第一側上，其中，該第一線路結構係包含至少一形成於該絕緣層上之第一介電層及設於該第一介電層上且電性連接該佈線層之第一線路層，且形成該第一介電層之材質不同於形成該絕緣層之材質；移除該承載件，以外露出該佈線結構之第二側；以及形成第二線路結構於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
本發明復提供一種封裝基板之製法，係包括：提供一核心板體，其具有相對之第一表面及第二表面，且該核心板體係具有複數連通該第一與第二表面之導電通孔；形成第一線路結構於該核心板體之第一表面上，其中，該第一線路結構係包含至少一形成於該核心板體上之第一介電層及設於該第一介電層上且電性連接該導電通孔之第一線路層；形成佈線結構於該第一線路結構上，且該佈線結構係具有相對之第一側與第二側，以令該佈線結構以其第一側結合該第一線路結構，其中，該佈線結構係包含至少一形成於該第一介電層上之絕緣層及設於該絕緣層上之佈線層，且
形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)，其不同於形成該第一介電層之材質；以及形成第二線路結構於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
前述之封裝基板及其兩種製法中，該第一與第二介電層之材質係相異。
本發明另提供一種電子封裝件之製法，係包括：提供一前述之封裝基板；以及將電子元件設於該第二線路結構上，且該電子元件電性連接該第二線路層。
前述之電子封裝件及其製法，復包括形成外接元件於該第一線路結構上，且該外接元件電性連接該第一線路層。
由上可知，本發明之電子封裝件及其封裝基板與製法，主要藉由ABF作為絕緣層以取代習知矽板體，並利用佈線層作為電子元件與電路板之間訊號傳遞的介質，故相較於習知技術，本發明無需製作習知矽中介板有關導電矽穿孔及C4規格導電元件等之製程，因而能大幅降低製程難度及製作成本，且該封裝基板之導電效能及散熱效能大幅提升。
再者，本發明藉由該佈線結構直接接合該第一線路結構之設計，以取代習知矽中介板及C4規格導電元件之配合，使本發明之封裝基板之厚度有利於薄化需求。
又，藉由形成該絕緣層之材質不同於形成該第一與第二介電層之材質，以利於分散熱應力，使本發明之封裝基板於後續製程中可有效避免發生翹曲之問題。
另外，本發明藉由ABF作為絕緣層之設計，以利於採用RDL製程製作該第二線路結構，使該第二線路層有利於符合高密度之細線路/細間距之需求，且能降低該第二線路結構與該佈線結構發生分離之風險。
1:半導體封裝件
10:矽中介板
10a:置晶側
10b:轉接側
100:導電矽穿孔
11:半導體晶片
110,400:電極墊
111:銲錫凸塊
112,17:底膠
12:線路重佈層
15:導電元件
16,2a,3a:封裝基板
160:銲墊
19:銲球
2,3:電子封裝件
20,220,320:佈線層
21,31a,31b:第一線路結構
210,310:第一線路層
211,311:第一介電層
22,32:佈線結構
22a,32a:第一側
22b,32b:第二側
221,321,322:絕緣層
23,33:第二線路結構
230,330:第二線路層
231,331:第二介電層
27,29:外接元件
30:核心板體
30a:第一表面
30b:第二表面
300:導電通孔
300a:塞孔材料
301,302:內線路層
40,41,42,43:電子元件
40a:作用面
40b:非作用面
44:導電凸塊
45:被動元件
9:承載件
90:板體
91:金屬層
圖1係為習知半導體封裝件之剖視圖。
圖2A至圖2E係為本發明之電子封裝件之製法之第一實施例之剖面示意圖。
圖3A至圖3D係為本發明之電子封裝件之製法之第二實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功
效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2E係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如圖2A所示，於一承載件9上形成一佈線層20。
於本實施例中，該承載件9係為暫時性載板，如銅箔基板或其它板材。例如，該承載件9為銅箔基板，其板體90之相對兩側具有金屬層91。
再者，該佈線層20藉由該金屬層91以電鍍金屬(如銅材)或其它方式製作成圖案化線路。
如圖2B所示，以對稱方式形成一佈線結構22分別於該承載件9之相對兩側上，再於該佈線結構22上形成一第一線路結構21。
於本實施例中，各該佈線結構22係定義有相對之第一側22a及第二側22b，且該佈線結構22以其第二側22b結合該承載件9，並於該佈線結構22之第一側22a上形成該第一線路結構21。
再者，該佈線結構22係包含至少一覆蓋該佈線層20之絕緣層221、及形成於該絕緣層221上之另一佈線層220，使該另一佈線層220電性連接該金屬層91上之佈線層20，即該另一佈線層220採用形成於該絕緣層221上之雷射盲孔內所電鍍之導電體電性導通該金屬層91上之佈
線層20。例如，形成該絕緣層221之材質係為味之素增層膜(Ajinomoto build-up film，簡稱ABF)，其熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)為13至17ppm/℃，且該佈線層220以電鍍金屬(如銅材)或其它方式製作成圖案化線路。應可理解地，利用增層(build-up process)法，該些佈線結構22可依需求增設多層絕緣層221，以製作多層佈線層220。
又，該第一線路結構21係包含至少一形成於該絕緣層221上之第一介電層211、及形成於該第一介電層211上之第一線路層210，以令該第一線路層210電性連接該佈線層220，即該第一線路層210採用形成於該第一介電層211上之雷射盲孔內所電鍍之導電體電性導通該佈線層220。例如，採用增層法製作該第一線路結構21，使該第一線路結構21可依需求增設多層第一介電層211，以製作多層第一線路層210，且形成該第一介電層211之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它等介電材。因此，形成該第一介電層211之材質與形成該絕緣層221之材質可不相同，例如，形成該第一介電層211之材質係為預浸材(PP)，其熱膨脹係數(CTE)為10ppm/℃。
另外，該第一線路層210之線寬/線距約至多為50/50微米(um)，且該佈線層220之線寬/線距約至多為10/10微米(um)。
如圖2C所示，移除該承載件9，以外露出該佈線結構22之第二側22b及其內之佈線層20。
於本實施例中，可先剝離或研磨該板體90，再蝕刻移除該金屬層91，使該佈線層20齊平或略凹於該佈線結構22之第二側22b之表面。
如圖2D所示，於該佈線結構22之第二側22b上形成一第二線路結構23，以形成封裝基板2a，其佈線層20係電性連接該第二線路結構23。
於本實施例中，可於該佈線結構22之第二側22b上採用增層法形成該第二線路結構23，使該第二線路結構23可依需求增設多層第二介電層231，以製作多層第二線路層230。例如，該第二線路結構23係包含至少一形成於該絕緣層221上之第二介電層231、及形成於該第二介電層231上之第二線路層230，以令該第二線路層230電性連接該佈線層20。
再者，該第二線路層230係為線路重佈層(redistribution layer，簡稱RDL)規格，其線寬/線距約為2/2至5/5um微米(um)，且形成該第二介電層231之材質係如聚對二唑苯(PBO)、聚醯亞胺(PI)、具玻纖之預浸材(PP)或其它等介電材。例如，形成該第二介電層231之材質係為聚醯亞胺(PI)，其CTE為30~35ppm/℃，使該第二介電層231之材質不同於該第一介電層211及該絕緣層221之材質。
如圖2E所示，將至少一電子元件40,41,42,43設於該第二線路結構23上，使該電子元件40,41,42,43電性連接該第二線路層230。此外，亦可形成包覆該電子元件40,41,42,43之封裝膠體(圖略)。
於本實施例中，該電子元件40係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電
阻、電容或電感。例如，若該電子元件40為半導體晶片，其具有相對之作用面40a與非作用面40b，該作用面40a係具有複數電極墊400，其以作用面40a朝下方式(如覆晶方式)透過複數導電凸塊44電性連接該第二線路層230；或者，該電子元件40亦可藉由複數銲線(圖略)以打線方式電性連接該第二線路層230；亦或，該電子元件40可直接接觸該第二線路層230。然而，有關該電子元件40電性連接第二線路層230之方式不限於上述。
再者，該電子元件41,42,43亦可為不相同類型的電子元件。例如，將一如控制晶片之電子元件41透過複數導電凸塊44設於該封裝基板2a上，其上堆疊至少一高頻寬記憶體(High Bandwidth Memory，簡稱HBM)型晶片之電子元件42,43，且該電子元件41電性連接該第二線路層230。
又，該封裝基板2a之相對兩側之用途不同。例如，該第二線路結構23係作為用以接置半導體晶片之置晶側，且該第一線路結構21係作為用以接置電路板之植球側，故該第一線路結構21之最外側之第一線路層210可結合複數如焊球之外接元件27，以外接如電路板之電子裝置(圖略)。
另外，該封裝基板2a之植球側亦可依需求配置電子元件，如被動元件45。
因此，本發明之製法係以ABF之絕緣層221取代習知矽板體，並利用佈線層20,220作為電子元件40,41,42,43與電路板之間訊號傳
遞的介質，故無需製作習知矽中介板有關導電矽穿孔及C4規格導電元件等之製程，因而大幅降低製程難度及製作成本。
進一步，藉由該第一線路層210與該佈線層220直接相互接觸連接(即採用雷射盲孔內所電鍍之導電體電性導通)，以取代習知C4規格導電元件之傳導，故相較於習知封裝基板，該封裝基板2a之導電效能及散熱效能大幅提升。
再者，藉由該佈線層20嵌埋於該絕緣層221中，且該第一線路結構21與該佈線結構22等之無核心式設計，以取代習知矽中介板，使該封裝基板2a之厚度有利於薄化需求。
又，該封裝基板2a之各層介電層之排設方式係依據CTE大小漸增或漸減，以避免該封裝基板2a發生翹曲之問題。例如，基於該封裝基板2a由其植球側朝置晶側之方向(如圖2E所示之由下往上之方向)，該第一介電層211之CTE最小，該第二介電層231之CTE最大，故於後續進行如回焊外接元件27或回焊導電凸塊44等之熱製程時，能有效防止該封裝基板發生翹曲，以避免該外接元件27(或導電凸塊44)脫落(peeled)、碎裂(crack)、偏位(shift)或其它影響良率之狀況等。
另外，藉由ABF作為絕緣層221及該佈線層20嵌埋於該絕緣層221中之設計，以利於採用RDL製程製作該第二線路層230，使該第二線路層230利於符合高密度之細線路/細間距之需求，且能降低該第二線路層230與該佈線結構22發生分離(peeled)之風險。
圖3A至圖3D係為本發明之電子封裝件3之製法之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於該封裝基板3a之形式，故以下不再贅述相同處。
如圖3A所示，提供一核心板體30，其具有相對之第一表面30a及第二表面30b，並於該核心板體30之第一表面30a及第二表面30b上佈設有內線路層301,302，且該核心板體30係具有複數連通該第一表面30a與第二表面30b之導電通孔300，以令該導電通孔300電性連接該些內線路層301,302。
於本實施例中，該核心板體30可為包含雙順丁烯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)、具玻纖之預浸材(Prepreg，簡稱PP)之有機聚合板材或其它板材，且該導電通孔300中係為中空柱狀，其可於中空處填滿塞孔材料300a，其中，該塞孔材料300a之種類繁多，如導電膠、油墨等，並無特別限制。應可理解地，於其他實施例中，該導電通孔300亦可為實心金屬柱體，而無需填入塞孔材料300a。
再者，於該核心板體30之第一表面30a與第二表面30b上分別形成第一線路結構31a,31b，該第一線路結構31a,31b係包含至少一形成於該核心板體30上之第一介電層311、及形成於該第一介電層311上之第一線路層310，以令該第一線路層310電性連接該內線路層301,302。例如，採用增層法製作該第一線路結構31a,31b，且該第一介電層311係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它等介電材。
如圖3B所示，進行圖案化製程，以於該核心板體30之其中一表面(如第一表面30a)上之第一線路結構31a上形成佈線結構32。
於本實施例中，各該佈線結構32係定義有相對之第一側32a及第二側32b，且該佈線結構32以其第一側32a結合該第一線路結構31a。
再者，該佈線結構32係包含至少一絕緣層321、及形成於該絕緣層321上之佈線層320，使該佈線層320電性連接該第一線路層310。例如，形成該絕緣層321之材質係為味之素增層膜(Ajinomoto build-up film，簡稱ABF)，且該佈線層320以電鍍金屬(如銅材)或其它方式製作成圖案化線路。應可理解地，利用增層(build-up process)法，該些佈線結構32可依需求增設多層該絕緣層321，以製作多層佈線層320。
又，該佈線結構32係於最外側之佈線層320上形成另一絕緣層322，以令該佈線層320齊平該絕緣層322，使該佈線層320外露於該絕緣層322。
如圖3C所示，於該佈線結構32之第二側32b上形成一第二線路結構33，以形成一不對稱式封裝基板3a，其佈線層320係電性連接該第二線路結構33。
於本實施例中，可於該佈線結構32之第二側32b上採用增層法形成該第二線路結構33。例如，該第二線路結構33係包含至少一形成於該絕緣層321上之第二介電層331、及形成於該第二介電層331上之第二線路層330，以令該第二線路層330電性連接該佈線層320。
再者，該第二線路層330係為線路重佈層(redistribution layer，簡稱RDL)規格，且形成該第二介電層331之材質係如聚對二唑苯
(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它等介電材。例如，形成該第二介電層331之材質係為聚醯亞胺(PI)，使該第二介電層331之材質不同於該第一介電層311及該絕緣層321之材質。
如圖3D所示，將至少一電子元件40,41,42,43設於該第二線路結構33上，使該電子元件40,41,42,43電性連接該第二線路層330。此外，亦可形成包覆該電子元件40,41,42,43之封裝膠體(圖略)。
於本實施例中，該封裝基板3a之相對兩側之用途不同。例如，該第二線路結構33係作為用以接置半導體晶片之置晶側，且該第一線路結構31b係作為用以接置電路板之植球側，故該第一線路結構31b之最外側之第一線路層310可結合複數如焊球之外接元件29，以外接如電路板之電子裝置(圖略)。
因此，本發明之製法係以ABF之絕緣層321取代習知矽板體，並利用佈線層320作為電子元件40,41,42,43與電路板之間訊號傳遞的介質，故無需製作習知矽中介板有關導電矽穿孔及C4規格導電元件等之製程，因而大幅降低製程難度及製作成本。
進一步，藉由該第一線路層310與該佈線層320直接相互接觸連接(即採用雷射盲孔內所電鍍之導電體電性導通)，以取代習知C4規格導電元件之傳導，故相較於習知封裝基板，該封裝基板3a之導電效能及散熱效能大幅提升。
再者，藉由該佈線結構32直接結合該第一線路結構31a，因而免用習知C4規格導電元件，故該封裝基板2a之厚度有利於薄化需求。
又，該封裝基板3a之各層介電層之排設方式係依據CTE大小漸增或漸減，可避免該封裝基板3a發生翹曲之問題。
另外，藉由ABF作為絕緣層321之設計，以利於採用RDL製程製作該第二線路層330，使該第二線路層330有利於符合高密度之細線路/細間距之需求。
本發明亦提供一種封裝基板2a,3a，係包括：一佈線結構22,32、一第一線路結構21,31a、以及第二線路結構23,33。
所述之佈線結構22,32係具有相對之第一側22a,32a與第二側22b,32b，其中，該佈線結構22,32係包含至少一絕緣層221,321,322及設於該絕緣層221,321,322上之佈線層220,320，且形成該絕緣層221,321,322之材質係為味之素增層膜(Ajinomoto build-up film)。
所述之第一線路結構21,31a係設於該佈線結構22,32之第一側22a,32a上，其中，該第一線路結構21,31a係包含至少一形成於該絕緣層221,321上之第一介電層211,311及設於該第一介電層211,311上且電性連接該佈線層220,320之第一線路層210,310，且形成該第一介電層211,311之材質不同於形成該絕緣層221,321,322之材質。
所述之第二線路結構23,33係設於該佈線結構22,32之第二側22b,32b上，其中，該第二線路結構23,33係包含至少一形成於該絕緣層221,322上之第二介電層231,331及設於該第二介電層231,331上且電性連接該佈線層220,320之第二線路層230,330，且形成該第二介電層231,331之材質不同於形成該絕緣層221,321,322之材質。
於一實施例中，該第一介電層211,311與第二介電層231,331之材質係相異。
於一實施例中，該第一線路結構31a係結合至一核心板體30，該核心板體30具有相對之第一表面30a及第二表面30b，以令該第一線路結構31a結合至該核心板體30之第一表面30a上，且該核心板體30係具有複數連通該第一與第二表面30a,30b之導電通孔300，以令該導電通孔300電性連接該第一線路層310。
本發明亦提供一種電子封裝件2,3，係包括：前述之封裝基板2a,3a、以及設於該第二線路結構23,33上且電性連接該第二線路層230,330之電子元件40,41,42,43。
於一實施例中，所述之電子封裝件2,3復包括形成於該第一線路結構21,31b上且電性連接該第一線路層210,310之外接元件27。
綜上所述，本發明之電子封裝件及其封裝基板與製法，係藉由ABF作為絕緣層以取代習知矽板體，並利用佈線層作為電子元件與電路板之間訊號傳遞的介質，故本發明無需製作習知矽中介板有關導電矽穿孔及C4規格導電元件等之製程，因而能大幅降低製程難度及製作成本，且該封裝基板之導電效能及散熱效能大幅提升。
再者，藉由該佈線結構直接接合該第一線路結構之設計，以取代習知矽中介板及C4規格導電元件之配合，使該封裝基板之厚度有利於薄化需求。
又，該封裝基板之各層介電層之排設方式係依據CTE大小漸增或漸減，以避免該封裝基板於後續製程中發生翹曲之問題。
另外，藉由ABF作為絕緣層之設計，以利於採用RDL製程製作該第二線路結構，使該第二線路層有利於符合高密度之細線路/細間距之需求，且能降低該第二線路結構與該佈線結構發生分離之風險。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
2a:封裝基板
21:第一線路結構
210:第一線路層
211:第一介電層
22:佈線結構
221:絕緣層
23:第二線路結構
230:第二線路層
231:第二介電層
27:外接元件
40,41,42,43:電子元件
40a:作用面
40b:非作用面
44:導電凸塊
45:被動元件
Claims (10)
- 一種封裝基板，係包括：佈線結構，係具有相對之第一側與第二側，其中，該佈線結構係包含至少一絕緣層、嵌埋於該絕緣層並齊平該第二側之佈線層及設於該絕緣層上之另一佈線層，且形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)；第一線路結構，係設於該佈線結構之第一側上，其中，該第一線路結構係包含至少一形成於該絕緣層上之第一介電層及設於該第一介電層上且電性連接該另一佈線層之第一線路層，且形成該第一介電層之材質不同於形成該絕緣層之材質；以及第二線路結構，係設於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
- 如請求項1所述之封裝基板，其中，該第一介電層與第二介電層之材質係相異。
- 如請求項1所述之封裝基板，其中，該第一線路結構係結合至一核心板體，該核心板體具有相對之第一表面及第二表面，以令該第一線路結構結合至該核心板體之第一表面上，且該核心板體係具有複數連通該第一表面與第二表面之導電通孔，以令該導電通孔電性連接該第一線路層。
- 一種電子封裝件，係包括： 如請求項1至3之任一者所述之封裝基板；以及電子元件，係設於該第二線路結構上且電性連接該第二線路層。
- 如請求項4所述之電子封裝件，復包括形成於該第一線路結構上且電性連接該第一線路層之外接元件。
- 一種封裝基板之製法，係包括：形成佈線結構於一承載件上，該佈線結構係具有相對之第一側與第二側，以令該佈線結構以其第二側結合該承載件，其中，該佈線結構係包含至少一絕緣層、嵌埋於該絕緣層並齊平該第二側之佈線層及設於該絕緣層上之另一佈線層，且形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)；形成第一線路結構於該佈線結構之第一側上，其中，該第一線路結構係包含至少一形成於該絕緣層上之第一介電層及設於該第一介電層上且電性連接該另一佈線層之第一線路層，且形成該第一介電層之材質不同於形成該絕緣層之材質；移除該承載件，以外露出該佈線結構之第二側；以及形成第二線路結構於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
- 一種封裝基板之製法，係包括：提供一核心板體，其具有相對之第一表面及第二表面，且該核心板體係具有複數連通該第一與第二表面之導電通孔； 形成第一線路結構於該核心板體之第一表面上，其中，該第一線路結構係包含至少一形成於該核心板體上之第一介電層及設於該第一介電層上且電性連接該導電通孔之第一線路層；形成佈線結構於該第一線路結構上，且該佈線結構係具有相對之第一側與第二側，以令該佈線結構以其第一側結合該第一線路結構，其中，該佈線結構係包含至少一形成於該第一介電層上之絕緣層、嵌埋於該絕緣層並齊平該第二側之佈線層及設於該絕緣層上之另一佈線層，且形成該絕緣層之材質係為味之素增層膜(Ajinomoto build-up film)，其不同於形成該第一介電層之材質；以及形成第二線路結構於該佈線結構之第二側上，其中，該第二線路結構係包含至少一形成於該絕緣層上之第二介電層及設於該第二介電層上且電性連接該佈線層之第二線路層，且形成該第二介電層之材質不同於形成該絕緣層之材質。
- 如請求項6或7所述之封裝基板之製法，其中，該第一介電層與第二介電層之材質係相異。
- 一種電子封裝件之製法，係包括：提供一如請求項1所述之封裝基板；以及將電子元件設於該第二線路結構上，且該電子元件電性連接該第二線路層。
- 如請求項9所述之電子封裝件之製法，復包括形成外接元件於該第一線路結構上，且該外接元件電性連接該第一線路層。
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Publications (2)
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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