KR101067216B1 - 인쇄회로기판 및 이를 구비하는 반도체 패키지 - Google Patents

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KR101067216B1
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신영환
김진관
김동원
강귀원
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Abstract

본 발명은 인쇄회로기판에 관한 것으로, 본 발명의 실시예에 따른 인쇄회로기판은 반도체 칩이 실장되는 제1 영역 및 제1 영역 외측의 제2 영역을 갖는 베이스 기판, 베이스 기판을 덮으며 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴, 그리고 제2 영역의 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 포함한다. 상기 트렌치와 상기 제2 절연 패턴은 언더필의 형성 공정시, 언더필 형성 물질을 기설정된 형상으로 한정시키는 구조체로 사용될 수 있다.

Description

인쇄회로기판 및 이를 구비하는 반도체 패키지{PRINTED CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE WITH THE SMAE}
본 발명은 인쇄회로기판 및 이를 구비하는 반도체 패키지에 관한 것으로, 보다 상세하게는 언더필의 형성 신뢰성을 향상시킨 인쇄회로기판 및 이를 구비하는 반도체 패키지에 관한 것이다.
반도체 패키지 기술은 제조된 반도체 반도체 칩(IC)을 외부 환경으로부터 보호하고, 상기 반도체 반도체 칩을 외부 전자 장치에 장착시키기 위해 제공된다. 보통 상기 반도체 패키지는 인쇄회로기판(Printed Circuit Board:PCB)과 같은 회로 기판과 상기 회로 기판의 제1 영역에 실장된 반도체 칩을 구비한 구조를 갖는다. 또한, 상기 회로 기판과 상기 반도체 칩 사이에는 하부 충진재(underfill, 이하 '언더필'이라 함)가 구비될 수 있다. 상기 언더필은 상기 회로 기판과 상기 반도체 칩의 열팽창계수의 차이에 의한 반도체 패키지의 접합 신뢰성이 낮아지는 것을 보강해주고, 상기 접속 솔더를 외부 환경으로부터 보호하기 위한 것일 수 있다.
최근 반도체 패키지의 고집적화에 의해, 상기 회로기판과 상기 반도체 칩 사이의 간격이 축소되는 추세에 있으며, 이에 대응하여, 상기 언더필 또한 정확하고 효과적으로 형성하기 위한 기술이 요구된다. 그러나, 상기 회로기판과 상기 반도체 칩의 간격이 극도로 감소하는 경우, 상기 언더필을 상기 회로기판의 제1 영역에 정확하게 형성하기 어려워, 상기 언더필이 상기 회로기판과 상기 반도체 칩 사이 공간으로부터 벗어나는 현상이 발생된다.
본 발명이 해결하고자 하는 과제는 언더필의 형성 효율을 향상시킬 수 있는 구조를 갖는 인쇄회로기판을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 언더필의 형성 효율을 향상시킬 수 있는 반도체 패키지를 제공하는 것에 있다.
본 발명에 따른 인쇄회로기판은 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역 외측의 제2 영역을 갖는 베이스 기판, 상기 베이스 기판을 덮으며, 상기 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴, 그리고 상기 제2 영역의 상기 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 포함한다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 경사진 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 계단 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 반도체 칩을 둘러싸는 링(ring) 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 절연 패턴은 상기 트렌치를 둘러싸는 링(ring) 형상을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 솔더 레지스트 패턴을 이룰 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 절연 패턴은 솔더 레지스트를 포함하고, 상기 제2 절연 패턴은 에폭시 수지를 포함할 수 있다.
본 발명에 따른 반도체 패키지는 반도체 칩, 상기 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역 외측의 제2 영역을 갖는 베이스 기판, 상기 베이스 기판과 상기 반도체 칩 사이에 개재된 언더필, 상기 베이스 기판을 덮으며, 상기 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴, 그리고 상기 제2 영역의 상기 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 포함한다.
본 발명의 실시예에 따르면, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 상기 언더필을 기설정된 형상으로 한정시키는 구조체를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 경사진 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 계단 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 트렌치는 상기 반도체 칩을 둘러싸는 링(ring) 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 절연 패턴은 상기 트렌치를 둘러싸는 링(ring) 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 제2 절연 패턴은 상기 언더필의 측면을 둘러싸는 형상을 가질 수 있다.
본 발명에 따른 인쇄회로기판은 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역 외측의 제2 영역을 갖는 베이스 기판, 상기 베이스 기판을 덮으며 상기 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴, 그리고 상기 제2 영역의 상기 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 구비할 수 있다. 여기서, 상기 제1 절연 패턴의 트렌치와 상기 제2 절연 패턴은 언더필의 형성시, 상기 언더필의 형성 물질을 기설정된 형상으로 정의하는 구조체로 사용될 수 있다. 이에 따라, 본 발명에 따른 인쇄회로기판은 언더필의 형상을 한정하는 제1 및 제2 절연 패턴들을 구비함으로써, 언더필의 형성 신뢰성을 향상시킬 수 있는 구조를 가질 수 있다.
본 발명에 따른 반도체 패키지는 제1 영역과 제2 영역을 갖는 회로 기판, 상기 제2 영역 상에서 단차진 구조를 이루는 제1 절연 패턴과 상기 제2 절연 패턴을 갖는 솔더 레지스트 패턴, 그리고 상기 단차진 구조에 의해 상기 제1 영역에 한정되어 형성된 언더필을 구비할 수 있다. 이에 따라, 본 발명에 따른 반도체 패키지는 상기 제1 영역에 언더필을 정밀하게 형성시킬 수 있어, 상기 언더필의 형성 신뢰성이 향상된 구조를 가질 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 4는 도 1에 도시된 반도체 패키지의 일 변형예를 보여주는 도면이다.
도 5는 도 1에 도시된 반도체 패키지의 다른 변형예를 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들에 따른 인쇄회로기판 및 이를 구비하는 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다. 도 1을 참조하면, 반도체 패키지(100)는 하부 충진재(underfill, 이하, '언더필'이라 함:140)를 개재하여 서로 접합된 전자 부품(130) 및 회로 기판(110)을 포함할 수 있다. 상기 회로 기판(110)은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있다.
상기 회로 기판(110)은 상기 전자 부품(130)과 전기적인 신호를 전달받는 회로 배선을 갖는 기판일 수 있다. 일 예로서, 상기 회로 기판(110)은 복수의 세라믹 그린 시트들이 적층된 구조를 갖는 베이스 기판(112)을 포함할 수 있다. 상기 베이스 기판(112)은 내부 회로 배선, 상기 내부 회로 배선에 선택적으로 연결된 도전성 비아(conductive via), 그리고 상기 내부 회로 배선 및 상기 도전성 비아에 전기적으로 연결된 외부 회로 배선(114)을 포함할 수 있다. 또한, 상기 회로 기판(110)은 상기 회로 기판(110)을 외부 전자 장치(미도시됨)에 전기적으로 접속시키기 위한 외부 접속 단자(116)를 더 포함할 수 있다.
상기 회로 기판(110)은 상기 전자 부품(130)이 실장되는 제1 영역(a) 및 상기 제1 영역(a)의 외곽에 배치되며, 상기 전자 부품(130)이 실장되지 않는 제2 영역(b)을 가질 수 있다. 상기 제1 영역(a)은 상기 회로 기판(110)의 대체로 중앙 영역에 위치되며, 상기 제2 영역(b)은 상기 중앙 영역을 둘러싸는 가장자리 영역에 위치될 수 있다. 이에 따라, 상기 제1 영역(a)은 대체로 상기 전자 부품(130)의 형상에 대체로 상응하는 형상을 가지고, 상기 제2 영역(b)은 상기 제1 영역(a)을 둘러싸는 링(ring) 형상을 가질 수 있다. 여기서, 상기 제1 영역(a)과 상기 제2 영역(b)은 상기 전자 부품(130)의 가장자리를 기준으로 임의로 구분된 영역들이며, 상기 제1 영역(a)과 상기 제2 영역(b)의 경계는 상기 전자 부품(130)의 가장자리에 한정되지 않을 수 있다. 예컨대, 상기 제1 영역(a)은 상기 전자 부품(130)에 직접적으로 대향되지 않는 일부 영역을 포함할 수도 있다.
상기 전자 부품(130)은 반도체 칩(132) 및 접속 솔더(134)를 포함할 수 있다. 상기 반도체 칩(132)은 상기 회로 기판(110)의 제1 영역(a)에 대향되는 접합면(132a)을 가질 수 있다. 상기 접합면(132a)에는 복수의 접속 솔더들(134)이 구비될 수 있다. 여기서, 일반적인 반도체 칩은 사각 플레이트의 구조를 가지므로, 상기 제1 영역(a)은 대체로 사각형의 형상을 갖고, 상기 제2 영역(b)은 상기 제1 영역(a)을 둘러싸는 상기 사각의 링(ring) 형상을 가질 수 있다.
한편, 상기 회로 기판(110)은 상기 베이스 기판(112)을 덮는 솔더 레지스트 패턴(120)을 포함할 수 있다. 상기 솔더 레지스트 패턴(120)은 상기 베이스 기판(112)을 덮는 제1 절연 패턴(122) 및 상기 제1 절연 패턴(122)을 덮는 제2 절연 패턴(124)을 포함할 수 있다.
상기 제1 절연 패턴(122)은 상기 제1 영역(a)에 형성된 관통홀(122a) 및 상기 제2 영역(b)에 형성된 트렌치(122b)를 포함할 수 있다. 상기 관통홀(122a)은 상기 베이스 기판(112)의 외부 회로 배선(114)을 선택적으로 노출시킬 수 있다. 상기 트렌치(122b)는 상기 반도체 칩(130)을 둘러싸는 링(ring) 형상을 가질 수 있다. 예컨대, 상기 반도체 칩(130)이 사각 플레이트 형상인 경우, 상기 트렌치(122b)는 사각 링 형상을 가질 수 있다.
상기 제2 절연 패턴(124)은 상기 제2 영역(b) 상에서, 상기 트렌치(122b)의 외곽에 배치될 수 있다. 상기 제2 절연 패턴(124)은 상기 제1 절연 패턴(122)으로부터 상부로 돌출된 형상을 가질 수 있다. 이에 더하여, 상기 제2 절연 패턴(124)은 상기 트렌치(122b)의 외측에서 상기 트렌치(122b)를 둘러싸는 링(ring) 형상을 가질 수 있다. 또한, 상기 제2 절연 패턴(124)은 상기 언더필(140)의 측면을 둘러싸도록 구성될 수 있다.
상기와 같은 구조의 솔더 레지스트 패턴(120)은 상기 베이스 기판(112) 상에서 적층된 상기 제1 절연 패턴(122)과 상기 제2 절연 패턴(124)을 갖는 다층 구조를 가질 수 있다. 또한, 상기 솔더 레지스트 패턴(120)은 상기 트렌치(122b)와 상기 제2 절연 패턴(124)이 서로 단차진 구조를 가질 수 있다. 이와 같은 단차진 구조는 상기 언더필(140)의 형성하는 과정에서, 상기 언더필(140)의 형성을 위한 물질이 제1 영역(a)으로부터 벗어나는 것을 방지하게 되는 구조체로 제공될 수 있다. 상기 솔더 레지스트 패턴(120)에 의해 상기 언더필(140)을 형성하는 구체적인 과정은 후술하겠다.
한편, 본 실시예에서는 상기 제1 절연 패턴(122) 및 상기 제2 절연 패턴(124)이 솔더 레지스트(Solder Resist) 물질로 이루어진 경우를 예로 들어 설명하였으나, 상기 제1 및 제2 절연 패턴들(122, 124)의 물질은 다양하게 변경될 수 있다. 예컨대, 상기 제1 절연 패턴(122)의 재질은 제2 절연 패턴(124)의 재질과 상이할 수 있다. 일 예로서, 상기 제1 절연 패턴(122)은 솔더 레지스트로 형성되고, 상기 제2 절연 패턴(124)은 에폭시 수지(epoxy resin)로 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(100)는 제1 영역(a)과 제2 영역(b)을 가지며 외부 회로 배선(114)이 형성된 회로 기판(110), 트렌치(122b)를 갖는 제1 절연 패턴(122)와 제2 절연 패턴(124)으로 이루어져 단차 구조를 갖는 솔더 레지스트 패턴(120)을 구비할 수 있다. 여기서, 상기 트렌치(122b)와 상기 제2 절연 패턴(124)으로 이루어진 단차 구조는 상기 언더필(140)을 상기 제1 영역(a)에 한정하여 상기 제1 영역(a)에 정확하게 형성하기 위한 구조체로 사용될 수 있다. 이에 따라, 상기와 같은 반도체 패키지(100)는 상기 언더필(140)의 형성 신뢰성을 향상시킬 수 있는 구조를 가질 수 있다.
계속해서, 앞서 살펴본 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 상세히 설명한다. 여기서, 상술한 반도체 패키지(100)에 대해 중복되는 설명은 생략하거나 간소화할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 순서도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 2 및 도 3a를 참조하면, 베이스 기판(112)을 준비할 수 있다(S110). 예컨대, 상기 베이스 기판(112)을 준비하는 단계는 세라믹 기판 적층체를 제조하는 단계 및 상기 세라믹 기판 적층체에 도전성 비아 및 상기 도전성 비아(미도시됨)에 전기적으로 연결되는 외부 회로 배선(114)을 형성하는 단계를 포함할 수 있다. 한편, 상기 베이스 기판(112)은 제1 영역(a) 및 제2 영역(b)을 포함할 수 있다.
도 2 및 도 3b를 참조하면, 베이스 기판(112) 상에 관통홀(122a) 및 트렌치(122b)를 갖는 제1 절연 패턴(122)을 형성할 수 있다(S120). 예컨대, 상기 제1 절연 패턴(122)을 형성하는 단계는 상기 제1 베이스 기판(112)을 덮는 제1 레지스트막을 형성하는 단계, 그리고 상기 제1 레지스트막에 상기 관통홀(122a) 및 상기 트렌치(122b)을 형성하는 단계를 포함할 수 있다. 상기 관통홀(122a)을 형성하는 단계는 제1 영역(a) 상의 상기 제1 레지스트막에 상기 베이스 기판(112)의 외부 회로 배선(114)을 노출시키는 포토 리소그래피 공정을 수행하는 단계를 포함할 수 있다. 상기 트렌치(122b)를 형성하는 단계는 상기 제2 영역(b) 상의 상기 제1 레지스트막에 대해 레이저 가공 공정 및 드릴링 가공 공정 중 어느 하나를 수행하는 단계를 포함할 수 있다. 상기 트렌치(122b)는 상기 제1 영역(a)을 둘러싸는 링(ring) 형상을 갖도록 형성될 수 있다.
도 2 및 도 3c를 참조하면, 제1 절연 패턴(122) 상에 제2 절연 패턴(124)을 형성할 수 있다(S130). 일 예로서, 상기 제2 절연 패턴(124)을 형성하는 단계는 상기 제1 절연 패턴(122)을 덮는 제2 레지스트막을 형성하는 단계, 그리고 제2 영역(b) 상의 상기 제2 레지스트막에 대해, 트렌치(122b)를 둘러싸는 링 형상의 영역을 제외한 나머지 영역의 상기 제2 레지스트막을 제거하는 단계를 포함할 수 있다. 또한, 상기 제2 레지스트막을 제거하는 단계는 상기 회로 기판(110)의 외부 회로 배선(114)을 노출시키는 단계를 포함할 수 있다. 이에 따라, 제2 영역(b)의 상기 제1 절연 패턴(122) 상에는 상기 제1 절연 패턴(122)으로부터 상방향으로 돌출되며, 상기 트렌치(122b)를 둘러싸는 링(ring) 형상을 갖는 제2 절연 패턴(124)이 형성될 수 있다. 상기와 같은 공정을 통해, 상기 베이스 기판(112) 및 상기 회로 기판(112) 상에 제1 및 제2 절연 패턴들(122, 124)이 차례로 적층된 구조를 갖는 솔더 레지스트 패턴(120)을 포함하는 회로 기판(110)이 제조될 수 있다.
한편, 상술한 실시예에서는 상기 제2 절연 패턴(124)을 레지스트막에 포토 리소그래피 공정을 수행하여 형성하는 경우를 예로 들어 설명하였으나, 상기 제2 절연 패턴(124)을 형성하는 공정은 다양하게 변경될 수 있다. 예컨대, 다른 예로서, 상기 제2 절연 패턴(124)은 에폭시 수지로 형성될 수 있으며, 이 경우, 상기 제2 절연 패턴(124)은 상기 에폭시 수지를 잉크젯 프린팅 방법으로 상기 제1 절연 패턴(122)의 상에 도포하여 형성될 수 있다.
도 2 및 도 3d를 참조하면, 회로 기판(110)에 전자 부품(130)을 실장할 수 있다(S140). 예컨대, 상기 전자 부품(130)을 실장하는 단계는 접속 솔더(134)가 형성된 접합면(132a)을 갖는 반도체 칩(132)을 준비하는 단계, 상기 접속 솔더(134)가 관통홀(122a)에 의해 노출된 외부 회로 배선(114) 상에 놓여지도록, 상기 반도체 칩(132)을 위치시키는 단계, 그리고 상기 접속 솔더(134)와 상기 외부 회로 배선(114)을 접합하는 단계를 포함할 수 있다. 이에 따라, 상기 회로 기판(110)과 상기 반도체 칩(132)이 서로 접합될 수 있다.
도 2 및 도 3e를 참조하면, 언더필 형성 물질을 솔더 레지스트 패턴(120)에 의해 제1 영역(a)에 한정시켜, 언더필(140)을 형성할 수 있다(S150). 예컨대, 상기 언더필(132)을 형성하는 단계는 회로 기판(110)과 전자 부품(130) 사이로 상기 언더필 형성 물질을 주입하는 단계를 포함할 수 있다. 여기서, 상기 언더필 형성 물질은 제1 절연 패턴(122)의 트렌치(122b) 및 제2 절연 패턴(124)에 의해, 상기 제1 영역(a)으로부터 상기 제2 영역(b)으로 확장되는 것이 방지될 수 있다. 보다 구체적으로, 상기 제1 영역(a)으로 주입된 언더필 형성 물질은 먼저 상기 트렌치(122b)에 의해 일차적으로 상기 제2 영역(b)으로 확장되는 것이 방지될 수 있다. 이때, 상기 언더필 형성 물질 중 상기 트렌치(122b)에 의해 그 확장이 방지되지 않은 부분은 상기 제2 절연 패턴(124)에 의해, 2차적으로 상기 제2 영역(b)으로 확장되는 것이 방지될 수 있다. 그 후, 상기 언더필 형성 물질을 경화시켜, 상기 제1 영역(a) 상에 상기 언더필(140)을 형성할 수 있다. 이에 따라, 상기 솔더 레지스트 패턴(120)에 의해 상기 언더필(140)이 상기 회로 기판(110)과 상기 전자 부품(130) 사이의 상기 제1 영역(a) 내에서, 그 폭이 정확하게 한정되어 형성된 반도체 패키지(100)가 제조될 수 있다.
여기서, 상술한 실시예에서는 상기 회로 기판(110)과 상기 전자 부품(130)을 서로 접합시킨 이후에, 상기 언더필 형성 물질을 상기 회로 기판(110)과 상기 전자 부품(130) 사이로 주입하여, 상기 언더필(140)을 형성하는 경우를 예로 들어 설명하였으나, 상기 언더필(140)은 상기 회로 기판(110)에 상기 전자 부품(130)을 접합시키기 이전에, 상기 회로 기판(110)에 상기 언더필 형성 물질을 도포하고, 상기 회로 기판(110)에 상기 전자 부품(130)을 위치시킨 이후에, 상기 언더필 형성 물질을 경화시켜, 상기 언더필(140)을 형성할 수도 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 제1 영역(a) 및 제2 영역(b)을 갖는 베이스 기판(112)을 준비하는 단계, 상기 회로 기판(112) 상에 상기 트렌치(122b)가 형성된 제1 절연 패턴(122)과 상기 제2 절연 패턴(124)의 적층 구조를 갖는 솔더 레지스트 패턴(120)을 형성하는 단계, 그리고 언더필 형성 물질을 상기 솔더 레지스트 패턴(120)에 의해 상기 제1 영역(a)에 한정시키면서, 상기 회로 기판(110)과 상기 전자 부품(130) 사이에 언더필(140)을 형성하는 단계를 포함할 수 있다. 이에 따라, 본 발명에 따른 반도체 패키지의 제조 방법은 상기 언더필(140)을 기설정된 영역에 한정하여 정밀하게 형성시킬 수 있어, 반도체 패키지(100)의 언더필(140)의 형성 신뢰성을 향상시킬 수 있다.
이하, 앞서 살펴본 반도체 패키지(100)의 변형예들에 대해 상세히 설명한다. 여기서, 앞서 살펴본 반도체 패키지(100)에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.
도 4는 도 1에 도시된 반도체 패키지의 일 변형예를 보여주는 도면이다. 도 4를 참조하면, 일 변형예에 따른 반도체 패키지(100a)는 서로 접합된 회로 기판(110a)과 전자 부품(130), 그리고 상기 회로 기판(110a)과 상기 전자 부품(130) 사이에 형성된 언더필(140a)을 포함하되, 상기 회로 기판(110a)은 외부 회로 배선(114)을 갖는 베이스 기판(112), 상기 외부 회로 배선(114)이 노출되도록 상기 베이스 기판(112)을 덮는 제1 절연 패턴(126), 그리고 상기 제1 절연 패턴(126)을 덮는 제2 절연 패턴(124)을 포함할 수 있다.
상기 제1 절연 패턴(126)은 상기 전자 부품(130)을 둘러싸도록 형성되며, 상기 제1 영역(a)으로부터 멀어질수록 깊이가 깊어지도록 경사진 구조의 트렌치(126a)를 포함할 수 있다. 즉, 상기 트렌치(126a)는 앞서 도 1을 참조하여 설명한 트렌치(122b)에 비해, 제2 영역(b)으로 갈수록 점진적으로 깊이가 깊어지도록 경사진 구조를 가질 수 있다.
한편, 상기 트렌치(126a)를 갖는 제1 절연 패턴(126)은 소정의 포토 리소그래피 공정을 수행하여 형성될 수 있다. 일 예로서, 상기 제1 절연 패턴(126)을 형성하는 단계는 상기 베이스 기판(112)을 덮는 제1 레지스트막을 형성하는 단계 및 상기 제1 레지스트막의 상기 제2 영역(b)에 대해, 상기 제1 영역(b)으로부터 멀어질수록 식각세기가 높은 공정 조건을 갖는 포토 리소그래피 공정을 수행하는 단계를 포함할 수 있다. 상기 제1 영역(b)으로부터 멀어질수록 식각세기를 증가시키기 위해, 상기 포토 리소그래피 공정은 상기 트렌치(126a)의 형성 영역에 조사되는 광의 세기가 상기 제1 영역(a)으로부터 멀어질수록 커지는 조건의 노광 공정을 포함할 수 있다. 또는, 상기 포토 리소그래피 공정은 상기 트렌치(126a)의 형성 영역에 대해, 상기 제1 영역(a)으로부터 멀어질수록 커지는 식각 세기가 큰 조건의 습식 식각 공정을 포함할 수 있다.
상기와 같은 구조의 트렌치(126a)는 도 1을 참조하여 설명한 트렌치(122b)에 비해, 상기 언더필(140a)을 형성하는 과정에서, 언더필 형성 물질이 용이하게 유입되는 구조를 가질 수 있다. 즉, 상기 트렌치(126a)는 경사진 구조를 가지므로, 상기 제1 영역(a)으로 주입되어 상기 제2 영역(b)을 향해 흐르는 언더필 형성 물질은 용이하게 상기 트렌치(126a)로 유입될 수 있다. 이에 따라, 상기 반도체 패키지(100a)는 상기 언더필 형성 물질이 효과적으로 상기 제1 영역(a)에 한정되어 형성되도록 하여, 상기 언더필(140a) 내 보이드(void)의 발생을 방지함과 더불어, 상기 언더필(140a)의 형성을 정밀하는 구조를 가질 수 있다.
도 5는 도 1에 도시된 반도체 패키지의 다른 변형예를 보여주는 도면이다. 도 5를 참조하면, 본 발명의 다른 변형예에 따른 반도체 패키지(100b)는 도 5를 참조하면, 다른 변형예에 따른 반도체 패키지(100b)는 서로 접합된 회로 기판(110b)과 전자 부품(130), 그리고 상기 회로 기판(110b)과 상기 전자 부품(130) 사이에 형성된 언더필(140b)을 포함하되, 상기 회로 기판(110b)은 외부 회로 배선(114)을 갖는 베이스 기판(112), 상기 외부 회로 배선(114)이 노출되도록 상기 베이스 기판(112)을 덮는 제1 절연 패턴(128), 그리고 상기 제1 절연 패턴(128)을 덮는 제2 절연 패턴(124)을 포함할 수 있다.
상기 제1 절연 패턴(128)은 상기 전자 부품(130)을 둘러싸도록 형성되며, 상기 제1 영역(a)으로부터 멀어질수록 깊이가 깊어지는 계단 형상의 트렌치(128a)를 포함할 수 있다. 즉, 상기 트렌치(128a)는 앞서 도 1을 참조하여 설명한 트렌치(122b)에 비해, 제2 영역(b)으로 갈수록 점진적으로 깊이가 깊어지는 계단 구조를 가질 수 있다.
한편, 상기 트렌치(128a)를 갖는 제1 절연 패턴(128)은 소정의 레이저 및 드릴링 가공 공정을 수행하여 형성될 수 있다. 일 예로서, 상기 제1 절연 패턴(128)을 형성하는 단계는 상기 베이스 기판(112)을 덮는 제1 레지스트막을 형성하는 단계, 그리고 상기 제1 레지스트막의 상기 트렌치(128a)의 형성 영역에 대해, 상기 제1 영역(a)으로부터 멀어질수록 식각률이 큰 레이저 또는 드릴링 가공 공정을 차례로 수행하는 단계를 포함할 수 있다. 이를 위해, 상기 레이저 또는 드릴링 가공 공정은 상기 제1 레지스트막에 대해 상이한 식각 세기를 갖는 공정 조건의 레이저 또는 드릴링 가공 공정들을 적어도 두 차례 이상 수행할 수 있다. 또는, 다른 예로서, 상기 트렌치(128a)는 상기 제1 레지스트막에 대해 상이한 식각 세기를 갖는 포토 리소그래피 공정들을 차례로 수행하여, 형성될 수도 있다.
상기와 같은 구조의 트렌치(128a)는 도 1을 참조하여 설명한 트렌치(122b)에 비해, 상기 언더필(140b)을 형성하는 과정에서, 언더필 형성 물질이 용이하게 유입되는 구조를 가질 수 있다. 즉, 상기 트렌치(128a)는 계단 구조를 가지므로, 상기 제1 영역(a)으로 주입되어 상기 제2 영역(b)을 향해 흐르는 언더필 형성 물질은 용이하게 상기 트렌치(128a)로 유입될 수 있다. 이에 따라, 상기 반도체 패키지(100b)는 상기 언더필 형성 물질이 효과적으로 상기 제1 영역(a)에 한정되어 형성되도록 하여, 상기 언더필(140b) 내 보이드(void)의 발생을 방지함과 더불어, 상기 언더필(140b)의 형성을 정밀하는 구조를 가질 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 반도체 패키지
110 : 회로 기판
112 : 베이스 기판
114 : 외부 회로 배선
120 : 솔더 레지스트 패턴
122 : 제1 절연 패턴
122a : 관통홀
122b : 트렌치
124 : 제2 절연 패턴
130 : 전자 부품
132 : 반도체 칩
132a : 접합면
134 : 접속 솔더
140 : 언더필

Claims (14)

  1. 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역 외측의 제2 영역을 갖는 베이스 기판;
    상기 베이스 기판을 덮으며, 상기 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴; 및
    상기 제2 영역의 상기 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 포함하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 경사진 구조를 갖는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 계단 구조를 갖는 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 트렌치는 상기 반도체 칩을 둘러싸는 링(ring) 형상을 갖는 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 제2 절연 패턴은 상기 트렌치를 둘러싸는 링(ring) 형상을 갖는 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은 솔더 레지스트 패턴을 이루는 인쇄회로기판.
  7. 제 1 항에 있어서,
    상기 제1 절연 패턴은 솔더 레지스트를 포함하고,
    상기 제2 절연 패턴은 에폭시 수지를 포함하는 인쇄회로기판.
  8. 반도체 칩;
    상기 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역 외측의 제2 영역을 갖는 베이스 기판;
    상기 베이스 기판과 상기 반도체 칩 사이에 개재된 언더필;
    상기 베이스 기판을 덮으며, 상기 제2 영역 상에 형성된 트렌치를 구비하는 제1 절연 패턴; 및
    상기 제2 영역의 상기 제1 절연 패턴으로부터 돌출된 형상을 갖는 제2 절연 패턴을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은 상기 언더필을 기설정된 형상으로 한정시키는 구조체를 이루는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 경사진 구조를 갖는 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 트렌치는 상기 제1 영역으로부터 멀어질수록 깊이가 깊어지는 계단 구조를 갖는 반도체 패키지.
  12. 제 8 항에 있어서,
    상기 트렌치는 상기 반도체 칩을 둘러싸는 링(ring) 형상을 갖는 반도체 패키지.
  13. 제 8 항에 있어서,
    상기 제2 절연 패턴은 상기 트렌치를 둘러싸는 링(ring) 형상을 갖는 반도체 패키지.
  14. 제 8 항에 있어서,
    상기 제2 절연 패턴은 상기 언더필의 측면을 둘러싸는 형상을 갖는 반도체 패키지.
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