JP2008227266A - キャパシタ内蔵ウェハレベルパッケージ及びその製造方法 - Google Patents
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Abstract
【解決手段】ウェハに形成された半導体集積回路素子の電源用電極19に電気的に接続される弁金属材料からなる陽極18A及び弁金属材料からなる陽極18Aの表面に形成されたキャパシタの誘電体膜である陽極酸化皮膜及び半導体集積回路素子の接地用電極20に電気的に接続され且つ弁金属材料からなる陽極18Aとの間で前記陽極酸化皮膜を挟む導電性高分子材料からなる陰極18Bをもって構成されたシート状キャパシタ18と、ウェハ上に在ってシート状キャパシタ18を含むと共に各電気的配線を集約する再配線層16とを備える。
【選択図】 図4
Description
(1)
フォトリソグラフィ法を用いることに依り、集積回路形成済みのシリコン基板11を覆うSiNからなるパッシベーション膜12の所要箇所に開口を形成し、シリコン基板11に作り込まれた半導体集積回路に導電接続される電極パッド13を形成する。
(2)
全面にポリイミドからなる樹脂膜14を形成し、フォトリソグラフィ法を用いることに依り、電極パッド13に対応する開口14Aを形成する。
(3)
開口14Aを埋め、樹脂膜14上に展延するCuからなる配線15を形成する。
(4)
必要に応じ、樹脂膜14及びCuからなる配線15を更に積層形成し、この積層体を再配線層16とする。
この再配線層16の所要箇所、即ち、シート状キャパシタが搭載されて貼り合わせ接着されるべき箇所の樹脂膜14に開口を形成し、Cuからなる配線15とコンタクトする銀ペースト膜17を形成する。
(6)
シート状キャパシタについては、後に具体的に説明するが、表面に陽極酸化皮膜(図示せず)、即ち、誘電体膜が形成されたアルミニウム箔からなる陽極18A、導電性高分子からなる陰極18Bから成っていて、そのシート状キャパシタ18を導電性接着材料である銀ペースト膜17を用いて再配線層16に貼り合せて接着し、且つ、硬化させる。尚、ここに例示したシート状キャパシタ18の厚さSは0.1mm〜0.15mmである。また、前記導電性接着材料としては、銀ペーストに限定されることなく、例えば、カーボンのペーストや異方導電性フィルム(Anisotropic Conductive Film:ACF)を使用することができる。
シート状キャパシタ18は樹脂膜14で埋め込み、また、樹脂膜14には所要の電極を形成する為の開口が形成される。
(8)
電源用電極19、接地用電極20、信号用電極21などの外部接続端子を形成してキャパシタ内蔵ウェハレベルパッケージを完成する。
12 パッシベーション膜
13 電極パッド
14 樹脂膜
14A 開口
15 配線
16 再配線層
17 銀ペースト膜
18 シート状キャパシタ
18A 陽極
18B 陰極
18C 陽極酸化皮膜
19 電源用電極
20 接地用電極
21 信号用電極
Claims (4)
- ウェハに形成された半導体集積回路素子の電源用電極に電気的に接続される弁金属材料からなる陽極及び前記弁金属材料からなる陽極の表面に形成されたキャパシタの誘電体膜である陽極酸化皮膜及び前記半導体集積回路素子の接地用電極に電気的に接続され且つ前記弁金属材料からなる陽極との間で前記陽極酸化皮膜を挟む導電性高分子材料からなる陰極をもって構成されたシート状キャパシタと、
前記ウェハ上に在って前記シート状キャパシタを含むと共に各電気的配線を集約する再配線層と
を備えてなることを特徴とするキャパシタ内蔵ウェハレベルパッケージ。 - 弁金属材料からなる陽極を電源用電極に、且つ、導電性高分子材料からなる陰極を接地用電極にそれぞれ接続する導電性接着材料が銀又はカーボンのペースト、或いは、両者を混合したペーストであること
を特徴とする請求項1記載のキャパシタ内蔵ウェハレベルパッケージ。 - 弁金属材料からなる陽極を電源用電極に、且つ、導電性高分子材料からなる陰極を接地用電極にそれぞれ接続する導電性接着材料が異方導電性フィルムであること
を特徴とする請求項1記載のキャパシタ内蔵ウェハレベルパッケージ。 - 半導体集積回路素子が組み込まれたウェハ上に電気的配線層を形成する工程と、 前記電気的配線層の適所に導電性接着材料層を形成する工程と、
前記導電性接着材料層にシート状キャパシタに於ける導電性高分子材料からなる陰極を接着する工程と、
前記シート状キャパシタの陽極と陰極とに別個に電気的接続される配線を形成する工程と、
前記シート状キャパシタの上方に外部接続用端子を導出する工程と が含まれてなることを特徴とするキャパシタ内蔵ウェハレベルパッケージの製造方法。
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JP2012079725A (ja) * | 2010-09-30 | 2012-04-19 | Teramikros Inc | 半導体装置及びその製造方法 |
WO2017195639A1 (ja) * | 2016-05-13 | 2017-11-16 | 株式会社村田製作所 | ウエハレベルパッケージおよびキャパシタ |
JP2018515909A (ja) * | 2015-03-25 | 2018-06-14 | 日本テキサス・インスツルメンツ株式会社 | 容量性構造のための導電性スルーポリマービア |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216755A (ja) * | 2005-02-03 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 |
JP2006310419A (ja) * | 2005-04-27 | 2006-11-09 | Casio Comput Co Ltd | 半導体装置の製造方法 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216755A (ja) * | 2005-02-03 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 |
JP2006310419A (ja) * | 2005-04-27 | 2006-11-09 | Casio Comput Co Ltd | 半導体装置の製造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012079725A (ja) * | 2010-09-30 | 2012-04-19 | Teramikros Inc | 半導体装置及びその製造方法 |
KR101256321B1 (ko) | 2010-09-30 | 2013-04-18 | 가부시키가이샤 테라미크로스 | 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법 |
JP2018515909A (ja) * | 2015-03-25 | 2018-06-14 | 日本テキサス・インスツルメンツ株式会社 | 容量性構造のための導電性スルーポリマービア |
WO2017195639A1 (ja) * | 2016-05-13 | 2017-11-16 | 株式会社村田製作所 | ウエハレベルパッケージおよびキャパシタ |
CN109075134A (zh) * | 2016-05-13 | 2018-12-21 | 株式会社村田制作所 | 晶圆级封装及电容器 |
JPWO2017195639A1 (ja) * | 2016-05-13 | 2019-03-28 | 株式会社村田製作所 | ウエハレベルパッケージおよびキャパシタ |
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CN109075134B (zh) * | 2016-05-13 | 2022-04-01 | 株式会社村田制作所 | 晶圆级封装及电容器 |
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