KR20140136268A - 방열 부재를 갖는 적층 반도체 패키지 - Google Patents

방열 부재를 갖는 적층 반도체 패키지 Download PDF

Info

Publication number
KR20140136268A
KR20140136268A KR1020130056591A KR20130056591A KR20140136268A KR 20140136268 A KR20140136268 A KR 20140136268A KR 1020130056591 A KR1020130056591 A KR 1020130056591A KR 20130056591 A KR20130056591 A KR 20130056591A KR 20140136268 A KR20140136268 A KR 20140136268A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
package
semiconductor
substrate
package substrate
Prior art date
Application number
KR1020130056591A
Other languages
English (en)
Other versions
KR102105902B1 (ko
Inventor
김용훈
김지철
신성호
최인호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130056591A priority Critical patent/KR102105902B1/ko
Priority to US14/102,430 priority patent/US9142478B2/en
Publication of KR20140136268A publication Critical patent/KR20140136268A/ko
Application granted granted Critical
Publication of KR102105902B1 publication Critical patent/KR102105902B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상기 하부 반도체 패키지 상에 적층되고, 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 상부 패키지 기판은 상기 상부 반도체 칩의 하면을 노출하는 개구부를 포함하고, 및 상기 개구부를 통과하여 상기 상부 반도체 칩의 하면 및 상기 하부 반도체 칩의 상면과 접촉하는 제1 방열 부재를 포함하는 적층 반도체 패키지가 설명된다.

Description

방열 부재를 갖는 적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE HAVING HEAT SLUG}
본 발명은 방열 부재를 갖는 적층 반도체 패키지에 관한 것이다.
컴퓨터, 통신, 방송 등이 점차 통합되는 컨버전스(Convergence)화에 따라, 기존 ASIC(Application Specific IC: 주문형 반도체)와 ASSP(Application Specific Standard Product: 특정용도 표준제품)의 수요가 시스템 온 칩(System on Chip: 이하 SoC)으로 변환되어 가고 있는 추세이다. 또한, IT 기기들의 경박 단소화 및 고기능화 추세도 SoC 산업을 촉진시키는 요인이 되고 있다. SoC는 기존의 여러 가지 기능을 가진 복잡한 시스템을 하나의 칩으로 구현한 기술 집약적 반도체 기술이다. 이러한 시스템 온 칩 유형의 반도체 칩은 동작 과정 중에 높은 열이 발생할 수 있고 이에 의해 반도체 칩이 손상될 수 있다.
본 발명이 해결하고자 하는 과제는 방열 부재를 가진 적층 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다양한 모양의 방열 부재를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다양한 모양의 패키지 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 적층 반도체 패키지를 갖는 반도체 모듈 및 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 적층 반도체 패키지는 하부 반도체 패키지, 상기 하부 패키지 상에 적층된 상부 반도체 패키지, 및 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 방열 부재를 포함할 수 있다.
하부 반도체 패키지는 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함할 수 있다.
상기 상부 반도체 패키지는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함할 수 있다.
상기 상부 패키지 기판은 상기 상부 반도체 칩의 하면을 노출하는 개구부를 포함할 수 있다.
상기 방열 부재는 상기 개구부를 통과하여 상기 상부 반도체 칩의 하면 및 상기 하부 반도체 칩의 상면과 접촉할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 적층 반도체 패키지는 하부 반도체 패키지, 상기 하부 반도체 패키지 상에 적층된 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 접속 범프, 및 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 방열 부재를 포함할 수 있다.
상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판의 상면 및 상기 하부 반도체 칩의 측면들을 덮고, 상기 하부 반도체 칩의 상면을 노출시키는 하부 몰딩막을 포함할 수 있다.
상기 상부 반도체 패키지는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함할 수 있다.
상기 상부 패키지 기판은 상기 상부 반도체 칩의 하면을 노출하는 개구부를 포함할 수 있다.
접속 범프는 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면 사이에 배치될 수 있다.
상기 접속 범프의 측면들은 상기 하부 몰딩막으로 감싸일 수 있다.
상기 방열 부재는 상기 개구부를 통과하여 상기 상부 반도체 칩의 상기 노출된 하면과 접촉하도록 상기 하부 반도체 칩의 상기 상면 상에 배치될 수 있다.
기타 본 발명의 다양한 실시예들의 특징들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 적층 반도체 패키지는 상부 반도체 칩 및 하부 반도체 칩과 직접적으로 접촉하는 방열부재를 포함하므로, 하부 반도체 칩으로부터 발생하는 열을 보다 빠르고 효과적으로 방출할 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 실시 예들에 의한 적층 반도체 패키지들을 나타내는 도면들이다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 실시예들에 의한 적층 반도체 패키지의 패키지 기판에 형성되는 개구부들을 보여주는 평면도들이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상의 실시예들에 의한 적층 반도체 패키지에서 방열 부재들 및 그에 각각 대응하는 패키지 기판들을 보여주는 단면도들이다.
도 4 내지 도 7은 본 발명의 기술적 사상의 다른 실시 예들에 의한 적층 반도체 패키지들을 나타내는 단면도들이다.
도 8a 내지 8c는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 적층 반도체 패키지들 중 적어도 하나를 포함하는 반도체 모듈 또는 전자 시스템을 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 실시예들에 따른 적층 반도체 패키지들을 나타내는 단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000a)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218) 및 제1 방열 부재(300)를 포함 할 수 있다.
상부 반도체 패키지(100)는 상부 패키지 기판(110), 상부 반도체 칩(130), 본딩 와이어(116), 및 상부 몰딩막(120)를 포함 할 수 있다.
상부 패키지 기판(110)은 PCB(printed circuit board)를 포함할 수 있다. 상부 패키지 기판(110)은 제1 상부 기판 패드(112), 제2 상부 기판 패드(114), 및 상부 패키지 기판(110)을 관통하는 개구부(118, opening)를 포함할 수 있다. 제1 상부 기판 패드(112)는 상부 패키지 기판(110)의 상면 상에 배치될 수 있다. 제2 상부 기판 패드(114)는 상부 패키지 기판(110)의 하면 상에 배치될 수 있다. 개구부(118)는 상부 반도체 칩(130)의 하면을 노출시킬 수 있다.
상부 반도체 칩(130)이 상부 패키지 기판(110) 상에 실장될 수 있다. 상부 반도체 칩(130)은 접착막(122)에 의해 상부 패키지 기판(110) 상에 고정될 수 있다. 접착막(122)은 다이 접착 필름(DAF, die attach film)을 포함할 수 있다. 개구부(118)는 상부 반도체 칩(130)의 하면을 노출시킬 수 있다. 상부 반도체 칩(130)은 메모리 반도체 소자를 포함할 수 있다.
본딩 와이어(116)는 상부 반도체 칩(130)과 제1 상부 기판 패드(122)를 전기적으로 연결할 수 있다. 본딩 와이어(116)은 금 및/또는 알루미늄을 포함할 수 있다.
상부 몰딩막(120)은 상부 반도체 칩(130), 본딩 와이어(116) 및 상부 패키지 기판(110)의 상면을 덮을 수 있다. 상부 몰딩막(120)은 상부 반도체 칩(130)과 본딩 와이어(116)를 물리적 및 화학적으로 보호할 수 있다. 상부 몰딩막(120)은 EMC(Epoxy Molding Compound)같은 에폭시 수지, 경화제, 유기/무기 충진재(filler) 등을 포함할 수 있다.
하부 반도체 패키지(200)는 하부 패키지 기판(210), 하부 반도체 칩(230), 하부 칩 범프(232), 및 하부 몰딩막(220)을 포함할 수 있다.
하부 패키지 기판(210)은 PCB(printed circuit board)를 포함할 수 있다. 하부 패키지 기판(210)은 제1 하부 기판 패드(212) 및 제2 하부 기판 패드(214)를 포함할 수 있다. 제1 하부 기판 패드(212)는 하부 패키지 기판(214)의 상면 상에 배치될 수 있다. 제2 하부 기판 패드(214)는 하부 패키지 기판(210)의 하면 상에 배치될 수 있다.
하부 반도체 칩(230)이 하부 패키지 기판(210) 상에 실장될 수 있다. 하부 반도체 칩(230)은 도 1에 예시된 바와 같이 활성 면이 아래 방향을 향하는 플립 칩(flip chip) 타입으로 실장될 수 있다. 하부 반도체 칩(230)은 로직 반도체 소자를 포함할 수 있다.
하부 칩 범프(232)는 하부 패키지 기판(210)과 하부 반도체 칩(230) 사이에 배치될 수 있다. 하부 칩 범프(232)는 하부 반도체 칩(230)과 하부 패키지 기판(210)을 전기적으로 연결할 수 있다. 하부 칩 범프(232)는 솔더 볼을 포함할 수 있다.
하부 몰딩막(220)은 하부 반도체 칩(230), 하부 칩 범프(232) 및 하부 패키지 기판(210)을 덮을 수 있다. 하부 반도체 칩(230)의 상면은 하부 몰딩막(220)으로 덮이지 않고 노출될 수 있다. 하부 반도체 칩(230)의 상면과 하부 몰딩막(220)의 상면이 동일할(co-planar) 수 있다. 하부 몰딩막(220)은 EMC(Epoxy Molding Compound)같은 에폭시 수지, 경화제, 유기/무기 충진재 등을 포함할 수 있다.
접속 범프(218)는 하부 몰딩막(220)을 관통하여 하부 패키지 기판(210)의 제1 하부 기판 패드(212)와 상부 패키지 기판(110)의 제2 상부 기판 패드(114)를 전기적으로 연결하도록 그들의 사이에 배치될 수 있다. 접속 범프(218)는 금속이나 솔더 같은 전도성 물질을 포함할 수 있다.
적층 반도체 패키지(1000)는 제2 하부 기판 패드(214) 상에 배치된 솔더 볼(216)을 더 포함할 수 있다. 적층 반도체 패키지(1000)는 솔더 볼(216)을 통하여 외부의 모듈 보드, 시스템 보드, 마더 보드, 또는 메인 보드 등과 전기적으로 연결될 수 있다.
제1 방열 부재(300)는 제1 방열판(310)과 제1 열 전달 물질들(Thermal Interface Material: TIM)(312a, 312b)을 포함할 수 있다. 제1 방열 부재(300)는 상부 반도체 패키지(100)와 하부 반도체 패키지(200) 사이, 예를 들어, 상부 반도체 칩(130a)과 하부 반도체 칩(230) 사이에 배치될 수 있다. 구체적으로, 제1 방열 부재(300)는 상부 패키지 기판(110)에 형성된 개구부(118) 내에 배치되어, 개구부(118)를 통과(passing through)하여 하부 반도체 칩(230)의 상면과 상부 반도체 칩(130a)의 하면과 접촉할 수 있다. 제1 방열 부재(300)가 하부 반도체 칩(230) 및 상부 반도체 칩(130a)과 직접적으로 접촉함으로써 열을 보다 효과적으로 빠르게 분산시키고, 방출시킬 수 있다.
제1 방열판(310)은 열 전도도(thermal conductivity)가 우수한 금속성 물질, 그래핀(graphene) 또는 CNT(Cabon Nano Tube) 중 하나를 포함할 수 있다. 예를 들어, 제1 방열판(310)은 구리(Cu), 알루미늄(Al), 철(Fe), 니켈(Ni), 코발트(Co), 텅스텐(W), 크롬(Cr), 마그네슘(Mg), 실리콘(Si), 금(Au), 은(Ag), 백금(Pt), 아연(Zn), 주석(Sn), 스테인레스 및 이들의 합금 중 하나를 포함할 수 있다.
제1 열 전달 물질들(312a, 312b)은 제1 하부 열 전달 물질(312a) 및 제1 상부 열 전달 물질(312b)을 포함할 수 있다. 제1 하부 열 전달 물질(312a)은 제1 방열판(310)의 하면과 하부 반도체 칩(230)의 상면 사이에 개재될(interposed) 수 있다. 제1 상부 열 전달 물질(312b)은 제1 방열판(310)의 상면과 상부 반도체 칩(130a)의 하면 사이에 개재될 수 있다. 제1 열 전달 물질들(312a, 312b)은 접착성을 가질 수 있다. 경화되기 전의 제1 열 전달 물질들(312a, 312b)은 점성을 가질 수 있다. 따라서, 하부 반도체 칩(230)과 방열판(310), 및 방열판(310)과 상부 반도체 칩(130a) 사이의 접촉 면적이 충분히 넓어지고 열 전달 효율이 개선될 수 있다. 제1 열 전달 물질들(312a, 312b)은 열전도성 입자들을 가진 단량체 또는 중합체를 포함할 수 있다.
적층 반도체 패키지(1000)는 상부 반도체 패키지(100) 상의 제2 방열 부재(400)를 더 포함할 수 있다. 제2 방열 부재(400)는 제2 방열판(410)과 제2 열 전달 물질(412)을 포함할 수 있다. 제2 방열 부재(400)는 상부 반도체 패키지(100)의 상면을 전면적으로 커버할 수 있다. 제2 방열판(410)은 제1 방열판(310)과 동일한 물질을 포함할 수 있다. 제2 열 전달 물질(412)은 상부 반도체 패키지(100)의 상부 몰딩막(220)의 상면과 접촉할 수 있다. 제2 열 전달 물질(412)이 상부 반도체 패키지(100)와 제2 방열판(410) 사이에 개재될 수 있다. 예를 들어, 제2 방열판(410)은 제2 열 전달 물질(412)에 의해 상부 몰딩막(120) 상에 고정될 수 있다. 제2 열 전달 물질(412)은 제1 열 전달 물질들(312a, 312b)과 동일한 물질을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000b)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218), 제1 방열 부재(300), 및/또는 제2 방열 부재(400)를 포함할 수 있다. 상부 반도체 패키지(100)는 적층된 적어도 두 개 이상의 제1 상부 반도체 칩(130a) 및 제1 상부 반도체 칩(130a) 상의 제2 상부 반도체 칩(130b)을 포함할 수 있다. 예를 들어, 제1 상부 반도체 칩(130a)은 제1 접착막(122a)에 의해 상부 패키지 기판(110) 상에 고정될 수 있다. 제2 상부 반도체 칩(130b)은 제2 접착막(122b)에 의해 제1 상부 반도체 칩(130a) 상에 고정될 수 있다. 제1 접착막(122a) 및 제2 접착막(122b)은 다이 접착 필름(DAF, die attach film)을 포함할 수 있다. 본 실시예에서, 개구부(118)는 제1 상부 반도체 칩(130a)의 하면을 노출시킬 수 있다.
본 발명의 실시예들에 의한 적층 반도체 패키지(1000a, 1000b)에서, 하부 반도체 칩(230)에서 발생된 열은 제1 방열 부재(300)를 통하여 상부 반도체 칩(130, 130a, 130b)으로 전달, 방출될 수 있다. 상부 반도체 칩(130, 130a, 130b)으로 전달된 열은 제2 방열 부재(400)를 통하여 보다 효과적으로 방출될 수 있다. 일반적으로, 로직 반도체 소자가 메모리 반도체 소자보다 많은 열이 발생한다. 또한 로직 반도체 소자에서 발생되는 열은 반도체 소자의 전체적으로서 균일하게 발생하지 않고 특정 영역에서 많은 열이 집중하여 발생할 수 있어 로직 반도체 소자의 신뢰성을 급격히 저하시킬 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 로직 반도체 소자를 포함하는 반도체 패키지에서 발생된 열이 메모리 반도체 소자를 포함하는 반도체 패키지를 통하여 보다 효과적으로 분산, 방출될 수 있으므로 로직 반도체 소자의 신뢰성이 개선될 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 개구부들을 보여주는 상면도(top view)들이다. 도 2a 내지 도 2d를 참조하면, 본 발명의 다양한 실시예들에 의한 개구부들(118a, 118b, 118c, 118d)은 다각형 모양(polygonal shaped), 원형 모양(circular shaped), 다수개의 바(bar shaped), 및/또는 다수개의 섬 형(island shaped) 배열을 가질 수 있다. 도 2a, 2c 및 2d에서, 개구부들(118a, 118c, 118d)이 사각형 모양인 것으로 가정, 도시되었다. 개구부들(118a, 118b, 118c, 118d)은 상부 반도체 기판(110)에 포함될 수 있다. 예를 들어, 개구부들(118a, 118b, 118c, 118d)은 상부 반도체 기판(110)을 관통할 수 있다.
도 3a 내지 도 3c는 본 발명의 기술적 사상에 의한 상부 패키지 기판들과 제1 방열판들의 다양한 구조들을 보여주는 측단면도들이다. 도 3a를 참조하면, 본 발명의 일 실시예에 의한 상부 패키지 기판(110a)은 동일한 상부 폭(Wa1)과 하부 폭(Wa2)을 갖는 개구부(118a)를 포함할 수 있고, 제1 방열판(310a)은 동일한 넓이를 가진 상면 및 하면을 포함할 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 상부 패키지 기판(110b)은 상대적으로 좁은 상부 폭(Wb1) 및 상대적으로 넓은 하부 폭(Wb2)을 갖는 개구부(118b)를 포함할 수 있고, 제1 방열판(310b)은 상대적으로 좁은 폭을 갖는 상부 및 상대적으로 넓은 폭을 갖는 하부를 포함할 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 상부 패키지 기판(110c)은 상대적으로 넓은 상부 폭(Wc1) 및 상대적으로 좁은 하부 폭(Wc2)을 갖는 개구부(118b)를 포함할 수 있고, 제1 방열판(310c)은 상대적으로 넓은 폭을 갖는 상부 및 상대적으로 좁은 폭을 갖는 하부를 포함할 수 있다.
도 3b 및 3c를 다시 참조하면, 상부 패키지 기판들(110b, 11c)의 개구부들(118b, 118c) 및/또는 제1 방열판들(310a, 310b, 310c)의 측벽들은 계단 형태를 가질 수 있다. 부가하여, 상부 패키지 기판들(110b, 110c)의 개구부들(118b, 118c) 및/또는 제1 방열판들(310a, 310b, 310c)의 측벽들은 경사면(tapered sidewalls)을 가질 수 있다.
도 4 내지 도 7은 본 발명의 기술적 사상에 의한 다른 실시 예들에 따른 적층 반도체 패키지들을 나타내는 단면도들이다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000c)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218), 제1 방열 부재(300), 및/또는 제2 방열 부재(400)를 포함할 수 있다. 하부 반도체 패키지(200)는 하부 패키지 기판(210), 하부 패키지 기판(210) 상에 플립 칩 본딩 기술을 이용하여 실장된 하부 반도체 칩(230), 하부 패키지 기판(210)과 하부 반도체 칩(230) 사이의 하부 칩 범프(232) 및 언더필(222, underfill), 및 하부 반도체 칩(230)을 감싸는 하부 몰딩막(220)을 포함할 수 있다. 언더필(222)은 하부 칩 범프(232)를 감쌀 수 있다. 언더필(222)은 실리카 필러(filler)를 포함할 수 있다. 설명되지 않은 구성 요소들(elements)은 도 1a 내지 도 3c를 참조하여 이해될 수 있을 것이다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000d)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218), 제1 방열 부재(300), 및/또는 제2 방열 부재(400)를 포함할 수 있다. 하부 반도체 패키지(200)는 하부 패키지 기판(210), 하부 반도체 칩(230), 하부 칩 범프(232), 및 하부 패키지 기판(210)과 하부 반도체 칩(230)사이 언더필(222)을 포함할 수 있다. 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000d)는, 도 1a, 1b 및 4를 더 참조하여, 하부 몰딩막(220)이 생략된 하부 반도체 패키지(200)를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000e)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218), 제1 방열 부재(300), 및/또는 제2 방열 부재(400)를 포함할 수 있다. 상부 반도체 패키지(100)는 상부 패키지 기판(110) 상에 플립 칩 방법으로 실장된 상부 반도체 칩(130)을 포함할 수 있다. 상부 패키지 기판(110)의 제1 상부 기판 패드(112)와 상부 반도체 칩(130) 사이에 상부 칩 범프(132)가 배치될 수 있다. 상부 반도체 칩(130)의 하면은 제1 방열 부재(300)와 접촉할 수 있다. 상부 반도체 칩(130)의 상면과 제2 방열 부재(400)가 접촉할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지(1000f)는 상부 반도체 패키지(100), 하부 반도체 패키지(200), 접속 범프(218), 제1 방열 부재(300), 및/또는 제2 방열 부재(400)를 포함할 수 있다. 상부 반도체 패키지(100)는 상부 패키지 기판(110) 상에 실장된 다수의 적층 상부 반도체 칩들(130a, 130b)을 포함할 수 있다. 상부 반도체 칩들(130a, 130b)은 전도성 쓰루 실리콘 비아(140a, 140b, 150a, 150b, Through Silicon Via: TSV)와 상부 칩 범프들(132a, 132b, 133a, 133b)를 포함할 수 있다. 쓰루 실리콘 비아(TSV)는 상부 반도체 칩들(130a, 130b)을 관통하고, 전기적 연결을 제공하는 시그널 비아들(140a, 140b: Signal Via)과 열의 방출 경로를 제공하는 열 전달 비아들(150a, 150b: Thermal Transfer Via)을 포함할 수 있다. 상부 칩 범프들(132a, 132b, 133a, 133b)은 시그널 비아들(140a, 140b)과 연결되는 시그널 범프들(132a, 132b)과 열 전달 비아들(150a, 150b)과 연결되는 열 전달 범프들(133a, 133b)을 포함할 수 있다. 상부 칩 범프들(132a, 132b, 133a, 133b)은 솔더 볼을 포함할 수 있다.
예컨대, 시그널 비아들(140a, 140b)은 시그널 범프들(132a, 132b)을 통해 상부 패키지 기판(110)의 대응되는 제1 상부 기판 패드(112)에 전기적으로 연결되고, 열 전달 비아들(150a, 150b)은 열 전달 범프들(133a, 133b)을 통해 제1 방열 부재(300)와 물리적으로 연결될 수 있다. 본 실시예의 적층 반도체 패키지(1000f)에서, 하부 반도체 칩(230)에서 발생되는 열은 제1 방열 부재(300), 열 전달 범프(133a, 133b) 및 열 전달 비아들(150a, 150b)을 통해 제2 방열 부재(400)로 전달되어 외부로 방출될 수 있다. 이때, 제1 방열 부재(300)와 열 전달 범프(133a)는 직접 접촉할 수 있다. 직접 접촉할 수 있다. 따라서 열 방출 성능이 더욱 향상될 수 있다.
8a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(220) 또는 반도체 소자들(2230)은 본 발명의 다양한 실시예들에 의한 적층 반도체 패키지들(1000a-1000f) 중 적어도 하나를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 8b 및 8c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다. 도 8b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 다양한 실시예들에 의한 적층 반도체 패키지들(1000a-1000f) 중 적어도 하나를 포함할 수 있다.
도 8c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(241)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템은 본 발명의 다양한 실시예들에 의한 적층 반도체 패키지들(1000a-1000f) 중 적어도 하나를 포함할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000a-1000f: 적층 반도체 패키지
100: 상부 반도체 패키지 110: 상부 패키지 기판
112: 제1 상부 기판 패드 114: 제2 상부 기판 패드
116: 본딩 와이어 118: 개구부
120: 상부 몰딩막
122: 접착막
122a: 제1 접착막 122b: 제2 접착막
130: 상부 반도체 칩
130a: 제1 상부 반도체 칩 130b: 제2 상부 반도체 칩
132, 133: 상부 칩 범프
132a, 132b: 시그널 범프 133a, 133b: 열 전달 범프
140, 150: 쓰루 실리콘 비아
140a, 140b: 시그널 비아 150a, 150b: 열 전달 비아
200: 하부 반도체 패키지 210: 하부 패키지 기판
212: 제1 하부 기판 패드 214: 제2 하부 기판 패드
216: 패키지 솔더 볼 218: 접속 범프
220: 하부 몰딩막 222: 언더필
230: 하부 반도체 칩 232: 하부 칩 범프
300: 제1 방열 부재 310: 제1 방열판
312: 열 전달 물질
312a: 제1 하부 열 전달 물질 312b: 제1 상부 열 전달 물질
400: 제2 방열 부재 410: 제2 방열판
412: 제2 열 전달 물질

Claims (10)

  1. 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상기 하부 반도체 패키지 상에 적층되고, 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 상부 패키지 기판은 상기 상부 반도체 칩의 하면을 노출하는 개구부를 포함하고; 및
    상기 개구부를 통과하여 상기 상부 반도체 칩의 하면 및 상기 하부 반도체 칩의 상면과 접촉하는 제1 방열 부재를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 방열 부재는,
    제1 방열판;
    상기 제1 방열판의 하면 상에 배치되어 상기 하부 반도체 칩의 상기 상면과 접촉하는 제1 하부 열 전달 물질; 및
    상기 제1 방열판의 상면 상에 배치되어 상기 상부 반도체 칩의 상기 하면과 접촉하는 제2 상부 열 전달 물질을 포함하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 상부 반도체 패키지 상의 제2 방열 부재를 더 포함하는 적층 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 방열 부재는,
    제2 방열판; 및
    상기 제2 방열판의 하면 상에 배치되어 상기 상부 반도체 패키지와 접촉하는 제2 열 전달 물질을 포함하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 개구부는,
    상면도에서(in a top view) 다각형, 원형, 다수의 바형, 및 다수의 섬형 중 어느 하나의 배열을 포함하는 적층 반도체 패키지.
  6. 제1항에 있어서,
    상기 하부 패키지 기판은 상면 상의 하부 기판 패드를 포함하고;
    상기 상부 패키지 기판은 하면 상의 상부 기판 패드를 포함하고; 및
    상기 하부 기판 패드와 상기 상부 기판 패드를 전기적으로 연결하도록 그들 사이에(therebetween) 배치된 접속 범프를 더 포함하는 적층 반도체 패키지.
  7. 제6항에 있어서,
    상기 하부 반도체 패키지는,
    상기 하부 패키지 기판의 상면 및 상기 하부 반도체 칩의 측면들을 덮고, 및
    상기 하부 반도체 칩의 상면을 노출하고 상기 접속 범프의 측면들을 감싸는 하부 몰딩막을 더 포함하는 적층 반도체 패키지.
  8. 제1항에 있어서,
    상기 상부 반도체 패키지는,
    상기 상부 반도체 칩과 상기 상부 반도체 기판 사이에 배치된 상부 칩 범프를 더 포함하는 적층 반도체 패키지.
  9. 제8항에 있어서,
    상기 상부 반도체 칩은,
    상기 상부 칩 범프와 전기적으로 연결되고 상기 상부 반도체 칩을 관통하는 쓰루 실리콘 비아를 포함하는 적층 반도체 패키지.
  10. 하부 패키지 기판 상에 실장된 하부 반도체 칩, 및 상기 하부 패키지 기판의 상면 및 상기 하부 반도체 칩의 측면들을 덮고, 및 상기 하부 반도체 칩의 상면을 노출시키는 하부 몰딩막을 포함하는 하부 반도체 패키지;
    상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 상부 패키지 기판은 상기 상부 반도체 칩의 하면을 노출하는 개구부를 포함하고;
    상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면 사이의 접속 범프, 상기 접속 범프의 측면들은 상기 하부 몰딩막으로 감싸이고; 및
    상기 개구부를 통과하여 상기 상부 반도체 칩의 상기 노출된 하면과 접촉하도록 상기 하부 반도체 칩의 상기 상면 상에 배치된 제1 방열 부재를 포함하는 적층 반도체 패키지.
KR1020130056591A 2013-05-20 2013-05-20 방열 부재를 갖는 적층 반도체 패키지 KR102105902B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130056591A KR102105902B1 (ko) 2013-05-20 2013-05-20 방열 부재를 갖는 적층 반도체 패키지
US14/102,430 US9142478B2 (en) 2013-05-20 2013-12-10 Semiconductor package stack having a heat slug

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130056591A KR102105902B1 (ko) 2013-05-20 2013-05-20 방열 부재를 갖는 적층 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20140136268A true KR20140136268A (ko) 2014-11-28
KR102105902B1 KR102105902B1 (ko) 2020-05-04

Family

ID=51895147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130056591A KR102105902B1 (ko) 2013-05-20 2013-05-20 방열 부재를 갖는 적층 반도체 패키지

Country Status (2)

Country Link
US (1) US9142478B2 (ko)
KR (1) KR102105902B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190085587A (ko) 2018-01-11 2019-07-19 제엠제코(주) 고열전도성 반도체 패키지
KR20190089464A (ko) 2018-01-22 2019-07-31 제엠제코(주) 가압형 반도체 패키지
KR20190099654A (ko) 2018-02-19 2019-08-28 제엠제코(주) 가압형 반도체 파워 소자 패키지

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102105902B1 (ko) * 2013-05-20 2020-05-04 삼성전자주식회사 방열 부재를 갖는 적층 반도체 패키지
KR20140141281A (ko) * 2013-05-31 2014-12-10 삼성전자주식회사 반도체 패키지
US9978660B2 (en) * 2014-03-14 2018-05-22 Taiwan Semiconductor Manufacturing Company Package with embedded heat dissipation features
CN105280567B (zh) * 2014-06-19 2018-12-28 株式会社吉帝伟士 半导体封装件及其制造方法
JP6457206B2 (ja) * 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
RU2623697C2 (ru) * 2014-09-26 2017-06-28 Интел Корпорейшн Архитектура создания гибких корпусов
KR102424402B1 (ko) * 2015-08-13 2022-07-25 삼성전자주식회사 반도체 패키지 및 그 제조방법
WO2017034589A1 (en) * 2015-08-27 2017-03-02 Intel Corporation Multi-die package
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
WO2018009168A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Electronic device package on package (pop)
KR102505853B1 (ko) * 2016-07-06 2023-03-03 삼성전자 주식회사 반도체 패키지
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
US10438894B1 (en) * 2018-05-30 2019-10-08 Globalfoundries Inc. Chip-to-chip and chip-to-substrate interconnections in multi-chip semiconductor devices
CN112714539A (zh) * 2019-10-24 2021-04-27 伟创力有限公司 电子组件及制造电子组件的方法
US11227821B2 (en) 2020-04-21 2022-01-18 Toyota Motor Engineering & Manufacturing North America, Inc. Chip-on-chip power card with embedded thermal conductor
RU201912U1 (ru) * 2020-09-25 2021-01-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Многокристальная микросхема с верхним радиатором

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006234A (ko) * 1998-06-17 2000-01-25 가네꼬 히사시 적층반도체장치
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置
US20100315787A1 (en) * 2004-07-08 2010-12-16 Ming Li System and Method for Dissipating Heat from Semiconductor Devices
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200631A (en) * 1991-08-06 1993-04-06 International Business Machines Corporation High speed optical interconnect
US5481136A (en) * 1992-10-28 1996-01-02 Sumitomo Electric Industries, Ltd. Semiconductor element-mounting composite heat-sink base
KR100216893B1 (ko) 1996-09-21 1999-09-01 마이클 디. 오브 라이언 적층형 bga 반도체패키지
US6060777A (en) * 1998-07-21 2000-05-09 Intel Corporation Underside heat slug for ball grid array packages
TWI255532B (en) * 2002-02-05 2006-05-21 Siliconware Precision Industries Co Ltd Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
US7038311B2 (en) * 2003-12-18 2006-05-02 Texas Instruments Incorporated Thermally enhanced semiconductor package
US7205651B2 (en) * 2004-04-16 2007-04-17 St Assembly Test Services Ltd. Thermally enhanced stacked die package and fabrication method
US7235880B2 (en) * 2004-09-01 2007-06-26 Intel Corporation IC package with power and signal lines on opposing sides
US7196411B2 (en) * 2004-09-17 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation for chip-on-chip IC packages
JP2006295119A (ja) * 2005-03-17 2006-10-26 Matsushita Electric Ind Co Ltd 積層型半導体装置
DE102007037297A1 (de) * 2007-08-07 2009-02-19 Continental Automotive Gmbh Schaltungsträgeraufbau mit verbesserter Wärmeableitung
TWI369767B (en) * 2008-03-11 2012-08-01 Advanced Semiconductor Eng Heat sink structure and semiconductor package as well as method for configuring heat sinks on a semiconductor package
TWI357135B (en) * 2008-05-29 2012-01-21 Ind Tech Res Inst Chip package structure and manufacturing method th
TWI387084B (zh) * 2009-01-23 2013-02-21 Advanced Semiconductor Eng 具有穿導孔之基板及具有穿導孔之基板之封裝結構
US8299595B2 (en) 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
KR101652831B1 (ko) 2010-06-11 2016-08-31 삼성전자주식회사 열적 특성을 개선하는 패키지 온 패키지
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US20130093073A1 (en) * 2011-10-17 2013-04-18 Mediatek Inc. High thermal performance 3d package on package structure
US9219041B2 (en) * 2012-03-29 2015-12-22 International Business Machines Corporation Electronic package for millimeter wave semiconductor dies
US20140284040A1 (en) * 2013-03-22 2014-09-25 International Business Machines Corporation Heat spreading layer with high thermal conductivity
KR20140130920A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR102105902B1 (ko) * 2013-05-20 2020-05-04 삼성전자주식회사 방열 부재를 갖는 적층 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006234A (ko) * 1998-06-17 2000-01-25 가네꼬 히사시 적층반도체장치
US20100315787A1 (en) * 2004-07-08 2010-12-16 Ming Li System and Method for Dissipating Heat from Semiconductor Devices
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190085587A (ko) 2018-01-11 2019-07-19 제엠제코(주) 고열전도성 반도체 패키지
KR20190089464A (ko) 2018-01-22 2019-07-31 제엠제코(주) 가압형 반도체 패키지
KR20190099654A (ko) 2018-02-19 2019-08-28 제엠제코(주) 가압형 반도체 파워 소자 패키지

Also Published As

Publication number Publication date
KR102105902B1 (ko) 2020-05-04
US20140339692A1 (en) 2014-11-20
US9142478B2 (en) 2015-09-22

Similar Documents

Publication Publication Date Title
KR102105902B1 (ko) 방열 부재를 갖는 적층 반도체 패키지
US10825776B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US9449930B2 (en) Semiconductor devices and package substrates having pillars and semiconductor packages and package stack structures having the same
KR102076044B1 (ko) 반도체 패키지 장치
US10522522B2 (en) Package substrate comprising side pads on edge, chip stack, semiconductor package, and memory module comprising same
KR101721781B1 (ko) 패키지 기판에 다이를 포함하는 적층된 다이 패키지
US10228735B2 (en) Methods of direct cooling of packaged devices and structures formed thereby
US20070045804A1 (en) Printed circuit board for thermal dissipation and electronic device using the same
US20070001310A1 (en) Thermal interface material and method
JP2008166440A (ja) 半導体装置
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
JP2006522478A (ja) プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール
KR20150005199A (ko) 반도체 칩 및 이를 갖는 적층형 반도체 패키지
KR20140130916A (ko) Ｅｍｉ 차폐기능과 방열 기능을 가지는 반도체 패키지
KR20150030023A (ko) 반도체 패키지 및 그 제조방법
TW201415587A (zh) 半導體裝置的熱能管理結構及其製造方法
US20130037930A1 (en) Semiconductor chip and semiconductor package having the same
KR20160085988A (ko) 반도체 패키지 및 그 제조 방법
US7298028B2 (en) Printed circuit board for thermal dissipation and electronic device using the same
US20080277786A1 (en) Semiconductor package substrate
US7723843B2 (en) Multi-package module and electronic device using the same
US20200168522A1 (en) Semiconductor package and method of manufacturing the same
TW201622092A (zh) 包含複數個堆疊晶片之半導體封裝
KR102108087B1 (ko) 반도체 패키지
US6794748B1 (en) Substrate-less microelectronic package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right