DE102010036678A1 - Multichip-Modul und Verfahren zu seiner Herstellung - Google Patents

Multichip-Modul und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102010036678A1
DE102010036678A1 DE102010036678A DE102010036678A DE102010036678A1 DE 102010036678 A1 DE102010036678 A1 DE 102010036678A1 DE 102010036678 A DE102010036678 A DE 102010036678A DE 102010036678 A DE102010036678 A DE 102010036678A DE 102010036678 A1 DE102010036678 A1 DE 102010036678A1
Authority
DE
Germany
Prior art keywords
chips
board
mounting board
wiring
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102010036678A
Other languages
English (en)
Inventor
Masateru Kawaski-shi Koide
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of DE102010036678A1 publication Critical patent/DE102010036678A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Ein Multichipmodul enthält eine Montageplatine, eine Anzahl Chips und eine Verdrahtungsplatine. Die Chips sind horizontal auf der Montageplatine angeordnet. Die Chips sind elektrisch mit der Montageplatine verbunden und jeweils mit Durchgangslöchern ausgestattet, die die Chips durchdringen. Die Chips sind auf ihren Oberflächen, die zur Montageplatine zeigen, jeweils mit Schaltungen versehen. Die Verdrahtungsplatine ist auf einer Seite angeordnet, die der Montageplatine bezogen auf die Chips gegenüberliegt. Die Verdrahtungsplatine enthält ein Verdrahtungsmuster, das benachbarte Chips elektrisch miteinander verbindet. Die Schaltung ist über Durchgangslöcher elektrisch mit dem Verdrahtungsmuster verbunden.

Description

  • GEBIET DER ERFINDUNG
  • Die hier beschriebenen Ausführungsformen betreffen ein Multichipmodul und ein Verfahren zum Herstellen des Multichipmoduls.
  • Hintergrund der Erfindung
  • Man kennt Halbleiter-Chipmodule, die als Multichipmodule (MCM) bezeichnet werden. Bei einem herkömmlichen Multichipmodul werden eine Anzahl Siliciumchips, die durch jeweils eigene Prozesse hergestellt werden, horizontal auf einem gemeinsamen Substrat montiert. Die unbedeckten Siliciumchips sind zugänglich und werden untereinander jeweils über eine Verdrahtung verbunden, die auf einer keramischen Platine oder Verbundplatine ausgebildet sind (siehe beispielsweise die ungeprüfte japanische Patentschrift Nr. 6-283661 ).
  • Um jedoch einen hinreichenden Kanalbereich gemäß der Verdrahtungsspezifikation der keramischen Platine oder Verbundplatine nach JP-A-6-283661 sicherzustellen, muss der Abstand zwischen benachbarten Chips groß sein.
  • Da der große Abstand zwischen den Chips zudem die Verdrahtungslänge unter den Chips verlängert, kann es schwierig sein, Daten mit hohen Raten zwischen den Chips zu übertragen, beispielsweise LSI-Chips (LSI = Large-Scale Integration, hochintegrierter Chip). Verlängert sich die Verdrahtungslänge, so muss der in das LSI eingebaute Treiber durch einen größeren Treiber ersetzt werden, und damit kann sich die Abmessung des LSI entsprechend vergrößern. Zudem ist das Bereitstellen einer großen Anzahl Kanäle in der Platine durch die Verdrahtungsspezifikation beschränkt.
  • Neuerdings werden Platinen mit feinen Verdrahtungen entwickelt, beispielsweise Verbundplatinen (siehe etwa die ungeprüfte japanische Patentschrift Nr. 2001-94033 ). Zum Fertigen der Verbundplatinen benötigt man jedoch zusätzlich besondere Prozeduren oder Anlagen. Dadurch können die Kosten der Platine ansteigen.
  • ZUSAMMENFASSUNG
  • Es ist gemäß einem Aspekt der Ausführungsformen eine Aufgabe, ein Multichipmodul bereitzustellen, das einen geringen Zwischenraum zwischen den Chips aufweist. Es ist gemäß einem Aspekt der Ausführungsformen eine weitere Aufgabe, ein Verfahren zum Herstellen eines Multichipmoduls bereitzustellen, wobei das Verfahren die Ausbeute der Multichipmodule mit geringen Zwischenräumen zwischen den Chips verbessern soll.
  • Gemäß einem Aspekt der Ausführungsformen enthält ein Multichipmodul eine Montageplatine, eine Anzahl Chips und eine Verdrahtungsplatine. Die Anzahl Chips ist horizontal auf der Montageplatine angeordnet. Die Chips sind elektrisch mit der Montageplatine verbunden und jeweils mit Durchgangslöchern versehen, die die Chips durchdringen. Die Chips sind jeweils an den Oberflächen, die zur Montageplatine zeigen, mit Schaltkreisen versehen. Die Verdrahtungsplatine ist gesehen von der Montageplatine auf der anderen Seite der Chips angeordnet. Die Verdrahtungsplatine enthält ein Verdrahtungsmuster, das benachbarte Chips elektrisch miteinander verbindet. Die Schaltkreise sind über die Durchgangslöcher elektrisch mit dem Verdrahtungsmuster verbunden.
  • Die Aufgabe und die Vorteile der Erfindung lassen sich mit Hilfe der in den Ansprüchen verdeutlichten Elemente und Kombinationen besser erfassen und verstehen.
  • Die obige allgemeine Beschreibung sowie die folgende ausführliche Beschreibung haben lediglich Beispielcharakter und dienen der Erklärung; sie schränken die beanspruchte Erfindung nicht ein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigt:
  • 1 eine Querschnittsansicht, in der ein Multichipmodul gemäß einer Ausführungsform skizziert ist;
  • 2 eine Draufsicht einer Anordnung von LSI-Chips;
  • 3 eine teilweise vergrößerte Ansicht eines Silicium-Zwischenstücks;
  • 4A bis 4E erklärende Ansichten zu einem Verfahren zum Herstellen des Multichipmoduls;
  • 5A bis 5C erklärende Ansichten zu dem Verfahren zum Herstellen des Multichipmoduls; und
  • 6A und 6B erklärende Ansichten zu dem Verfahren zum Herstellen des Multichipmoduls.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es folgt eine Beschreibung eines Multichipmoduls und eines Verfahrens zum Fertigen des Multichipmoduls gemäß einer Ausführungsform anhand von 1 bis 6B. 1 zeigt eine Querschnittsansicht, in der ein Multichipmodul 100 gemäß einer Ausführungsform skizziert ist. Das Multichipmodul 100 ist mit Löthöckern 210 auf einer Hauptplatine 200 befestigt, siehe 1.
  • Das Multichipmodul 100 enthält; eine Montageplatine 10, vier LSI-Chips 30A bis 30D als Chips; ein Silicium-Zwischenstück 20 als Verdrahtungsplatine und einen Wärmeableiter 50. Die Chips 30C und 30D sind in 2 dargestellt.
  • Die Montageplatine 10 ist als Verbundplatine bezeichnet. Die Montageplatine 10 ist eine Mehrschichtplatine, die umfasst: eine Platine, die Verdrahtungslagen aufweist und Kernplatine heißt; und Verdrahtungslagen, die auf der Vorder- und Rückseite der Platine ausgebildet sind. Beispielsweise besitzt die Kernplatine vier Verdrahtungslagen, und die erste bis dritte Verdrahtungslage sind auf der Vorder- und Rückseite der Platine ausgebildet. Die auf der Montageplatine 10 ausgebildete Verdrahtung verbindet die Hauptplatine 200 mit den LSI-Chips 30A bis 30D. Als Beispiele für das Material der Platine seien Epoxidharz, Polyimid und Keramik genannt. Ein Beispiel für das Verdrahtungsmaterial ist Kupfer.
  • Jeder der LSI-Chips 30A bis 30D enthält: ein Chipbildungsteil, das aus einem Siliciumwafer besteht; und einen Dünnfilm 31, der auf dem Chipbildungsteil ausgebildet ist sowie Verdrahtungsmuster, die in dem Dünnfilm 31 ausgebildet sind. Im Weiteren werden die Dünnfilme 31 der LSI-Chips 30A bis 30D als Dünnfilmschaltungen 31 bezeichnet. Die LSI-Chips 30A bis 30D sind mit Löthöckern 140 an der Montageplatine 10 befestigt. Die Umgebung der Löthöcker 140, d. h. der Abstand bzw. die Teilung zwischen den LSI-Chips 30A bis 30D und der Montageplatine 10, ist mit einem Kunststoff 38 (Unterfüllungsmaterial) versiegelt.
  • 2 zeigt die gegenseitige Lage der LSI-Chips 30A bis 30D und des Silicium-Zwischenstücks 20. Die LSI-Chips 30A bis 30D sind wie 2 zeigt eng nebeneinander angeordnet. An den Ecken der LSI-Chips 30A bis 30D sind zahlreiche eng benachbarte Durchgangslöcher 32 vorhanden, die die LSI-Chips 30A bis 30D durchdringen, siehe 1. Die Durchgangslöcher 32 sind beispielsweise mit Abständen von ungefähr 50 μm angeordnet. Die Durchgangslöcher 32 sind mit einem Metall wie etwa Kupfer beschichtet (gefüllt). An den oberen Enden der Durchgangslöcher 32 sind jeweils Anschlussflecke 144 vorhanden. Auf den Oberseiten der Anschlussflecke 144 befinden sich jeweils Löthöcker 28.
  • Das Silicium-Zwischenstück 20 ist so bemessen, dass es die Fläche bedeckt, auf der sich die Durchgangslöcher 32 in den LSI-Chips 30A bis 30D befinden, siehe 1 und 2. Die Größe des Silicium-Zwischenstücks 20 beträgt beispielsweise 10 mm auf 10 mm. Das Silicium-Zwischenstück 20 umfasst: eine Siliciumplatine; und eine Isolierschicht, die auf der Siliciumplatine ausgebildet ist. In der Isolierschicht wird durch eine Halbleiter-Fertigungsvorrichtung, beispielsweise eine Halbleiter-Belichtungsvorrichtung, ein Verdrahtungsmuster ausgebildet. 3 zeigt eine vergrößerte Ansicht des Silicium-Zwischenstücks 20. Das genannte Verdrahtungsmuster ist mit dem Bezugszeichen 26a bezeichnet. Die Verdrahtungsmuster 26a verbinden den LSI-Chip 30A mit den LSI-Chips 30B und 30D, und sie verbinden den LSI-Chip 30C mit den LSI-Chips 30B und 30D.
  • Nun zurück zu 1. Der Wärmeableiter 50 dient dazu, die Oberflächen der LSI-Chips 30A bis 30D und des Silicium-Zwischenstücks 20 mit Hilfe eines Spritzgussmaterials 40 (TIM) zu bedecken. Der Wärmeableiter 50 besteht beispielsweise aus einem Material wie Kupfer und hat die Funktion, die in den LSI-Chips 30A bis 30D erzeugte Wärme abzustrahlen.
  • In einem wie oben konfigurierten Multichipmodul 100 sind die LSI-Chips 30A bis 30D, die elektrisch mit der Montageplatine 10 verbunden sind, untereinander über die Verdrahtungsmuster 26a auf dem Silicium-Zwischenstück 20 verbunden. Zudem sind die Dünnfilmschaltungen 31 der LSI-Chips 30A bis 30D über die Durchgangslöcher 32 elektrisch an die Verdrahtungsmuster 26a des Silicium-Zwischenstücks 20 angeschlossen. Auf diese Weise sind die LSI-Chips 30A bis 30D elektrisch mit der Montageplatine 10 verbunden und untereinander über das Silicium-Zwischenstück 20 elektrisch verbunden.
  • Anhand von 4A bis 6B wird nun ein Verfahren zum Fertigen von Multichipmodulen 100 beschrieben.
  • Zuerst wird ein Chipbildungsteil 30', aus dem schließlich die LSI-Chips 30A bis 30B werden, gemäß 4A bis 4E hergestellt. Bei der Produktion des Chipbildungsteils 30' wird ein Siliciumwafer W wie in 4 dargestellt bearbeitet. Der Siliciumwafer W besitzt eine vorbestimmte Dicke, die gleich oder größer ist als die Dicke eines jeden Chips der LSI-Chips 30A bis 30D. Nun werden Löcher 132, aus denen schließlich die Durchgangslöcher 32 werden, durch Ätzen ausgebildet, siehe 4B. Daraufhin, siehe 4C, werden die Löcher 132 im Siliciumwafer W beschichtet und mit einem Metall gefüllt, beispielsweise Kupfer, so dass die Dünnfilmschaltung 31 ausgebildet wird. Beim Ausbilden der Dünnfilmschaltung 31 wird eine Halbleiter-Fertigungsvorrichtung, beispielsweise eine Halbleiter-Belichtungsvorrichtung, verwendet. Nun werden Anschlussflecke 138 für Signale auf der Dünnfilmschaltung 31 ausgebildet, indem ein Metall, beispielsweise Kupfer, aufgetragen wird, siehe 4D. Der Siliciumwafer W muss auf die gewünschte Größe zerschnitten werden, und zwar bevor die in 4D erläuterte Prozedur vorgenommen wird oder danach. Der zerschnittene Siliciumwafer W wird zum Chipbildungsteil 30'. Im folgenden Schritt werden jeweils die Löthöcker 140 auf den Anschlussflecken 138 des Chipbildungsteils 30' ausgebildet, siehe 4E. Wahlweise kann man den Siliciumwafer W nach dem Ausbilden der Löthöcker 140, siehe 4E, zerschneiden.
  • Nun werden mehrere (in diesem Fall vier) Chipbildungsteile 30' horizontal auf der Montageplatine 10 befestigt, und zwar in der gleichen Anordnung wie die LSI-Chips 30A bis 30D in 2. Der Abstand zwischen den benachbarten Chipbildungsteilen 30' beträgt beispielsweise 1 mm. Bei dieser Befestigungsprozedur wird das Chipbildungsteil 30' auf der Montageplatine 10 angeordnet und anschließend angepresst und erwärmt, so dass das Chipbildungsteil 30' über die Löthöcker 140 an der Montageplatine 10 befestigt wird. Es wird zusätzlich davon ausgegangen, dass die Größe der Löthöcker 140 für jedes Chipbildungsteil 30' unterschiedlich ist, siehe 5A. Nach dem Befestigen wird der Leerraum zwischen der Montageplatine 10 und dem Chipbildungsteil 30' mit dem Kunststoff 38 (Unterfüllungsmaterial) ausgefüllt.
  • Nun werden alle Chipbildungsteile 30' gleichzeitig poliert, damit die Oberseiten der Chipbildungsteile 30' eingeebnet werden. Beim Einebnungsvorgang werden die Chipbildungsteile 30' so poliert, dass die Löcher 132 den Siliciumwafer W durchdringen. Die Löcher 132, die den Siliciumwafer W durchdringen, werden zu den Durchgangslöchern 32.
  • Nun werden eine Anzahl Anschlussflecke 144 auf der Oberseite der Chipbildungsteile 30' an den Positionen der Durchgangslöcher 32 ausgebildet, siehe 5C. In der Stufe, in der die Anschlussflecke 144 ausgebildet werden, befinden sich die LSI-Chips 30A bis 30D auf der Montageplatine 10. Es ist zudem möglich, die Anschlussflecke 144 nicht auf dem Chipbildungsteil 30' auszubilden. In diesem Fall befinden sich die LSI-Chips 30A bis 30D in dem in 5B dargestellten Zustand.
  • Daraufhin werden die Löthöcker 28 jeweils auf den Anschlussflecken 144 ausgebildet, siehe 6A. Im folgenden Vorgang wird das Silicium-Zwischenstück 20 auf den Löthöckern 28 angeordnet, siehe 6B. Das Silicium-Zwischenstück 20 und die Löthöcker 28 werden durch Anpressen und Erwärmen verbunden. Danach, siehe 1, werden das Spritzgussmaterial 40 (TIM) und der Wärmeableiter 50 auf den LSI-Chips 30A bis 30D und dem Silicium-Zwischenstück 20 angeordnet. Damit ist die Herstellung des Multichipmoduls 100 beendet.
  • Wie beschrieben sind in dieser Ausführungsform die LSI-Chips 30A bis 30D, die elektrisch mit der Montageplatine 10 verbunden sind, untereinander über die Verdrahtungsmuster 26a auf dem Silicium-Zwischenstück 20 verbunden, das auf der der Montageplatine 10 gegenüberliegenden Seite angeordnet ist. Die LSI-Chips 30A bis 30D weisen jeweils die Dünnfilmschaltung 31 auf der Oberfläche auf, die zur Montageplatine 10 zeigt. Die Dünnfilmschaltung 31 und die Verdrahtungsmuster 26a auf dem Silicium-Zwischenstück 20 sind über die Durchgangslöcher 32, die den LSI-Chip durchdringen, elektrisch miteinander verbunden. Durch diese Anordnungen ist bei jedem der LSI-Chips 30A bis 30D die elektrische Verbindung der Montageplatine 10 sichergestellt sowie der elektrische Anschluss an einen anderen LSI-Chip über das Silicium-Zwischenstück 20. Da man das Silicium-Zwischenstück 20 getrennt von der Montageplatine 10 fertigen kann, kann man die Verdrahtungsmuster 26a sehr fein ausbilden. Dadurch kann man die Länge der Verdrahtungsmuster 26a geringer halten und den Abstand zwischen den LSI-Chips verkleinern. In dieser Ausführungsform kann man die vier LSI-Chips wie einen einzigen großen Pseudo-LSI-Chip handhaben.
  • Da es zudem nicht erforderlich ist, den Verdrahtungsbereich, der die Chips untereinander verbindet, auf der Keramikplatine oder Verbundplatine bereitzustellen, kann man den Abstand zwischen den Chips verringern. Da man den Abstand zwischen den Chips verringern kann, fallen die Verdrahtungslängen kürzer aus. Dies erlaubt eine sehr schnelle Übertragung. Zudem erlauben die kürzeren Verdrahtungslängen den Einsatz von LSI-Treibern, die den gleichen Spezifikationen genügen wie die Treiber in den LSIs. Damit kann man das LSI selbst verkleinern und seinen Energieverbrauch verringern.
  • In dieser Ausführungsform erhält man durch das Kombinieren der kleineren Chips einen einzigen großen Pseudo-LSI-Chip. Damit ist es nicht erforderlich, eine Halbleiter-Fertigungsvorrichtung, beispielsweise eine Hochleistungs-Halbleiter-Belichtungsvorrichtung bereitzustellen, die für die Fertigung von großen LSI-Chips verwendet wird, oder umfangreiche Masken. Somit kann man ein Multichipmodul mit gewünschten Fähigkeiten unter geringen Kosten fertigen.
  • Da in dieser Ausführungsform die Verdrahtungsmuster 26a durch eine Halbleiter-Fertigungsvorrichtung ausgebildet werden, kann der Abstand zwischen den Verdrahtungsmustern 26a geringer sein. Damit kann man den Abstand zwischen den Chips kleiner halten.
  • In dieser Ausführungsform kann man die Oberflächen der LSI-Chips 30A bis 30D, auf denen sich das Silicium-Zwischenstück 20 befindet, auch dann aneinander angleichen, wenn mindestens eines der LSI-Chips 30A bis 30D eine Dicke hat, die sich von den anderen Chips unterscheidet. Dies stellt einen exakten elektrischen Anschluss zwischen den LSI-Chips sicher. Zudem kann man LSI-Chips mit jeweils unterschiedlicher Dicke auf der gleichen Montageplatine 10 anordnen.
  • In dieser Ausführungsform sind die Chipbildungsteile 30' horizontal auf der Montageplatine 10 angeordnet, so dass die Dünnfilmschaltung 31 zur Montageplatine 10 zeigt. Die Oberflächen der Chipbildungsteile 30', die der Montageplatine 10 gegenüberliegen, werden poliert, damit sie die gleiche Höhe haben. Nun werden die LSI-Chips hergestellt. Daraufhin wird das Silicium-Zwischenstück 20 auf den polierten Oberflächen der LSI-Chips montiert, und die Chips werden untereinander durch die Verdrahtungsmuster 26a auf dem Silicium-Zwischenstück 20 verbunden. Damit werden die LSI-Chips über das Silicium-Zwischenstück 20 elektrisch exakt miteinander verbunden, ohne dass die unterschiedliche Dicke der LSI-Chips einen Einfluss hat.
  • In dieser Ausführungsform sind die LSI-Chips 30A bis 30D vier Chips, die in Form einer Matrix angeordnet sind, und alle vier Chips sind untereinander über die Verdrahtungsmuster 26a in dem Bereich verbunden, in dem alle vier Chips zueinander benachbart sind. Dadurch sind die LSI-Chips wirksam miteinander verbunden.
  • Zudem braucht die Montageplatine 10 nur Verdrahtungen enthalten, die die Hauptplatine 200 mit den LSI-Chips 30A bis 30D verbinden. Damit wird die Verdrahtungsspezifikation einfach und es lassen sich geringe Kosten erzielen.
  • In der obigen Ausführungsform ist der Fall beschrieben, dass sich die Höhe der Löthöcker unter dem LSI-Chip 30A von den Höhen der Löthöcker unter dem LSI-Chip 30B unterscheidet, und dass sich die Dicke des LSI-Chips 30A von der Dicke des LSI-Chips 30B unterscheidet. Die Ausführungsform ist jedoch nicht auf einen derartigen Fall eingeschränkt. Haben die LSI-Chips 30A und 30B die gleiche Dicke, so können die Löthöcker die gleiche Höhe haben.
  • In der obigen Ausführungsform ist der Fall beschrieben, dass die Löcher 132 den Siliciumwafer W nicht durchdringen, siehe 4B. Die Ausführungsform ist jedoch nicht auf einen derartigen Fall eingeschränkt. Die Löcher 132 können den Siliciumwafer W durchdringen.
  • In der obigen Ausführungsform ist der Fall beschrieben, dass vier LSI-Chips vorhanden sind. Die Ausführungsform ist jedoch nicht auf einen derartigen Fall eingeschränkt. Es kann eine beliebige Anzahl LSI-Chips vorhanden sein.
  • In der obigen Ausführungsform ist als Chip der LSI-Chip beschrieben. Die Ausführungsform ist jedoch nicht auf einen LSI-Chip eingeschränkt. Es kann auch eine andere Chipart verwendet werden. In der obigen Ausführungsform ist das Silicium-Zwischenstück als Verdrahtungsplatine beschrieben. Die Ausführungsform ist jedoch nicht auf ein Silicium-Zwischenstück eingeschränkt. Man kann eine Platine verwenden, die sich vom Silicium-Zwischenstück unterscheidet. Man kann beispielsweise eine Dünnfilmplatine aus Polyimid verwenden, falls die Verdrahtung mit einer Teilung von ungefähr 50 μm ausgeführt ist.
  • Sämtliche hier angegebenen Beispiele und Bedingungen sind für pädagogische Zwecke gedacht und sollen den Leser beim Verstehen der Erfindung und der vom Erfinder beigetragenen Konzepte unterstützen, die die Wissenschaft fördern. Sie dienen nicht der Einschränkung auf die besonderen angegebenen Beispiele und Bedingungen. Die Anordnung dieser Beispiele in der Patentschrift zeigt keine Überlegenheit oder Unterlegenheit der Erfindung. Obgleich die Ausführungsform der Erfindung ausführlich beschrieben ist, kann man verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen, ohne den Bereich der Erfindung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - JP 6-283661 [0002]
    • - JP 6-283661 A [0003]
    • - JP 2001-94033 [0005]

Claims (5)

  1. Multichipmodul, umfassend: eine Montageplatine; eine Anzahl Chips, die horizontal auf der Montageplatine angeordnet sind, die elektrisch mit der Montageplatine verbunden sind, die jeweils mit Durchgangslöchern versehen sind, die die Chips durchdringen, und die jeweils mit Schaltungen auf den Oberflächen versehen sind, die zu der Montageplatine zeigen; und eine Verdrahtungsplatine, die bezüglich der Chips auf der gegenüberliegenden Seite der Montageplatine angeordnet ist, und die ein Verdrahtungsmuster enthält, das benachbarte Chips elektrisch miteinander verbindet, wobei die Schaltung über die Durchgangslöcher elektrisch an das Verdrahtungsmuster angeschlossen ist.
  2. Multichipmodul nach Anspruch 1, wobei das Verdrahtungsmuster mit einer Halbleiter-Fertigungsvorrichtung ausgebildet wird.
  3. Multichipmodul nach Anspruch 1 oder 2, wobei mindestens ein Chip der Anzahl Chips eine von den anderen Chips abweichende Dicke hat.
  4. Multichipmodul nach irgendeinem der Ansprüche 1 bis 3, wobei die Verdrahtungsplatine enthält: ein Siliciumsubstrat; und eine auf dem Siliciumsubstrat angeordnete Isolierschicht, wobei das Verdrahtungsmuster in der Isolierschicht ausgebildet ist.
  5. Verfahren zum Herstellen eines Multichipmoduls, umfassend: das Anordnen einer Anzahl Chips horizontal auf einer Montageplatine, wobei jeder der Chips eine Schaltung enthält, die zu der Montageplatine zeigt; das Polieren der bezüglich der Schaltung gegenüberliegenden Oberflächen der Chips, damit die gegenüberliegenden Oberflächen der Chips die gleiche Höhe haben; das Befestigen einer Verdrahtungsplatine auf den polierten Oberflächen der Chips; und das elektrische Verbinden der Chips untereinander mit einem Verdrahtungsmuster, das sich auf der Verdrahtungsplatine befindet.
DE102010036678A 2009-08-20 2010-07-28 Multichip-Modul und Verfahren zu seiner Herstellung Withdrawn DE102010036678A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-191280 2009-08-20
JP2009191280A JP5635247B2 (ja) 2009-08-20 2009-08-20 マルチチップモジュール

Publications (1)

Publication Number Publication Date
DE102010036678A1 true DE102010036678A1 (de) 2011-02-24

Family

ID=43495614

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010036678A Withdrawn DE102010036678A1 (de) 2009-08-20 2010-07-28 Multichip-Modul und Verfahren zu seiner Herstellung

Country Status (3)

Country Link
US (1) US8368230B2 (de)
JP (1) JP5635247B2 (de)
DE (1) DE102010036678A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157879B2 (en) 2011-08-30 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) * 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
EP2769409A1 (de) 2011-10-03 2014-08-27 Invensas Corporation Ansatz zur minimierung von multichip-drahtverbindungen mit orthogonalen fenstern
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US8519543B1 (en) * 2012-07-17 2013-08-27 Futurewei Technologies, Inc. Large sized silicon interposers overcoming the reticle area limitations
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8866304B2 (en) * 2012-12-21 2014-10-21 Altera Corporation Integrated circuit device with stitched interposer
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
JP2016533646A (ja) 2013-10-16 2016-10-27 インテル・コーポレーション 集積回路パッケージ基板
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9355963B2 (en) 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
JP6963448B2 (ja) * 2017-09-13 2021-11-10 太陽誘電株式会社 電子部品
US11508663B2 (en) 2018-02-02 2022-11-22 Marvell Israel (M.I.S.L) Ltd. PCB module on package
WO2020250162A1 (en) 2019-06-10 2020-12-17 Marvell Israel (M.I.S.L) Ltd. Ic package with top-side memory module
CN111696983B (zh) * 2020-06-24 2024-03-15 悦虎晶芯电路(苏州)股份有限公司 多芯片水平封装的芯片模组、晶圆结构和加工方法
US20230207523A1 (en) * 2021-12-28 2023-06-29 International Business Machines Corporation Wafer to wafer high density interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283661A (ja) 1993-03-29 1994-10-07 Sony Corp マルチチップモジュールの構造
JP2001094033A (ja) 1999-09-22 2001-04-06 Casio Comput Co Ltd 半導体チップモジュール及びその製造方法

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796165A (en) * 1988-03-18 1989-01-03 Chrysler Motors Corporation Vehicle tail light construction
US5065347A (en) * 1988-08-11 1991-11-12 Xerox Corporation Hierarchical folders display
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5295243A (en) * 1989-12-29 1994-03-15 Xerox Corporation Display of hierarchical three-dimensional structures with rotating substructures
US5226117A (en) * 1990-05-15 1993-07-06 International Business Machines Corporation Method for simultaneous update and change in parent and child windows
US5511186A (en) * 1992-11-18 1996-04-23 Mdl Information Systems, Inc. System and methods for performing multi-source searches over heterogeneous databases
US5544352A (en) * 1993-06-14 1996-08-06 Libertech, Inc. Method and apparatus for indexing, searching and displaying data
JP3235452B2 (ja) 1995-03-20 2001-12-04 松下電器産業株式会社 高周波集積回路装置
US5798760A (en) * 1995-06-07 1998-08-25 Vayda; Mark Radial graphical menuing system with concentric region menuing
US5894311A (en) * 1995-08-08 1999-04-13 Jerry Jackson Associates Ltd. Computer-based visual data evaluation
AU1122997A (en) * 1995-11-07 1997-06-11 Cadis, Inc. Search engine for remote object oriented database management system
US5793365A (en) * 1996-01-02 1998-08-11 Sun Microsystems, Inc. System and method providing a computer user interface enabling access to distributed workgroup members
US5930474A (en) * 1996-01-31 1999-07-27 Z Land Llc Internet organizer for accessing geographically and topically based information
US5796165A (en) 1996-03-19 1998-08-18 Matsushita Electronics Corporation High-frequency integrated circuit device having a multilayer structure
US5812134A (en) * 1996-03-28 1998-09-22 Critical Thought, Inc. User interface navigational system & method for interactive representation of information contained within a database
JPH09293824A (ja) 1996-04-26 1997-11-11 Shinko Electric Ind Co Ltd マルチチップモジュール
US5987469A (en) * 1996-05-14 1999-11-16 Micro Logic Corp. Method and apparatus for graphically representing information stored in electronic media
US6272556B1 (en) * 1996-07-01 2001-08-07 Sun Microsystems, Inc. Object-oriented system, method and article of manufacture for migrating a client-server application (#5)
US5897670A (en) * 1996-07-12 1999-04-27 Sun Microsystems, Inc. Method and system for efficient organization of selectable elements on a graphical user interface
US5911145A (en) * 1996-07-29 1999-06-08 Rae Technology, Inc. Hierarchical structure editor for web sites
US6025843A (en) * 1996-09-06 2000-02-15 Peter Sklar Clustering user interface
US6144962A (en) * 1996-10-15 2000-11-07 Mercury Interactive Corporation Visualization of web sites and hierarchical data structures
US5958008A (en) * 1996-10-15 1999-09-28 Mercury Interactive Corporation Software system and associated methods for scanning and mapping dynamically-generated web documents
AU5200198A (en) * 1996-11-07 1998-05-29 Natrificial Llc Method and apparatus for organizing and processing information using a digital computer
US6263507B1 (en) * 1996-12-05 2001-07-17 Interval Research Corporation Browser for use in navigating a body of information, with particular application to browsing information represented by audiovisual data
US5842218A (en) * 1996-12-06 1998-11-24 Media Plan, Inc. Method, computer program product, and system for a reorienting categorization table
US5966126A (en) * 1996-12-23 1999-10-12 Szabo; Andrew J. Graphic user interface for database system
US6070176A (en) * 1997-01-30 2000-05-30 Intel Corporation Method and apparatus for graphically representing portions of the world wide web
US6278464B1 (en) * 1997-03-07 2001-08-21 Silicon Graphics, Inc. Method, system, and computer program product for visualizing a decision-tree classifier
US5924090A (en) * 1997-05-01 1999-07-13 Northern Light Technology Llc Method and apparatus for searching a database of records
US6098066A (en) * 1997-06-13 2000-08-01 Sun Microsystems, Inc. Method and apparatus for searching for documents stored within a document directory hierarchy
US6278991B1 (en) * 1997-08-22 2001-08-21 Sap Aktiengesellschaft Browser for hierarchical structures
JPH1167963A (ja) 1997-08-26 1999-03-09 Matsushita Electric Works Ltd 半導体装置
US6112181A (en) * 1997-11-06 2000-08-29 Intertrust Technologies Corporation Systems and methods for matching, selecting, narrowcasting, and/or classifying based on rights management and/or other information
US6085187A (en) * 1997-11-24 2000-07-04 International Business Machines Corporation Method and apparatus for navigating multiple inheritance concept hierarchies
US6014662A (en) * 1997-11-26 2000-01-11 International Business Machines Corporation Configurable briefing presentations of search results on a graphical interface
US6223145B1 (en) * 1997-11-26 2001-04-24 Zerox Corporation Interactive interface for specifying searches
JP2870533B1 (ja) 1997-11-27 1999-03-17 日本電気株式会社 半導体装置およびその製造方法
US6055538A (en) * 1997-12-22 2000-04-25 Hewlett Packard Company Methods and system for using web browser to search large collections of documents
US6272650B1 (en) * 1998-02-03 2001-08-07 Amazing Media, Inc. System and method for disambiguating scene graph loads
US6028605A (en) * 1998-02-03 2000-02-22 Documentum, Inc. Multi-dimensional analysis of objects by manipulating discovered semantic properties
US6304259B1 (en) * 1998-02-09 2001-10-16 International Business Machines Corporation Computer system, method and user interface components for abstracting and accessing a body of knowledge
US6189045B1 (en) * 1998-03-26 2001-02-13 International Business Machines Corp. Data type conversion for enhancement of network communication systems
US6448987B1 (en) * 1998-04-03 2002-09-10 Intertainer, Inc. Graphic user interface for a digital content delivery system using circular menus
US6275820B1 (en) * 1998-07-16 2001-08-14 Perot Systems Corporation System and method for integrating search results from heterogeneous information resources
US6223094B1 (en) * 1998-08-21 2001-04-24 Sap Aktiengesellschaft Multi-tiered structure for storing and displaying product and process variants
US6054989A (en) * 1998-09-14 2000-04-25 Microsoft Corporation Methods, apparatus and data structures for providing a user interface, which exploits spatial memory in three-dimensions, to objects and which provides spatialized audio
US6166738A (en) * 1998-09-14 2000-12-26 Microsoft Corporation Methods, apparatus and data structures for providing a user interface, which exploits spatial memory in three-dimensions, to objects
US6278452B1 (en) * 1998-09-18 2001-08-21 Oracle Corporation Concise dynamic user interface for comparing hierarchically structured collections of objects
US6301579B1 (en) * 1998-10-20 2001-10-09 Silicon Graphics, Inc. Method, system, and computer program product for visualizing a data structure
US6304889B1 (en) * 1998-11-18 2001-10-16 International Business Machines Corporation Exponential optimization
US7840472B1 (en) * 1999-12-08 2010-11-23 Ebay Inc. Method and apparatus for holding an online live auction to combine features of both the internet and traditional, real world auctions
US6763496B1 (en) * 1999-03-31 2004-07-13 Microsoft Corporation Method for promoting contextual information to display pages containing hyperlinks
US6239803B1 (en) * 1999-04-14 2001-05-29 Stanley W. Driskell Method to achieve least effort selection from an item list of arbitrary length
US6601061B1 (en) * 1999-06-18 2003-07-29 Surfwax, Inc. Scalable information search and retrieval including use of special purpose searching resources
JP3289714B2 (ja) * 1999-10-12 2002-06-10 ヤマハ株式会社 電気凝固式印刷機
US20010054035A1 (en) * 2000-04-01 2001-12-20 Lee Soo Sung System and method for searching target web site by employing internet portal site having icons arranged according to frequency number of use
US7523114B2 (en) * 2000-04-24 2009-04-21 Ebay Inc. Method and system for categorizing items in both actual and virtual categories
US6769010B1 (en) * 2000-05-11 2004-07-27 Howzone.Com Inc. Apparatus for distributing information over a network-based environment, method of distributing information to users, and method for associating content objects with a database wherein the content objects are accessible over a network communication medium by a user
US6879332B2 (en) * 2000-05-16 2005-04-12 Groxis, Inc. User interface for displaying and exploring hierarchical information
US6980982B1 (en) * 2000-08-29 2005-12-27 Gcg, Llc Search system and method involving user and provider associated beneficiary groups
US7660740B2 (en) * 2000-10-16 2010-02-09 Ebay Inc. Method and system for listing items globally and regionally, and customized listing according to currency or shipping area
WO2002041190A2 (en) * 2000-11-15 2002-05-23 Holbrook David M Apparatus and method for organizing and/or presenting data
US8036949B2 (en) * 2000-11-15 2011-10-11 Nick Nassiri Real-time, interactive, competitive method of on-line auction utilizing an auctioneer
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US8428996B2 (en) * 2001-06-11 2013-04-23 Ebay Inc. Method and system automatically to support multiple transaction types, and to display seller-specific transactions of various transaction types in an integrated, commingled listing
JP2003174113A (ja) * 2001-12-07 2003-06-20 Sony Corp 半導体装置およびその製造方法ならびに電子回路装置
US7122904B2 (en) * 2002-04-25 2006-10-17 Macronix International Co., Ltd. Semiconductor packaging device and manufacture thereof
US20050125240A9 (en) * 2002-10-21 2005-06-09 Speiser Leonard R. Product recommendation in a network-based commerce system
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US20050150951A1 (en) * 2003-06-26 2005-07-14 Nathan Sacco Method and apparatus for measuring and monitoring post-sales conditions within a network trading platform
US7084487B1 (en) * 2003-12-09 2006-08-01 Xilinx, Inc. Shielded platform for die-bonding an analog die to an FPGA
US20060038272A1 (en) * 2004-08-17 2006-02-23 Texas Instruments Incorporated Stacked wafer scale package
KR100669830B1 (ko) * 2004-11-16 2007-04-16 삼성전자주식회사 이방성 도전막을 이용한 적층 패키지
TWI264127B (en) * 2005-09-23 2006-10-11 Via Tech Inc Chip package and substrate thereof
JP4828202B2 (ja) * 2005-10-20 2011-11-30 ルネサスエレクトロニクス株式会社 モジュール半導体装置
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
DE102006001767B4 (de) * 2006-01-12 2009-04-30 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
JP2007317822A (ja) * 2006-05-25 2007-12-06 Sony Corp 基板処理方法及び半導体装置の製造方法
US7911044B2 (en) * 2006-12-29 2011-03-22 Advanced Chip Engineering Technology Inc. RF module package for releasing stress
JP2010010644A (ja) * 2008-05-27 2010-01-14 Toshiba Corp 半導体装置の製造方法
US7969009B2 (en) * 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283661A (ja) 1993-03-29 1994-10-07 Sony Corp マルチチップモジュールの構造
JP2001094033A (ja) 1999-09-22 2001-04-06 Casio Comput Co Ltd 半導体チップモジュール及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157879B2 (en) 2011-08-30 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
DE102012100796B4 (de) * 2011-08-30 2020-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleiterstruktur

Also Published As

Publication number Publication date
US20110042824A1 (en) 2011-02-24
JP5635247B2 (ja) 2014-12-03
JP2011044560A (ja) 2011-03-03
US8368230B2 (en) 2013-02-05

Similar Documents

Publication Publication Date Title
DE102010036678A1 (de) Multichip-Modul und Verfahren zu seiner Herstellung
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102012104731B4 (de) Halbleitervorrichtungsbaugruppe und Verfahren zum Ausbilden dieser
DE102004022884B4 (de) Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE112010004888B4 (de) Substrat für IC-Bausteine mit Mehrschichtglaskern und Verfahren zu seiner Herstellung
DE102009044712B4 (de) Halbleiter-Bauelement
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE102007018914B4 (de) Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102005030465B4 (de) Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102006032073B4 (de) Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE112018003103T5 (de) Haftklebeband für Verbindungen mit hoher Dichte
DE102006016345A1 (de) Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
DE102005046737B4 (de) Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
DE112006002686T5 (de) Integrierte Mikrokanäle für 3D Through-Silicon-Architekturen
DE102014100509B4 (de) Verfahren zur herstellung und testung eines chipgehäuses
DE102005043557A1 (de) Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
WO2005081316A2 (de) Halbleiterbauteil mit einem umverdrahtungssubstrat und verfahren zur herstellung desselben
DE112011105848B4 (de) Verfahren für das Bumping einer Chip-Rückseite
DE112019006485T5 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
WO2004003991A2 (de) Elektronisches bauteil mit einer gehäusepackung
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102010033789A1 (de) Multichipmodul und Verfahren zum Herstellen desselben
DE112013004858T5 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R082 Change of representative

Representative=s name: HASELTINE LAKE KEMPNER LLP, DE

Representative=s name: HASELTINE LAKE LLP, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee