JP6963448B2 - 電子部品 - Google Patents

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Description

本発明は、電子部品に関し、例えば複数のデバイスチップを有する電子部品に関する。
異なる大きさのバンプを用い基板上にデバイスチップを実装することにより、バンプとパッドとの接続性を向上させることが知られている（例えば特許文献１）。デバイスチップの四隅に大きい半田バンプを設けることにより、実装機の高い位置制御精度を不要とすることが知られている（例えば特許文献２）。
特開２０１５−４１７６０号公報 特開平１１−１１１７７１号公報
特許文献１、２では、温度負荷による影響は考慮されていない。基板に複数のデバイスチップを実装した場合、温度負荷等によりバンプに大きな応力が加わる。これにより、基板とデバイスチップとの接合の信頼性が低下することがある。バンプ径を大きくすればバンプに加わる応力は小さくなる。しかしながら、バンプ径が大きくなると電子部品が大型化する。
本発明は、上記課題に鑑みなされたものであり、バンプに加わる応力を抑制しかつ小型化することを目的とする。
本発明は、基板と、平面形状が矩形状であり、１つのデバイスチップの矩形を構成する４つの角のうちの１つである角部が他の３つのデバイスチップ各々の前記角部と互いに隣接するよう前記基板上に配置された４つのデバイスチップと、前記４つのデバイスチップの各々の前記基板側の面に設けられ、前記角部に最も近い第１パッドと、前記４つのデバイスチップの各々において、前記第１パッドと前記基板とを接合する１または複数の第１バンプと、前記４つのデバイスチップの各々の前記基板側の面に設けられ、前記第１パッド以外のパッドの一つである第２パッドと、前記４つのデバイスチップの各々において、前記第２パッドと前記基板とを接合し、前記第２パッドとの接合面積の和が前記第１パッドと前記１または複数の第１バンプとの接合面積の和より小さい第２バンプと、を備える電子部品である。
上記構成において、前記４つのデバイスチップのうちの１つのデバイスチップにおいて、前記第２パッドと前記第２バンプとの接合面積は、前記第１パッドと前記１または複数の第１バンプとの接合面積の和の２／３以下である構成とすることができる。
上記構成において、前記４つのデバイスチップの各々において、前記第１パッドは、前記第１バンプが１つのみ接合する構成とすることができる。
上記構成において、前記４つのデバイスチップの各々において、前記第１パッドは、複数の第１バンプが接合する構成とすることができる。
上記構成において、前記４つのデバイスチップの各々において、前記第１パッドと前記複数の第１バンプの一つとの接合面積は前記第２パッドと前記第２バンプとの接合面積と等しい構成とすることができる。
上記構成において、前記４つのデバイスチップのうち隣接する２つのデバイスチップのそれぞれに設けられた互いに隣接する２辺は平行である構成とすることができる。
上記構成において、前記４つのデバイスチップは、各々前記基板に空隙を介し対向する弾性波素子を有する構成とすることができる。
上記構成において、前記４つのデバイスチップは、各々前記基板に空隙を介し対向し、入力端子と出力端子との間に接続された弾性波フィルタを有する構成とすることができる。
上記構成において、前記第１パッドは、前記入力端子または前記出力端子に接続されている構成とすることができる。
上記構成において、前記４つのデバイスチップは、各々前記基板に空隙を介し対向し、共通端子と信号端子との間に接続された弾性波フィルタを有し、前記第１パッドは前記共通端子に接続される構成とすることができる。
本発明によれば、バンプに加わる応力を抑制しかつ小型化することができる。
図１は、実施例１に係る電子部品の回路図である。 図２（ａ）および図２（ｂ）は、実施例１に係る電子部品の断面図および平面図である。 図３は、実施例１におけるフィルタの回路図である。 図４は、実施例１におけるデバイスチップの平面図である。 図５（ａ）および図５（ｂ）は、弾性波共振器の例を示す図である。 図６（ａ）および図６（ｂ）は、実施例１における効果を説明する断面模式図である。 図７は、シミュレーション１におけるサンプルの断面図である。 図８（ａ）は、シミュレーション１における基板１０の上面の平面図、図８（ｂ）は、配線２２ｃの平面図である。 図９（ａ）および図９（ｂ）は、シミュレーション１におけるバンプの直径φ２に対する応力を示す図である。 図１０は、シミュレーション２におけるサンプルの平面図である。 図１１（ａ）から図１１（ｄ）は、シミュレーション２におけるバンプの直径φ２に対する応力を示す図（その１）である。 図１２（ａ）から図１２（ｄ）は、シミュレーション２におけるバンプの直径φ２に対する応力を示す図（その２）である。 図１３は、実施例１の変形例１に係る電子部品の平面図である。
以下、図面を参照し実施例について説明する。
実施例１は、電子部品としてクワッドプレクサの例である。図１は、実施例１に係る電子部品の回路図である。図１に示すように、クワッドプレクサは、フィルタ５１から５４を有している。フィルタ５１から５４は、共通端子Ａｎｔとそれぞれ信号端子Ｔ１からＴ４との間に接続されている。例えば、フィルタ５１および５４は、同じバンドＢ１のそれぞれ送信用フィルタおよび受信フィルタである。フィルタ５２および５３は、同じバンドＢ２のそれぞれ送信用フィルタおよび受信フィルタである。バンドＢ１およびバンドＢ２はＬＴＥ（Long Term Evolution）バンド（Ｅ−ＵＴＲＡ(Evolved Universal Terrestrial Radio Access) Operating Band）のバンドである。
フィルタ５１は、信号端子Ｔ１に入力した高周波信号のうちバンドＢ１の送信帯域の信号を共通端子Ａｎｔに出力し、その他の信号を抑圧する。フィルタ５４は、共通端子Ａｎｔに入力した高周波信号のうちバンドＢ１の受信帯域の信号を信号端子Ｔ４に出力し、その他の信号を抑圧する。フィルタ５２は、信号端子Ｔ２に入力した高周波信号の内バンドＢ２の送信帯域の信号を共通端子Ａｎｔに出力し、その他の信号を抑圧する。フィルタ５３は、共通端子Ａｎｔに入力した高周波信号の内バンドＢ２の受信帯域の信号を信号端子Ｔ３に出力し、その他の信号を抑圧する。
図２（ａ）および図２（ｂ）は、実施例１に係る電子部品の断面図および平面図である。図２（ｂ）は、基板２０の上面図であり、デバイスチップ１１ａから１１ｄを破線で図示している。図２（ａ）に示すように、基板２０は、１または複数の絶縁層２０ａおよび２０ｂを有する。絶縁層２０ａおよび２０ｂは、例えばＨＴＣＣ基板、ＬＴＣＣ（Low Temperature Co‐fired Ceramics）等のセラミック層または樹脂層である。
基板２０の上面にパッド２４、２４ａおよび環状金属層２８が設けられている。基板２０の下面に端子２６が設けられている。端子２６は、例えば共通端子Ａｎｔ、信号端子Ｔ１からＴ４およびフィルタ５１から５４のグランドに接続されるグランド端子である。内部配線２２はビア配線２２ａ、２２ｂおよび配線２２ｃを有している。ビア配線２２ａおよび２２ｂはそれぞれ絶縁層２０ａおよび２０ｂを貫通する。配線２２ｃは絶縁層２０ａと２０ｂとの間に設けられている。内部配線２２は、パッド２４および２４ａと端子２６とを電気的に接続する。内部配線２２、パッド２４、２４ａ、端子２６および環状金属層２８は例えば銅層、アルミニウム層、金層およびタングステン層等の金属層である。
デバイスチップ１１は、デバイスチップ１１ａから１１ｄに対応し、基板１０、機能素子１２、パッド１４および１４ａを備えている。機能素子１２、パッド１４および１４ａは基板１０の下面に設けられている。機能素子１２は、フィルタ５１から５４に対応し、空隙３２を挟み基板２０に対向する。基板１０は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板である。パッド１４および１４ａは例えば銅層、アルミニウム層または金層等の金属層である。デバイスチップ１１はバンプ１６および１６ａを介し基板２０にフリップチップ実装（フェースダウン実装）されている。バンプ１６および１６ａは、例えば金バンプ、半田バンプまたは銅バンプである。バンプ１６および１６ａは、それぞれパッド２４と１４およびパッド２４ａと１４ａとを接合する。
基板２０上にデバイスチップ１１を覆うように封止部３０が設けられている。封止部３０は、環状金属層２８に接合している。封止部３０は、例えば半田等の金属層または樹脂層である。封止部３０およびデバイスチップ１１上にリッドが設けられていてもよい。封止部３０により機能素子１２は空隙３２に封止される。
図２（ｂ）に示すように、基板２０上に４つのデバイスチップ１１ａから１１ｄがフリップチップ実装されている。デバイスチップ１１ａから１１ｄの平面形状は矩形（例えば長方形または正方形）である。デバイスチップ１１ａから１１ｄの下面には機能素子１２としてフィルタ５１から５４が設けられている。デバイスチップ１１ａから１１ｄの４つの角部のうち１つの角部が互いに対向している。例えば、デバイスチップ１１ａの４つの辺のうち２つの辺はそれぞれ隣接するデバイスチップ１１ｂおよび１１ｃと対向している。対向している辺は略平行である。
パッド２４は、信号パッドＰｔ２およびグランドパッドＰｇ２を含む。パッド２４ａは、共通パッドＰａ２を含む。４つのデバイスチップ１１ａから１１ｄにおいて、基板２０の中心付近のパッド２４ａは共通パッドＰａ２であり、共通パッドＰａ２の対角のパッド２４は信号パッドＰｔ２である。他のパッド２４はグランドパッドＰｇ２である。共通パッドＰａ２は内部配線２２を介し共通端子Ａｎｔに電気的に接続されている。信号パッドＰｔ２は内部配線２２を介し信号端子Ｔ１からＴ４に電気的に接続されている。グランドパッドＰｇ２は内部配線２２を介しグランド端子に電気的に接続されている。
デバイスチップ１１ａから１１ｄの共通パッドＰａ２は基板２０の中心付近にまとめて設けられている。これにより、各フィルタ５１から５４と共通端子Ａｎｔとの電気長を同程度とできる。よって、各フィルタ５１から５４を整合しやすくなる。また、信号パッドＰｔ２は、共通パッドＰａ２に対しデバイスチップ１１ａから１１ｄの対角に設けられている。これにより、信号パッドＰｔ２に入力する送信信号が共通パッドＰａ２に漏れることを抑制できる。また、共通パッドＰａ２から出力される送信信号が信号パッドＰｔ２に漏れることを抑制できる。よって、送信端子から受信端子へのアイソレーションを向上できる。同じバンドの送信フィルタと受信フィルタとは対角状に設けることが好ましい。例えばデバイスチップ１１ａから１１ｄにそれぞれフィルタ５１から５４を設ける。これにより、同じバンドの送信端子から受信端子へのアイソレーションを向上できる。
デバイスチップ１１ａから１１ｄおよびフィルタ５１から５４について、デバイスチップ１１ａのフィルタ５１を例に説明する。図３は、実施例１におけるフィルタの回路図である。図３に示すように、共通端子Ａｎｔと信号端子Ｔ１との間に、直列に直列共振器Ｓ１からＳ５が接続され、並列に並列共振器Ｐ１からＰ４が接続されている。直列共振器Ｓ１からＳ５は、それぞれＳ１ａおよびＳ１ｂ、Ｓ２ａおよびＳ２ｂ、Ｓ３ａおよびＳ３ｂ、Ｓ４ａおよびＳ４ｂ、並びにＳ５ａおよびＳ５ｂに直列に分割されている。
図４は、実施例１におけるデバイスチップの平面図である。図４では、基板１０の下面を上から透視している。図４に示すように、基板１０の下面には、弾性波共振器４０、配線１３、パッド１４および１４ａが設けられている。弾性波共振器４０は、ＩＤＴ（Inter Digital Transducer）４１および反射器４２を有している。配線１３は弾性波共振器４０間、または弾性波共振器４０とパッド１４および１４ａとを電気的に接続する。パッド１４および１４ａにはバンプ１６および１６ａが接合されている。複数の弾性波共振器４０は、直列共振器Ｓ１からＳ５および並列共振器Ｐ１からＰ４を含む。パッド１４は、信号パッドＰｔ１、グランドパッドＰｇ１およびダミーパッドＰｄ１を含む。パッド１４ａは共通パッドＰａ１を含む。ダミーパッドＰｄ１はデバイスチップ１１内では弾性波共振器４０に接続されておらず、機械的な強度を確保するためのバンプが接合される。
共通パッドＰａ１はバンプ１６ａを介し共通パッドＰａ２に電気的に接続される。信号パッドＰｔ１はバンプ１６を介し信号パッドＰｔ２に電気的に接続される。グランドパッドＰｇ１およびダミーパッドＰｄ１は、バンプ１６を介しグランドパッドＰｇ２に接続される。
図５（ａ）および図５（ｂ）は、弾性波共振器の例を示す図である。図５（ａ）および図５（ｂ）は、弾性波共振器がそれぞれ弾性表面波共振器および圧電薄膜共振器の例である。
図５（ａ）に示すように、基板１０上にＩＤＴ４１と反射器４２が形成されている。ＩＤＴ４１は、互いに対向する１対の櫛型電極４１ａを有する。櫛型電極４１ａは、複数の電極指４１ｂと複数の電極指４１ｂを接続するバスバー４１ｃとを有する。反射器４２は、ＩＤＴ４１の両側に設けられている。ＩＤＴ４１が基板１０に弾性表面波を励振する。基板４９は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板等の圧電基板である。ＩＤＴ４１および反射器４２は例えばアルミニウム膜または銅膜により形成される。基板４９は、サファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板等の支持基板に接合されていてもよい。ＩＤＴ４１および反射器４２を覆う保護膜または温度補償膜が設けられていてもよい。この場合、保護膜または温度補償膜を含め弾性波共振器４０として機能する。
図５（ｂ）に示すように、基板１０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板１０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である。圧電膜４６は例えば窒化アルミニウム膜である。基板１０は例えばシリコン基板もしくは砒化ガリウム等の半導体基板、またはサファイア基板、アルミナ基板、スピネル基板もしくはガラス基板等の絶縁基板である。図５（ａ）および図５（ｂ）のように、弾性波共振器４０は弾性波を励振する電極を含む。このため、弾性波の振動を制限しないように、弾性波共振器４０は空隙３２に覆われている。
実施例１では、デバイスチップ１１ａから１１ｄの各々の互いに対向する角部に設けられたバンプ１６ａの径は他のバンプ１６の径より大きい。例えば、バンプ１６および１６ａの直径はそれぞれ６０μｍおよび１２０μｍである。
図６（ａ）および図６（ｂ）は、実施例１における効果を説明する断面模式図である。図６（ａ）に示すように、基板２０上に基板１０がバンプ１６または１６ａを介し接合されている。基板２０と１０との線熱膨張係数の差に起因して基板２０の中央付近ではバンプ１６または１６ａに大きな力６０が加わる。応力は力／断面積である。よって、熱応力の大きな基板２０の中央付近のバンプ１６をバンプ１６ａに大きくする。これにより、バンプ１６ａに加わる応力を小さくできる。
図６（ｂ）に示すように、熱源であるＩＤＴ４１からの熱はバンプ１６または１６ａを介し基板２０に流れる。バンプ１６の断面積に比べバンプ１６ａの断面積が大きくなると、ＩＤＴ４１から基板２０への熱流を矢印６２から６２ａに大きくできる。よって、基板１０の温度の上昇を小さくできる。基板２０の周辺部では封止部３０を介し放熱できるが、基板２０の中央付近では封止部３０を介した放熱が難しい。実施例１では、基板２０の中央付近での放熱性を高めることができる。
一方、加わる応力の小さなバンプ１６の断面積を小さくすることで電子部品の小型化が可能となる。
［シミュレーション１］
実施例１におけるバンプ１６ａに加わる応力をシミュレーションした。比較例１として、バンプ１６ａの代わりに径の小さなバンプ１６を用いたサンプルについてもシミュレーションした。
図７は、シミュレーション１におけるサンプルの断面図、図８（ａ）は、基板１０の上面の平面図、図８（ｂ）は、配線２２ｃの平面図である。図８（ａ）ではデバイスチップ１１ａから１１ｄを破線で図示している。図７から図８（ｂ）に示すように、基板２０の長辺の延伸方向をＸ方向、短辺の延伸方向をＹ方向、基板２０の上面の法線方向をＺ方向とする。絶縁層２０ａと２０ｂとの間の全面に配線２２ｃが設けられている。パッド２４は、デバイスチップ１１ａから１１ｄと同じ平面形状である。
実施例１のシミュレーション１の条件は以下である。
基板１０：長さＬｘ１＝２．５ｍｍ、長さＬｙ１＝２．０ｍｍ
絶縁層２０ａ：厚さｔ１が８５μｍのＨＴＣＣ
絶縁層２０ｂ：厚さｔ３が１０μｍのＨＴＣＣ
配線２２ｃ：厚さｔ２が１０μｍのタングステン
パッド２４、環状金属層２８：厚さｔ４が１５μｍのタングステン
バンプ１６：高さＨが１２．５μｍおよび直径φ１が６０μｍの金
バンプ１６ａ：高さＨが１２．５μｍおよび直径φ２が１２０μｍの金
デバイスチップ１１ａから１１ｄ：厚さｔ５が０．１５ｍｍ、長さＬｘ２が１．０１ｍｍおよび長さＬｙ２が０．７７ｍｍの４２°回転ＹカットＸ伝搬タンタル酸リチウム基板、Ｙ方向が結晶方位のＸ軸方向
シミュレーション１に用いた各材料のヤング率、ポアソン比および線熱膨張係数は以下である。金について、ヤング率は７．７２×１０１０ＧＰａ、ポアソン比は０．４２および線熱膨張係数は１．４４×１０−５／℃である。タンタル酸リチウムについて、ヤング率は２．５４×１０１１ＧＰａ、ポアソン比は０．２１および線熱膨張係数は０．９５×１０−５／℃（Ｘ方向）、１．６１×１０−５／℃（Ｙ方向）および１．０７×１０−５／℃（Ｚ方向）である。ＨＴＣＣについて、ヤング率は３．１×１０１１ＧＰａ、ポアソン比は０．２４および線熱膨張係数は０．７１×１０−５／℃である。タングステンについて、ヤング率は４．０×１０１１ＧＰａ、ポアソン比は０．２８および線熱膨張係数は０．４４×１０−５／℃である。デバイスチップ１１ａから１１ｄのパッド１４および１４ａは薄いため無視した。
バンプ１６ａとパッド２４との界面におけるＺ方向の応力の最大値およびバンプ１６ａとデバイスチップ１１ａから１１ｄとの界面におけるＺ方向の応力の最大値を算出した。温度は１５０℃と−６５℃について算出した。比較例１として、バンプ１６ａの代わりに直径が６０μｍのバンプ１６を用いた場合の応力を算出した。
図９（ａ）および図９（ｂ）は、シミュレーション１におけるバンプの直径φ２に対する応力を示す図である。図９（ａ）は、バンプ１６ａとデバイスチップ１１ａから１１ｄとの界面（デバイスチップ側と表記）の応力を示し、図９（ｂ）は、バンプ１６ａとパッド２４ａとの界面（基板側と表記）の応力を示す。４つのデバイスチップ１１ａから１１ｄの大きさＬｘ２×Ｌｙ２は同じであるため、バンプ１６ａに加わる応力はデバイスチップ１１ａから１１ｄによらず同じである。
図９（ａ）および図９（ｂ）に示すように、バンプ１６ａの直径φ２が１２０μｍの実施例１は、直径φ２が６０μｍの比較例１に比べ応力が小さくなっている。
［シミレユーション２］
シミュレーション２として、デバイスチップ１１ａから１１ｄの平面形状が互いに異なる場合についてバンプ１６ａに加わる応力を算出した。
図１０は、シミュレーション２におけるサンプルの平面図である。デバイスチップ１１ａから１１ｄの平面形状が互いに異なる。パッド２４は、デバイスチップ１１ａから１１ｄと同じ平面形状である。デバイスチップ１１ａから１１ｄの寸法を以下とした。
デバイスチップ１１ａ：Ｌｘ２ａ＝１．０７ｍｍ、Ｌｙ２ａ＝０．７７ｍｍ
デバイスチップ１１ｂ：Ｌｘ２ｂ＝０．９４ｍｍ、Ｌｙ２ｂ＝０．７０ｍｍ
デバイスチップ１１ｃ：Ｌｘ２ｃ＝０．８４ｍｍ、Ｌｙ２ｃ＝０．７７ｍｍ
デバイスチップ１１ｄ：Ｌｘ２ｄ＝１．０１ｍｍ、Ｌｙ２ｄ＝０．６０ｍｍ
その他のシミュレーション条件はシミュレーション１と同じである。
図１１（ａ）から図１２（ｄ）は、シミュレーション２におけるバンプの直径φ２に対する応力を示す図である。図１１（ａ）および図１１（ｂ）は、デバイスチップ１１ａのバンプ１６ａにおける応力を示す図である。図１１（ｃ）および図１１（ｄ）は、デバイスチップ１１ｂのバンプ１６ａにおける応力を示す図である。図１２（ａ）および図１２（ｂ）は、デバイスチップ１１ｃのバンプ１６ａにおける応力を示す図である。図１２（ｃ）および図１２（ｄ）は、デバイスチップ１１ｄのバンプ１６ａにおける応力を示す図である。図１１（ａ）、図１１（ｃ）、図１２（ａ）および図１２（ｃ）は、バンプ１６ａとデバイスチップ１１ａから１１ｄとの界面（デバイスチップ側と表記）の応力を示す。図１１（ｂ）、図１１（ｄ）、図１２（ｂ）および図１２（ｄ）は、バンプ１６ａとパッド２４ａとの界面（基板側と表記）の応力を示す。
図１１（ａ）から図１２（ｄ）に示すように、いずれのデバイスチップ１１ａから１１ｄにおいてもバンプ１６ａの直径φ２が１２０μｍの実施例１は、直径φ２が６０μｍの比較例１に比べ応力が小さくなっている。このように、デバイスチップ１１ａから１１ｄの大きさによらず、実施例１は比較例１よりバンプ１６ａに加わる応力が小さい。
シミュレーション１および２のように、実施例１では、バンプ１６ａに加わる応力を小さくできる。
［実施例１の変形例１］
図１３は、実施例１の変形例１に係る電子部品の平面図であり、基板２０の上面図であり、デバイスチップを破線で図示している。図１３に示すように、パッド２４ａに他のバンプ１６と同じ径のバンプ１６ｂが複数設けられている。その他の構成は実施例１と同じであり説明を省略する。
実施例１の変形例１のように、パッド２４ａに複数のバンプ１６ｂを設けてよい。すなわち、１つのパッド２４ａに設けられるバンプ１６ａまたは１６ｂの合計の面積が他のバンプ１６の１つの面積より大きければよい。
実施例１およびその変形例によれば、４つのデバイスチップ１１ａから１１ｄは、各々の４つの角部のうち１つの角部が互いに隣接する。すなわち、４つのデバイスチップ１１ａから１１ｄは、１つのデバイスチップの矩形を構成する４つの角のうちの１つである角部が他の３つのデバイスチップ各々の矩形を構成する４つの角のうちの１つである角部と互いに隣接するよう基板１０上に配置されている。パッド１４ａ（第１パッド）は、デバイスチップ１１ａから１１ｄの各々の基板１０側の面に設けられたパッド１４および１４ａのうち隣接する角部に最も近いパッドである。１または複数のバンプ１６ａまたは１６ｂ（第１バンプ）は、パッド１４ａと基板２０とを接合する。パッド１４（第２パッド）は、パッド１４および１４ａのうちパッド１４ａ以外のパッドの一つのである。バンプ１６（第２バンプ）は、パッド１４と基板２０とを接合する。
このような構造において、バンプ１６の１つの平面視の面積が１つのパッド１４ａに接合する１または複数のバンプ１６ａまたは１６ｂの平面視の面積の和より小さくする。例えば、パッド１４とバンプ１６との接合面積の和をパッド１４ａと１または複数のバンプ１６ａまたは１６ｂとの接合面積の和より小さくする。
これにより、温度の負荷により加わる応力が大きくなる基板２０の中央付近のバンプ１６ａまたは１６ｂに加わる応力を小さくできる。また、加わる応力の小さいバンプ１６を小さくすることで電子部品の小型化が可能となる。例えばパッド１４を１４ａより小さくできる。また、放熱性を高めることができる。
バンプ１６および１６ａの平面視の面積がＺ方向で異なる場合、平面視の面積は例えば最大の面積、最小の面積または平均の面積とすることができる。複数のバンプ１６の平面視の面積は互いに製造誤差程度に略同じでもよいし異なっていてもよい。デバイスチップ１１ａから１１ｄにおける１または複数のバンプ１６ａまたは１６ｂの平面視の面積（例えば接合面積）の和は、互いに製造誤差程度に略同じでもよいし異なっていてもよい。
４つのデバイスチップ１１ａから１１ｄのうちの１つのデバイスチップにおいて、パッド１４とバンプ１６との接合面積は、パッド１４ａと１または複数のバンプ１６ａまたは１６ｂとの接合面積の和の２／３以下であることが好ましく、１／２以下であることがより好ましく、１／３以下であることがさらに好ましい。
実施例１のように、パッド１４ａに各々１つのみのバンプ１６ａが接合する。これにより、バンプ１６ａに加わる応力を小さくできる。例えば、バンプ１６および１６ａをメッキ法で形成する場合、バンプ１６と１６ａとの平面視の面積を容易に異ならせることができる。
実施例１の変形例１のように、パッド１４ａに各々複数のバンプ１６ｂが接合する。これにより、バンプ１６ａに加わる応力を小さくできる。
複数のバンプ１６ｂの一つとパッド１４ａとの接合面積はバンプ１６とパッド１４との接合面積と製造誤差程度に略等しい。例えばバンプ１６および１６ｂをスタッドバンプで形成する場合、平面視の面積を異ならせることは難しい。よって、パッド１４ａにバンプ１６と同じ面積のバンプ１６ｂを設けることにより、製造工程を削減できる。
４つのデバイスチップ１１ａから１１ｄのうち隣接する２つのデバイスチップ（例えばデバイスチップ１１ａおよび１１ｂ）のそれぞれに設けられた互いに隣接する２辺は略平行である。これにより、デバイスチップ１１ａから１１ｄの実装面積を削減できる。
デバイスチップ１１ａから１１ｄは、各々基板２０に空隙３２を介し対向する機能素子１２として弾性波素子を有している。機能素子１２は入力端子（例えば共通端子または受信端子）と出力端子（例えば送信端子または共通端子）との間に接続された弾性波フィルタでもよい。
入力端子または出力端子に接続されるバンプが劣化すると高周波特性が劣化する。よって、パッド１４ａは、入力端子または出力端子に接続されていることが好ましい。
フィルタ５１から５４は、共通端子Ａｎｔと信号端子Ｔ１からＴ４との間に接続されている。このとき、パッド１４ａは共通端子Ａｎｔに接続されていることが好ましい。これにより、高周波特性が劣化を抑制できる。
図２（ｂ）のように、平面視においてデバイスチップ１１ａと１１ｄは対角状に設けられている。平面視においてデバイスチップ１１ｂと１１ｃは対角状に設けられている。フィルタ５１および５４は、バンドＢ１（第１バンド）のそれぞれ受信フィルタおよび送信フィルタである。フィルタ５２およびフィルタ５３は、バンドＢ１と異なるバンドＢ２（第２バンド）のそれぞれ受信フィルタおよび送信フィルタである。これにより、同じバンドの受信フィルタの受信端子と送信フィルタの送信端子を離すことができる。よって、送信と受信との間のアイソレーションを大きくできる。特に、バンドＢ１および／またはＢ２がＦＤＤ(Frequency Division Duplex)方式の場合、バンド内で受信帯域と送信帯域とが重なっておらず、送信と受信とのアイソレーションが問題となる。よって、フィルタ５１および５４をバンドＢ１の受信フィルタおよび送信フィルタとし、フィルタ５２および５３をバンドＢ２の受信フィルタおよび送信フィルタとすることが好ましい。
機能素子１２として弾性波素子を例に説明したが、機能素子１２は、インダクタおよびキャパシタ等の受動素子、パワーアンプまたはスイッチ等の能動素子またはＭＥＭＳ（Micro Electro Mechanical Systems）素子でもよい。
４つのフィルタを用いる例としてクワッドプレクサを例に説明したが、他のマルチプレクサ等でもよい。基板２０に５以上のデバイスチップが実装されていてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、２０ 基板
１２ 機能素子
１６、１６ａ、１６ｂ バンプ
１４、１４ａ、２４、２４ａ パッド
５１−５４ フィルタ

Claims (10)

  1. 基板と、
    平面形状が矩形状であり、１つのデバイスチップの矩形を構成する４つの角のうちの１つである角部が他の３つのデバイスチップ各々の前記角部と互いに隣接するよう前記基板上に配置された４つのデバイスチップと、
    前記４つのデバイスチップの各々の前記基板側の面に設けられ、前記角部に最も近い第１パッドと、
    前記４つのデバイスチップの各々において、前記第１パッドと前記基板とを接合する１または複数の第１バンプと、
    前記４つのデバイスチップの各々の前記基板側の面に設けられ、前記第１パッド以外のパッドの一つである第２パッドと、
    前記４つのデバイスチップの各々において、前記第２パッドと前記基板とを接合し、前記第２パッドとの接合面積の和が前記第１パッドと前記１または複数の第１バンプとの接合面積の和より小さい第２バンプと、
    を備える電子部品。
  2. 前記４つのデバイスチップのうちの１つのデバイスチップにおいて、前記第２パッドと前記第２バンプとの接合面積は、前記第１パッドと前記１または複数の第１バンプとの接合面積の和の２／３以下である請求項１に記載の電子部品。
  3. 前記４つのデバイスチップの各々において、前記第１パッドは、前記第１バンプが１つのみ接合する請求項１または２に記載の電子部品。
  4. 前記４つのデバイスチップの各々において、前記第１パッドは、複数の第１バンプが接合する請求項１または２に記載の電子部品。
  5. 前記４つのデバイスチップの各々において、前記第１パッドと前記複数の第１バンプの一つとの接合面積は前記第２パッドと前記第２バンプとの接合面積と等しい請求項４に記載の電子部品。
  6. 前記４つのデバイスチップのうち隣接する２つのデバイスチップのそれぞれに設けられた互いに隣接する２辺は平行である請求項１から５のいずれか一項記載の電子部品。
  7. 前記４つのデバイスチップは、各々前記基板に空隙を介し対向する弾性波素子を有する請求項１から６のいずれか一項に記載の電子部品。
  8. 前記４つのデバイスチップは、各々前記基板に空隙を介し対向し、入力端子と出力端子との間に接続された弾性波フィルタを有する請求項１から６のいずれか一項に記載の電子部品。
  9. 前記第１パッドは、前記入力端子または前記出力端子に接続される請求項８記載の電子部品。
  10. 前記４つのデバイスチップは、各々前記基板に空隙を介し対向し、共通端子と信号端子との間に接続された弾性波フィルタを有し、
    前記第１パッドは前記共通端子に接続される請求項１から６のいずれか一項に記載の電子部品。

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