DE102004037817B4 - Elektrisches Bauelement in Flip-Chip-Bauweise - Google Patents

Elektrisches Bauelement in Flip-Chip-Bauweise Download PDF

Info

Publication number
DE102004037817B4
DE102004037817B4 DE102004037817.7A DE102004037817A DE102004037817B4 DE 102004037817 B4 DE102004037817 B4 DE 102004037817B4 DE 102004037817 A DE102004037817 A DE 102004037817A DE 102004037817 B4 DE102004037817 B4 DE 102004037817B4
Authority
DE
Germany
Prior art keywords
chip
bumps
carrier substrate
bump
preferred direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004037817.7A
Other languages
English (en)
Other versions
DE102004037817A1 (de
Inventor
Hans Krüger
Dr. Nicolaus Karl
Jürgen Portmann
Peter Selmeier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SnapTrack Inc
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to DE102004037817.7A priority Critical patent/DE102004037817B4/de
Priority to KR1020077002497A priority patent/KR101148542B1/ko
Priority to JP2007524192A priority patent/JP2008508739A/ja
Priority to US11/659,146 priority patent/US7518249B2/en
Priority to PCT/EP2005/006165 priority patent/WO2006015642A2/de
Publication of DE102004037817A1 publication Critical patent/DE102004037817A1/de
Application granted granted Critical
Publication of DE102004037817B4 publication Critical patent/DE102004037817B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

Elektrisches Bauelement mit einem Trägersubstrat (1), das einen thermischen Ausdehnungskoeffizient αp aufweist, mit einem Chip (2), der auf dem Trägersubstrat (1) in Flip-Chip-Bauweise mittels Bumps (31 bis 36) befestigt ist, wobei der Chip (2) in einer ersten Vorzugsrichtung x1 einen ersten thermischen Ausdehnungskoeffizient α1 aufweist, wobei Δα1 = |αp – α1| die erste Ausdehnungsdifferenz ist, wobei der Chip (2) in einer zweiten Vorzugsrichtung x2 einen zweiten thermischen Ausdehnungskoeffizient α2 aufweist, wobei Δα2 = |αp – α2| die zweite Ausdehnungsdifferenz ist, wobei das Bauelement in Richtung x1 die größte mögliche Ausdehnungsdifferenz Δα1 und in Richtung x2 die geringste mögliche Ausdehnungsdifferenz Δα2 aufweist, wobei Δx1 ein erster Abstand ist, der einer Normalprojektion der Verbindungslinie (41) zwischen den Mitten (310, 320) der in der ersten Vorzugsrichtung endständigen Bumps (31, 32) auf die parallel zur x1-Richtung verlaufende x1-Achse entspricht, wobei Δx2 ein zweiter Abstand ist, der einer Normalprojektion der Verbindungslinie (42) zwischen den Mitten (320, 340) der in der zweiten Vorzugsrichtung endständigen Bumps (32, 34) auf die parallel zur x2-Richtung verlaufende x2-Achse entspricht, wobei die Bumps so angeordnet sind, dass gilt Δx1 < Δx2, wobei das Material des Trägersubstrats (1) so gewählt ist, dass α1 > αp > α2 gilt, wobei die untere Fläche des Chips (2) in einen Mittelbereich (20) und einen umlaufenden breiten Randbereich (21) aufgeteilt ist, wobei der Chip im Randbereich keine Bumps aufweist, wobei die Breite des Randbereichs (21) in Richtung x1 größer ist als in Richtung x2, wobei auf der unteren Chipfläche fest mit den Bumps (31 bis 36) verbundene Kontaktflächen (91 bis 96) vorgesehen sind, wobei für die endständigen Bumps (31 bis 34) größere Kontaktflächen (91 bis 94) vorgesehen sind als für die übrigen Bumps (35, 36).

Description

  • Die Erfindung betrifft ein elektrisches Bauelement mit einem Chip, der auf einem Trägersubstrat in Flip-Chip-Bauweise befestigt ist.
  • Die mit Bauelementstrukturen besetzte Chipebene kann in verschiedenen, von den Kristallachsen abhängigen Richtungen voneinander unterschiedliche thermische Ausdehnungskoeffizienten α1, α2 aufweisen. Dies ist insbesondere der Fall bei mit Oberflächenwellen arbeitenden Chips mit einem piezoelektrischen Substrat, das Anisotropie bezüglich seiner physikalischen Eigenschaften aufweist. Der thermische Ausdehnungskoeffizient des Chips α1 bzw. α2 ist i. d. R. größer als der thermische Ausdehnungskoeffizient αp des darunter liegenden Trägersubstrats. Bei einer Temperaturänderung ist die Längenänderung des Chips größer als die des Trägersubstrats.
  • Der Chip ist auf dem Trägersubstrat mittels Lötverbindungen (Bumps) mechanisch befestigt. Diese Lötverbindungen sind daher mechanischen Belastungen ausgesetzt, die infolge des Unterschieds Δα1 = |αp – α1| bzw. Δα2 = |αp – α2| in den thermischen Ausdehnungskoeffizienten des Chips und des Trägersubstrats entstehen. Bei unterschiedlichen Ausdehnungen des Chips und des Trägersubstrats sind insbesondere die äußersten Bumps bezüglich der auf sie wirkenden Scherkraft F(F1, F2) den stärksten Belastungen ausgesetzt. F1 ist die Kraftkomponente in die erste Vorzugsrichtung x1. F2 ist die Kraftkomponente in die zweite Vorzugsrichtung x2.
  • Aus der US 2002/0180307 A1 ist es bekannt, einen SAW Chip mit anisotropem thermischen Ausdehnungsverhalten über Bumps so auf eine Oberfläche zu bonden, dass die Bumps in der Richtung des größeren thermischen Ausdehnungskoeffizienten des Chips einen kleineren maximalen Abstand zueinander aufweisen als in der Richtung des kleineren thermischen Ausdehnungskoeffizienten. Aus der US 6 469 593 B2 ist es bekannt, bei einem rechteckigen Chip die längere Seite des Chips parallel zu der Raumrichtung auszurichten, die den geringsten thermischen Missmatch zum Substrat hat.
  • Aus der EP 0 991 185 A2 entnimmt der Fachmann die Lehre, die Bumps innerhalb einer möglichst geringen Fläche anzuordnen.
  • Aus der WO 00/70671 A1 ist es bekannt, bei der Montage eines Halbleiterchips endständige Bumps mit einer größeren Lotmenge auszubilden.
  • Die Aufgabe der vorliegenden Erfindung ist es, ein elektrisches Bauelement in Flip-Chip-Bauweise anzugeben, bei dem auf die äußersten Bumps möglichst geringe Scherkräfte wirken.
  • Die Aufgabe der Erfindung wird durch ein elektrisches Bauelement nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung gehen aus den weiteren Ansprüchen hervor.
  • Der Abstand zwischen den Mitten der z. B. in Richtung x1 endständigen Bumps beträgt L1 bei einer ersten Temperatur T1 und L2 bei einer zweiten Temperatur T2. Die lineare thermische Ausdehnung ΔL = |L1 – L2| des durch die endständigen Bumps definierten Chipbereichs in Richtung x1 beträgt ΔL = α1L1ΔT, wobei ΔT = |T1 – T2|. Dabei entsteht in dieser Richtung eine Scherkraftkomponente F1, die proportional zu ΔL ist. Erfindungsgemäß wird angestrebt, die Scherkraftkomponente F1 generell möglichst gering zu halten. Unter Berücksichtigung der gegebenen thermischen Ausdehnungskoeffizienten wird eine Bump-Anordnung angestrebt, bei der der Abstand zwischen den endständigen Bumps in Richtung der maximalen Ausdehnungsdifferenz kleiner als der Abstand zwischen den endständigen Bumps in Richtung der minimalen Ausdehnungsdifferenz ist.
  • Die Erfindung gibt ein elektrisches Bauelement mit einem Trägersubstrat und einem Chip an, der auf dem Trägersubstrat in Flip-Chip-Bauweise mittels Bumps befestigt ist. Das Trägersubstrat weist einen thermischen Ausdehnungskoeffizient αp auf. Der Chip weist in einer ersten Vorzugsrichtung x1 einen ersten thermischen Ausdehnungskoeffizient α1 auf, wobei Δα1 = |αp – α1| die erste Ausdehnungsdifferenz ist. Der Chip weist in einer zweiten Vorzugsrichtung x2 einen zweiten thermischen Ausdehnungskoeffizient α2 auf, wobei Δα2 = |αp – α2| die zweite Ausdehnungsdifferenz ist.
  • Der Abstand zwischen den Orthogonalprojektionen der Bump-Mitten der in Richtung x1 endständigen Bumps auf die x1-Achse beträgt Δx1. Der Abstand zwischen den Orthogonalprojektionen der Bump-Mitten der in Richtung x2 endständigen Bumps auf die x2-Achse beträgt Δx2. Dabei gilt Δx1 < Δx2 bei Δα1 > Δα2 und Δx1 > Δx2 bei Δα1 < Δα2. Durch eine solche Bump-Anordnung gelingt es, die bei Temperaturänderungen entstehende und auf die endständigen Bumps wirkende Scherkraft zu minimieren.
  • Als erste Vorzugsrichtung x1 ist die Richtung festgelegt, in der das Bauelement die größte Ausdehnungsdifferenz Δα1 aufweist. Als zweite Vorzugsrichtung x2 ist die Richtung festgelegt, in der das Bauelement die geringste Ausdehnungsdifferenz Δα2 aufweist.
  • Vorzugsweise werden die Abstände Δx1, Δx2 so relativ zueinander gewählt, dass die Komponenten F1, F2 der Scherkraft F im Wesentlichen einander gleich sind.
  • Die Achsen x1, x2 definieren ein Koordinatensystem {x1, x2}, das einem zweidimensionalen Raum entspricht, in dem die untere Fläche des Chips angeordnet ist.
  • Die Achsen x und y sind entlang der sich schneidenden Chipkanten ausgerichtet. Die Chipkanten sind vorzugsweise rechtwinklig ausgebildet, d. h. die erste und die zweite Chipkante stehen senkrecht aufeinander. Die Achsen x, y definieren – bei senkrecht zueinander verlaufenden Chipkanten – ein rechwinkliges Koordinatensystem {x, y}. Beispielsweise ist die erste Chipkante entlang der x-Achse und die zweite Chipkante entlang der y-Achse gerichtet.
  • Im allgemeinen können die Achsen x, y, x1 und x2 unter einem beliebigen Winkel zueinander ausgerichtet sein. Mindestens eine der Achsen x1, x2 kann in einer Variante parallel zur Achse x oder y verlaufen, was allerdings keine notwendige Bedingung ist. Das (ggf. rechtwinklige) Koordinatensystem {x1, x2} kann mit dem Koordinatensystem {x, y} übereinstimmen. Das Koordinatensystem {x1, x2} kann bezüglich des Koordinatensystems {x, y} um einen Winkel β2 > 0 verdreht sein, siehe 11. Das Koordinatensystem {x1, x2} kann in einer Variante schiefwinklig sein, wobei der Winkel β1 zwischen den Achsen x1 und x2 von 90° abweicht, siehe 12.
  • Es ist vorteilhaft, auf der unteren Fläche des Chips Bump-Reihen parallel zu der jeweiligen Chipkante anzuordnen. In einer Variante können mehrere Bumps auf einer Linie parallel zu einer ersten Chipkante (in Richtung x) und/oder parallel zur zweiten Chipkante (in Richtung y) angeordnet sein. Die Bumps können auch in einer Reihe angeordnet sein, die vorzugsweise auf der unteren Fläche des Chips mittig angeordnet ist. Die Bumps können auch entlang der vier Chipkanten in einem die Chipkanten umlaufenden Randbereich des Chips angeordnet sein.
  • Die Bump-Reihen sind vorzugsweise entlang der Richtung x1 der maximalen Ausdehnungsdifferenz ausgerichtet. Der Abstand zwischen den in Richtung x1 endständigen, ggf. in derselben Reihe angeordneten Bumps ist dabei kleiner als der Abstand zwischen den Bump-Reihen gewählt, in denen die in Richtung x2 endständigen Bumps angeordnet sind.
  • In einer Variante können mehrere Bumps auf einer Linie entlang der ersten Vorzugsrichtung x1 und/oder entlang der zweiten Vorzugsrichtung x2 angeordnet sein.
  • In einer Variante sind alle Bumps in zwei Reihen parallel zur Richtung x2 der minimalen Ausdehnungsdifferenz angeordnet. Der Abstand zwischen diesen Reihen beträgt Δx1. Der Abstand Δx1 ist kleiner als die (zwischen den Bump-Mitten der endständigen Bumps der Reihe gemessene) Länge der Reihe. Die Länge der Chipkanten kann an die Bump-Anordnung derart angepasst werden, dass die zueinander parallel gerichteten Reihen in den Randbereichen des Chips angeordnet sind. Dabei sind die endständigen Bumps des Chips vorzugsweise zu den Ecken der Chipfläche hin gewandt. In diesem Fall ist die erste Chipkante (in Richtung x1) kürzer als die zweite Chipkante (in Richtung x2) gewählt.
  • Die untere Fläche des Chips ist in breite umlaufende Randbereiche und einen Mittelbereich aufgeteilt sein, wobei die Breite des jeweiligen breiten Randbereichs vorzugsweise die Querschnittsgröße oder die doppelte Querschnittsgröße eines Bumps übersteigt. Die Bumps sind nur im Mittelbereich angeordnet. Die breiten Randbereiche weisen keine Bumps auf.
  • In der Regel ist der thermische Ausdehnungskoeffizient des Trägersubstrats αp kleiner als α1 und/oder α2. Der thermische Ausdehnungskoeffizient des Grundmaterials des Trägersubstrats kann aber auch in gewissen Grenzen z. B. durch das Hinzufügen eines Zusatzstoffs bzw. Füllstoffs geändert, insbesondere erhöht und dadurch an den thermischen Ausdehnungskoeffizient α1 und/oder α2 angepasst werden. Dabei erreicht man möglichst geringe Ausdehnungsdifferenzen Δα1 bzw. Δα2. Beispielsweise ist es möglich, das Material des Trägersubstrats so zu wählen, dass αp = α1 oder αp = α2 gilt, d. h. es gilt Δα1 = 0 bzw. Δα2 = 0.
  • In einer Variante der Erfindung kann z. B. Δα2 = 0, Δα1 > 0 der Fall sein. In diesem Fall ist es vorteilhaft, die Bumps in einer Reihe entlang der zweiten Vorzugsrichtung x2 anzuordnen, so dass Δx1 = 0 gilt.
  • Unter einer Bump-Reihe versteht man eine solche Anordnung der Bumps in einer Richtung, bei der die Bump-Mitten der in der Reihe angeordneten Bumps auf einer Linie entlang dieser Richtung liegen.
  • Die Bump-Reihe ist auf der unteren Fläche des Chips bezogen auf die Richtung x1 vorzugsweise mittig angeordnet. Der Chip kann bei der Anordnung der Bumps in nur einer Reihe gegenüber dem Trägersubstrat in Richtung x1 so stabilisiert sein, dass die untere Fläche des Chips im Wesentlichen parallel zur Oberseite des Trägersubstrats verläuft. Zwischen dem Chip und dem Trägersubstrat können z. B. Abstandhalter vorgesehen sein, die vorzugsweise entlang der ersten Vorzugsrichtung x1 in den Randbereichen des Chips angeordnet sind.
  • Das Material des Trägersubstrats ist so gewählt, dass der Koeffizient αp zwischen α1 und α2 liegt. Dabei kann α1 > α2 oder α1 < α2 der Fall sein. Der Koeffizient αp ist vorzugsweise an einen kleineren thermischen Ausdehnungskoeffizienten angepasst, wobei gilt αp = min{α1, α2}. Der Koeffizient αp kann aber auch an den größeren thermischen Ausdehnungskoeffizienten angepasst sein, wobei gilt αp = max{α1, α2}.
  • Vorzugsweise werden die Bumps (nicht notwendigerweise die endständigen Bumps) auf der Chipunterseite so angeordnet, dass die größeren Bump-Abstände in Richtung der geringsten Ausdehnungsdifferenz αmin = min {α1, α2} liegen. Die Bump-Höhe und -durchmesser ist vorzugsweise gering, z. B. < 100 μm oder < 50 μm.
  • Auf der unteren Chipfläche sowie auf der Oberseite des Trägersubstrats sind fest mit den Bumps verbundene Kontaktflächen (auf Englisch UBM = Under Bump Metallization) vorgesehen. Bei der Erfindung sind für die bei Temperaturänderungen stärker belasteten endständigen Bumps größere Kontaktflächen als für die weniger belasteten übrigen Bumps vorgesehen. Dies hat den Vorteil, dass die durch die mittig angeordneten Bumps belegte Fläche der Chipunterseite gering gehalten werden kann.
  • Die Bauelementstrukturen sind vorzugsweise auf der Chipunterseite angeordnet. Möglich ist aber auch, die Bauelementstrukturen zumindest teilweise im Inneren des Chips anzuordnen.
  • Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. Die Figuren zeigen anhand schematischer und nicht maßstabsgetreuer Darstellungen verschiedene Ausführungsbeispiele der Erfindung. Gleiche oder gleich wirkende Teile sind mit gleichen Bezugszeichen bezeichnet. Es zeigen schematisch
  • 1 das Bauelement mit einem auf einem Trägersubstrat in Flip-Chip-Bauweise befestigten Chip in einem schematischen Querschnitt quer zur unteren Chipfläche;
  • 2, 3 jeweils die Draufsicht auf die untere Fläche eines Chips mit einer Bump-Anordnung gemäß einer ersten Variante der Erfindung;
  • 4, 5, 6, 7 jeweils die Draufsicht auf die untere Fläche eines Chips mit einer Bump-Anordnung, aktiven Bauelementstrukturen sowie mit breiten Randbereichen entlang der ersten Vorzugsrichtung;
  • 8 die Draufsicht auf die untere Fläche eines Chips mit einem umlaufenden breiten Randbereich, der keine Bumps aufweist;
  • 9 die Draufsicht auf die untere Fläche eines Chips, bei dem die in einer Richtung endständigen Bumps in dieser Richtung keine Bump-Reihen bilden;
  • 10 die Draufsicht auf die untere Fläche eines Chips mit einer Bump-Anordnung gemäß einer zweiten Variante der Erfindung;
  • 11, 12 jeweils die Projektion der Bump-Mitten auf die Achsen x1, x2 bei einem rechtwinkligen (8) und schiefwinkligen (9) Koordinatensystem {x1, x2};
  • 13 die Draufsicht auf die untere Fläche eines Chips mit unterschiedlich großen Kontaktflächen, die den endständigen und den übrigen Bumps zugeordnet sind.
  • 1 zeigt den schematischen Querschnitt des Bauelements mit einem Trägersubstrat 1 und einem darauf mittels Bumps 31, 32 befestigten Chip 2. Der Chip weist z. B. mit akustischen Wellen arbeitende Bauelementstrukturen auf, die auf der unteren Fläche des Chips angeordnet sind. Die beispielhafte Anordnung von mit akustischen Oberflächenwellen arbeitenden Bauelementstrukturen auf der Chipunterseite ist in 4 bis 7 gezeigt.
  • 4 bis 7 zeigen jeweils ein Filter, das zwei akustische Spuren aufweist. Die erste (obere) und die zweite (untere) akustische Spur weist mehrere Wandler 711, 712, 713 bzw. 721, 722, 723 auf und ist durch Reflektoren begrenzt. Der in der ersten akustischen Spur angeordnete Wandler 711 dient als Eingangswandler und der in der zweiten akustischen Spur angeordnete Wandler 721 als Ausgangswandler des Filters. Die Wandler 712, 713, 722 und 723 sind Koppelwandler zur Aus- bzw. Einkopplung des elektrischen Signals von einer Spur in die andere.
  • Der Eingangswandler 711 ist an ein Eingangstor und der Ausgangswandler 721 an ein Ausgangstor angeschlossen. Die elektrischen Anschlüsse des Eingangswandlers (bzw. des Ausgangswandlers) sind in 4, 5 zu verschiedenen Seiten der jeweiligen akustischen Spur angeordnet. Der Eingangswandler 711 (bzw. der Ausgangswandler 721) ist in 4 mittels Zuleitungen an einen endständigen Bump 31 (bzw. 32) und einen zwischen den beiden Spuren mittig angeordneten weiteren Bump angeschlossen. Der Eingangswandler 711 (bzw. der Ausgangswandler 721) ist in 5 an einen endständigen Bump 34 (bzw. 31) und einen zwischen den beiden Spuren mittig angeordneten weiteren Bump angeschlossen.
  • Die Koppelwandler (712 und 722, 713 und 723) verschiedener Spuren sind elektrisch miteinander und mit einem Masse-Bump (in 4 mit einem endständigen Bump 33 bzw. 34, in 5 mit einem endständigen Bump 32 bzw. 33) verbunden.
  • In 6, 7 ist der Ein- bzw. Ausgangswandler 711, 721 in zwei elektrisch in Reihe miteinander verbundene Teilwandler 711a und 711b bzw. 721a und 721b unterteilt. Die mit dem Ein- bzw. Ausgangstor verbundenen Bumps sind in den außenstehenden Bump-Reihen angeordnet.
  • Die mit den Koppelwandlern verbundenen Masse-Bumps sind in 6 in den außenstehenden Bump-Reihen angeordnet. Die mit den Koppelwandlern verbundenen Masse-Bumps sind in 7 zwischen den akustischen Spuren angeordnet.
  • In der in 6 vorgestellten Variante werden die mit dem Eingangstor verbundenen Bumps in verschiedenen entlang der x1-Achse ausgerichteten Bump-Reihen angeordnet, die in der Figur links und rechts von den akustischen Spuren liegen. Das gleiche gilt auch für die mit dem Ausgangstor verbundenen Bumps.
  • Die Bump-Reihen sind also entlang der Richtung der maximalen Ausdehnungsdifferenz ausgerichtet. Der Abstand zwischen den in Richtung x1 endständigen, in derselben Reihe angeordneten Bumps (31 und 32, 33 und 34) ist kleiner als der Abstand zwischen den Bump-Reihen, welche die in Richtung x2 endständigen Bumps enthalten.
  • In der in 7 vorgestellten Variante werden die mit dem Eingangstor verbundenen Bumps in einer entlang der x1-Achse ausgerichteten ersten Bump-Reihe angeordnet, die in der Figur oberhalb der ersten akustischen Spur liegt. Die mit den Koppelwandlern verbundenen Masse-Bumps 31, 32 sind in einer entlang der x1-Achse ausgerichteten zweiten Bump-Reihe angeordnet, die in der Figur zwischen den beiden akustischen Spuren liegt. Die mit dem Ausgangstor verbundenen Bumps sind in einer entlang der x1-Achse ausgerichteten dritten Bump-Reihe angeordnet, die in der Figur unterhalb der zweiten akustischen Spur liegt. Auch hier ist der Abstand zwischen den (in Richtung x1) endständigen, in der zweien Reihe angeordneten Bumps 31 und 32 kleiner als der Abstand zwischen den Bump-Reihen, in denen die (in Richtung x2) endständigen Bumps 33 und 34 angeordnet sind.
  • Das in 1 gezeigte Trägersubstrat 1 weist mehrere dielektrische Schichten 11, 12, 13 auf, zwischen denen hier nicht gezeigte strukturierte Metalllagen mit verborgenen Bauelementstrukturen angeordnet sind. Die Metalllagen sind elektrisch miteinander sowie mit auf der Unterseite des Trägersubstrats 1 angeordneten Außenkontakten 18 des Bauelements und auf der Oberseite des Trägersubstrats 1 angeordneten Anschlussflächen 19 des Trägersubstrats mittels Durchkontaktierungen 17 verbunden.
  • Der Chip weist vorzugsweise mit akustischen Wellen arbeitende Bauelementstrukturen auf, die auf der unteren Fläche des Chips angeordnet, in der Figur aber nicht dargestellt sind. Der Chip 2 weist Anschlussflächen 29 auf, die elektrisch mit den Anschlussflächen 19 des Trägersubstrats mittels Bumps 31, 32 verbunden sind. Die untere Chipfläche ist in der ersten Vorzugsrichtung x1 in einen Mittelbereich 20, in dem die Bumps 31, 32 angeordnet sind, und (von den Bumps freie) breite Randbereiche 21, 22 aufgeteilt.
  • 2 bis 12 zeigen die Unterseite eines Chips 2 mit der neuartigen Anordnung der Bumps. Die Bumps sind durch Kreise dargestellt. Die endständigen Bumps sind mit den Bezugszeichen 31 bis 34 bezeichnet. In 3 bis 7 ist die Aufteilung der unteren Chipfläche in mehrere Bereiche mittels gestrichelter Linien 51 und 52 dargestellt.
  • Die Achse x ist entlang einer ersten Chipkante ausgerichtet. Die Achse y ist dabei entlang einer zweiten Chipkante ausgerichtet. Die erste Vorzugsrichtung x1 ist in Varianten gemäß 2 bis 10 parallel zur Achse x ausgerichtet. Die zweite Vorzugsrichtung x2 ist dabei parallel zur Achse y ausgerichtet. Somit ist die erste Chipkante parallel zur Richtung x1 und die zweite Chipkante parallel zur Richtung x2 ausgerichtet.
  • Die in erster Vorzugsrichtung x1 endständigen Bumps 31, 32 sind voneinander um den Betrag Δx1 beabstandet. Die in zweiter Vorzugsrichtung x2 endständigen Bumps (31 und 33 in 2, 3, 5, 6, 8, 10 bzw. 33 und 34 in 4, 7, 9) sind voneinander um den Betrag Δx2 beabstandet. Der Abstand zwischen den Bumps wird zwischen den Bump-Mitten 310, 320, 330, 340 der Bumps 31, 32, 33 und 34 gemessen.
  • Die – die Bump-Mitten der in Richtung x1 endständigen Bumps 31, 32 (oder 33, 34) miteinander verbindende – erste Verbindungslinie 41 ist in 2, 3 parallel zur Richtung x1 gerichtet. Die – die Mitten der in Richtung x2 endständigen Bumps 31, 33 (oder 32, 34) miteinander verbindende – zweite Verbindungslinie 42 ist in diesen Figuren parallel zur Richtung x2 gerichtet. Dies bedeutet, dass die entsprechenden endständigen Bumps in parallel zu der jeweiligen Richtung x1 bzw. x2 verlaufenden Reihen angeordnet sind.
  • Im allgemeinen Fall – z. B. in der Variante gemäß 9 – sind die in der Richtung x1 oder x2 endständigen Bumps bezüglich dieser Richtungen nicht in Reihen angeordnet. Die Verbindungslinien 41, 42 zwischen den Bumps verlaufen dabei nicht parallel zu den Vorzugsrichtungen. In diesem Fall werden, wie in 11, 12 gezeigt, die Bump-Mitten 310, 320, 330, 340 aller Bumps senkrecht auf die jeweilige Vorzugsrichtung x1 bzw. x2 abgebildet. Die Projektionsstrahlen verlaufen senkrecht zur jeweiligen Vorzugsrichtung. Die Punkte, die den Abbildungen der Bump-Mitten auf die jeweilige Achse entsprechen, sind mit den Bezugszeichen 311, 321, 331, 341 bezeichnet. Die äußersten abgebildeten Punkte (z. B. 311 und 321 in Richtung x1 und z. B. 331 und 341 in Richtung x2) entsprechen den in dieser Richtung endständigen Bumps.
  • In 2, 3, 5 sind die in Richtung x1 endständigen Bumps 31, 32 in einer parallel zur ersten Chipkante verlaufenden äußersten Reihe angeordnet. In 2 und 3 sind die in Richtung x1 endständigen Bumps 31, 32 im entlang der ersten Chipkante verlaufenden Randbereich, entlang einer parallel zur ersten Chipkante verlaufenden Linie angeordnet.
  • Die Projektionen der Punkte 31 und 33 (bzw. 32 und 34) auf die Achse x1 stimmen in 2, 3, 5 miteinander überein. Auch die Projektionen der Punkte 31 und 32 (bzw. 33 und 34) auf die Achse x2 stimmen miteinander überein. Daher sind in 2, 3, 5 alle vier Bumps 31 bis 34 in jeder Richtung x1, x2 endständig.
  • In der in 7 gezeigten Variante sind die endständigen Bumps 31, 32 nicht wie in 2, 3, 5 in einer äußeren, sondern in der parallel zur ersten Chipkante bzw. in Richtung x1 verlaufenden mittleren Reihe angeordnet. Die Projektionen der in den äußersten Reihen angeordneten Bumps auf die Achse x1 liegen hier zwischen den Projektionen der in der mittleren Reihe angeordneten Bumps auf diese Achse. Der Abstand zwischen den in der mittleren Reihe angeordneten Bumps 31, 32 ist also größer als der Abstand zwischen den in den äußeren Reihen angeordneten Bumps. Daher bilden die Bumps 31, 32 die endständigen Bumps in Richtung x1. Da die Bumps 31, 32 nicht in einer – bezogen auf die Richtung x1 – äußeren Reihe liegen, sind sie in Richtung x2 nicht endständig.
  • In den Varianten gemäß 2 bis 10 ist die erste Ausdehnungsdifferenz Δα1 größer als die zweite Ausdehnungsdifferenz Δα2. Entsprechend ist der Abstand Δx1 in Richtung x1 der größeren Ausdehnungsdifferenz erfindungsgemäß kleiner als der Abstand Δx2 in Richtung der kleineren Ausdehnungsdifferenz gewählt. Die untere Chipfläche ist in 3, 5, 7 entlang der Richtung x1 in einen Mittelbereich 20 mit darin angeordneten Bumps und zwei breite Randbereiche 21, 22 ohne Bumps aufgeteilt.
  • In 5 und 7 sind die Bumps in drei Reihen mit jeweils zwei Bumps angeordnet, wobei die Reihen parallel zur ersten Chipkante bzw. zur Richtung x1 verlaufen. Der – zwischen den Bump-Mitten gemessene – Abstand zwischen den beiden äußeren Reihen entspricht dem Abstand Δx2. In 6 sind die Bumps in drei Reihen mit jeweils zwei Bumps angeordnet, wobei die Reihen parallel zur zweiten Chipkante bzw. zur Richtung x2 verlaufen. Der – zwischen den Bump-Mitten gemessene – Abstand zwischen den beiden äußeren Reihen entspricht in 6 dem Abstand Δx1.
  • Die Querschnittsgröße des Chips beträgt a in Richtung x1 und b in Richtung x2. In 2 und 9 gilt a < b, in 3 a > b, in 4 bis 8 a = b.
  • Die Ausbildung der Chipfläche mit einer größeren Querschnittsgröße b in Richtung x2 der kleineren Ausdehnungsdifferenz Δα2 hat den Vorteil, dass die Chipfläche besonders platzsparend ausgenutzt werden kann.
  • In 3 ist die Chipfläche mit einer größeren Querschnittsgröße a in Richtung x1 der größeren Ausdehnungsdifferenz Δα2 ausgebildet. Der Abstand Δx1 ist trotzdem gering gewählt, um die Scherkraftkomponente in dieser Richtung gering zu halten. In Richtung x1 ist die Chipfläche in einen Mittelbereich 20 und zwei breite Randbereiche 21 und 22 unterteilt. Die Breite c des breiten Randbereichs 21, 22 übersteigt die Querschnittsgröße eines Bumps. Alle Bumps sind im Mittelbereich 20 angeordnet. Die breiten Randbereiche 21, 22 weisen keine Bumps auf.
  • In 8 ist die untere Fläche des Chips 2 in einen Mittelbereich 20 und einen umlaufenden breiten Randbereich 21 aufgeteilt. Der Chip 2 weist im breiten Randbereich 21 keine Bumps auf. Alle Bumps 31 bis 33 sind im Mittelbereich 20 der unteren Chipfläche angeordnet. Die Breite des hier breiten Randbereichs 21 in Richtung x1 ist größer als in Richtung x2. Die Breite des breiten Randbereichs 21 in Richtung x2 übersteigt die einfache Querschnittsgröße eines Bumps und ist im Wesentlichen gleich der doppelten Querschnittsgröße eines Bumps. Die Breite des breiten Randbereichs 21 in Richtung x1 übersteigt deutlich die doppelte Querschnittsgröße eines Bumps. In diesem Beispiel gilt Δα1 > Δα2. Daher ist der Abstand Δx1 zwischen den in der Richtung x1 endständigen Bumps 31, 32 kleiner als der Abstand Δx2 zwischen den in der Richtung x2 endständigen Bumps 31, 33 gewählt.
  • In 10 ist eine Variante der Erfindung gezeigt, bei der gilt Δα2 = 0 und Δα1 > 0. Alle Bumps sind in einer einzigen, parallel zur zweiten Vorzugsrichtung x2 verlaufenden Reihe angeordnet, so dass Δx1 = 0 gilt. Die Bump-Reihe ist auf der unteren Fläche des Chips bezogen auf die Richtung x1 mittig angeordnet. Der Chip ist mittels der Abstandhalter 81, 82 gegenüber dem Trägersubstrat in Richtung x1 so stabilisiert, dass die untere Fläche des Chips parallel zur Oberseite des Trägersubstrats verläuft. Die Abstandhalter 81, 82 sind entlang der ersten Vorzugsrichtung x1 in den Randbereichen des Chips angeordnet. Die Abstandhalter 81, 82 können in einer Variante entweder mit Chip oder mit Trägersubstrat fest verbunden sein. Die Abstandhalter 81, 82 können in einer weiteren Variante sowohl mit Chip als auch mit Trägersubstrat fest verbunden sein.
  • Die Lage der Bump-Reihe bezogen auf die Richtung x1 kann auch von der Mitte zur zweiten Chipkante hin verschoben sein.
  • In 11 ist gezeigt, dass das Koordinatensystem {x1, x2} gegenüber dem durch die Chipkanten definierten Koordinatensystem {x, y} um einen Winkel β2 verdreht ist. 12 zeigt einen Chip mit bezüglich des thermischen Ausdehnungsverhaltens anisotropen Eigenschaften, wobei die Richtungen x1, x2 der maximalen und der minimalen Ausdehnungsdifferenz nicht senkrecht zueinander sind, sondern einen Winkel β1 < 90° bilden. Die Achsen x1, x2 verlaufen zu den Chipkanten schiefwinklig.
  • 13 zeigt, dass bei der Erfindung auf der unteren Chipfläche für die endständigen 31 bis 34 und die übrigen 35, 36 Bumps unterschiedlich große Kontaktflächen vorgesehen sind. Den stärker belasteten endständigen Bumps 31 bis 34 sind größere Kontaktflächen 91 bis 94 zugeordnet, während den weniger stark belasteten übrigen Bumps 35, 36 des Bauelements kleiner Kontaktflächen 95, 96 zugeordnet sind.
  • Auf dem hier nicht gezeigten Trägersubstrat sind für die unterschiedlichen Bump-Arten entsprechend unterschiedlich große, den Kontaktflächen des Chips gegenüber liegende Kontaktflächen ausgebildet. Die Bumps sind fest mit den Kontaktfächen des Chips und des Trägersubstrats verbunden.
  • Bezugszeichenliste
    • 1
    Trägersubstrat
    11 bis 13
    dielektrische Schichten
    17
    Durchkontaktierung
    18
    Außenkontakte
    19
    Anschlussflächen des Trägersubstrats
    2
    Chip
    20
    Mittelbereich der unteren Chipfläche
    21, 22
    breite Randbereiche der unteren Chipfläche
    29
    Anschlussflächen des Chips
    31, 32
    endständige Bumps
    310, 320
    Bump-Mitten
    311
    Normalprojektion der Bump-Mitte 310 auf die x1-Achse
    321
    Normalprojektion der Bump-Mitte 320 auf die x1-Achse
    33, 34
    endständige Bumps
    330, 340
    Bump-Mitten
    331
    Normalprojektion der Bump-Mitte 330 auf die x2-Achse
    341
    Normalprojektion der Bump-Mitte 340 auf die x2-Achse
    35, 36
    weitere Bumps
    41
    Verbindungslinie zwischen den Bumps 31, 32
    42
    Verbindungslinie zwischen den Bumps 33, 34
    51, 52
    Trennungslinie zwischen dem Mittelbereich 20 und dem Randbereich 21, 22
    711
    Eingangswandler
    721
    Ausgangswandler
    712, 713, 721, 723
    Koppelwandler
    81, 82
    Abstandshalter
    91 bis 96
    Kontaktflächen (UBM)
    x, y
    Koordinatachsen, die parallel zu den Chipkanten verlaufen
    x1
    erste Vorzugsrichtung
    Δx1
    Abstand zwischen den Normalprojektionen 311 und 321 der Bump-Mitten 310 bzw. 320 auf die x1-Achse
    x2
    zweite Vorzugsrichtung
    Δx2
    Abstand zwischen den Normalprojektionen 331 und 341 der Bump-Mitten 330 bzw. 340 auf die x2-Achse
    β1
    Winkel zwischen den Koordinatachsen x1 und x2
    β2
    Winkel zwischen den Koordinatachsen x und x1
    a
    lineare Größe des Chips in der ersten Vorzugsrichtung x1
    b
    lineare Größe des Chips in der zweiten Vorzugsrichtung x2
    c
    Breite des Randbereichs 22

Claims (12)

  1. Elektrisches Bauelement mit einem Trägersubstrat (1), das einen thermischen Ausdehnungskoeffizient αp aufweist, mit einem Chip (2), der auf dem Trägersubstrat (1) in Flip-Chip-Bauweise mittels Bumps (31 bis 36) befestigt ist, wobei der Chip (2) in einer ersten Vorzugsrichtung x1 einen ersten thermischen Ausdehnungskoeffizient α1 aufweist, wobei Δα1 = |αp – α1| die erste Ausdehnungsdifferenz ist, wobei der Chip (2) in einer zweiten Vorzugsrichtung x2 einen zweiten thermischen Ausdehnungskoeffizient α2 aufweist, wobei Δα2 = |αp – α2| die zweite Ausdehnungsdifferenz ist, wobei das Bauelement in Richtung x1 die größte mögliche Ausdehnungsdifferenz Δα1 und in Richtung x2 die geringste mögliche Ausdehnungsdifferenz Δα2 aufweist, wobei Δx1 ein erster Abstand ist, der einer Normalprojektion der Verbindungslinie (41) zwischen den Mitten (310, 320) der in der ersten Vorzugsrichtung endständigen Bumps (31, 32) auf die parallel zur x1-Richtung verlaufende x1-Achse entspricht, wobei Δx2 ein zweiter Abstand ist, der einer Normalprojektion der Verbindungslinie (42) zwischen den Mitten (320, 340) der in der zweiten Vorzugsrichtung endständigen Bumps (32, 34) auf die parallel zur x2-Richtung verlaufende x2-Achse entspricht, wobei die Bumps so angeordnet sind, dass gilt Δx1 < Δx2, wobei das Material des Trägersubstrats (1) so gewählt ist, dass α1 > αp > α2 gilt, wobei die untere Fläche des Chips (2) in einen Mittelbereich (20) und einen umlaufenden breiten Randbereich (21) aufgeteilt ist, wobei der Chip im Randbereich keine Bumps aufweist, wobei die Breite des Randbereichs (21) in Richtung x1 größer ist als in Richtung x2, wobei auf der unteren Chipfläche fest mit den Bumps (31 bis 36) verbundene Kontaktflächen (91 bis 96) vorgesehen sind, wobei für die endständigen Bumps (31 bis 34) größere Kontaktflächen (91 bis 94) vorgesehen sind als für die übrigen Bumps (35, 36).
  2. Bauelement nach Anspruch 1, wobei gilt Δα2 = 0, Δα1 > 0.
  3. Bauelement nach Anspruch 2, wobei die Bumps (31, 32, 33, 34) in einer Bump-Reihe entlang der zweiten Vorzugsrichtung x2 angeordnet sind, so dass Δx1 = 0.
  4. Bauelement nach Anspruch 3, wobei die Bump-Reihe auf der unteren Fläche des Chips bezogen auf die Richtung x1 mittig angeordnet ist.
  5. Bauelement nach Anspruch 3 oder 4, wobei der Chip (2) gegenüber dem Trägersubstrat (1) in der ersten Vorzugsrichtung x1 so stabilisiert ist, dass die Untere Fläche des Chips (2) im Wesentlichen parallel zur Oberseite des Trägersubstrats (1) verläuft.
  6. Bauelement nach Anspruch 5, wobei zwischen dem Chip (2) und dem Trägersubstrat (1) Abstandhalter (81, 82) vorgesehen sind.
  7. Bauelement nach Anspruch 6, wobei die Abstandhalter (81, 82) entlang der ersten Vorzugsrichtung x1 in den Randbereichen (21, 22) des Chips (2) angeordnet sind.
  8. Bauelement nach Anspruch 1, wobei das Material des Trägersubstrat (1) ein Grundmaterial und einen beigemischten Füllstoff aufweist, wobei der thermische Ausdehnungskoeffizient des Gemischs größer als derjenige des Grundmaterials ist.
  9. Bauelement nach einem der Ansprüche 1, 2 und 8, wobei mindestens zwei Bumps (31, 32) auf einer Linie entlang der ersten Vorzugsrichtung x1 angeordnet sind.
  10. Bauelement nach einem der Ansprüche 1, 2 und 8, wobei mindestens zwei Bumps (31, 33) auf einer Linie entlang der zweiten Vorzugsrichtung x2 angeordnet sind.
  11. Bauelement nach einem der Ansprüche 1 bis 10, wobei der Chip (2) in der ersten Vorzugsrichtung x1 in einen Mittelbereich und Randbereiche (21, 22) aufgeteilt ist, wobei die Breite (c) des jeweiligen Randbereichs (21, 22) die Querschnittsgröße eines Bumps übersteigt. wobei der Chip (2) in den Randbereichen (21, 22) keine Bumps aufweist.
  12. Bauelement nach Anspruch 11, wobei die Breite (c) des jeweiligen Randbereichs (21, 22) die Querschnittsgröße eines Bumps um mindestens den Faktor zwei übersteigt.
DE102004037817.7A 2004-08-04 2004-08-04 Elektrisches Bauelement in Flip-Chip-Bauweise Expired - Fee Related DE102004037817B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102004037817.7A DE102004037817B4 (de) 2004-08-04 2004-08-04 Elektrisches Bauelement in Flip-Chip-Bauweise
KR1020077002497A KR101148542B1 (ko) 2004-08-04 2005-06-08 플립 칩 구성을 갖는 전기 소자
JP2007524192A JP2008508739A (ja) 2004-08-04 2005-06-08 フリップチップ構造の電気素子
US11/659,146 US7518249B2 (en) 2004-08-04 2005-06-08 Electric component with a flip-chip construction
PCT/EP2005/006165 WO2006015642A2 (de) 2004-08-04 2005-06-08 Elektrisches bauelement in flip-chip-bauweise

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004037817.7A DE102004037817B4 (de) 2004-08-04 2004-08-04 Elektrisches Bauelement in Flip-Chip-Bauweise

Publications (2)

Publication Number Publication Date
DE102004037817A1 DE102004037817A1 (de) 2006-03-16
DE102004037817B4 true DE102004037817B4 (de) 2014-08-07

Family

ID=34971557

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004037817.7A Expired - Fee Related DE102004037817B4 (de) 2004-08-04 2004-08-04 Elektrisches Bauelement in Flip-Chip-Bauweise

Country Status (5)

Country Link
US (1) US7518249B2 (de)
JP (1) JP2008508739A (de)
KR (1) KR101148542B1 (de)
DE (1) DE102004037817B4 (de)
WO (1) WO2006015642A2 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10301934A1 (de) * 2003-01-20 2004-07-29 Epcos Ag Elektrisches Bauelement mit verringerter Substratfläche
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
DE102005008514B4 (de) * 2005-02-24 2019-05-16 Tdk Corporation Mikrofonmembran und Mikrofon mit der Mikrofonmembran
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005008511B4 (de) * 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005053765B4 (de) * 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
JP6099116B2 (ja) * 2011-12-12 2017-03-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． バンプ付きｉｃチップの回路基板上への実装装置及び実装方法
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
TWI681524B (zh) * 2017-01-27 2020-01-01 日商村田製作所股份有限公司 半導體晶片
JP6963448B2 (ja) * 2017-09-13 2021-11-10 太陽誘電株式会社 電子部品
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0991185A2 (de) * 1998-09-29 2000-04-05 Nec Corporation Akustiche Oberflächenwellenanordnung mit Höckern auf einem bestimmten Gebiet der Anordnung und Verfahren zur Herstellung derselben
WO2000070671A1 (en) * 1999-05-17 2000-11-23 Telefonaktiebolaget Lm Ericsson Mounting arrangement for a semiconductor element
US6469593B2 (en) * 2000-03-17 2002-10-22 Fujitsu Media Devices Limited Surface acoustic wave device, communication device using the same, and antenna duplexer
US20020180307A1 (en) * 2001-03-14 2002-12-05 Murata Manufacturing Co., Ltd. Surface acoustic wave device and communication apparatus including the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225206B1 (en) * 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2002124848A (ja) * 2000-10-17 2002-04-26 Tdk Corp 表面弾性波素子、電子部品及びその搭載方法
JP2002299996A (ja) * 2001-03-30 2002-10-11 Kyocera Corp 電子部品装置
US6914332B2 (en) 2002-01-25 2005-07-05 Texas Instruments Incorporated Flip-chip without bumps and polymer for board assembly

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0991185A2 (de) * 1998-09-29 2000-04-05 Nec Corporation Akustiche Oberflächenwellenanordnung mit Höckern auf einem bestimmten Gebiet der Anordnung und Verfahren zur Herstellung derselben
WO2000070671A1 (en) * 1999-05-17 2000-11-23 Telefonaktiebolaget Lm Ericsson Mounting arrangement for a semiconductor element
US6469593B2 (en) * 2000-03-17 2002-10-22 Fujitsu Media Devices Limited Surface acoustic wave device, communication device using the same, and antenna duplexer
US20020180307A1 (en) * 2001-03-14 2002-12-05 Murata Manufacturing Co., Ltd. Surface acoustic wave device and communication apparatus including the same

Also Published As

Publication number Publication date
KR101148542B1 (ko) 2012-05-29
KR20070040382A (ko) 2007-04-16
WO2006015642A2 (de) 2006-02-16
WO2006015642A3 (de) 2006-09-08
US20080048317A1 (en) 2008-02-28
US7518249B2 (en) 2009-04-14
DE102004037817A1 (de) 2006-03-16
JP2008508739A (ja) 2008-03-21

Similar Documents

Publication Publication Date Title
WO2006015642A2 (de) Elektrisches bauelement in flip-chip-bauweise
DE102012100793B4 (de) Halbleitervorrichtung, montierte Halbleitervorrichtung und Verfahren zum Herstellen und Montieren derselben
EP0283545B1 (de) Kontaktsonden-Anordnung zur elektrischen Verbindung einer Prüfeinrichtung mit den kreisförmigen Anschlussflächen eines Prüflings
DE69120735T2 (de) Fester Ursprung eines zweiflächigen Ultraschallwandlers
DE60029962T2 (de) Anordnung für die montage von chips auf leiterplatten
DE69837796T2 (de) Flüssigkristallanzeige
DE102005035393B4 (de) Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement
WO2005091366A2 (de) Halbleitermodul mit einem kopplungssubstrat und verfahren zur herstellung desselben
DE102005060081B4 (de) Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE3782748T2 (de) Feldeffekttransistor mit isoliertem gate.
DE60215019T2 (de) Trennung von integrierten optischen modulen und strukturen
DE69738146T2 (de) In Keramikpackung eingekapseltes akustisches Oberflächenwellenfilter mit darin eingebauter Kapazität
DE69018618T2 (de) Aktive flüssigkristall-punktmatrix-anzeigestruktur mit hoher auflösung.
DE19517367A1 (de) Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-Modul
EP0750344B1 (de) Leistungs-Halbleitermodul mit Anschlussstiften
WO2005076319A2 (de) Halbleiterbauteil mit einem halbleiterchipstapel auf einer umverdrahtungsplatte und herstellung desselben
DE10153666B4 (de) Kontaktanordnung mit hoher Dichte und Verfahren zum Anordnen von Kontakten
DE10297785T5 (de) Elektronikbaugruppe mit einer dichteren Kontaktanordnung, die eine Zuleitungsführung zu den Kontakten erlaubt
DE10030546B4 (de) Befestigungsverfahren für elektronische Bauelemente
DE112005002762T5 (de) Beabstandete, mit Kontakthöckern versehene Komponenten-Struktur
DE10142117A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE102009030026A1 (de) Kondensatorstruktur
DE4130569A1 (de) Ic-paketiereinrichtung
EP2130238B1 (de) Transformatoranordnung mit einem piezoelektrischen transformator

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20110708

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: SNAPTRACK, INC., SAN DIEGO, US

Free format text: FORMER OWNER: EPCOS AG, 81669 MUENCHEN, DE

R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee