KR101148542B1 - 플립 칩 구성을 갖는 전기 소자 - Google Patents

플립 칩 구성을 갖는 전기 소자 Download PDF

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칼 니콜라우스
위르겐 포르트만
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에프코스 아게
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Abstract

본 발명은 열 팽창 계수(αp)를 갖는 캐리어 기판(1);과 범프들(31 내지 34)을 이용하여 플립 칩 구성으로 상기 캐리어 기판(1) 상에 고정되는 칩(2);을 겸비한 전기 소자에 관한 것이다. 상기 칩(2)은 제 1 선호 방향(x1)에서 열 팽창 계수(α1)를 가지되,
Figure 112010036719382-pct00010
은 제 1 팽창 차이이다. 상기 칩(2)은 제 2 선호 방향(x2)에서 열 팽창 계수(α2)를 가지되,
Figure 112010036719382-pct00011
는 제 2 팽창 차이이다. △x1은 방향(x1)에서 말단의 범프들(31, 32)의 중심들(310, 320) 간의 간격이다. △x2는 방향(x2)에서 말단의 범프들(33, 34)의 중심들(330, 340) 간의 간격이다. 이때, △αx1 > △α2일 시에 △x1 < △x2가 적용되며, 그리고 △α1 < △α2일 시에는 △x1 > △x2가 적용된다. 그렇게 함으로써, 온도 변화 시에 발생하고 말단 범프들에 작용하는 전단력이 최소화된다.

Description

플립 칩 구성을 갖는 전기 소자 {ELECTRIC COMPONENT WITH A FLIP-CHIP CONSTRUCTION}
본 발명은 플립 칩 구성으로 캐리어 기판상에 고정되는 칩을 겸비한 전기 소자에 관한 것이다.
소자 구조물들로 채워진 칩 평면은 결정축들(crystalline axes)에 따른 다양한 방향에서 상호 간에 상이한 열 팽창 계수들(thermal expansion coefficient) α1, α2을 가질 수 있다. 이는 특히 압전 기판을 포함하여 표면파들로써 작동하는 칩의 경우이며, 이와 관련하여 상기 압전 기판은 자체 물리적 특성들과 관련하여 이방성(anistropy)을 갖는다. 칩의 열 팽창 계수 α1 내지 α2는 일반적으로 칩 아래 위치하는 캐리어 기판의 열 팽창 계수 αp보다 더욱 크다. 온도 변화 시에 칩의 길이 변화는 캐리어 기판의 길이 변화보다 더욱 크다.
칩은 납땜 조인트(범프)들을 이용하여 캐리어 기판상에 기계적으로 고정된다. 그러므로 이러한 납땜 조인트들은 기계적인 부하에 노출되며, 이러한 기계적 부하는 칩과 캐리어 기판의 열 팽창 계수들의 차이(
Figure 112010036719382-pct00001
내지
Figure 112010036719382-pct00002
)의 결과로 발생한다. 칩과 캐리어 기판이 상이하게 팽창할 시에, 특히 최외부 범프들은 자체에 작용하는 전단력(F(F1, F2))과 관련하여 가장 강한 부하에 노출된다. F1은 제 1 선호 방향 x1(preferred orientation)의 힘 성분이다. F2는 제 2 선호 방향 x2의 힘 성분이다.
본 발명의 목적은 플립 칩 구성을 갖는 전기 소자에 있어서 최외부 범프들 상에 가능한 한 극미한 전단력이 작용하는 상기 전기 소자를 제공하는 것에 있다.
상기 목적은 청구항 1에 따른 전기 소자를 통해 달성된다. 본 발명의 바람직한 구현예들은 추가의 청구항들로부터 제시된다.
예를 들어 방향 x1에서 말단에 위치하는 범프들의 중심 간 간격은 제 1 온도(T1)에서 L1이고, 제 2 온도(T2)에서는 L2이다. 방향 x1에서 말단 범프들에 의해 범위 한정되는 칩 영역의 선형 열 팽창(
Figure 112010036719382-pct00003
)은
Figure 112010036719382-pct00004
이되,
Figure 112010036719382-pct00005
이다. 이와 관련하여, 상기한 방향에서 △L에 비례하는 전단력 성분(F1)이 발생한다. 본 발명에 따라, 전단력 성분(F1)은 일반적으로 가능한 한 극미하게 유지되게끔 구현된다. 지정된 열 팽창 계수들을 고려하면서, 최대 팽창 차이(expansion differential)의 방향에서 말단에 위치하는 범프들 간의 간격은 최소 팽창 차이(또는 팽창 차)의 방향에서 말단에 위치하는 범프들 간의 간격보다 더욱 작은 그러한 범프 배열이 구현된다.
본 발명은 캐리어 기판;과 범프들을 이용하여 플립 칩 구성으로 상기 캐리어 기판상에 고정되는 칩;을 겸비한 전기 소자를 제공한다. 캐리어 기판은 열 팽창 계수 αp를 갖는다. 칩은 제 1 선호 방향 x1에서 제 1 열 팽창 계수 α1를 가지되,
Figure 112010036719382-pct00006
이 제 1 팽창 차이이다. 칩은 제 2 선호 방향 x2에서 제 2 열 팽창 계수 α2를 가지되,
Figure 112010036719382-pct00007
이 제 2 팽창 차이이다.
방향 x1에서 말단에 위치하는 범프들의 범프 중심들이 x1 축 상에 투영될 때 나타나는 직교 투영부들(orthogonal projections) 간 간격은 △x1이다. 방향 x2에서 말단에 위치하는 범프들의 범프 중심들이 x2 축 상에 투영될 때 나타나는 직교 투영부들 간 간격은 △x2이다. 이때, △α1 > △α2일 시에 △x1 < △x2가 적용되며, 그리고 △α1 < △α2일 시에는 △x1 > △x2가 적용된다. 이와 같은 범프 배열을 통해, 온도 변화 시에 발생하여 말단 범프들 상에 작용하는 전단력을 최소화할 수 있다.
제 1 선호 방향 x1으로서는, 바람직하게는 소자가 최대 팽창 차이 △α1를 갖는 방향이 결정된다. 제 2 선호 방향 x2으로서는, 바람직하게는 소자가 최소 팽창 차이 △α2를 갖는 방향이 결정된다.
바람직하게는 전단력(F)의 성분들(F1, F2)이 본질적으로 상호 간에 동일한 방식으로 간격들(△x1, △x2)이 상호 간에 상대적으로 선택된다.
축들(x1, x2)은 칩의 하부 표면이 배치되는 2차원 공간에 상응하는 좌표계{x1, x2}의 범위를 한정한다.
축들(x 및 y)은 절단되는 칩 에지들을 따라서 배향된다. 칩 에지들은 바람직하게는 직각으로 구현되는데, 다시 말하면 제 1 칩 에지와 제 2 칩 에지는 상호 간에 수직으로 연결된다. 축들(x, y)은, 칩 에지들이 상호 간에 수직으로 연장될 시에, 직각의 좌표계{x, y}를 범위 한정한다. 예를 들어 제 1 칩 에지는 x 축을 따라 배향되고, 제 2 칩 에지는 y 축을 따라 배향된다.
일반적으로 축들(x, y, x1, x2)은 상호 간에 임의의 각도 하에 배향될 수 있다. 축들(x1, x2) 중 적어도 하나의 축은 일 변형예에 따라 축(x 혹은 y)에 대해 평행하게 연장될 수 있지만, 그러나 이는 굳이 필요하지는 않다. (경우에 따라 직각인) 좌표계{x1, x2}는 좌표계{x, y}와 일치할 수 있다. 좌표계{x1, x2}는 좌표계{x, y}와 관련하여, 각도(β2 > 0)만큼 회전될 수 있다(도 11 참조). 좌표계{x1, x2}는 일 변형예에서 사각(斜角)을 이룰 수 있되, 축들(x1 및 x2)의 각도(β1)는 90°와는 상이하다(도 12 참조).
바람직하게는 칩의 하부 표면상에는 각각의 칩 에지에 평행하게 범프 열이 배치된다. 일 변형예에 따라, 다수의 범프가 제 1 칩 에지(방향 x)에 대해 평행한 선상에 배치되고/되거나 제 2 칩 에지(방향 y)에 대해 평행한 선상에 배치될 수 있다. 범프들은 또한 바람직하게는 칩의 하부 표면상에서 중심에 위치되는 열에 배치될 수 있다. 범프들은 또한 칩 에지들의 외주연에 제공되는 칩의 가장자리 영역에서 4개의 칩 에지를 따라 배치될 수도 있다.
범프 열들은 바람직하게는 최대 팽창 차이의 방향 x1에 따라 배향된다. 이때, 방향 x1에서 말단에 위치하며, 경우에 따라 동일한 열에 배치되는 범프들 간의 간격은 바람직하게는 방향 x2에서 말단에 위치하는 범프들이 배치되는 범프 열들 간의 간격보다 더욱 작게 선택된다.
일 변형예에 따라 다수의 범프는 제 1 선호 방향 x1에 따른 선상에 배치되고/되거나 제 2 선호 방향 x2에 따른 선상에 배치될 수 있다.
일 변형예에 따라, 모든 범프는 최소 팽창 차이의 방향 x2에 대해 평행한 2개의 열에 배치된다. 상기한 열들 사이의 간격은 △x1이다. 이 경우 간격(△x1)은 (열의 말단 범프들의 범프 중심들 사이에서 측정되는) 열의 길이보다 더욱 작다. 칩 에지들의 길이는, 상호 간에 평행하게 배향되는 열들이 칩의 가장자리 영역들에 배치되는 방식으로 범프 배열에 부합하게 적응될 수 있다. 이때, 칩의 말단 범프들은 바람직하게는 칩 표면의 모서리들을 향한다. 이러한 경우, 제 1 칩 에지(방향 x1)는 제 2 칩 에지(방향 x2)보다 더욱 짧게 선택된다.
칩의 하부 표면은 적어도 하나의 방향(x, y; 혹은 x1, x2)에서 광폭의 가장자리 영역들과 중심 영역으로 분리될 수 있되, 각각의 광폭의 가장자리 영역의 폭은 바람직하게는 범프의 횡단면 크기를, 혹은 그 횡단면 크기의 2배를 초과한다. 이러한 변형예에서 범프들은 오로지 중심 영역에만 배치된다. 광폭의 가장자리 영역들은 범프들을 포함하지 않는다.
대개, 캐리어 기판의 열 팽창 계수 αp는 α1 및/또는 α2보다 작다. 그러나 캐리어 기판의 기본 소재의 열 팽창 계수는 소정의 한계에서 예컨대 첨가물 내지 충진제를 첨가함으로써 변경될 수 있는데, 특히 증가할 수 있으며, 그럼으로써 열 팽창 계수 α1 및/또는 α2에 부합하게 적응될 수 있다. 이때, 가능한 한 극미한 팽창 차이들(△α1 내지 △α2)이 달성된다. 예컨대 αp = α1 혹은 αp = α2가 적용되는 방식으로, 다시 말하면 △α1 = 0 내지 △α2 = 0이 적용되는 방식으로, 캐리어 기판의 소재가 선택된다.
본 발명의 한 변형예에 따라, 예컨대 △α2 = 0 내지 △α1 > 0일 수 있다. 이러한 경우 바람직하게는 범프들은 제 2 선호 방향 x2에 따른 열에 배치되며, 그럼으로써 △x1 = 0이 적용된다.
범프 열이라고 하면, 일 방향으로 이루어지는 범프들의 배치에 있어서, 열에 배치된 범프들의 범프 중심들이 상기한 방향에 따른 선상에 위치하는 상기한 배치로 간주된다.
범프 열은 방향 x1과 관련하여 칩의 하부 표면에서 바람직하게는 중심에 배치된다. 오로지 하나의 열에 범프들이 배열될 시에, 칩의 하부 표면이 본질적으로 캐리어 기판의 상부면에 대해 평행하게 연장되는 방식으로, 칩은 캐리어 기판과 반대로 방향 x1에서 안정화될 수 있다. 칩과 캐리어 기판 사이에는 예컨대 바람직하게는 제 1 선호 방향 x1을 따라 칩의 가장자리 영역들에 배치되는 스페이서들(spacer)이 제공될 수 있다.
캐리어 기판의 소재는 추가의 변형예에 따라, 계수 αp가 α1과 α2 사이의 값을 갖는 방식으로 선택될 수 있다. 이때, α1 > α2이거나 α1 < α2일 수 있다. 계수 αp는 바람직하게는 더욱 작은 열 팽창 계수들에 부합하게 적응되되, αp = min{α1, α2}가 적용된다. 또한, 계수 αp는 보다 큰 열 팽창 계수들에 부합하게 적응될 수도 있되, αp = max{α1, α2}가 적용된다.
바람직하게는, 더욱 큰 범프 간 간격이 최소의 팽창 차이(αmin = min{α1, α2})의 방향에 위치하는 방식으로, 범프들(말단의 범프일 필요는 없음)은 칩 저면에 배치된다. 범프 높이 및 그 직경은 바람직하게는 작으며, 예컨대 < 100㎛이거나 혹은 < 50㎛이다.
하부의 칩 표면 및 캐리어 기판의 상부면에는 범프들과 견고하게 결합된 접촉면들(영어: UBM: under Bump Metallization)이 제공된다. 본 발명의 변형예에 따라, 온도 변화 시에 더욱 강하게 부하를 받는 말단 범프들의 경우, 더욱 작은 부하를 받는 그 외 범프들보다 더욱 큰 접촉면들이 제공된다. 이와 같은 변형예는, 칩 저면에서 중심에 배치된 범프들에 의해 점유되는 그 표면이 작게 유지될 수 있다는 장점을 제공한다.
소자 구조물들은 바람직하게는 칩 저면에 배치된다. 또한, 소자 구조물들은 적어도 부분적으로 칩의 내부에 배치될 수도 있다.
다음에서 본 발명은 실시예들과 이 실시예들에 해당하는 도면들에 따라 더욱 상세하게 설명된다. 도면들은 개략적이면서 실제 크기에 맞지 않는 도식에 따라 본 발명의 다양한 실시예들을 도시하고 있다. 동일한 부재 혹은 동일한 작용을 하는 부재들은 동일한 도면 부호로 표시된다.
도 1은 플립 칩 구성으로 캐리어 기판상에 고정된 칩을 겸비한 소자를, 하부 칩 표면에 대해 횡방향으로 절결하여 도시한 개략적 횡단면도이며,
도 2 및 도 3은 각각 본 발명의 제 1 변형예에 따르는 범프 배열을 갖는 칩의 하부 표면을 도시한 평면도이고,
도 4, 도 5, 도 6 및 도 7은 각각 범프 배열과 활성 소자 구조물들뿐 아니라 제 1 선호 방향에 따른 광폭의 가장자리 영역들을 갖는 칩의 하부 표면을 도시한 평면도이며,
도 8은 칩에 있어서 칩 외주연에 범프를 포함하지 않는 광폭의 가장자리 영 역을 갖는 상기 칩의 하부 표면을 도시한 평면도이고,
도 9는 일 방향에서 말단에 위치하는 범프들이 상기한 방향에서 범프 열들을 형성하지 않는 그러한 칩의 하부 표면을 도시한 평면도이며,
도 10은 본 발명의 제 2 변형예에 따라 범프 배열을 구비한 칩의 하부 표면을 도시한 평면도이고,
도 11 및 도 12는 각각 좌표계{x1, x2}가 직각인 경우(도 8)와 사각인 경우(도 9)에 대해 축들(x1, x2) 상에 범프 중심들을 투영하여 도시한 투영도이며,
도 13은 말단의 범프들과 잔여 범프들에 할당되는 다양한 크기의 접촉면들을 갖는 칩의 하부 표면을 도시한 평면도이다.
도 1은 캐리어 기판(1)과 이 캐리어 기판상에 범프들(31, 32)을 이용하여 고정된 칩(2)을 겸비한 소자를 개략적 횡단면도로 도시하고 있다. 칩은 예컨대 음파들로써 작동하는 소자 구조들을 포함하며, 상기 소자 구조들은 칩의 하부 표면에 배치된다. 칩 저면에 표면 음파들로써 작동하는 소자 구조들을 실시예에 따라 배치하는 사항은 도 4 내지 도 7에 도시되어 있다.
도 4 내지 도 7은 각각 2개의 음향 트랙을 포함하는 여파기를 도시하고 있다. 제 1 (상부) 음향 트랙과 제 2 (하부) 음향 트랙은 다수의 변환기(711, 712, 713; 721, 722, 723)를 포함하며, 그리고 반사판들에 의해 제한된다. 제 1 음향 트랙에 배치된 변환기(711)는 여파기의 입력 변환기로서 이용되며, 제 2 음향 트랙에 배치된 변환기(721)는 여파기의 출력 변환기로서 이용된다. 변환기들(712, 713, 722, 723)은 일측 트랙의 전기 신호를 타측 트랙에 분리 내지 결합하기 위한 커플링 변환기이다.
입력 변환기(711)는 입력 게이트에 연결되고, 출력 변환기(721)는 출력 게이트에 연결된다. 입력 변환기(내지 출력 변환기)의 전기 단자들은 도 4 및 도 5에 따라 각각의 음향 트랙의 상이한 측면들에 배치된다. 입력 변환기(711)(내지 출력 변환기(721))는 도 4에 따라 공급 라인들을 이용하여 말단 범프(31)(내지 32)와 두 트랙 사이에서 중심에 배치된 추가의 범프에 연결된다. 입력 변환기(711)(내지 출력 변환기(721))는 도 5에 따라 말단 범프(34)(내지 31)와 두 트랙 사이에서 중심에 배치된 추가의 범프에 연결된다.
상이한 트랙들의 커플링 변환기들(712 및 722; 713 및 723)은 전기적으로 상호 간에 연결되며, 그리고 접지 범프(도 4에서는 말단 범프(33 내지 34); 도 5에서는 말단 범프(32 내지 33))와도 연결된다.
도 6 및 도 7에 따라, 입력 내지 출력 변환기(711, 721)는 직렬로 상호 간에 연결된 2개의 부분 변환기(711a 및 711b; 721a 및 721b)로 분리된다. 입력 내지 출력 게이트와 연결된 범프들은 외부에 위치하는 범프 열들에 배치된다.
커플링 변환기들과 연결된 접지 범프들은 도 6에 따라 외부에 위치하는 범프 열들에 배치된다. 커플링 변환기들과 연결된 접지 범프들은 도 7에 따라 음향 트랙들 사이에 배치된다.
도 6에 소개된 변형예에 따라, 입력 게이트와 연결된 범프들은 x1 축을 따라 배향된 다양한 범프 열들 내에 배치되되, 이들 범프 열들은 도면에서 음향 트랙들의 좌측 및 우측에 위치한다. 이와 동일한 사항은 출력 게이트와 연결된 범프들에 대해서도 적용된다.
다시 말해, 범프 열들은 최대 팽창 차이의 방향에 따라 배향된다. 방향 x1에서 말단에 위치하고, 동일한 열에 배치된 범프들(31 및 32; 33 및 34) 사이의 간격은 방향 x2에서 말단에 위치하는 범프들을 포함하는 범프 열들 사이의 간격보다 더욱 작다.
도 7에서 소개된 변형예에 따라, 입력 게이트와 연결된 범프들은 x1 축에 따라 배향되는 제 1 범프 열에 배치되되, 이 제 1 범프 열은 도면에서 제 1 음향 트랙의 상부에 위치한다. 커플링 변환기들과 연결된 접지 범프들(31, 32)은 x1 축에 따라 배향된 제 2 범프 열에 배치되며, 이 제 2 범프 열은 도면에서 두 음향 트랙들 사이에 위치한다. 출력 게이트와 연결된 범프들은 x1 축에 따라 배향되는 제3 범프 열에 배치되며, 이 제3 범프 열은 도면에서 제 2 음향 트랙 하부에 위치한다. 또한, 이 경우에도 (방향 x1에서) 말단에 위치하며 2개의 열에 배치된 범프들(31 및 32) 사이의 간격은 (방향 x2에서) 말단에 위치하는 범프들(33 및 34)이 배치되는 범프 열들 사이의 간격보다 더 작다.
도 1에 도시된 캐리어 기판(1)은 다수의 유전층(11, 12, 13)을 포함하며, 이 유전층들 사이에는 매입된 소자 구조들을 구비한 본 실시예에서는 미도시한 구조화된 금속층들이 배치된다. 금속층들은 상호 간에 전기적으로 도통부들(17)을 이용하여 연결될 뿐 아니라, 캐리어 기판(1)의 저면에 배치되는, 소자의 외부 콘택들(18);과 캐리어 기판(1)의 상부면에 배치되는, 캐리어 기판의 접속면들(19);과도 전기적으로 도통부들(17)을 이용하여 연결된다.
칩은 바람직하게는 음파들로써 작동하는 소자 구조들을 포함하고, 이들 소자 구조는 칩의 하부 표면에 배치되지만, 도면에는 도시되어 있지 않다. 칩(2)은 접속면들(29)을 포함하되, 이들 접속면들은 범프들(31, 32)을 이용하여 캐리어 기판의 접속면들(19)과 전기적으로 연결된다. 하부 칩 표면은 제 1 선호 방향 x1에서, 범프들(31, 32)이 배치되는 중심 영역(20);과 (범프가 존재하지 않는) 광폭의 가장자리 영역들(21, 22);로 분리된다.
도 2 내지 도 12는 범프들이 새로운 형태로 배열되는 칩(2)의 저면을 도시하고 있다. 범프들은 원으로 도시되어 있다. 말단 범프들은 도면 부호(31 내지 34)로 표시되어 있다. 도 3 내지 도 7에서, 하부 칩 표면이 다수의 영역으로 분리된 사항은 파선(51 및 52)을 이용하여 도시되어 있다.
축(x)은 제 1 칩 에지에 따라 배향된다. 이때 축(y)은 제 2 칩 에지에 따라 배향된다. 제 1 선호 방향 x1은 도 2 내지 도 10에 따른 변형예들의 경우 축(x)에 대해 평행하게 배향된다. 이때 제 2 선호 방향 x2은 축(y)에 대해 평행하게 배향된다. 그에 따라 제 1 칩 에지는 방향 x1에 대해 평행하게 배향되고, 제 2 칩 에지는 방향 x2에 대해 평행하게 배향된다.
제 1 선호 방향 x1에서 말단에 위치하는 범프들(31, 32)은 상호 간에 값(△x1)만큼 이격된다. 제 2 선호 방향 x2에서 말단에 위치하는 범프들(도 2, 도 3, 도 5, 도 6, 도 8, 도 10에서 31과 33; 도 4, 도 7, 도 9에서 33과 34)은 상호 간에 값(△x2)만큼 이격된다. 범프들 간의 간격은 범프들(31, 32, 33, 34)의 범프 중심들(310, 320, 330, 340) 사이에서 측정된다.
(방향 x1에서 말단에 위치하는 범프들(31, 32)(혹은 33, 34)의 범프 중심들을 상호 간에 연결하는) 제 1 연결선(41)은 도 2 및 도 3에서 방향 x1에 대해 평행하게 배향된다. (방향 x2에서 말단에 위치하는 범프들(31, 33)(혹은 32, 34)의 중심들을 상호 간에 연결하는) 제 2 연결선(42)은 상기한 도면들에서 방향 x2에 대해 평행하게 배향된다. 이는, 대응하는 말단 범프들이 각각의 방향 x1 내지 x2에 대해 평행하게 연장되는 열들에 배치되는 것을 의미한다.
일반적인 경우, 예컨대 도 9에 따른 변형예의 경우에, 방향 x1 혹은 x2에서 말단에 위치하는 범프들은 상기한 방향들과 관련하여 열들에 배치되지 않는다. 이때, 범프들 사이의 연결선들(41, 42)은 선호 방향들에 대해 평행하게 연장되지 않는다. 이러한 경우, 도 11 및 도 12에 도시한 바와 같이, 모든 범프들의 범프 중심들(310, 320, 330, 340)은 각각의 선호 방향 x1 내지 x2에 수직으로 묘사된다. 투영 빔들은 각각의 선호 방향에 대해 수직으로 연장된다. 각각의 축 상에 묘사되는 범프 중심들의 이미지에 상응하는 지점들은 도면 부호(311, 321, 331, 341)로써 표시된다. 최외부에 이미지화된 지점들(예컨대 방향 x1의 311 및 321과 방향 x2의 331과 341)은 상기한 방향에서 말단에 위치하는 범프들에 상응한다.
도 2, 도 3 및 도 5에 따라, 방향 x1에서 말단에 위치하는 범프들(31, 32)은 제 1 칩 에지에 대해 평행하게 연장되는 최외부 열에 배치된다. 도 2와 도 3에 따라, 방향 x1에서 말단에 위치하는 범프들(31, 32)은, 제 1 칩 에지에 대해 평행하게 연장되는 선에 따라, 제 1 칩 에지에 따라 연장되는 가장자리 영역에 배치된다.
축(x1) 상에 투영되는 지점들(31과 33)(내지 32과 34)의 투영부들은 도 2, 도 3 및 도 5에서 상호 일치한다. 또한, 축(x2) 상에 투영되는 지점들(31과 32)(내지 33과 34)의 투영부들 역시 상호 간에 일치한다. 그러므로 도 2, 도 3, 도 5에서 4개의 모든 범프들(31 내지 34)은 각각의 방향 x1, x2에서 말단에 위치한다.
도 7에 도시한 변형예에 따라, 말단 범프들(31, 32)은 도 2, 도 3, 도 5에서와 같이 최외부 열에 배치되는 것이 아니라, 제 1 칩 에지에 대해 평행하게 또는 방향 x1으로 연장되는 중심 열에 배치된다. 최외부 열들에 배치되어 축(x1) 상에 투영되는 범프들의 투영부들은 본 실시예에서 중심 열에 배치되어 상기한 축 상에 투영되는 범프들의 투영부들 사이에 위치한다. 다시 말해 중심 열에 배치되는 범프들(31, 32) 사이의 간격은 최외부 열에 배치되는 범프들 사이의 간격보다 더욱 크다. 그러므로 범프들(31, 32)은 방향 x1에서 말단 범프들을 형성한다. 범프들(31, 32)은 방향 x1과 관련하여 외부 열에 위치하지 않기 때문에, 상기 범프들은 방향 x2에서 말단에 위치하지 않는다.
도 2 내지 도 10에 따른 변형예에서, 제 1 팽창 차이 △α1는 제 2 팽창 차이 △α2보다 더욱 크다. 그에 상응하게 더욱 큰 팽창 계수의 방향 x1의 간격(△x1)은 본 발명에 따라 더욱 작은 팽창 차이 △x2의 방향의 간격보다 더욱 작게 선택된다. 하부 칩 표면은 도 3, 도 5, 도 7의 경우 방향 x1에 따라서, 내부에 배치되는 범프들을 포함하는 중심 영역(20)과 범프를 포함하지 않는 2개의 광폭의 가장자리 영역들(Z1, Z2)로 분리된다.
도 5 및 도 7에 따라, 범프들은 각각 2개의 범프를 포함하는 3개의 열에 배치되되, 열들은 제 1 칩 에지 내지 방향 x1에 대해 평행하게 연장된다. (범프 중심들 사이에서 측정되는) 두 외부 열 사이의 간격은 간격(△x2)에 상응한다. 도 6에 따라, 범프들은 각각의 2개의 범프를 포함하는 3개의 열에 배치되되, 열들은 제 2 칩 에지 내지 방향 x2에 대해 평행하게 연장된다. (범프 중심들 사이에서 측정되는) 두 외부 열 사이의 간격은 도 6에서 간격(△x1)에 상응한다.
칩의 횡단면 크기는 방향 x1에서 a이고, 방향 x2에서 b이다. 도 2와 도 9에서는 a < b가 적용되고, 도 3에서는 a > b가 적용되고, 도 4 내지 도 8에서는 a = b가 적용된다.
더욱 작은 팽창 차이 △α2의 방향 x2에서 더욱 큰 횡단면 크기(b)를 갖는 칩 표면의 구현은, 칩 표면이 특히 공간을 절감하는 방식으로 활용될 수 있다는 장점을 갖는다.
도 3에서, 더욱 큰 횡단면 크기(a)를 갖는 칩 표면은 더욱 큰 팽창 차이 △α2의 방향 x1으로 구현된다. 그럼에도, 간격(△x1)은 상기한 방향의 전단력 성분을 극미하게 유지하기 위해 작게 선택된다. 방향 x1에서, 칩 표면은 중심 영역(20)과 2개의 광폭의 가장자리 영역들(21 및 22)로 분리된다. 광폭의 가장자리 영역(21, 22)의 폭(c)은 범프의 횡단면 크기를 초과한다. 모든 범프들은 중심 영역(20)에 배치된다. 광폭의 가장자리 영역들(21, 22)은 범프를 포함하지 않는다.
도 8에 따라, 칩(2)의 하부 표면은 중심 영역(20)과 외주연에 제공되는 광폭의 가장자리 영역(21)으로 분리된다. 칩(2)은 광폭의 가장자리 영역(21)에서 범프를 포함하지 않는다. 모든 범프들(31 내지 33)은 하부 칩 표면의 중심 영역(20)에 배치된다. 본 실시예에 따라 방향 x1으로 제공되는 광폭의 가장자리 영역(21)의 폭은 방향 x2로 제공되는 그것의 폭보다 더욱 크다. 방향 x2로 제공되는 광폭의 가장자리 영역(21)의 폭은 범프의 단일 횡단면 크기를 초과하고, 본질적으로 범프의 횡단면 크기의 2배 크기와 동일하다. 방향 x1으로 제공되는 광폭의 가장자리 영역(21)의 폭은 분명히 범프의 횡단면 크기의 2배 크기를 초과한다. 본 실시예에 따라, △α1 > △α2가 적용된다. 그러므로 방향 x1에서 말단에 위치하는 범프들(31, 32) 사이의 간격(△x1)은 방향 x2에서 말단에 위치하는 범프들(31, 33) 사이의 간격(△x2)보다 더욱 작게 선택된다.
도 10에는 본 발명의 일 변형예가 도시되어 있되, 이에 따르면 △α2 = 0과 △α1 > 0이 적용된다. 모든 범프들은 제 2 선호 방향 x2에 대해 평행하게 연장되는 단일의 열에 배치되며, 그럼으로써 △x1 = 0이 적용된다. 범프 열은 방향 x1과 관련하여 칩의 하부 표면에서 중심에 배치된다. 칩의 하부 표면이 캐리어 기판의 상부면에 대해 평행하게 연장되는 방식으로, 칩은 캐리어 기판과 반대로 스페이서들(81, 82)을 이용하여 방향 x1에서 안정화된다. 스페이서들(81, 82)은 제 1 선호 방향 x1에 따라서 칩의 가장자리 영역들에 배치된다. 스페이서들(81, 82)은 일 변형예에 따라 칩 혹은 캐리어 기판과 견고하게 결합될 수 있다. 스페이서들(81, 82)은 또 다른 변형예에 따라 칩뿐만 아니라 캐리어 기판과도 견고하게 결합될 수 있다.
방향 x1과 관련하는 범프 열의 위치는 또한 중심으로부터 제 2 칩 에지 쪽으로 변위될 수도 있다.
도 11에는, 좌표계{x1, x2}는 칩 에지들에 의해 범위 한정되는 좌표계{x, y}와 비교하여 각도(β2)만큼 회전되어 있는 점이 도시되어 있다. 도 12는 열 팽창 작용과 관련하여 나타나는 이방성 특성을 갖는 칩을 도시하고 있되, 최대 및 최소 팽창 차이의 방향들(x1, x2)은 상호 간에 수직으로 연장되는 것이 아니라, 상호 간에 각도(β1 < 90°)를 형성한다. 축들(x1, x2)은 칩 에지들에 대해 사각을 이루면서 연장된다.
도 13은 본 발명의 추가의 변형예를 도시하고 있으며, 이 변형예에 따라, 하부 칩 표면상에는 말단 범프들(31 내지 34)과 잔여 범프들(35, 36)을 위해 상이한 크기의 접촉면들이 제공된다. 소자에서 더욱 강한 부하를 받는 말단 범프들(31 내지 34)에는 더욱 큰 접촉면들(91 내지 94)이 할당되며, 그에 반해 소자에서 더욱 약한 부하를 받는 잔여 범프들(35, 36)에는 더욱 작은 접촉면들(95, 96)이 할당된다.
본 실시예에서 도시하지 않은 캐리어 기판상에는 다양한 범프 종류에 상응하게 상이한 크기를 가지며 칩의 접촉면들 맞은편에 위치하는 접촉면들이 구현된다. 범프들은 칩과 캐리어 기판의 접촉면들과 견고하게 결합된다.
본 발명은 소개된 실시예들, 지정된 소재 혹은 도시된 다수의 부재들에만 국한되지 않고, 그 외에 가능한 특징, 소재 혹은 부재에 대해서도 적용된다.
본 발명은 캐리어 기판과 범프들을 이용하여 플립 칩 구성으로 상기 캐리어 기판상에 칩을 겸비한 전기 소자에 관한 것이다. 본 발명의 전기 소자를 통해, 최 외부 범프 상에 작용하는 전단력이 가능한 한 극미하게 유지되는 점이 달성될 수 있다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 캐리어 기판 11 내지 13: 유전층
17: 도통부
18: 외부 콘택 19: 캐리어 기판의 접속면
2: 칩 20: 하부 칩 표면의 중심 영역
21, 22: 하부 칩 표면의 광폭의 가장자리 영역
29: 칩의 접속면 31, 32: 말단 범프
310, 320: 범프 중심
311: x1 축 상에 투영되는 범프 중심(310)의 직교 투영부(normal projection)
321: x1 축 상에 투영되는 범프 중심(320)의 직교 투영부
33, 34: 말단 범프 330, 340: 범프 중심
331: x2 축 상에 투영되는 범프 중심(330)의 직교 투영부
341: x2 축 상에 투영되는 범프 중심(340)의 직교 투영부
35, 36: 추가 범프
41: 범프들(31, 32) 사이의 연결선
42: 범프들(33, 34) 사이의 연결선
51, 52: 중심 영역(20)과 가장자리 영역(21, 22) 사이의 분리선
711: 입력 변환기 721: 출력 변환기
712, 713, 721, 723: 커플링 변환기
81, 82: 스페이서 91 내지 96: 접촉면(UBM)
x, y: 칩 에지들에 대해 평행하게 연장되는 좌표축
x1: 제 1 선호 방향
△x1: x1 축 상에 투영되는 범프 중심들(310 및 320)의 직교 투영부들(311 및 321) 사이의 간격
x2: 제 2 선호 방향
△x2: x2 축 상에 투영되는 범프 중심들(330 및 340)의 직교 투영부들(331 및 341) 사이의 간격
β1: 좌표축들(x1 및 x2) 사이의 각도
β2: 좌표축들(x 및 x1) 사이의 각도
a: 제 1 선호 방향 x1에서 칩의 직선 크기
b: 제 2 선호 방향 x2에서 칩의 직선 크기
c: 가장자리 영역(22)의 폭

Claims (15)

  1. 열 팽창 계수 αp를 갖는 캐리어 기판(1) 및 범프들(31 내지 36)을 이용하여 플립 칩 구성으로 상기 캐리어 기판(1)에 고정되는 칩(2)을 포함한 전기 소자로서,
    상기 칩(2)은 제 1 선호 방향 x1에서 제 1 열 팽창 계수 α1를 갖되,
    Figure 112011062548001-pct00008
    는 제 1 팽창 차이이며,
    상기 칩(2)의 제 2 선호 방향 x2에서 제 2 열 팽창 계수 α2를 갖되,
    Figure 112011062548001-pct00009
    는 제 2 팽창 차이이며,
    상기 전기 소자는 방향 x1에서 최대 가능한 팽창 차이 △α1를, 방향 x2에서는 최소 가능한 팽창 차이 △α2를 가지며,
    △x1은 제 1 간격이며, 상기 제 1 간격은 상기 제 1 선호 방향에서 말단에 위치하는 범프들(31, 32)의 중심들(310, 320) 간의 연결선(41)에 대한 x1 방향에 대해 평행하게 연장되는 x1 축 상에 투영되는 직교 투영부(normal projection)에 상응하며,
    △x2는 제 2 간격이며, 상기 제 2 간격은 상기 제 2 선호 방향에서 말단에 위치하는 범프들(33, 34)의 중심들(330, 340) 간의 연결선(42)에 대한 x2 방향에 대해 평행하게 연장되는 x2 축 상에 투영되는 직교 투영부에 상응하며,
    △x1 < △x2가 적용되는 방식으로 상기 범프들이 배치되는,
    전기 소자.
  2. 제 1 항에 있어서,
    △α2 = 0, △α1 > 0이 적용되는,
    전기 소자.
  3. 제 2 항에 있어서,
    상기 범프들(31, 32, 33, 34)은 상기 제 2 선호 방향 x2에 따라 범프 열에 배치되며, 그럼으로써 △x1 = 0이 되는,
    전기 소자.
  4. 제 3 항에 있어서,
    상기 범프 열이 상기 방향 x1과 관련하여 상기 칩의 하부 표면에서 중심에 배치되는,
    전기 소자.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 칩(2)의 하부 표면은 본질적으로 상기 캐리어 기판(1)의 상부면에 대해 평행하게 연장되는 방식으로, 상기 칩(2)은 상기 캐리어 기판(1)과 반대로 제 1 선호 방향 x1에서 안정화되는,
    전기 소자.
  6. 제 5 항에 있어서,
    상기 칩(2)과 상기 캐리어 기판(1) 사이에 스페이서들(81, 82)이 제공되는,
    전기 소자.
  7. 제 6 항에 있어서,
    상기 스페이서들(81, 82)은 상기 제 1 선호 방향 x1에 따라서 상기 칩(2)의 가장자리 영역들(21, 22)에 배치되는,
    전기 소자.
  8. 제 1 항에 있어서,
    α1 ≥ αp ≥α2가 적용되는 방식으로 상기 캐리어 기판(1)의 소재가 선택되는,
    전기 소자.
  9. 제 8 항에 있어서,
    상기 캐리어 기판(1)의 소재는 기본 소재 및 혼합된 충진제를 함유하되, 상기 혼합된 충진제의 열 팽창 계수는 상기 기본 소재의 열 팽창 계수보다 더 큰,
    전기 소자.
  10. 제 1 항, 제 2 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    적어도 2개의 범프(31, 32)가 상기 제 1 선호 방향 x1에 따른 선상에 배치되는,
    전기 소자.
  11. 제 1 항, 제 2 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    적어도 2개의 범프(31, 33)가 상기 제 2 선호 방향 x2에 따른 선상에 배치되는,
    전기 소자.
  12. 제 1 항 내지 제 4 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 칩(2)의 하부 표면은 중심 영역과 가장자리 영역들(21, 22)로 분리되되, 각각의 가장자리 영역(21, 22)의 폭(c)은 범프의 횡단면 크기를 초과하며, 상기 칩(2)은 상기 가장자리 영역들에서는 범프를 포함하지 않는,
    전기 소자.
  13. 제 1 항 내지 제 4 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 칩(2)은 상기 제 1 선호 방향 x1에서 중심 영역과 가장자리 영역들(21, 22)로 분리되되, 각각의 가장자리 영역(21, 22)의 폭(c)은 범프의 횡단면 크기를 초과하며, 상기 칩(2)은 상기 가장자리 영역들(21, 22)에서는 범프를 포함하지 않는,
    전기 소자.
  14. 제 12 항에 있어서,
    각각의 가장자리 영역(21, 22)의 폭(c)은 범프의 횡단면 크기를 적어도 2배만큼 초과하는,
    전기 소자.
  15. 제 1 항 내지 제 4 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 칩(2)의 하부 표면 상에는 상기 범프들(31 내지 36)과 견고하게 결합된 접촉면들(91 내지 96)이 제공되되, 말단 범프들(31 내지 34)을 위해서는 크기가 더 큰 접촉면들(91 내지 94)이 제공되며, 잔여 범프들(35, 36)을 위해서는 크기가 더 작은 접촉면들(95, 96)이 제공되는,
    전기 소자.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10301934A1 (de) * 2003-01-20 2004-07-29 Epcos Ag Elektrisches Bauelement mit verringerter Substratfläche
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005008511B4 (de) * 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005008514B4 (de) * 2005-02-24 2019-05-16 Tdk Corporation Mikrofonmembran und Mikrofon mit der Mikrofonmembran
DE102005053765B4 (de) * 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
JP6099116B2 (ja) * 2011-12-12 2017-03-22 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． バンプ付きｉｃチップの回路基板上への実装装置及び実装方法
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
TWI681524B (zh) * 2017-01-27 2020-01-01 日商村田製作所股份有限公司 半導體晶片
JP6963448B2 (ja) * 2017-09-13 2021-11-10 太陽誘電株式会社 電子部品
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000070671A1 (en) * 1999-05-17 2000-11-23 Telefonaktiebolaget Lm Ericsson Mounting arrangement for a semiconductor element

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114916A (ja) * 1998-09-29 2000-04-21 Nec Corp 表面弾性波デバイス及びその製造方法
US6225206B1 (en) 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2001267881A (ja) * 2000-03-17 2001-09-28 Fujitsu Media Device Kk 弾性表面波デバイス及びこれを用いた通信装置、並びにアンテナデュプレクサ
JP2002124848A (ja) * 2000-10-17 2002-04-26 Tdk Corp 表面弾性波素子、電子部品及びその搭載方法
JP2002344284A (ja) * 2001-03-14 2002-11-29 Murata Mfg Co Ltd 弾性表面波装置、および、これを搭載した通信装置
JP2002299996A (ja) * 2001-03-30 2002-10-11 Kyocera Corp 電子部品装置
US6914332B2 (en) * 2002-01-25 2005-07-05 Texas Instruments Incorporated Flip-chip without bumps and polymer for board assembly

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000070671A1 (en) * 1999-05-17 2000-11-23 Telefonaktiebolaget Lm Ericsson Mounting arrangement for a semiconductor element

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