DE102012100793B4 - Halbleitervorrichtung, montierte Halbleitervorrichtung und Verfahren zum Herstellen und Montieren derselben - Google Patents

Halbleitervorrichtung, montierte Halbleitervorrichtung und Verfahren zum Herstellen und Montieren derselben Download PDF

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Abstract

Halbleitervorrichtung mit:- einem integrierten Schaltkreis (202, 302, 402, 602); und- mehreren Kupferpfosten (210, 310, 410, 610), die mit der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) verbunden sind, wobei die mehreren Kupferpfosten (210, 310, 410, 610) eine gestreckte, längliche Form in einer Draufsicht des integrierten Schaltkreises (202, 302, 402, 602) aufweisen, und wobei mindestens 50 % der mehreren Kupferpfosten (210, 310, 410, 610) mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet sind,wobei die Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) einen zentralen Bereich (214, 314, 414, 614) und einen den zentralen Bereich (214, 314, 414, 614) umgebenden Randbereich (212, 312, 412, 612) aufweist,wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im Randbereich (212, 312, 412, 612) angeordnet sind, mit einer im Wesentlichen zentripetalen Ausrichtung als eine einzelne, in sich geschlossene äußere Reihe von Kupferpfosten um den zentralen Bereich herum angeordnet sind, undwobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im zentralen Bereich (214, 314, 414, 614) angeordnet sind, durchweg mit einer horizontalen Ausrichtung ausgerichtet sind oder durchweg mit einer diagonalen Richtung ausgerichtet sind oder mit einer Kombination aus diagonalen Richtungen ausgerichtet sind,wobei alle Kupferpfosten im zentralen Bereich mit einer symmetrischen Ausrichtung angeordnet sind.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, eine montierte Halbleitervorrichtung, sowie ein Verfahren zum Herstellen und Montieren derselben.
  • Halbleitervorrichtungen werden in einem weiten Bereich von elektronischen Anwendungen verwendet, wie zum Beispiel Rechnern (PCs), Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch ein sequenzielles Anordnen von isolierenden oder dielektrischen Schichten, leitenden Schichten und Halbleiterschichten auf einem Halbleitersubstrat und eine Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie hergestellt, um Schaltkomponenten und Elemente darauf auszubilden.
  • Auf einem einzigen Halbleiterwafer werden typischerweise Dutzende oder Hunderte von integrierten Schaltkreisen hergestellt. Die einzelnen Chips werden dadurch vereinzelt, dass die integrierten Schaltkreise entlang einer Ritzlinie gesägt werden. Die einzelnen Chips werden dann zum Beispiel einzeln, in Multichipmodulen oder in anderen Arten von Gehäusen montiert oder verkapselt.
  • Eine Art von gekapselten Baugruppen oder Gehäusen für Halbleitervorrichtung wird als Höcker-auf-Bahn(„Bump-On-Trace“, BOT)-Gehäuse bezeichnet. Hierbei werden Löthöcker auf Chips eines Halbleiterwafers ausgebildet. Die Chips werden vereinzelt. Die Chips oder Flip-Chips werden dann auf Bahnen oder Leitungen auf dem BOT-Gehäuse unter Verwendung eines Reflow-Lötprozesses befestigt oder gelötet.
  • Dabei können Probleme der Fehlausrichtung auftreten, wenn die Löthöcker der Chips auf den Bahnen des BOT-Gehäuses befestigt werden, welche Ungleichmäßigkeiten der Chip-Lücken oder - Abstände hervorrufen können. Manchmal werden elektrische Verbindungen aufgrund der Fehlausrichtung nicht ausgebildet, was eine Ertragseinbuße der gepackten Produkte erhöht.
  • JP 11-145199 A beschreibt eine Halbleitervorrichtung, die einen integrierten Schaltkreis und mehrere Höcker aufweist, die mit der Oberfläche des integrierten Schaltkreises verbunden sind. Die mehreren Höcker weisen in einer Draufsicht des integrierten Schaltkreises eine gestreckte, längliche Form auf und sind mit einer zentripetalen Ausrichtung angeordnet.
  • US 2002/0000658 A1 zeigt eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben. Die Halbleitervorrichtung umfasst ein Schaltungssubstrat und mehrere auf dem Schaltungssubstrat aufgebrachte Löthöcker. Auf einem Halbleitersubstrat sind Höckerelektroden so angeordnet, dass sie den Löthöckern gegenüberliegen. Die Höckerelektroden können höher als breit ausgebildet sein.
  • US 2010/0264542 A1 offenbart einen Kontaktfleck mit variabler Größe. Eine Kugelgitteranordnung weist Bondkontaktflecken und Lötmaskenöffnungen mit einer gestreckten, länglichen Form und zentripetaler Ausrichtung auf. Dabei ist die Längsausdehnung der Bondkontaktflecken und der Lötmaskenöffnungen gegenüber der Querausdehnung umso größer, je weiter der Bondkontaktfleck bzw. die Lötmaskenöffnung vom Zentrum der Kugelgitteranordnung entfernt angeordnet ist.
  • US 6 268 568 B1 offenbart ein PCB mit ovalen Lotkugelstegen. Das PCB weist eine Vielzahl von Leiterbahnen auf, die Schaltungsmuster auf mindestens einer von einer oberen und einer unteren Oberfläche eines Harzsubstrats bilden. Eine Vielzahl von Lotkugelstegen ist auf der unteren Oberfläche des Substrats ausgebildet und elektrisch mit jeweiligen leitenden Leiterbahnen auf der oberen Oberfläche verbunden. Zumindest ein Teil der Lotkugelstege hat eine ovale Form und eine Hauptachse. Die ovalen Lotkugelstege sind so ausgerichtet, dass ihre Hauptachsen entweder radial in Bezug auf eine Mitte des Substrats ausgerichtet sind, senkrecht zu einer Seitenkante des Substrats ausgerichtet sind oder sowohl radial als auch senkrecht in Bezug auf die Mitte und eine Seitenkante des Substrats ausgerichtet sind Substrat.
  • US 2004/0099936 A1 offenbart ein Ball-Grid-Array-Gehäuse mit Lötverbindungen mit einer Kombination von maskendefinierten und Pad-definierten Lötverbindungsprofilen unter Verwendung einer Maske mit nicht kreisförmigen länglichen Öffnungen. Die nicht kreisförmigen länglichen Öffnungen der Maske haben eine Hauptachse und eine Nebenachse.
  • US 6 400 019 B1 offenbart eine Halbleitervorrichtung, bei der im Randbereich einer Oberfläche eines Zwischensubstrats, auf dem ein Halbleiterchip montiert ist, mehrere Bump-Elektroden angeordnet sind, die in der Richtung größer sind, die die Seiten des Zwischensubstrats schneidet, als in der Richtung entlang der Seiten des Zwischensubstrats.
  • US 5 859 474 A offenbart eine erste Anordnung langgestreckter Kontaktstellen auf einer ersten Oberfläche eines integrierten Schaltungssubstrats, und eine zweite Anordnung aus länglichen Kontaktstellen auf einer zweiten Oberfläche einer Leiterplatte. Eine Anordnung von Lotkugeln wird an den Kontaktstellen der ersten Anordnung und dann an den Kontaktstellen der zweiten Anordnung aufgeschmolzen, um dadurch das Substrat elektrisch mit der Leiterplatte zu verbinden. Die Lotkugeln passen sich dabei an die länglichen Formen der Kontaktstellen an.
  • Somit liegt der Erfindung die Aufgabe zugrunde, verbesserte Montage-, Aufbau- und Verbindungstechniken für Halbleitervorrichtungen sowie damit einfach herstellbare Halbleitervorrichtungen bereitzustellen.
  • Diese Aufgabe wird durch die Gegenstände der unabhängigen Ansprüche gelöst.
  • Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung näher erläutert. Es zeigen:
    • 1 eine Draufsicht einer beispielhaften, nicht von den Ansprüchen umfassten Halbleitervorrichtung, wobei alle von mehreren Kupferpfosten auf einem integrierten Schaltkreis in der Draufsicht länglich und in einer im Wesentlichen zentripetalen und symmetrischen Orientierung angeordnet sind;
    • 2, 3 Perspektivansichten eines Verfahrens zum Montieren der in der 1 gezeigten Halbleitervorrichtung;
    • 4, 5 Draufsichten auf einen länglichen Kupferpfosten, der auf einer Bahn eines BOT-Gehäuses angebracht ist und veranschaulichen die Selbstausrichtung der länglichen Kupferpfosten;
    • 6-8, 10Draufsichten einer Halbleitervorrichtung, die Beispiele verschiedener Ausrichtungen und Anordnungen von länglichen Kupferpfosten auf integrierten Schaltkreisen gemäß Ausführungsformen der vorliegenden Erfindung veranschaulichen;
    • 9 eine Draufsicht einer beispielhaften, nicht von den Ansprüchen umfassten Halbleitervorrichtung; und
    • 11 eine Draufsicht eines länglichen Kupferpfostens, der die Form einer Rennbahn aufweist.
  • In den verschiedenen Figuren der Zeichnung sind einander entsprechende Teile und Bauelemente mit gleichen Bezugszeichen bezeichnet. Die in der Zeichnung gezeigten Ausführungsbeispiele dienen der Erläuterung der Erfindung und sind nicht notwendiger Weise maßstabsgetreu.
  • In 1 ist eine Draufsicht einer beispielhaften Halbleitervorrichtung 100 gezeigt. Die Halbleitervorrichtung 100 umfasst einen integrierten Schaltkreis 102, der beispielsweise einen Chip eines Halbleiterwafers umfassen kann. Mehrere Bondingflächen 104 (in der 1 nicht erkennbar; die Bondingflächen 104 sind unterhalb von Kupferpfosten 110 angeordnet) sind auf der Oberfläche des integrierten Schaltkreises 102 ausgebildet. Der integrierte Schaltkreis 102 kann auch eine Unter-Höcker-Metallisierungs(Under Bump Metallization, UBM)-Struktur (nicht gezeigt) aufweisen, um die Schnittstelle und die Verbindungen der Kupferpfosten 110 mit dem integrierten Schaltkreis 102 und/oder einer Keimschicht (nicht gezeigt) in der Nähe der Bondingflächen 104 zu vereinfachen.
  • Die mehreren Kupferpfosten 110 sind mit der Oberfläche des integrierten Schaltkreises 102 verbunden. Zum Beispiel können die mehreren Kupferpfosten 110 auf den Bondingflächen 104 des integrierten Schaltkreises 102 ausgebildet sein. Die Kupferpfosten 110 können zum Beispiel ausgebildet werden, bevor die einzelnen Chips von dem Halbleiterwafer vereinzelt werden. Die Kupferpfosten 110 können in manchen Ausführungsformen zum Beispiel in einem Randbereich 112 einen geringeren Zwischenabstand als die Kupferpfosten 110 in einem zentralen Bereich 114 aufweisen. Jeder Kupferpfosten 110 umfasst einen metallenen Bolzen oder Pfosten, die Kupfer und Lot aufweisen, das zum Beispiel (nicht gezeigt) mit einem oberen Bereich des metallenen Bolzens gekoppelt ist.
  • In manchen Ausführungsformen der vorliegenden Erfindung weisen die Kupferpfosten 110, von einer Draufsicht des integrierten Schaltkreises 102 aus betrachtet, eine gestreckte, längliche oder langgestreckte Form, wie eine ovale, eine elliptische oder eine Rennbahn-Form, auf. Die länglichen Kupferpfosten 110 können eine Breite mit einer Abmessung d2 aufweisen, die ungefähr 50 µm betragen kann. Die länglichen Kupferpfosten 110 können eine Länge mit einer Abmessung d1 aufweisen, die größer als die Abmessung d2 der Breite ist. Die Abmessung d1 der Länge der gestreckten Kupferpfosten 110 kann zum Beispiel ungefähr 100 µm betragen. Alternativ können die länglichen Kupferpfosten 110 andere Abmessungen aufweisen.
  • Zum Beispiel sind die Kupferpfosten 110 in 1 in einem strahlen- oder sternförmigen Muster über die Oberfläche der Halbleitervorrichtung 100 angeordnet, um eine höchstmögliche Symmetrie und eine zentripetale Ausrichtung zu erreichen.
  • Die Ausrichtungsrichtungen 106a, 106b, 106c und 106d (und andere nicht gezeigte Richtungen) sind für zumindest manche der länglichen Kupferpfosten 110 in dem Designprozess für die Halbleitervorrichtung 110 ausgewählt, um ein verbessertes Ausrichten während des Montierens zu erreichen. Die mehreren Kupferpfosten 110 sind in einer im Wesentlichen zentripetalen Ausrichtung angeordnet. Zum Beispiel sind die Kupferpfosten 110 zu einem Zentrum 115 der Oberfläche des integrierten Schaltkreises 102 hin ausgerichtet. Zum Beispiel können sich die mehreren Kupferpfosten 110 mit der länglichen gestreckten Form entlang ihren Längen d1 in Richtung der Kanten 116a, 116b, 116c und 116d der Oberfläche des integrierten Schaltkreises 102 zumindest im Randbereich 112 der Oberfläche des integrierten Schaltkreises 102 und auch in anderen Bereichen des integrierten Schaltkreises 102 sowie im Zentralbereich 114 erstrecken.
  • Alle Kupferpfosten 110 sind im Randbereich 112 mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet und/oder sind im Wesentlichen symmetrisch angeordnet. Zum Beispiel sind die Kupferpfosten 110 in einem im Wesentlichen zentripetalen Muster angeordnet und sind dabei im Wesentlichen in Richtung des Zentrums 115 der Oberfläche oder -seite des integrierten Schaltkreises 102 gerichtet. Die langen Seiten, also die Seiten, die sich entlang der Abmessung d1 der Länge erstrecken, der mehreren länglichen Kupferpfosten 110, erstrecken sich im Wesentlichen der Länge nach in Richtung des Zentrums 115 der Oberfläche des integrierten Schaltkreises 102. Gemäß anderen Beispielen sind alle Kupferpfosten 110 im Zentralbereich 114 mit einer im Wesentlichen zentripetalen Ausrichtung und/oder im Wesentlichen symmetrisch angeordnet.
  • In 1 sind manche der mehreren Kupferpfosten 110, die sich in der Nähe einer ersten Kante 116b (zum Beispiel der linken Kante) der Oberfläche des integrierten Schaltkreises 102 befinden, entlang einer horizontalen Richtung 106b (bezogen auf die Zeichnung) ausgerichtet, und manche der mehreren Kupferpfosten 110, die sich in der Nähe einer zweiten Kante 116a (zum Beispiel der oberen Kante) der Oberfläche des integrierten Schaltkreises 102 befinden, sind entlang einer vertikalen Richtung 106a (bezogen auf die Zeichnung) ausgerichtet. Die zweite Kante 116a der Oberfläche des integrierten Schaltkreises 102 ist benachbart zu der ersten Kante 116b der Oberfläche des integrierten Schaltkreises 102. Manche der mehreren Kupferpfosten 110, die sich in der Nähe einer dritten Kante 116d (zum Beispiel der rechten Kante) der Oberfläche des integrierten Schaltkreises 102 befinden, sind auch entlang der horizontalen Richtung 106b ausgerichtet, wobei die dritte Kante 116d der ersten Kante 116b gegenüberliegt. Gleichermaßen sind manche der mehreren Kupferpfosten 110, die sich in der Nähe einer vierten Kante 116c (zum Beispiel der unteren Kante) der Oberfläche des integrierten Schaltkreises 102 befinden, entlang der vertikalen Richtung 106a ausgerichtet, wobei die vierte Kante 116c der zweiten Kante 116a gegenüberliegt.
  • Manche der länglichen Kupferpfosten 110 können auch entlang einer diagonalen Richtung 106c, die sich von oben links nach rechts unten erstreckt, und/oder entlang einer diagonalen Richtung 106d, die sich von links unten nach rechts oben erstreckt, ausgerichtet sein. Zum Beispiel, wie in der 1 gezeigt, weisen die Kupferpfosten 110 in dem Randbereich 112 in der Nähe von Ecken 118a und 118c der Oberfläche des integrierten Schaltkreises 102 eine Ausrichtung entlang der diagonalen Richtung 106c auf, und die Kupferpfosten 110 in der Nähe von Ecken 118b und 118d der Oberfläche des integrierten Schaltkreises 102 weisen eine Ausrichtung entlang der diagonalen Richtung 106d auf.
  • Die Kupferpfosten 110 sind, wie in der 1 gezeigt, auf der Oberfläche des integrierten Schaltkreises 102 in einer symmetrischen Anordnung angeordnet. Alternativ können die Kupferpfosten 110 in einem asymmetrischen Muster auf der Oberfläche des integrierten Schaltkreises 102 angeordnet sein.
  • Die 2 und 3 sind Perspektivansichten eines Verfahrens zum Montieren der in der 1 gezeigten Halbleitervorrichtung. Nachdem die Kupferpfosten 110 auf den mehreren Bondingflächen 104 des integrierten Schaltkreises 102 so ausgebildet sind, dass die Kupferpfosten 110 eine gestreckte, längliche Form aufweisen und im Wesentlichen zentripetal ausgerichtet sind, wird der integrierte Schaltkreis 102 oder Chip von dem Halbleiterwafer vereinzelt und ein BOT-Gehäuse oder Träger 120 wird bereitgestellt, wie in der 2 gezeigt. Das BOT-Gehäuse 120 umfasst ein Substrat 121 und weist mehrere Bahnen 122 auf, die auf dem Substrat 121 ausgebildet sind. Das Substrat 121 kann ein isolierendes Material, wie beispielsweise einen Kunststoff oder ein Keramikmaterial umfassen und kann eine Dicke von beispielsweise ungefähr 1 mm aufweisen. Alternativ kann das Substrat 121 andere Materialien und Abmessungen aufweisen. Die Bahnen 122, die auf dem Substrat 121 ausgebildet sind, stellen elektrische Verbindungen bereit und können beispielsweise Kupfer, Wolfram, Aluminium oder andere Materialien oder Kombinationen davon umfassen.
  • Die mehreren Kupferpfosten 110 des integrierten Schaltkreises 102 sind mit den mehreren Bahnen 122 auf dem BOT-Gehäuse 120 gekoppelt und bilden eine fertig montierte Halbleitervorrichtung 124, wie in der 3 gezeigt. Die Kupferpfosten 110 können unter Verwendung eines Aufschmelz- oder Reflow-Lötprozesses auf den Bahnen 122 befestigt werden, obwohl alternativ auch andere Verfahren verwendet werden können.
  • Wieder unter Bezugnahme auf die 2 können die mehreren Bahnen 122 ein erstes Muster und die mehreren Kupferpfosten 110 ein zweites Muster aufweisen. Das zweite Muster kann vorzugsweise im Wesentlichen das gleiche wie das erste Muster sein, sodass der integrierte Schaltkreis 102 während des Montageprozesses mit dem BOT-Gehäuse 120 ausgerichtet werden kann.
  • Die 4 zeigt eine Draufsicht auf einen gestreckten Kupferpfosten 110, der auf einer Bahn 122 eines BOT-Gehäuses 120 angebracht ist. Falls eine Fehlausrichtung 126 der Kupferpfosten 110 mit der langgestreckten Form vor dem Reflow-Lötprozess besteht, wird während des Reflow-Lötprozesses aufgrund der langgestreckten Form der Kupferpfosten 110 eine Selbstausrichtung vorteilhafterweise erreicht, so wie sie in der 5 gezeigt ist, die eine Ausrichtung 128 des Kupferpfostens 110 mit der Bahn 122 auf der BOT-Gehäuse 120 nach dem Reflow-Lötprozess zeigt.
  • Die 6 bis 8 und 10 bzw. 9 zeigen Draufsichten von Halbleitervorrichtungen 200, 300, 400, 500 und 600, die Beispiele von verschiedenen Ausrichtungen und Anordnungen der länglichen Kupferpfosten 210, 310, 410, 510 und 610 auf integrierten Schaltkreisen 202, 302, 402, 502 und 602 gemäß Ausführungsformen der vorliegenden Erfindung bzw. Beispiele veranschaulichen. Die gleichen Bezugszeichen werden für die verschiedenen Elemente in den 6 bis 10 verwendet, die auch zur Beschreibung der 1 verwendet wurden. Um eine Wiederholung zu vermeiden, werden die Bezugszeichen der 6 bis 10 nicht wieder im Detail beschrieben. Vielmehr werden ähnliche Bezugszeichen x00, x02, x04, x06 usw. verwendet, um die verschiedenen Materialschichten und Komponenten zu erklären, die auch zur Beschreibung der 1 verwendet wurden, wobei x = 1 in der 1, x = 2 in der 6, x = 3 in der 7, x = 4 in der 8, x = 5 in der 9 und x = 6 in der 10 ist.
  • Die in 1 gezeigten Kupferpfosten 110 sind alle mit einer im Wesentlichen zentripetalen Orientierung und symmetrisch angeordnet. In den in den 6 bis 8 und 10 gezeigten erfindungsgemäßen Ausführungsformen bzw. in dem in 9 gezeigten Beispiel, welches nicht von den Ansprüchen abgedeckt ist, weisen alle der mehreren Kupferpfosten 210, 310, 410, 510 und 610, die auf der Oberfläche der integrierten Schaltkreise 202, 302, 402, 502 und 602 angebracht sind, eine gestreckte Form auf, und mindestens 50 % der Kupferpfosten 210, 310, 410, 510 und 610 sind beispielsweise in einer im Wesentlichen zentripetalen Richtung angeordnet.
  • In der 6 sind alle Kupferpfosten 210 im Randbereich 212 mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet. Die Kupferpfosten 210, die sich in der Nähe der linken Kante 216b bzw. der rechten Kante 216d befinden, sind in horizontaler Richtung 206b ausgerichtet, und die Kupferpfosten 210, die sich in der Nähe der oberen Kante 216a bzw. der unteren Kante 216c befinden, sind in vertikaler Richtung 206a ausgerichtet. Ein Kupferpfosten 210, der sich in der Nähe der linken oberen Ecke 218a befindet, und ein Kupferpfosten 210, der sich in der Nähe der rechten unteren Ecke 218c befindet, sind in diagonaler Richtung 206c ausgerichtet. Ein Kupferpfosten 210, der sich in der Nähe der rechten oberen Ecke 218d befindet, und ein Kupferpfosten 210, der sich in der Nähe der linken unteren Ecke 218b befindet, sind in diagonaler Richtung 206d ausgerichtet. Alle Kupferpfosten 210, die sich im zentralen Bereich 214 befinden, sind in horizontaler Richtung 206b angeordnet. Manche der Kupferpfosten 210 im zentralen Bereich 214 sind auch in einer zentripetalen Richtung angeordnet.
  • In der 7 sind die Kupferpfosten 310 in dem Randbereich 312 mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet, so wie für die 6 beschrieben. Mehrere Kupferpfosten 310, die sich in der Nähe der linken oberen Ecke 318a bzw. in der Nähe der rechten unteren Ecke 318c befinden, sind in diagonaler Richtung 306c ausgerichtet. Mehrere Kupferpfosten 310, die sich in der Nähe der rechten oberen Ecke 318d bzw. der linken unteren Ecke 318b befinden, sind in diagonaler Richtung 306d ausgerichtet. Drei Kupferpfosten 310 sind in jeder Ecke 318a, 318b, 318c und 318d als diagonal 306c oder 306d positioniert gezeigt; alternativ können in anderen Ausführungsformen zwei oder mehr Kupferpfosten 310 in jeder Ecke 318a, 318b, 318c und 318d diagonal (306c oder 306d) positioniert sein. Alle Kupferpfosten 310 in dem zentralen Bereich 314 sind in dieser Ausführungsform in der diagonalen 306d Richtung angeordnet. Alternativ können (nicht gezeigt) alle Kupferpfosten 310 in dem zentralen Bereich 314 beispielsweise in der diagonalen Richtung 306c, der vertikalen Richtung 306a oder der horizontalen Richtung 306b ausgerichtet sein.
  • Die 8 und 10 zeigen erfindungsgemäße Ausführungsformen bzw. 9 zeigt ein Beispiel, welches nicht unter die Ansprüche fällt, in denen die Kupferpfosten 410, 510 und 610 mit der gestreckten, länglichen Form im Randbereich 412, 512 und 612 wie für die 7 beschrieben angeordnet sind, und in denen vorzugsweise alle Kupferpfosten 410, 510 und 610 in dem Randbereich 412, 512 und 612 mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet sind. Die Kupferpfosten 410, 510 und 610 können verschiedene Formen und Aufbauten umfassen, um eine Anordnung in den zentralen Bereichen 414, 514 und 614 zu erreichen, bei der vorzugsweise alle Kupferpfosten 410, 510 und 610 eine im Wesentlichen zentripetale Ausrichtung, wie gezeigt, aufweisen. Zum Beispiel sind in den 8 und 10 die Kupferpfosten 410 und 610 in den zentralen Bereichen 414 und 614 mit einer Kombination aus den diagonalen Richtungen 406c und 406b, 606c und 606d ausgerichtet.
  • In der 9 sind die Kupferpfosten 510 in dem zentralen Bereich 514 mit einer Kombination aus der vertikalen und horizontalen Richtung 506a bzw. 506b ausgerichtet. Alternativ können in anderen Ausführungsformen die Kupferpfosten 410, 510, 610 in den zentralen Bereichen 414, 514 und 614 zum Beispiel mit verschiedenen anderen Kombinationen der Richtungen 406a, 406b, 406c, 406d, 506a, 506b, 506c, 506d, 606a, 606b, 606c, 606d und/oder anderen Richtung (nicht gezeigt) ausgerichtet sein.
  • In manchen Ausführungsformen können die Kupferpfosten 110 (und auch die Kupferpfosten 210, 310, 410, 510 und 610) mit der gestreckten, länglichen Form, von einer Draufsicht der Halbleitervorrichtung 100 aus betrachtet, auch die Form einer Rennbahn, wie in der 11 gezeigt, aufweisen. Die Kupferpfosten 110 weisen in dieser Ausführungsform eine längliche, rechteckige Form mit abgerundeten Ecken auf. Die Kupferpfosten 110 können in manchen Ausführungsformen, und wie hier gezeigt, eine rechteckige Form mit zwei abgerundeten Enden aufweisen.
  • Ausführungsformen der vorliegenden Erfindung umfassen die Halbleitervorrichtungen 200, 300, 400 und 600, wie sie hierin beschrieben wurden, und umfassen auch die Herstellungsprozesse für die Halbleitervorrichtungen 200, 300, 400 und 600. Auch umfassen Ausführungsformen Halbleitervorrichtungen 200, 300, 400 und 600, die in BOT-Gehäuse 120 montiert sind, und die hierin beschrieben Verfahren zum Montieren der Halbleitervorrichtungen 200, 300, 400 und 600.
  • Vorteilhafterweise stellen die Ausführungsformen der vorliegenden Erfindung neuartige Halbleitervorrichtungen 200, 300, 400 und 600 bereit, die sich während des Montierens selbst ausrichten. Dies geschieht aufgrund der Verwendung von länglichen Kupferpfosten 110, 210, 310, 410 und 610, und auch aufgrund der im Wesentlichen zentripetalen Ausrichtung der länglichen Kupferpfosten 110, 210, 310, 410und 610 auf den Substraten 121 der BOT-Gehäuse 120. Das Ausbilden der gestreckt geformten Kupferpfosten 110, 210, 310, 410und 610 mit zentripetaler Ausrichtung wie hierin beschrieben, verbessert die Ausrichtung und die Gleichmäßigkeit der Chip-Lücken oder -Abstände. Höhere Ausbeuten während des Montage-, Aufbau- und Verbindungsprozesses können bei Verwendung der Ausführungsformen der vorliegenden Erfindung erreicht werden. Die neuartigen Halbleitervorrichtungen 200, 300, 400und 600 sowie die hierin beschriebenen Verfahren sind einfach im Herstellungs- und Montageprozessfluss zu implementieren.
  • Mindestens 50 % der mehreren Kupferpfosten 110, 210, 310, 410 und 610 weisen eine gestreckte, längliche Form auf und sind mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet. Allerdings können in anderen Ausführungsformen höhere Prozentanteile, zum Beispiel 60 %, 75 % oder höher (zum Beispiel 100 %, wie in der 1 gezeigt), der Kupferpfosten 110, 210, 310, 410 und 610 die gestreckte Form aufweisen und können mit einer im Wesentlichen zentripetalen Ausrichtung quer über die Oberfläche der integrierten Schaltkreise 102, 202, 302, 402 und 602 angeordnet sein, um weiter die mit der vorliegenden Erfindung erzielten Vorteile zu erhöhen. In anderen Ausführungsformen umfassen alle der mehreren Kupferpfosten 110 eine gestreckte, längliche Form und sind mit einer im Wesentlichen zentripetalen Ausrichtung und symmetrisch angeordnet.
  • Ausführungsformen der vorliegenden Erfindung sind hier mit Bezug auf integrierte Schaltkreise im Flip-Chip-Design beschrieben, die in BOT-Gehäuse montiert sind. Ausführungsformen der vorliegenden Erfindung finden auch nützliche Verwendung in anderen Anwendungen, zum Beispiel beim Wafer montieren (wafer level packaging, WLP), bei Vielfachchip-Montage- oder Verkapselungssystemen und bei anderen Montage- oder Verkapselungsverfahren für Halbleitervorrichtungen. Die Ausführungsformen der vorliegenden Erfindung sind für integrierte Schaltkreise jeder Größe 202, 302, 402 und 602 verwendbar.
  • Die in den 8 und 10 veranschaulichten erfindungsgemäßen Ausführungsformen weisen insbesondere eine höhere Anzahl an Kupferpfosten410 und 610 mit länglicher Form auf, die mit einer im Wesentlichen zentripetalen Ausrichtung ausgerichtet sind, die in manchen Anwendungen zum Beispiel eine verbesserte Anschlussausrichtung bereitstellen können. In anderen Ausführungsformen können Muster für die Kupferpfosten 210, 310, 410 und 610, die im Wesentlichen symmetrisch sind, zum Beispiel eine erhöhte Anschlussausrichtung bereitstellen.

Claims (7)

  1. Halbleitervorrichtung mit: - einem integrierten Schaltkreis (202, 302, 402, 602); und - mehreren Kupferpfosten (210, 310, 410, 610), die mit der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) verbunden sind, wobei die mehreren Kupferpfosten (210, 310, 410, 610) eine gestreckte, längliche Form in einer Draufsicht des integrierten Schaltkreises (202, 302, 402, 602) aufweisen, und wobei mindestens 50 % der mehreren Kupferpfosten (210, 310, 410, 610) mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet sind, wobei die Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) einen zentralen Bereich (214, 314, 414, 614) und einen den zentralen Bereich (214, 314, 414, 614) umgebenden Randbereich (212, 312, 412, 612) aufweist, wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im Randbereich (212, 312, 412, 612) angeordnet sind, mit einer im Wesentlichen zentripetalen Ausrichtung als eine einzelne, in sich geschlossene äußere Reihe von Kupferpfosten um den zentralen Bereich herum angeordnet sind, und wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im zentralen Bereich (214, 314, 414, 614) angeordnet sind, durchweg mit einer horizontalen Ausrichtung ausgerichtet sind oder durchweg mit einer diagonalen Richtung ausgerichtet sind oder mit einer Kombination aus diagonalen Richtungen ausgerichtet sind, wobei alle Kupferpfosten im zentralen Bereich mit einer symmetrischen Ausrichtung angeordnet sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im Randbereich (212, 312, 412, 612) der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) angeordnet sind, mit einer symmetrischen Ausrichtung angeordnet sind.
  3. Halbleitervorrichtung nach Anspruch 1, wobei mindestens eine der mehreren Kupferpfosten (210, 310, 410, 610) in dem Randbereich (212, 312, 412, 612) in der Nähe von Ecken (218a, 318a, 418a, 618a; 218b, 318b, 418b, 618b; 118c, 218c, 318c, 418c, 618c; 218d, 318d, 418d, 618d) der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) eine Ausrichtung in einer diagonalen Richtung (206c, 306c, 406c, 606c; 106d, 206d, 306d, 406d, 606d) aufweist, wobei insbesondere mehrere der Kupferpfosten (210, 310, 410, 610) in der Nähe einer ersten Kante (216b, 316b, 416b, 616b) der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) in einer horizontalen Richtung (206b, 306b, 406b, 606b) ausgerichtet sind, und wobei insbesondere mehrere Kupferpfosten (210, 310, 410, 610) in der Nähe einer zweiten Kante (216a, 316a, 416a, 616a) der Oberfläche des integrierten Schaltkreises (102, 202, 302, 402, 602) in einer vertikalen Richtung ausgerichtet sind.
  4. Montierte Halbleitervorrichtung, mit: - einer Halbleitervorrichtung nach einem der vorstehenden Ansprüche, und - einem Höcker-auf-Bahn („Bump-on-Trace“, BOT)-Gehäuse (120), das mit dem integrierten Schaltkreis (202, 302, 402, 602) verbunden ist, wobei das BOT-Gehäuse ein Substrat (121) und mehrere Bahnen (122), die auf dem Substrat angeordnet sind, aufweist, und wobei die mehreren Kupferpfosten (210, 310, 410, 610) des integrierten Schaltkreises (202, 302, 402, 602) mit den mehreren Bahnen (122) des BOT-Gehäuses (120) verbunden sind.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten: - Bereitstellen eines integrierten Schaltkreises (202, 302, 402, 602); - Ausbilden von mehreren Bondingflächen (104) auf einer Oberfläche des integrierten Schaltkreises (202, 302, 402, 602); und - Ausbilden von mehreren Kupferpfosten (210, 310, 410, 610) auf den mehreren Bondingflächen (104) auf der Oberfläche des integrierten Schaltkreises (202, 302, 402, 602), wobei die mehreren Kupferpfosten (210, 310, 410, 610) in einer Draufsicht des integrierten Schaltkreises (202, 302, 402, 602) eine gestreckte, längliche Form aufweisen und wobei mindestens 50 % der mehreren Kupferpfosten (210, 310, 410, 610) mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet werden, wobei die Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) einen zentralen Bereich (214, 314, 414, 614) und einen den zentralen Bereich (214, 314, 414, 614) umgebenden Randbereich (212, 312, 412, 612) aufweist, wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im Randbereich (212, 312, 412, 612) angeordnet werden, mit einer im Wesentlichen zentripetalen Ausrichtung als eine einzelne, in sich geschlossene äußere Reihe von Kupferpfosten um den zentralen Bereich herum angeordnet werden, und wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im zentralen Bereich (214, 314, 414, 614) angeordnet werden, durchweg mit einer horizontalen Ausrichtung ausgerichtet werden oder durchweg mit einer diagonalen Richtung ausgerichtet werden oder mit einer Kombination aus diagonalen Richtungen ausgerichtet werden, wobei alle Kupferpfosten im zentralen Bereich mit einer symmetrischen Ausrichtung angeordnet werden.
  6. Verfahren zum Montieren einer Halbleitervorrichtung, wobei die Halbleitervorrichtung einen integrierten Schaltkreis (202, 302, 402, 602) mit mehreren Bondingflächen (104) umfasst, die auf einer Oberfläche davon angeordnet sind, wobei die Oberfläche des integrierten Schaltkreises (202, 302, 402, 602) einen zentralen Bereich (214, 314, 414, 614) und einen den zentralen Bereich (214, 314, 414, 614) umgebenden Randbereich (212, 312, 412, 612) aufweist, und das Verfahren umfasst: - Ausbilden von mehreren Kupferpfosten (210, 310, 410, 610) mit gestreckter, länglicher Form auf den mehreren Bondingflächen (104) des integrierten Schaltkreises (202, 302, 402, 602), sodass mindestens 50 % der mehreren Kupferpfosten (210, 310, 410, 610) mit einer im Wesentlichen zentripetalen Ausrichtung angeordnet werden, wobei die gestreckte, längliche Form von einer Draufsicht des integrierten Schaltkreises (202, 302, 402, 602) aus gesehen wird, wobei alle diejenigen der mehreren Kupferpfosten (210, 310, 410, 610), die im Randbereich (212, 312, 412, 612) angeordnet sind, mit einer im Wesentlichen zentripetalen Ausrichtung als eine einzelne, in sich geschlossene äußere Reihe von Kupferpfosten um den zentralen Bereich herum angeordnet werden, und wobei alle der mehreren Kupferpfosten (210, 310, 410, 610), die im zentralen Bereich (214, 314, 414, 614) angeordnet werden, durchweg mit einer horizontalen Ausrichtung ausgerichtet werden, oder durchweg mit einer diagonalen Richtung ausgerichtet werden oder mit einer Kombination aus diagonalen Richtungen ausgerichtet werden, wobei alle Kupferpfosten im zentralen Bereich mit einer symmetrischen Ausrichtung angeordnet werden; - Bereitstellen eines Höcker-auf-Bahnen („Bump-on-Trace“, BOT)-Gehäuses (120), wobei das BOT-Gehäuse (120) mehrere Bahnen (122) darauf aufweist; und - Verbinden der mehreren Kupferpfosten (110, 210, 310, 410, 610) des integrierten Schaltkreises (202, 302, 402, 602) mit den mehreren Bahnen (122) des BOT-Gehäuses (120).
  7. Verfahren gemäß Anspruch 6, wobei die mehreren Bahnen (122) des BOT-Gehäuses (120) ein erstes Muster aufweisen, die mehreren Kupferpfosten (210, 310, 410, 610) mit einem zweiten Muster ausgebildet werden, und wobei das zweite Muster dasselbe ist wie das erste Muster.
DE102012100793.4A 2011-09-09 2012-01-31 Halbleitervorrichtung, montierte Halbleitervorrichtung und Verfahren zum Herstellen und Montieren derselben Active DE102012100793B4 (de)

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9564412B2 (en) * 2011-12-06 2017-02-07 Intel Corporation Shaped and oriented solder joints
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US8829673B2 (en) * 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
CN104701290A (zh) * 2013-12-06 2015-06-10 上海北京大学微电子研究院 一种多圈引线框qfn封装结构
US9576926B2 (en) 2014-01-16 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure design in fan-out package
US9633965B2 (en) 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
KR20160099440A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
KR102678759B1 (ko) 2016-10-14 2024-06-27 삼성전자주식회사 반도체 소자
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US20200335466A1 (en) * 2019-04-18 2020-10-22 STMicroelectronics (Alps) SAS Centripetal bumping layout and method
FR3095298A1 (fr) * 2019-12-09 2020-10-23 Stmicroelectronics (Grenoble 2) Sas Disposition centripète de bossages et procédé
US10825789B1 (en) 2019-08-26 2020-11-03 Nxp B.V. Underbump metallization dimension variation with improved reliability
CN212303653U (zh) * 2020-03-26 2021-01-05 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备
JP7524632B2 (ja) * 2020-06-29 2024-07-30 日本電気株式会社 量子デバイス
CN113921491A (zh) 2020-07-08 2022-01-11 北京小米移动软件有限公司 芯片、电路板及电子设备
US11705378B2 (en) * 2020-07-20 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
FR3113982A1 (fr) * 2020-09-10 2022-03-11 Commissariat à l'Energie Atomique et aux Energies Alternatives procédé d’assemblage par hybridation de deux composants microélectroniques
US11830800B2 (en) * 2021-03-25 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metallization structure and package structure
CN115360158A (zh) * 2022-08-04 2022-11-18 深圳市聚飞光电股份有限公司 一种芯片安装结构和光源板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859474A (en) 1997-04-23 1999-01-12 Lsi Logic Corporation Reflow ball grid array assembly
JPH11145199A (ja) 1997-11-11 1999-05-28 Fujitsu Ltd 半導体装置
US6268568B1 (en) 1999-05-04 2001-07-31 Anam Semiconductor, Inc. Printed circuit board with oval solder ball lands for BGA semiconductor packages
US20020000658A1 (en) 1999-02-03 2002-01-03 Osamu Kuwabara Semiconductor device and method of manufacturing the same
US6400019B1 (en) 1999-11-25 2002-06-04 Hitachi, Ltd. Semiconductor device with wiring substrate
US20040099936A1 (en) 1999-11-10 2004-05-27 Caletka David V. Partially captured oriented interconnections for BGA packages and a method of forming the interconnections
US20100264542A1 (en) 2007-02-02 2010-10-21 Freescale Semiconductor Inc. Dynamic pad size to reduce solder fatigue

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037547A (en) * 1997-12-03 2000-03-14 Advanced Micro Devices, Inc. Via configuration with decreased pitch and/or increased routing space
JP2000208665A (ja) 1999-01-13 2000-07-28 Pfu Ltd 小型半導体装置および小型半導体装置の実装構造
JP2001160565A (ja) * 1999-12-01 2001-06-12 Mitsui High Tec Inc 半導体装置の製造方法
US6578754B1 (en) * 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004259888A (ja) 2003-02-25 2004-09-16 Seiko Epson Corp 半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US7462942B2 (en) 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
KR101286379B1 (ko) 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US7736950B2 (en) 2003-11-10 2010-06-15 Stats Chippac, Ltd. Flip chip interconnection
SG139753A1 (en) * 2004-03-15 2008-02-29 Yamaha Corp Semiconductor device
TWI378540B (en) * 2006-10-14 2012-12-01 Advanpack Solutions Pte Ltd Chip and manufacturing method thereof
US7841508B2 (en) * 2007-03-05 2010-11-30 International Business Machines Corporation Elliptic C4 with optimal orientation for enhanced reliability in electronic packages
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US9129955B2 (en) 2009-02-04 2015-09-08 Texas Instruments Incorporated Semiconductor flip-chip system having oblong connectors and reduced trace pitches
US20120098120A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
US9093332B2 (en) * 2011-02-08 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bump structure for semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859474A (en) 1997-04-23 1999-01-12 Lsi Logic Corporation Reflow ball grid array assembly
JPH11145199A (ja) 1997-11-11 1999-05-28 Fujitsu Ltd 半導体装置
US20020000658A1 (en) 1999-02-03 2002-01-03 Osamu Kuwabara Semiconductor device and method of manufacturing the same
US6268568B1 (en) 1999-05-04 2001-07-31 Anam Semiconductor, Inc. Printed circuit board with oval solder ball lands for BGA semiconductor packages
US20040099936A1 (en) 1999-11-10 2004-05-27 Caletka David V. Partially captured oriented interconnections for BGA packages and a method of forming the interconnections
US6400019B1 (en) 1999-11-25 2002-06-04 Hitachi, Ltd. Semiconductor device with wiring substrate
US20100264542A1 (en) 2007-02-02 2010-10-21 Freescale Semiconductor Inc. Dynamic pad size to reduce solder fatigue

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Publication number Publication date
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