JP2004259888A - 半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 - Google Patents
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Abstract
【課題】ボイドの発生を抑制しつつ、半導体チップとフィルム基板との間に封止樹脂を注入する。
【解決手段】突出電極４を６角柱形状に構成し、６角柱を構成する突出電極４の面４ａが突出電極４´´の面４ａ´´と対向し、突出電極４の面４ｂが突出電極４´の面４ｂ´と対向するように、互いに隣接する突出電極４、４´、４´´を配置する。
【選択図】 図１
【解決手段】突出電極４を６角柱形状に構成し、６角柱を構成する突出電極４の面４ａが突出電極４´´の面４ａ´´と対向し、突出電極４の面４ｂが突出電極４´の面４ｂ´と対向するように、互いに隣接する突出電極４、４´、４´´を配置する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、フリップチップ実装に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、フィルム基板上に形成された接続端子上に突出電極を接合することにより、半導体チップをフィルム基板上に実装する方法がある。
図５（ａ）は、従来の接続端子および突出電極の配置方法を示す平面図、図５（ｂ）は、フィルム基板上に実装された半導体チップの封止方法を示す断面図である。
【０００３】
図５において、フィルム基板７１上には、配線部７２´および配線部７２´に接続された接続端子７２が形成され、半導体チップ７３には、矩形状の突出電極７４が設けられている。ここで、接続端子７２および突出電極７４は、例えば、図５（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ７３に設けられた突出電極７４が接続端子７２上に接合されることにより、半導体チップ７３がフィルム基板７１上にフェースダウン実装されている。そして、半導体チップ７３とフィルム基板７１との間に封止樹脂７５を注入することにより、半導体チップ７３の表面を封止することができる。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部７２´がファインピッチ化されると、突出電極７４同士の間隔も狭くなる。このため、従来の半導体装置では、半導体チップ７３とフィルム基板７１との間に封止樹脂７５を注入する際に、封止樹脂７５の流れが突出電極７４で阻害され、突出電極７４の前後の面７４ａ、７４ｂにボイド７６が発生し易くなることから、突出電極７４間でリーク電流が発生し易くなるという問題があった。
【０００６】
そこで、本発明の目的は、ボイドの発生を抑制しつつ、半導体チップとフィルム基板との間に封止樹脂を注入することが可能な半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体チップによれば、表面に設けられた電極パッドと、前記電極パッド上に設けられ、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極と、を含むことを特徴とする。
これにより、突出電極の接合後に封止樹脂を注入した場合においても、封止樹脂の流れが突出電極で乱されることを抑制することができ、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
【０００９】
これにより、封止樹脂の流れが突出電極で乱されることを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。このため、突出電極同士の間隔が狭くなった場合においても、突出電極の前後の面にボイドが発生することを抑制することができ、配線部のファインピッチ化に対応しつつ、半導体チップの封止性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、５角柱以上の多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
これにより、封止樹脂が突出電極を通過する際に、封止樹脂の移動方向の変化量を減らすことができる。このため、封止樹脂の流れが突出電極で乱されることを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、突出電極の前後の面にボイドが発生することを抑制して、半導体チップの封止性を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記突出電極は複数設けられ、前記多角柱は６角柱であり、隣り合った前記突出電極の側面が互いに対向するように配置されていることを特徴とする。
これにより、突出電極が千鳥配列されている場合においても、封止樹脂が突出電極の側方を通過する際の抵抗の増加を防止しつつ、突出電極の前後における封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、配線部のファインピッチ化に対応しつつ、半導体チップの封止性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記多角柱の角にはアールが形成されていることを特徴とする。
これにより、封止樹脂の流れが突出電極で乱されることを抑制することができ、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。
【００１３】
また、本発明の一態様に係る電子デバイスによれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された電子部品と、前記基板と前記電子部品との間に充填された封止樹脂とを備えることを特徴とする。
【００１４】
これにより、突出電極の前後の面にボイドが発生することを抑制しつつ、基板と電子部品との間に封止樹脂を注入することができ、配線部のファインピッチ化に対応しつつ、電子部品の封止性を向上させることが可能となる。
また、本発明の一態様に係る電子機器によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
【００１５】
これにより、突出電極の前後の面にボイドが発生することを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、電子機器の小型・軽量化を可能としつつ、電子機器の動作不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた半導体チップを基板上に実装する工程と、前記基板と前記半導体チップとの間に封止樹脂を充填する工程とを備えることを特徴とする。
【００１６】
これにより、封止樹脂の注入方法を変更することなく、封止樹脂の流れが突出電極で乱されることを抑制することができ、製造工程の煩雑化を抑制しつつ、半導体チップの封止性を向上させることが可能となる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた電子部品を基板上に実装する工程と、前記基板と前記電子部品との間に封止樹脂を充填する工程とを備えることを特徴とする。
【００１７】
これにより、封止樹脂の注入方法を変更することなく、封止樹脂の流れが突出電極で乱されることを抑制することができ、製造工程の煩雑化を抑制しつつ、電子部品の封止性を向上させることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る接続端子および突出電極の配置方法を示す平面図である。
【００１９】
図１において、フィルム基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には突出電極４が設けられている。なお、本実施の形態では、フィルム基板１を用いた例を説明するが、フィルム基板１の代わりにリジット基板を用いてもよい。ここで、接続端子２および突出電極４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。そして、突出電極４が接続端子２上に接合されることにより、半導体チップ３がフィルム基板１上に実装されている。そして、半導体チップ３とフィルム基板１との間の隙間には封止樹脂５が充填され、半導体チップ３の表面が封止されている。
【００２０】
ここで、突出電極４は、例えば、６角柱形状を有するように構成することができる。そして、６角柱を構成する突出電極４の面４ａが突出電極４´´の面４ａ´´と対向するとともに、突出電極４の面４ｂが突出電極４´の面４ｂ´と対向するように、互いに隣接する突出電極４、４´、４´´を配置することができる。
【００２１】
これにより、突出電極４が千鳥配列されている場合においても、封止樹脂５が突出電極４の側方を通過する際の抵抗の増加を防止しつつ、突出電極４の前後における封止樹脂５の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フィルム基板１と半導体チップ３との間に封止樹脂５を注入することができ、配線部２´のファインピッチ化に対応しつつ、半導体チップ３の封止性を向上させることが可能となる。
【００２２】
なお、突出電極４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、配線部２´および接続端子２としては、例えば、銅箔パターン、フィルム基板１としては、例えば、ポリイミドフィルムなどを用いることができる。
図２は、図１の半導体装置の製造方法を示す断面図である。
【００２３】
図２（ａ）において、フィルム基板１上に形成された銅箔のパターニングを行うことにより、接続端子２および配線部２´をフィルム基板１上に形成する。そして、突出電極４が接続端子２上に配置されように、半導体チップ３の位置合わせを行う。
次に、図２（ｂ）に示すように、突出電極４が接続端子２上に配置された状態で、半導体チップ３に上から荷重をかけることにより、突出電極４を接続端子２上に接合する。
【００２４】
次に、図２（ｃ）に示すように、半導体チップ３とフィルム基板１との間に封止樹脂５を注入することにより、半導体チップ３の表面を封止する。
これにより、封止樹脂５の注入方法を変更することなく、封止樹脂５の流れが突出電極４で乱されることを抑制することができる。このため、突出電極４の配列間隔が狭い場合においても、半導体チップ３とフィルム基板１との間に充填された封止樹脂５にボイドが発生することを抑制することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップ３の封止性を向上させることが可能となる。
【００２５】
図３は、本発明の第２〜第４実施形態に係る突出電極の構成を示す平面図である。
図３（ａ）において、配線部１２´に接続された接続端子１２上には、突出電極１４が接合されている。ここで、突出電極１４は、例えば、楕円形状、俵形状あるいは繭形状を有するように構成することができる。また、突出電極１４は、突出電極１４の長手方向が配線部１２´の配線方向に一致するように配置することができる。
【００２６】
これにより、突出電極１４が千鳥配列されている場合においても、封止樹脂が突出電極１４の側方を通過する際の抵抗の増加を防止しつつ、突出電極１４の前後における封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができ、配線部１２´のファインピッチ化に対応しつつ、突出電極１４が設けられた半導体チップの封止性を向上させることが可能となる。
【００２７】
図３（ｂ）において、配線部２２´に接続された接続端子２２上には、突出電極２４が接合されている。ここで、突出電極２４は、例えば、５角形形状を有するように構成することができる。そして、５角柱を構成する突出電極２４の面２４ａが突出電極２４´´の面２４ａ´´と対向するとともに、突出電極２４の面２４ｂが突出電極２４´の面２４ｂ´と対向するように、互いに隣接する突出電極２４、２４´、２４´´を配置することができる。
【００２８】
これにより、突出電極２４が千鳥配列されている場合においても、突出電極２４を通過する際の封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができ、配線部２２´のファインピッチ化に対応しつつ、突出電極２４が設けられた半導体チップの封止性を向上させることが可能となる。
【００２９】
図３（ｃ）において、配線部３２´に接続された接続端子３２上には、突出電極３４が接合されている。ここで、突出電極３４は、例えば、５角形形状を有するように構成することができる。そして、千鳥配列された第１列目の突出電極３４の頂点３４ａが封止樹脂の進入側に向けられるとともに、千鳥配列された第２列目の突出電極３４´の頂点３４ａ´が封止樹脂の抜け出し側に向けられるように、突出電極３４、３４´を配置することができる。
【００３０】
これにより、千鳥配列された突出電極３４、３４´の前方または後方の封止樹脂の流れを円滑化することが可能となり、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができる。
図４（ａ）は、図４（ｂ）のＡ−Ａ線で切断した断面図、図４（ｂ）は、本発明の第５実施形態に係る液晶モジュールの概略構成を示す平面図である。
【００３１】
図４において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ４３が設けられ、半導体チップ４３は突出電極４４を介してフィルム基板４１上に実装されるとともに、半導体チップ４３の表面は封止樹脂４５により封止されている。
【００３２】
また、液晶パネルＰＮには、ガラス基板６１、６４が設けられ、ガラス基板６１にはＩＴＯなどの透明電極６２が形成されている。そして、透明電極６２が形成されたガラス基板６１とガラス基板６４との間には液晶層６３が設けられ、液晶層６３はシール材６５でシールされている。
ここで、フィルム基板４１上には、配線部４２ａ、４２ｂが設けられている。そして、配線部４２ａのアウタリードは、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの接続端子５２を介してプリント基板５１に接続されるとともに、配線部４２ｂのアウタリードは、ＡＣＦなどの接続端子６６を介して透明電極６２に接続されている。
【００３３】
一方、配線部４２ａ、４２ｂのインナーリードは、半導体チップ４３の突出電極４４に接合されている。ここで、配線部４２ａ、４２ｂのインナーリードおよび突出電極４４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。また、突出電極４４は、例えば、６角柱形状を有するように構成することができ、６角柱を構成する面が互いに隣接する突出電極の面と対向するように配置することができる。
【００３４】
これにより、突出電極４４および配線部４２ａ、４２ｂのインナーリードが千鳥配列されている場合においても、封止樹脂４４が突出電極４５の側方を通過する際の抵抗の増加を防止しつつ、突出電極４４の前後における封止樹脂４５の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フィルム基板４１と半導体チップ４３との間に封止樹脂４５を注入することができ、配線部４２ａ、４２ｂのファインピッチ化に対応しつつ、半導体チップ４３の封止性を向上させることが可能となる。
【００３５】
なお、本実施の形態では、配線基板として、フィルム基板を用いて説明したが、リジット基板であってもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２〜第４実施形態に係る突出電極の構成を示す図。
【図４】第５実施形態に係る液晶モジュールの構成を示す図。
【図５】従来の半導体装置の構成を示す図。
【符号の説明】
１、４１ フィルム基板、２、１２、２２、３２ 接続端子、２´、１２´、２２´、３２´、４２ａ、４２ｂ 配線部、３、４３ 半導体チップ、４、４´、４´´、１４、２４、２４´、２４´´、３４、３４´、４４ 突出電極、４ａ、４ｂ、４ａ´´、４ｂ´、２４ａ、２４ｂ、２４ａ´´、２４ｂ´ 辺、３４ａ、３４ａ´ 頂点、５、４５ 封止樹脂、５１ プリント基板、５２、６６接続端子、６１、６４ ガラス基板、６２ 透明電極、６３ 液晶層、６５ シール材
【発明の属する技術分野】
本発明は半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、フリップチップ実装に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、フィルム基板上に形成された接続端子上に突出電極を接合することにより、半導体チップをフィルム基板上に実装する方法がある。
図５（ａ）は、従来の接続端子および突出電極の配置方法を示す平面図、図５（ｂ）は、フィルム基板上に実装された半導体チップの封止方法を示す断面図である。
【０００３】
図５において、フィルム基板７１上には、配線部７２´および配線部７２´に接続された接続端子７２が形成され、半導体チップ７３には、矩形状の突出電極７４が設けられている。ここで、接続端子７２および突出電極７４は、例えば、図５（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ７３に設けられた突出電極７４が接続端子７２上に接合されることにより、半導体チップ７３がフィルム基板７１上にフェースダウン実装されている。そして、半導体チップ７３とフィルム基板７１との間に封止樹脂７５を注入することにより、半導体チップ７３の表面を封止することができる。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部７２´がファインピッチ化されると、突出電極７４同士の間隔も狭くなる。このため、従来の半導体装置では、半導体チップ７３とフィルム基板７１との間に封止樹脂７５を注入する際に、封止樹脂７５の流れが突出電極７４で阻害され、突出電極７４の前後の面７４ａ、７４ｂにボイド７６が発生し易くなることから、突出電極７４間でリーク電流が発生し易くなるという問題があった。
【０００６】
そこで、本発明の目的は、ボイドの発生を抑制しつつ、半導体チップとフィルム基板との間に封止樹脂を注入することが可能な半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体チップによれば、表面に設けられた電極パッドと、前記電極パッド上に設けられ、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極と、を含むことを特徴とする。
これにより、突出電極の接合後に封止樹脂を注入した場合においても、封止樹脂の流れが突出電極で乱されることを抑制することができ、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
【０００９】
これにより、封止樹脂の流れが突出電極で乱されることを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。このため、突出電極同士の間隔が狭くなった場合においても、突出電極の前後の面にボイドが発生することを抑制することができ、配線部のファインピッチ化に対応しつつ、半導体チップの封止性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、５角柱以上の多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
これにより、封止樹脂が突出電極を通過する際に、封止樹脂の移動方向の変化量を減らすことができる。このため、封止樹脂の流れが突出電極で乱されることを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、突出電極の前後の面にボイドが発生することを抑制して、半導体チップの封止性を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記突出電極は複数設けられ、前記多角柱は６角柱であり、隣り合った前記突出電極の側面が互いに対向するように配置されていることを特徴とする。
これにより、突出電極が千鳥配列されている場合においても、封止樹脂が突出電極の側方を通過する際の抵抗の増加を防止しつつ、突出電極の前後における封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、配線部のファインピッチ化に対応しつつ、半導体チップの封止性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記多角柱の角にはアールが形成されていることを特徴とする。
これにより、封止樹脂の流れが突出電極で乱されることを抑制することができ、ボイドの発生を抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができる。
【００１３】
また、本発明の一態様に係る電子デバイスによれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された電子部品と、前記基板と前記電子部品との間に充填された封止樹脂とを備えることを特徴とする。
【００１４】
これにより、突出電極の前後の面にボイドが発生することを抑制しつつ、基板と電子部品との間に封止樹脂を注入することができ、配線部のファインピッチ化に対応しつつ、電子部品の封止性を向上させることが可能となる。
また、本発明の一態様に係る電子機器によれば、配線部に接続された接続端子と、前記配線部および前記接続端子が形成された基板と、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする。
【００１５】
これにより、突出電極の前後の面にボイドが発生することを抑制しつつ、基板と半導体チップとの間に封止樹脂を注入することができ、電子機器の小型・軽量化を可能としつつ、電子機器の動作不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた半導体チップを基板上に実装する工程と、前記基板と前記半導体チップとの間に封止樹脂を充填する工程とを備えることを特徴とする。
【００１６】
これにより、封止樹脂の注入方法を変更することなく、封止樹脂の流れが突出電極で乱されることを抑制することができ、製造工程の煩雑化を抑制しつつ、半導体チップの封止性を向上させることが可能となる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた電子部品を基板上に実装する工程と、前記基板と前記電子部品との間に封止樹脂を充填する工程とを備えることを特徴とする。
【００１７】
これにより、封止樹脂の注入方法を変更することなく、封止樹脂の流れが突出電極で乱されることを抑制することができ、製造工程の煩雑化を抑制しつつ、電子部品の封止性を向上させることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る接続端子および突出電極の配置方法を示す平面図である。
【００１９】
図１において、フィルム基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には突出電極４が設けられている。なお、本実施の形態では、フィルム基板１を用いた例を説明するが、フィルム基板１の代わりにリジット基板を用いてもよい。ここで、接続端子２および突出電極４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。そして、突出電極４が接続端子２上に接合されることにより、半導体チップ３がフィルム基板１上に実装されている。そして、半導体チップ３とフィルム基板１との間の隙間には封止樹脂５が充填され、半導体チップ３の表面が封止されている。
【００２０】
ここで、突出電極４は、例えば、６角柱形状を有するように構成することができる。そして、６角柱を構成する突出電極４の面４ａが突出電極４´´の面４ａ´´と対向するとともに、突出電極４の面４ｂが突出電極４´の面４ｂ´と対向するように、互いに隣接する突出電極４、４´、４´´を配置することができる。
【００２１】
これにより、突出電極４が千鳥配列されている場合においても、封止樹脂５が突出電極４の側方を通過する際の抵抗の増加を防止しつつ、突出電極４の前後における封止樹脂５の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フィルム基板１と半導体チップ３との間に封止樹脂５を注入することができ、配線部２´のファインピッチ化に対応しつつ、半導体チップ３の封止性を向上させることが可能となる。
【００２２】
なお、突出電極４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、配線部２´および接続端子２としては、例えば、銅箔パターン、フィルム基板１としては、例えば、ポリイミドフィルムなどを用いることができる。
図２は、図１の半導体装置の製造方法を示す断面図である。
【００２３】
図２（ａ）において、フィルム基板１上に形成された銅箔のパターニングを行うことにより、接続端子２および配線部２´をフィルム基板１上に形成する。そして、突出電極４が接続端子２上に配置されように、半導体チップ３の位置合わせを行う。
次に、図２（ｂ）に示すように、突出電極４が接続端子２上に配置された状態で、半導体チップ３に上から荷重をかけることにより、突出電極４を接続端子２上に接合する。
【００２４】
次に、図２（ｃ）に示すように、半導体チップ３とフィルム基板１との間に封止樹脂５を注入することにより、半導体チップ３の表面を封止する。
これにより、封止樹脂５の注入方法を変更することなく、封止樹脂５の流れが突出電極４で乱されることを抑制することができる。このため、突出電極４の配列間隔が狭い場合においても、半導体チップ３とフィルム基板１との間に充填された封止樹脂５にボイドが発生することを抑制することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップ３の封止性を向上させることが可能となる。
【００２５】
図３は、本発明の第２〜第４実施形態に係る突出電極の構成を示す平面図である。
図３（ａ）において、配線部１２´に接続された接続端子１２上には、突出電極１４が接合されている。ここで、突出電極１４は、例えば、楕円形状、俵形状あるいは繭形状を有するように構成することができる。また、突出電極１４は、突出電極１４の長手方向が配線部１２´の配線方向に一致するように配置することができる。
【００２６】
これにより、突出電極１４が千鳥配列されている場合においても、封止樹脂が突出電極１４の側方を通過する際の抵抗の増加を防止しつつ、突出電極１４の前後における封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができ、配線部１２´のファインピッチ化に対応しつつ、突出電極１４が設けられた半導体チップの封止性を向上させることが可能となる。
【００２７】
図３（ｂ）において、配線部２２´に接続された接続端子２２上には、突出電極２４が接合されている。ここで、突出電極２４は、例えば、５角形形状を有するように構成することができる。そして、５角柱を構成する突出電極２４の面２４ａが突出電極２４´´の面２４ａ´´と対向するとともに、突出電極２４の面２４ｂが突出電極２４´の面２４ｂ´と対向するように、互いに隣接する突出電極２４、２４´、２４´´を配置することができる。
【００２８】
これにより、突出電極２４が千鳥配列されている場合においても、突出電極２４を通過する際の封止樹脂の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができ、配線部２２´のファインピッチ化に対応しつつ、突出電極２４が設けられた半導体チップの封止性を向上させることが可能となる。
【００２９】
図３（ｃ）において、配線部３２´に接続された接続端子３２上には、突出電極３４が接合されている。ここで、突出電極３４は、例えば、５角形形状を有するように構成することができる。そして、千鳥配列された第１列目の突出電極３４の頂点３４ａが封止樹脂の進入側に向けられるとともに、千鳥配列された第２列目の突出電極３４´の頂点３４ａ´が封止樹脂の抜け出し側に向けられるように、突出電極３４、３４´を配置することができる。
【００３０】
これにより、千鳥配列された突出電極３４、３４´の前方または後方の封止樹脂の流れを円滑化することが可能となり、ボイドの発生を抑制しつつ、フェースダウン実装された半導体チップを樹脂封止することができる。
図４（ａ）は、図４（ｂ）のＡ−Ａ線で切断した断面図、図４（ｂ）は、本発明の第５実施形態に係る液晶モジュールの概略構成を示す平面図である。
【００３１】
図４において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ４３が設けられ、半導体チップ４３は突出電極４４を介してフィルム基板４１上に実装されるとともに、半導体チップ４３の表面は封止樹脂４５により封止されている。
【００３２】
また、液晶パネルＰＮには、ガラス基板６１、６４が設けられ、ガラス基板６１にはＩＴＯなどの透明電極６２が形成されている。そして、透明電極６２が形成されたガラス基板６１とガラス基板６４との間には液晶層６３が設けられ、液晶層６３はシール材６５でシールされている。
ここで、フィルム基板４１上には、配線部４２ａ、４２ｂが設けられている。そして、配線部４２ａのアウタリードは、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの接続端子５２を介してプリント基板５１に接続されるとともに、配線部４２ｂのアウタリードは、ＡＣＦなどの接続端子６６を介して透明電極６２に接続されている。
【００３３】
一方、配線部４２ａ、４２ｂのインナーリードは、半導体チップ４３の突出電極４４に接合されている。ここで、配線部４２ａ、４２ｂのインナーリードおよび突出電極４４は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。また、突出電極４４は、例えば、６角柱形状を有するように構成することができ、６角柱を構成する面が互いに隣接する突出電極の面と対向するように配置することができる。
【００３４】
これにより、突出電極４４および配線部４２ａ、４２ｂのインナーリードが千鳥配列されている場合においても、封止樹脂４４が突出電極４５の側方を通過する際の抵抗の増加を防止しつつ、突出電極４４の前後における封止樹脂４５の流れを円滑化することが可能となる。このため、ボイドの発生を抑制しつつ、フィルム基板４１と半導体チップ４３との間に封止樹脂４５を注入することができ、配線部４２ａ、４２ｂのファインピッチ化に対応しつつ、半導体チップ４３の封止性を向上させることが可能となる。
【００３５】
なお、本実施の形態では、配線基板として、フィルム基板を用いて説明したが、リジット基板であってもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２〜第４実施形態に係る突出電極の構成を示す図。
【図４】第５実施形態に係る液晶モジュールの構成を示す図。
【図５】従来の半導体装置の構成を示す図。
【符号の説明】
１、４１ フィルム基板、２、１２、２２、３２ 接続端子、２´、１２´、２２´、３２´、４２ａ、４２ｂ 配線部、３、４３ 半導体チップ、４、４´、４´´、１４、２４、２４´、２４´´、３４、３４´、４４ 突出電極、４ａ、４ｂ、４ａ´´、４ｂ´、２４ａ、２４ｂ、２４ａ´´、２４ｂ´ 辺、３４ａ、３４ａ´ 頂点、５、４５ 封止樹脂、５１ プリント基板、５２、６６接続端子、６１、６４ ガラス基板、６２ 透明電極、６３ 液晶層、６５ シール材
Claims (9)
- 表面に設けられた電極パッドと、
前記電極パッド上に設けられ、鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極と、を含むことを特徴とする半導体チップ。 - 配線部に接続された接続端子と、
前記配線部および前記接続端子が形成された基板と、
鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、
前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする半導体装置。 - 配線部に接続された接続端子と、
前記配線部および前記接続端子が形成された基板と、
５角柱以上の多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、
前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする半導体装置。 - 前記突出電極は複数設けられ、
前記多角柱は６角柱であり、
隣り合った前記突出電極の側面が互いに対向するように配置されていることを特徴とする請求項２または３記載の半導体装置。 - 前記多角柱の角にはアールが形成されていることを特徴とする請求項２〜４のいずれか１項記載の半導体装置。
- 配線部に接続された接続端子と、
前記配線部および前記接続端子が形成された基板と、
鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された電子部品と、
前記基板と前記電子部品との間に充填された封止樹脂とを備えることを特徴とする電子デバイス。 - 配線部に接続された接続端子と、
前記配線部および前記接続端子が形成された基板と、
鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を介して前記接続端子に接続された半導体チップと、
前記基板と前記半導体チップとの間に充填された封止樹脂とを備えることを特徴とする電子機器。 - 鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた半導体チップを基板上に実装する工程と、
前記基板と前記半導体チップとの間に封止樹脂を充填する工程とを備えることを特徴とする半導体装置の製造方法。 - 鈍角または鋭角を少なくとも１つ含む多角柱形状の突出電極を接続端子に接合させることにより、前記突出電極が設けられた電子部品を基板上に実装する工程と、
前記基板と前記電子部品との間に封止樹脂を充填する工程とを備えることを特徴とする電子デバイスの製造方法。
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| JP2003047931A JP2004259888A (ja) | 2003-02-25 | 2003-02-25 | 半導体チップ、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2003
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Cited By (6)
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|---|---|---|---|---|
| CN100438005C (zh) * | 2005-07-11 | 2008-11-26 | 精工爱普生株式会社 | 半导体装置 |
| US7872874B2 (en) | 2006-03-24 | 2011-01-18 | Kabushiki Kaisha Toshiba | Printed-wiring board with built-in component, manufacturing method of printed-wiring board with built-in component, and electronic device |
| US9093332B2 (en) | 2011-02-08 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Elongated bump structure for semiconductor devices |
| US8598691B2 (en) | 2011-09-09 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacturing and packaging thereof |
| KR101376257B1 (ko) * | 2011-09-09 | 2014-03-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스와 이의 제조 및 패키징 방법 |
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