JP2022102100A - 電子部品 - Google Patents

Abstract

【課題】封止層の基板からの剥がれを抑制すること。【解決手段】電子部品１００は、平面視して略矩形の基板１０と、基板１０上に実装され、弾性波素子３２を有するデバイスチップ３０と、基板１０の周縁に沿ってデバイスチップ３０を囲むように基板１０上に設けられ、基板１０よりも線膨張係数が大きい封止層１５と、封止層１５上に設けられ、封止層１５と共に弾性波素子３２を封止し、封止層１５よりも線膨張係数が大きい封止部材３６と、基板１０の内部に封止層１５から離れ且つ基板１０の平面視方向で封止層１５のデバイスチップ３０側の端に少なくとも一部が重なるように封止層１５の下に設けられ、基板１０を平面視したときの４辺のうち少なくとも１辺に沿って設けられ、基板１０と封止部材３６の間の線膨張係数を有する内部層２１とを備える。【選択図】図１

Description

本発明は、電子部品に関する。

基板上に素子を有するデバイスチップが実装され、デバイスチップを囲んで基板上に設けられた封止層と封止層上に設けられた封止部材とにより素子が封止された電子部品が知られている（例えば特許文献１、２）。

特開２０１７－１５７９２２号公報 特開２０１７－２０４５４４号公報

封止層と基板との間に熱応力などの応力が加わると、封止層が基板から剥がれることがある。封止層が基板から剥がれると、素子の封止性が劣化する。

本発明は、上記課題に鑑みなされたものであり、封止層の基板からの剥がれを抑制することを目的とする。

本発明は、平面視して略矩形の基板と、前記基板上に実装され、素子を有するデバイスチップと、前記基板の周縁に沿って前記デバイスチップを囲むように前記基板上に設けられ、前記基板よりも線膨張係数が大きい封止層と、前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、前記基板の内部に前記封止層から離れ且つ前記基板の平面視方向で前記封止層の前記デバイスチップ側の端に少なくとも一部が重なるように前記封止層の下に設けられ、前記基板を平面視したときの４辺のうち少なくとも１辺に沿って設けられ、前記基板と前記封止部材の間の線膨張係数を有する内部層と、を備える電子部品である。

上記構成において、前記内部層は、前記基板を平面視したときの４辺に沿って環状に設けられる構成とすることができる。

上記構成において、前記内部層は、前記基板よりも前記封止層に近い線膨張係数を有する構成とすることができる。

上記構成において、前記封止層と前記内部層は、同じ材料を主成分とする構成とすることができる。

上記構成において、前記内部層の前記デバイスチップ側の側面は、前記基板の平面視方向で前記封止層の前記デバイスチップ側の側面と略一致する構成とすることができる。

上記構成において、前記内部層の前記デバイスチップ側の側面は、前記封止層の前記デバイスチップ側の側面よりも前記デバイスチップ側に位置する構成とすることができる。

上記構成において、前記内部層の厚さは、前記封止層の厚さの０．５倍以上である構成とすることができる。

上記構成において、前記封止層と前記内部層の間隔は、前記封止層の厚さの３倍以下である構成とすることができる。

上記構成において、前記基板はセラミック基板であり、前記封止部材ははんだである構成とすることができる。

上記構成において、前記デバイスチップは、空隙を介し前記基板と向かい合う面に前記素子である弾性波素子を有する構成とすることができる。

本発明によれば、封止層の基板からの剥がれを抑制できる。

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、封止層付近を拡大した断面図、図１（ｃ）は、基板の平面図である。 図２（ａ）及び図２（ｂ）は、実施例１における弾性波素子の例を示す平面図及び断面図である。 図３（ａ）及び図３（ｂ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。 図４は、実施例１に係る電子部品の製造方法を示す断面図（その２）である。 図５（ａ）は、実施例１の変形例１における基板の平面図、図５（ｂ）は、実施例１の変形例２における基板の平面図である。 図６（ａ）は、実施例２に係る電子部品の断面図、図６（ｂ）は、封止層付近を拡大した断面図、図６（ｃ）は、基板の平面図である。 図７（ａ）は、実施例３に係る電子部品の断面図、図７（ｂ）は、封止層付近を拡大した断面図、図７（ｃ）は、基板の平面図である。 図８は、比較例に係る電子部品の断面図である。 図９は、比較例に係る電子部品で生じる課題を示す断面図である。 図１０は、シミュレーションに用いたモデルの平面図である。 図１１（ａ）から図１１（ｃ）は、モデルＡからＣにおける図１０のＡ－Ａ間の断面図である。 図１２（ａ）及び図１２（ｂ）は、モデルＤ及びＥにおける図１０のＡ－Ａ間の断面図である。 図１３（ａ）及び図１３（ｂ）は、モデルＦ及びＧにおける図１０のＡ－Ａ間の断面図である。 図１４にシミュレーション結果を示すグラフである。

以下、図面を参照し、本発明の実施例について説明する。

図１（ａ）は、実施例１に係る電子部品の断面図、図１（ｂ）は、封止層付近を拡大した断面図、図１（ｃ）は、基板の平面図である。図１（ｃ）では、基板１０と封止層１５と内部層２１を図示している。図１（ａ）から図１（ｃ）のように、実施例１の電子部品１００は、基板１０上に１又は複数のデバイスチップ３０が実装されている。基板１０は複数の絶縁層１１ａから１１ｄを備える。絶縁層１１ａから１１ｄは、例えばＬＴＣＣ（Low Temperature Co-fired Ceramics）又はＨＴＣＣ（High Temperature Co-fired Ceramics）などのセラミックス層若しくはガラスエポキシ樹脂などの樹脂層である。

基板１０の下面に端子１４が設けられている。絶縁層１１ａと１１ｂの間及び絶縁層１１ｂと１１ｃの間に金属層１２ａが設けられ、絶縁層１１ｃと１１ｄの間に内部層２１が設けられている。絶縁層１１ｄ上に金属層１２ｂが設けられている。絶縁層１１ａから１１ｄにはビア配線１３が設けられている。金属層１２ａ及び１２ｂ、内部層２１、ビア配線１３、及び端子１４は、例えば銅層、アルミニウム層、金層、又はタングステン層などの金属層である。

基板１０上に実装されたデバイスチップ３０は、基板３１と、基板３１の下面に設けられた弾性波素子３２及び配線３３と、を備える。配線３３は、例えば銅層、アルミニウム層、又は金層などの金属層である。デバイスチップ３０は、バンプ３４を介して基板１０にフリップチップ実装（フェースダウン実装）されている。バンプ３４は、金属層１２ｂと配線３３とを接合する。バンプ３４は、例えば金バンプ、はんだバンプ、又は銅バンプである。

基板１０は平面視して略矩形であり、基板１０上に基板１０の周縁に沿ってデバイスチップ３０を囲む封止層１５が設けられている。略矩形には、角部が丸みを帯びている場合や各辺が湾曲している場合などが含まれる。封止層１５は、例えば平面視したときの基板１０の４辺に沿って環状に設けられ、デバイスチップ３０を完全に囲んでいる。なお、封止層１５は、デバイスチップ３０を完全に囲む場合に限られず、一部で途切れていてもよい。封止層１５は、基板１０よりも線膨張係数の大きい部材で形成され、例えば銅を主成分とする金属で形成されている。

内部層２１は、例えば平面視したときの基板１０の４辺に沿って環状に設けられている。内部層２１は、封止層１５から離れて設けられている。内部層２１は、デバイスチップ３０側の側面１７が封止層１５のデバイスチップ３０側の側面１９よりもデバイスチップ３０側に位置し、かつ、デバイスチップ３０とは反対側の側面１８が封止層１５のデバイスチップ３０とは反対側の側面２０よりもデバイスチップ３０側に位置する。したがって、内部層２１は、基板１０を平面視したとき、封止層１５のデバイスチップ３０側の端に少なくとも一部が重なって設けられている。内部層２１は、基板１０と封止部材３６との間の線膨張係数を有する部材で形成される。内部層２１は、例えば基板１０よりも封止層１５に近い線膨張係数を有する部材で形成され、例えば封止層１５と同じ金属を主成分として形成される。内部層２１と封止層１５の間隔Ｄは、例えば１μｍ～７０μｍである。内部層２１の厚さＴは、例えば５μｍ～５０μｍであり。内部層２１の幅Ｗは、例えば封止層１５の幅と略同じであり、例えば５０μｍ～３００μｍである。

封止層１５上にデバイスチップ３０を囲むように封止部材３６が設けられている。封止部材３６は、例えばデバイスチップ３０を完全に囲むように設けられている。封止部材３６は、封止層１５よりも線膨張係数の大きい部材で形成され、例えば錫を含むはんだで形成されている。封止部材３６は例えば封止層１５の上面に接合する。デバイスチップ３０の上面及び封止部材３６の上面に平板状のリッド３７が設けられている。リッド３７は、例えばコバール板などの金属板又は絶縁板である。リッド３７、封止部材３６、及び封止層１５を覆うように保護膜３８が設けられている。保護膜３８は、例えばニッケルなどの金属膜又は絶縁膜である。

弾性波素子３２は、空隙１６を介して基板１０に向かい合っている。弾性波素子３２は、封止層１５、封止部材３６、リッド３７、及び基板１０により空隙１６内に封止されている。バンプ３４は空隙１６に囲まれている。端子１４は、ビア配線１３、金属層１２ａ及び１２ｂ、バンプ３４、及び配線３３を介し弾性波素子３２に電気的に接続されている。

図２（ａ）及び図２（ｂ）は、実施例１における弾性波素子の例を示す平面図及び断面図である。図２（ａ）のように、弾性波素子３２は弾性表面波共振器であってもよい。基板３１は圧電基板であり、基板３１上にＩＤＴ（Interdigital Transducer）４０と反射器４１が設けられている。ＩＤＴ４０は、対向する１対の櫛型電極４２を有する。櫛型電極４２は、複数の電極指４３と、複数の電極指４３を接続するバスバー４４と、を有する。反射器４１は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０は、圧電基板である基板３１に弾性表面波を励振する。反射器４１は、弾性表面波を反射する。

ＩＤＴ４０及び反射器４１は、例えばアルミニウム膜又は銅膜により形成される。基板３１上にＩＤＴ４０及び反射器４１を覆う保護膜又は温度補償膜が設けられていてもよい。基板３１は、サファイア基板、アルミナ基板、スピネル基板、水晶基板、又はシリコン基板などの支持基板上に直接又は間接的に接合されていてもよい。

図２（ｂ）のように、弾性波素子３２は圧電薄膜共振器であってもよい。基板３１上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４５及び上部電極４７が設けられている。下部電極４５と基板３１との間に空隙４８が形成されている。圧電膜４６の少なくとも一部を挟み下部電極４５と上部電極４７とが対向する領域が共振領域４９である。共振領域４９において、下部電極４５及び上部電極４７は圧電膜４６内に厚み縦振動モードの弾性波を励振する。

基板３１は、例えばサファイア基板、スピネル基板、アルミナ基板、ガラス基板、水晶基板、又はシリコン基板である。下部電極４５及び上部電極４７は、例えばルテニウム膜などの金属膜である。圧電膜４６は、例えば窒化アルミニウム膜である。なお、空隙４８の代わりに弾性波を反射する音響反射膜が設けられていてもよい。

図２（ａ）及び図２（ｂ）のように、弾性波素子３２は弾性波を励振する電極を含む。このため、図１（ａ）のように、弾性波の励振が妨げられないよう、弾性波素子３２は空隙１６に覆われている。

なお、封止層１５及び封止部材３６をグランド電位とする場合には、封止層１５を基板１０内のビア配線１３及び内部層２１などを介して基板１０の下面のグランド用の端子１４に電気的に接続させればよい。

［製造方法］
図３（ａ）から図４は、実施例１に係る電子部品の製造方法を示す断面図である。図３（ａ）のように、基板１０を準備する。基板１０は、積層された絶縁層１１ａから１１ｄと、絶縁層１１ａと１１ｂの間及び絶縁層１１ｂと１１ｃの間に設けられた金属層１２ａと、絶縁層１１ｃと１１ｄの間に設けられた内部層２１と、絶縁層１１ｄの上面に設けられた金属層１２ｂ及び封止層１５と、絶縁層１１ａから１１ｄに設けられたビア配線１３と、絶縁層１１ａの下面に設けられた端子１４と、を備える。

図３（ｂ）のように、基板１０上にバンプ３４を介しデバイスチップ３０をフリップチップ実装する。これにより、基板１０と弾性波素子３２とは空隙１６を挟み対向する。

図４のように、下面に例えば錫銀からなるはんだ板を形成したリッド３７を基板３１上に配置する。はんだを加熱し溶融させ、リッド３７を基板３１の方向に押圧する。封止層１５の上面ははんだに対して濡れ性が良いため、溶融したはんだは封止層１５の上面を濡れ広がって封止層１５に接合する。これにより、デバイスチップ３０を囲んで封止層１５に接合する封止部材３６が形成される。

リッド３７、封止部材３６、封止層１５、及び基板１０を切断して電子部品を個片化した後、封止層１５、封止部材３６、及びリッド３７を覆う保護膜３８を形成する。これにより、図１（ａ）から図１（ｃ）の電子部品１００が形成される。

［実施例１の変形例］
図５（ａ）は、実施例１の変形例１における基板の平面図、図５（ｂ）は、実施例１の変形例２における基板の平面図である。図５（ａ）及び図５（ｂ）では、基板１０と封止層１５と内部層２１を図示している。図５（ａ）のように、実施例１の変形例１の電子部品１１０では、内部層２１は基板１０を平面視したときの４辺のうち２辺（例えば対向する２辺）に沿って設けられている。図５（ｂ）のように、実施例１の変形例２の電子部品１２０では、内部層２１は基板１０を平面視したときの４辺のうち１辺に沿って設けられている。実施例１の変形例１及び変形例２のその他の構成は実施例１と同じであるため図示及び説明を省略する。

図６（ａ）は、実施例２に係る電子部品の断面図、図６（ｂ）は、封止層付近を拡大した断面図、図６（ｃ）は、基板の平面図である。図６（ｃ）では、基板１０と封止層１５と内部層２１を図示している。図６（ａ）から図６（ｃ）のように、実施例２の電子部品２００では、内部層２１は、基板１０を平面視したとき、デバイスチップ３０側の側面１７が封止層１５のデバイスチップ３０側の側面１９と略一致し、かつ、デバイスチップ３０とは反対側の側面１８が封止層１５のデバイスチップ３０とは反対側の側面２０と略一致している。つまり、内部層２１は封止層１５に完全に重なっている。したがって、内部層２１は、基板１０を平面視したとき、封止層１５のデバイスチップ３０側の端に少なくとも一部が重なって設けられている。内部層２１と封止層１５の間隔Ｄ、内部層２１の厚さＴ、及び内部層２１の幅Ｗは、実施例１と同じである。その他の構成は実施例１と同じであるため説明を省略する。実施例２に係る電子部品２００の製造方法は、実施例１の図３（ａ）から図４で説明した製造方法と同様であるため図示及び説明を省略する。

実施例２においても、内部層２１は、実施例１の変形例１及び変形例２と同じように、基板１０を平面視したときの４辺のうち２辺に沿って設けられてもよいし、１辺に沿って設けられてもよい。

図７（ａ）は、実施例３に係る電子部品の断面図、図７（ｂ）は、封止層付近を拡大した断面図、図７（ｃ）は、基板の平面図である。図７（ｃ）では、基板１０と封止層１５と内部層２１を図示している。図７（ａ）から図７（ｃ）のように、実施例３の電子部品３００では、内部層２１は、基板１０を平面視したときに、デバイスチップ３０側の側面１７が封止層１５のデバイスチップ３０側の側面１９よりもデバイスチップ３０側に位置し、かつ、デバイスチップ３０とは反対側の側面１８が封止層１５のデバイスチップ３０とは反対側の側面２０と略一致している。したがって、内部層２１は、基板１０を平面視したとき、封止層１５のデバイスチップ３０側の端に少なくとも一部が重なって設けられている。内部層２１と封止層１５の間隔Ｄ及び内部層２１の厚さＴは、実施例１と同じである。内部層２１の幅Ｗは、例えば１２０μｍ～２００μｍである。その他の構成は実施例１と同じであるため説明を省略する。実施例３に係る電子部品３００の製造方法は、実施例１の図３（ａ）から図４で説明した製造方法と同様であるため図示及び説明を省略する。

実施例３においても、内部層２１は、実施例１の変形例１及び変形例２と同じように、基板１０を平面視したときの４辺のうち２辺に沿って設けられてもよいし、１辺に沿って設けられてもよい。

［比較例］
図８は、比較例に係る電子部品の断面図である。図８のように、比較例の電子部品５００では、基板１０は絶縁層１１ｄを備えず、基板１０内に内部層２１が設けられていない。金属層１２ｂ及び封止層１５は絶縁層１１ｃ上に設けられている。その他の構成は実施例１と同じであるため説明を省略する。

図９は、比較例に係る電子部品で生じる課題を示す断面図である。図９のように、比較例の電子部品では、温度サイクル試験後において、封止層１５がデバイスチップ３０側の端部を起点として基板１０から剥がれてしまうことがある。これは、封止層１５及び封止部材３６の線膨張係数と基板１０の線膨張係数との差によって、封止層１５の基板１０との界面付近に歪が生じて応力が加わったためと考えられる。封止層１５が基板１０から剥がれてしまうと、封止層１５と基板１０の間に隙間５０が形成されるため、弾性波素子３２の封止性が劣化してしまう。一例として、基板１０がＬＴＣＣ基板の場合の線膨張係数は１０．４ｐｐｍ／℃、封止層１５が銅（Ｃｕ）層である場合の線膨張係数は１７．７ｐｐｍ／℃、封止部材３６が錫銀（ＳｎＡｇ）はんだである場合の線膨張係数は３０ｐｐｍ／℃である。

［シミュレーション］
封止層１５に加わる歪をシミュレーションした。図１０は、シミュレーションに用いたモデルの平面図である。図１１（ａ）から図１１（ｃ）は、モデルＡからＣにおける図１０のＡ－Ａ間の断面図である。図１２（ａ）及び図１２（ｂ）は、モデルＤ及びＥにおける図１０のＡ－Ａ間の断面図である。図１３（ａ）及び図１３（ｂ）は、モデルＦ及びＧにおける図１０のＡ－Ａ間の断面図である。図１１（ａ）のモデルＡは比較例に相当し、図１１（ｂ）及び図１１（ｃ）のモデルＢ及びＣは実施例１に相当し、図１２（ａ）、図１２（ｂ）、及び図１３（ａ）のモデルＤ～Ｆは実施例２に相当し、図１３（ｂ）のモデルＧは実施例３に相当する。図１１（ｂ）から図１３（ｂ）のモデルＢ～Ｇでは、内部層２１は封止層１５に沿ってＬ字状に設けられている。基板１０の法線方向をＺ方向、基板１０の辺方向をＸ方向及びＹ方向とする。

図１０から図１３（ｂ）のように、シミュレーションは、基板１０の１／４対称モデルを用いて行った。すなわち、基板１０の＋Ｘ側の面及び－Ｙ側の面に封止層１５、封止部材３６、及び保護膜３８は設けられてなく、これらの面の境界条件を鏡面条件とした。基板１０のＹ方向及びＸ方向の長さをＤ１及びＤ２とする。デバイスチップ３０のＸ方向及びＹ方向の長さをＤ４及びＤ５とする。封止層１５の幅をＤ３とする。バンプ３４の径をＤ６とする。基板１０の厚さをＴ１とする。封止層１５及びバンプ３４の厚さをＴ２とする。デバイスチップ３０及び封止部材３６の厚さをＴ３とする。リッド３７の厚さをＴ４とする。保護膜３８の厚さをＴ５とする。封止層１５と内部層２１の間隔をＤとする。内部層２１の厚さをＴ６とする。内部層２１の幅をＷとする。

シミュレーション条件は以下である。
基板１０：ＬＴＣＣ基板
金属層１２ａ、１２ｂ：銅（Ｃｕ）
封止層１５：銅（Ｃｕ）
内部層２１：銅（Ｃｕ）
バンプ３４：金（Ａｕ）
デバイスチップ３０：サファイア
封止部材３６：錫銀（ＳｎＡｇ）
リッド３７：コバール
保護膜３８：ニッケル（Ｎｉ）

Ｄ１＝１．２５ｍｍ、Ｄ２＝１．０ｍｍ、Ｄ３＝０．１ｍｍ、Ｄ４＝０．８ｍｍ、Ｄ５＝１．０５ｍｍ、Ｄ６＝７５μｍ
Ｔ１＝３３０μｍ、Ｔ２＝１５μｍ、Ｔ３＝３５０μｍ、Ｔ４＝２５μｍ、Ｔ５＝１０μｍ

図１１（ｂ）のモデルＢにおいて、Ｄ＝１５μｍ、Ｔ６＝１５μｍ、Ｗ＝１００μｍ
図１１（ｃ）のモデルＣにおいて、Ｄ＝７．５μｍ、Ｔ６＝３０μｍ、Ｗ＝１００μｍ
図１２（ａ）のモデルＤにおいて、Ｄ＝１５μｍ、Ｔ６＝１５μｍ、Ｗ＝１００μｍ
図１２（ｂ）のモデルＥにおいて、Ｄ＝１５μｍ、Ｔ６＝３０μｍ、Ｗ＝１００μｍ
図１３（ａ）のモデルＦにおいて、Ｄ＝４０μｍ、Ｔ６＝１５μｍ、Ｗ＝１００μｍ
図１３（ｂ）のモデルＧにおいて、Ｄ＝１５μｍ、Ｔ６＝１５μｍ、Ｗ＝１５０μｍ

表１は、シミュレーションに用いた各材料のヤング率、線膨張係数、及びポアソン比を示す表である。

封止層１５に加わる歪として、封止部材３６を２２１℃で組み立てたとし、完成体の温度を考慮した＋２５℃から温度サイクル試験を考慮した－４０℃～＋１２５℃を５．５サイクル実施して最終温度となる＋１２５℃における累積歪をシミュレーションした。シミュレーションでは、封止層１５の基板１０との界面付近且つデバイスチップ３０側の端付近（図１０における破線部分）での累積歪を計測した。

表２及び図１４にシミュレーション結果を示す。表２及び図１４のように、実施例１に相当するモデルＢ及びＣ、実施例２に相当するモデルＤ～Ｆ、及び実施例３に相当するモデルＧは全て、比較例に相当するモデルＡに比べて、累積歪の最大値が小さい結果となった。

比較例に相当するモデルＡでは、封止層１５に加わる歪が大きい。これにより、封止層１５と基板１０との間の密着性が悪い場合では、図９のように、封止層１５が基板１０から剥がれてしまうことがある。一方、実施例１に相当するモデルＢ及びＣ、実施例２に相当するモデルＤ～Ｆ、及び実施例３に相当するモデルＧでは、封止層１５に加わる歪が低減された。これは以下の理由によるものと考えられる。すなわち、モデルＢ～Ｇでは、基板１０の内部に、封止層１５から離れ且つ基板１０の平面視方向で封止層１５のデバイスチップ３０側の端に重なり、基板１０と封止部材３６の間の線膨張係数を有する内部層２１が設けられている。このような構造では、温度変化によって封止層１５及び封止部材３６が伸縮するときに内部層２１も伸縮するため、歪が封止層１５と内部層２１に分散される。その結果、封止層１５に加わる歪が低減されたものと考えられる。なお、内部層２１のデバイスチップ３０側の側面が封止層１５のデバイスチップ３０側の側面よりもデバイスチップ３０とは反対側に位置していると、封止層１５と内部層２１への歪の分散効果が低減され、封止層１５に加わる歪が大きくなってしまう。

実施例１、実施例１の変形例１及び２、実施例２、並びに実施例３によれば、平面視して略矩形の基板１０の周縁に沿ってデバイスチップ３０を囲むように、基板１０よりも線膨張係数の大きい封止層１５が基板１０上に設けられている。封止層１５上に、封止層１５とともにデバイスチップ３０の弾性波素子３２を封止し、封止層１５よりも線膨張係数の大きい封止部材３６が設けられている。基板１０の内部に、封止層１５から離れ且つ基板１０の平面視方向で封止層１５のデバイスチップ３０側の端に少なくとも一部が重なるように封止層１５の下に、基板１０と封止部材３６の間の線膨張係数を有する内部層２１が設けられている。内部層２１は、平面視したときの基板１０の４辺のうち少なくとも１辺に沿って設けられている。これにより、温度変化によって生じる歪が封止層１５と内部層２１に分散されるため、封止層１５に加わる応力が低減され、封止層１５が基板１０から剥がれることを抑制できる。内部層２１が封止層１５のデバイスチップ３０側の端に少なくとも一部が重なるとは、内部層２１のデバイスチップ３０側の端が、封止層１５のデバイスチップ３０側の端よりも、製造誤差程度でデバイスチップ３０とは反対側に位置している場合も許容するものである。

封止層１５に加わる応力を低減する点から、内部層２１は、基板１０の各辺の半分以上に沿って設けられる場合が好ましく、２／３以上に沿って設けられる場合がより好ましく、３／４以上に沿って設けられる場合が更に好ましい。また、平面視したときの基板１０が長方形である場合では、封止層１５に加わる応力を低減する点から、内部層２１は長辺に沿って設けられている場合が好ましい。

実施例１の変形例１では、内部層２１は、平面視したときの基板１０の４辺のうち対向する２辺に沿って直線状に設けられている。これにより、封止層１５に加わる応力を効果的に低減できる。

実施例１では、内部層２１は、平面視したときの基板１０の４辺に沿って環状に設けられている。これにより、封止層１５に加わる応力を更に効果的に低減できる。

実施例１、実施例１の変形例１及び２、実施例２、並びに実施例３では、内部層２１は、基板１０よりも封止層１５に近い線膨張係数を有する。これにより、温度変化によって生じる歪が封止層１５と内部層２１に均等に分散され易くなり、封止層１５に加わる応力を効果的に低減できる。

実施例１、実施例１の変形例１及び２、実施例２、並びに実施例３では、内部層２１と封止層１５は同じ材料を主成分とする。これにより、温度変化によって生じる歪が封止層１５と内部層２１に更に均等に分散され易くなり、封止層１５に加わる応力を更に低減できる。

実施例２では、内部層２１のデバイスチップ３０側の側面１７は、基板１０の平面視方向で封止層１５のデバイスチップ３０側の側面１９と略一致する。これにより、表２及び図１４のように、封止層１５に加わる歪を効果的に低減できる。よって、封止層１５の剥がれを効果的に抑制できる。略一致とは、完全に一致する場合に限られず、製造誤差程度にずれている場合も含む。

実施例１及び実施例３では、内部層２１のデバイスチップ３０側の側面１７は、封止層１５のデバイスチップ３０側の側面１９よりもデバイスチップ３０側に位置する。これにより、封止層１５に対する内部層２１の位置精度が緩和されるため、製造が容易となる。

内部層２１の厚さは、封止層１５に加わる歪を低減する点から、封止層１５の厚さの０．５倍以上が好ましく、１倍以上がより好ましく、１．５倍以上が更に好ましい。内部層２１の厚さが大きくなるほどデバイスが大型化するため、内部層２１の厚さは、封止層１５の厚さの３倍以下が好ましく、２．５倍以下がより好ましく、２倍以下が更に好ましい。

封止層１５と内部層２１の間隔は、封止層１５に加わる歪を低減する点から、封止層１５の厚さの３倍以下が好ましく、２倍以下がより好ましく、１倍以下が更に好ましい。一方、封止層１５と内部層２１が近づきすぎると歪の分散による封止層１５に加わる歪の低減効果が小さくなるため、封止層１５と内部層２１の間隔は、封止層１５の厚さの０．２倍以上が好ましく、０．４倍以上がより好ましく、０．６倍以上が更に好ましい。

基板１０がセラミック基板で、封止部材３６がはんだである場合、表１のように、はんだ（特に錫を含むはんだ）は線膨張係数が大きいことから、封止層１５に大きな応力が加わって基板１０から剥がれ易くなる。したがって、このような場合に、内部層２１を設けることが好ましい。

実施例１、実施例１の変形例１及び２、実施例２、並びに実施例３では、デバイスチップ３０の素子として弾性波素子３２（弾性表面波共振器又は圧電薄膜共振器）の場合を例に示したが、インダクタ又はキャパシタの受動素子、トランジスタを含む能動素子、又はＭＥＭＳ（Micro Electro Mechanical System）素子などその他の素子の場合でもよい。また、封止部材３６は樹脂層である場合でもよい。この場合、封止層１５は金属層であってもよいし、樹脂層であってもよい。

実施例１、実施例１の変形例１及び２、実施例２、並びに実施例３において、弾性波素子３２は弾性波フィルタを形成してもよい。弾性波素子３２は、デュプレクサ、トリプレクサ、又はクワッドプレクサなどのマルチプレクサを形成してもよい。

以上、本願発明の実施形態について詳述したが、本願発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本願発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１１ａ～１１ｄ 絶縁層
１２ａ、１２ｂ 金属層
１３ ビア配線
１４ 端子
１５ 封止層
１６ 空隙
１７、１８、１９、２０ 側面
２１ 内部層
３０ デバイスチップ
３１ 基板
３２ 弾性波素子
３３ 配線
３４ バンプ
３６ 封止部材
３７ リッド
３８ 保護膜
４０ ＩＤＴ
４１ 反射器
４２ 櫛型電極
４３ 電極指
４４ バスバー
４５ 下部電極
４６ 圧電膜
４７ 上部電極
４８ 空隙
４９ 共振領域
５０ 隙間
１００、１１０、１２０、２００、３００、５００ 電子部品

Claims (10)

1. 平面視して略矩形の基板と、
   前記基板上に実装され、素子を有するデバイスチップと、
   前記基板の周縁に沿って前記デバイスチップを囲むように前記基板上に設けられ、前記基板よりも線膨張係数が大きい封止層と、
   前記封止層上に設けられ、前記封止層と共に前記素子を封止し、前記封止層よりも線膨張係数が大きい封止部材と、
   前記基板の内部に前記封止層から離れ且つ前記基板の平面視方向で前記封止層の前記デバイスチップ側の端に少なくとも一部が重なるように前記封止層の下に設けられ、前記基板を平面視したときの４辺のうち少なくとも１辺に沿って設けられ、前記基板と前記封止部材の間の線膨張係数を有する内部層と、を備える電子部品。
2. 前記内部層は、前記基板を平面視したときの４辺に沿って環状に設けられる、請求項１に記載の電子部品。
3. 前記内部層は、前記基板よりも前記封止層に近い線膨張係数を有する、請求項１または２に記載の電子部品。
4. 前記封止層と前記内部層は、同じ材料を主成分とする、請求項１から３のいずれか一項に記載の電子部品。
5. 前記内部層の前記デバイスチップ側の側面は、前記基板の平面視方向で前記封止層の前記デバイスチップ側の側面と略一致する、請求項１から４のいずれか一項に記載の電子部品。
6. 前記内部層の前記デバイスチップ側の側面は、前記封止層の前記デバイスチップ側の側面よりも前記デバイスチップ側に位置する、請求項１から４のいずれか一項に記載の電子部品。
7. 前記内部層の厚さは、前記封止層の厚さの０．５倍以上である、請求項１から６のいずれか一項に記載の電子部品。
8. 前記封止層と前記内部層の間隔は、前記封止層の厚さの３倍以下である、請求項１から７のいずれか一項に記載の電子部品。
9. 前記基板はセラミック基板であり、
   前記封止部材ははんだである、請求項１から８のいずれか一項に記載の電子部品。
10. 前記デバイスチップは、空隙を介し前記基板と向かい合う面に前記素子である弾性波素子を有する、請求項１から９のいずれか一項に記載の電子部品。
    

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