JPH06283661A - マルチチップモジュールの構造 - Google Patents
マルチチップモジュールの構造Info
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- JPH06283661A JPH06283661A JP5069566A JP6956693A JPH06283661A JP H06283661 A JPH06283661 A JP H06283661A JP 5069566 A JP5069566 A JP 5069566A JP 6956693 A JP6956693 A JP 6956693A JP H06283661 A JPH06283661 A JP H06283661A
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- Japan
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- memory
- mpu
- wiring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信頼性が高く、且つ安価なマルチチップモジ
ュールを提供する。 【構成】 Ｃｕ／ポリイミド多層配線部２が、冗長な容
量を有するメモリの集積化された、１枚のウェハレベル
のＳＲＡＭ Ｓｉ基板１の上部に形成され、アドレスデ
コーダ／コントローラ３およびＭＰＵ４が、Ｃｕ／ポリ
イミド多層配線部２の上部にハイブリッドに構成されて
いる。
ュールを提供する。 【構成】 Ｃｕ／ポリイミド多層配線部２が、冗長な容
量を有するメモリの集積化された、１枚のウェハレベル
のＳＲＡＭ Ｓｉ基板１の上部に形成され、アドレスデ
コーダ／コントローラ３およびＭＰＵ４が、Ｃｕ／ポリ
イミド多層配線部２の上部にハイブリッドに構成されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばエンジニアリン
グワークステーションやパーソナルコンピュータなどの
情報処理装置の中央演算処理装置と、その周辺の半導体
主記憶装置を一体化したマルチチップモジュールの構造
に関する。
グワークステーションやパーソナルコンピュータなどの
情報処理装置の中央演算処理装置と、その周辺の半導体
主記憶装置を一体化したマルチチップモジュールの構造
に関する。
【０００２】
【従来の技術】従来、ＬＳＩモジュールを構成する過程
において、半導体チップのベアチップ実装が行われ、そ
の後のバーンインテストで不良チップが確認された場
合、リペアによる不良チップの交換が必要になる。
において、半導体チップのベアチップ実装が行われ、そ
の後のバーンインテストで不良チップが確認された場
合、リペアによる不良チップの交換が必要になる。
【０００３】例えばフリップチップによる実装を行った
場合、チップの交換は高度な技術を必要とし、さらにそ
の工数は多大なものとなる。
場合、チップの交換は高度な技術を必要とし、さらにそ
の工数は多大なものとなる。
【０００４】また、ＬＳＩモジュールの出荷後に生じる
故障に対し、チップを交換する場合には、上述の理由か
ら、ユーザーに高額な修理費用を負担させることにな
る。
故障に対し、チップを交換する場合には、上述の理由か
ら、ユーザーに高額な修理費用を負担させることにな
る。
【０００５】そこで、半導体チップの動作確認のテスト
をウェハあがりの状態で、あらかじめ行うようにするこ
とができる。この場合、ウェハチェック（Ｗａｆｅｒ
Ｃｈｅｃｋ）を行う装置が必要となるが、このようなウ
ェハチェック装置を製作するにあたっては、高度な技術
を必要とし、従って装置は高価なもので、さらにそのプ
ローブ部分の耐用回数が低い。
をウェハあがりの状態で、あらかじめ行うようにするこ
とができる。この場合、ウェハチェック（Ｗａｆｅｒ
Ｃｈｅｃｋ）を行う装置が必要となるが、このようなウ
ェハチェック装置を製作するにあたっては、高度な技術
を必要とし、従って装置は高価なもので、さらにそのプ
ローブ部分の耐用回数が低い。
【０００６】即ち、半導体チップのテストをウェハあが
りの状態で行うには、巨額な投資と、多大な労力が必要
となる。
りの状態で行うには、巨額な投資と、多大な労力が必要
となる。
【０００７】さらに、このテストの際に、ＬＳＩモジュ
ールのパッド部分に損傷を与えてしまうと、フリップチ
ップ時のハンダリフロー後の信頼性に大きな影響を与え
るときがある。
ールのパッド部分に損傷を与えてしまうと、フリップチ
ップ時のハンダリフロー後の信頼性に大きな影響を与え
るときがある。
【０００８】そこで、図８に示すような、１枚の基板９
６上にＭＰＵ（ＭＰＵブロック）９１、コントローラ
（コントローラブロック）９２、およびメモリ（メモリ
ブロック）９３乃至９５が形成されたＬＳＩモジュール
が知られている。
６上にＭＰＵ（ＭＰＵブロック）９１、コントローラ
（コントローラブロック）９２、およびメモリ（メモリ
ブロック）９３乃至９５が形成されたＬＳＩモジュール
が知られている。
【０００９】ここで、図８に示した従来技術によれば、
メモリブロック９３乃至９５のうちの、例えばいずれか
１つを、冗長なメモリブロックとすることで、他のいず
れかのメモリブロックが故障した際、コントローラ９２
によって、代替救済を行い、全体としての歩留まりを向
上させようとする。
メモリブロック９３乃至９５のうちの、例えばいずれか
１つを、冗長なメモリブロックとすることで、他のいず
れかのメモリブロックが故障した際、コントローラ９２
によって、代替救済を行い、全体としての歩留まりを向
上させようとする。
【００１０】
【発明が解決しようとする課題】ところで、例えばメモ
リの歩留まりが、９８％であるとして、ウェハ上に２０
個などの多数のメモリチップを搭載した場合、すべての
チップが正常動作する確率は、０．９８20≒０．６７
（＝６７％）となる。さらに、歩留まりが、例えば９５
％，８０％の場合、すべてのチップが正常動作する確率
は、ほぼ３６％，１．２％となる。
リの歩留まりが、９８％であるとして、ウェハ上に２０
個などの多数のメモリチップを搭載した場合、すべての
チップが正常動作する確率は、０．９８20≒０．６７
（＝６７％）となる。さらに、歩留まりが、例えば９５
％，８０％の場合、すべてのチップが正常動作する確率
は、ほぼ３６％，１．２％となる。
【００１１】上述のＬＳＩモジュールは、１枚のウェハ
で構成され、さらにそのウェハ上には、冗長なメモリが
搭載されるため、即ち多数のメモリが搭載されるため、
歩留まり低下による高コスト化が生じる課題があった。
で構成され、さらにそのウェハ上には、冗長なメモリが
搭載されるため、即ち多数のメモリが搭載されるため、
歩留まり低下による高コスト化が生じる課題があった。
【００１２】即ち、図８のようなウェハスケールで、Ｍ
ＰＵ、コントローラ、および多数のメモリブロックを集
積化する場合、ＭＰＵブロックとしては、通常数万乃至
数十万ゲートの種々の論理構成ユニットが必要であり、
このＭＰＵブロック内の欠陥がない確率は、相当低いも
のとなる。また、ＭＰＵブロックの動作が不良の場合、
メモリブロックのみを救済しても、ＬＳＩモジュール全
体としては救済されておらず、このＬＳＩモジュールの
収益性は低下を免れない。
ＰＵ、コントローラ、および多数のメモリブロックを集
積化する場合、ＭＰＵブロックとしては、通常数万乃至
数十万ゲートの種々の論理構成ユニットが必要であり、
このＭＰＵブロック内の欠陥がない確率は、相当低いも
のとなる。また、ＭＰＵブロックの動作が不良の場合、
メモリブロックのみを救済しても、ＬＳＩモジュール全
体としては救済されておらず、このＬＳＩモジュールの
収益性は低下を免れない。
【００１３】本発明は、このような状況に鑑みてなされ
たものであり、低コストで信頼性の高いモジュールを提
供するものである。
たものであり、低コストで信頼性の高いモジュールを提
供するものである。
【００１４】
【課題を解決するための手段】請求項１に記載のマルチ
チップモジュールの構造は、冗長な容量を有するメモリ
の集積化された、１枚のウェハレベルの基板層としての
ＳＲＡＭ Ｓｉ基板１と、例えばポリイミド絶縁膜１８
などの絶縁体と、例えばＣｕ配線１６などの導体が多層
に組み合わされた配線層としてのＣｕ／ポリイミド多層
配線部２と、例えばＭＰＵ４などのプロセッサユニット
と、基板層のメモリとＭＰＵ４との接続を切り換える、
例えばアドレスデコーダ／コントローラ３などの切り換
えユニットが形成された集積回路層（例えばアドレスデ
コーダ／コントローラ３およびＭＰＵ４からなる層）と
を備え、Ｃｕ／ポリイミド多層配線部２は、ＳＲＡＭ
Ｓｉ基板１の上部に形成され、アドレスデコーダ／コン
トローラ３およびＭＰＵ４は、Ｃｕ／ポリイミド多層配
線部２の上部にハイブリッドに構成されていることを特
徴とする。
チップモジュールの構造は、冗長な容量を有するメモリ
の集積化された、１枚のウェハレベルの基板層としての
ＳＲＡＭ Ｓｉ基板１と、例えばポリイミド絶縁膜１８
などの絶縁体と、例えばＣｕ配線１６などの導体が多層
に組み合わされた配線層としてのＣｕ／ポリイミド多層
配線部２と、例えばＭＰＵ４などのプロセッサユニット
と、基板層のメモリとＭＰＵ４との接続を切り換える、
例えばアドレスデコーダ／コントローラ３などの切り換
えユニットが形成された集積回路層（例えばアドレスデ
コーダ／コントローラ３およびＭＰＵ４からなる層）と
を備え、Ｃｕ／ポリイミド多層配線部２は、ＳＲＡＭ
Ｓｉ基板１の上部に形成され、アドレスデコーダ／コン
トローラ３およびＭＰＵ４は、Ｃｕ／ポリイミド多層配
線部２の上部にハイブリッドに構成されていることを特
徴とする。
【００１５】請求項２に記載のマルチチップモジュール
の構造は、プロセッサユニットが形成された集積回路層
と、冗長な容量を有するメモリと、集積回路層のプロセ
ッサユニットとメモリとの接続を切り換える切り換えユ
ニットが集積化された、１枚のウェハレベルの基板層
と、絶縁体と導体が多層に組み合わされた配線層とを備
え、配線層は、基板層の上部に形成され、集積回路層
は、配線層の上部にハイブリッドに構成されていること
を特徴とする。
の構造は、プロセッサユニットが形成された集積回路層
と、冗長な容量を有するメモリと、集積回路層のプロセ
ッサユニットとメモリとの接続を切り換える切り換えユ
ニットが集積化された、１枚のウェハレベルの基板層
と、絶縁体と導体が多層に組み合わされた配線層とを備
え、配線層は、基板層の上部に形成され、集積回路層
は、配線層の上部にハイブリッドに構成されていること
を特徴とする。
【００１６】請求項３に記載のマルチチップモジュール
の構造は、配線層の導体が、銅であることを特徴とす
る。
の構造は、配線層の導体が、銅であることを特徴とす
る。
【００１７】
【作用】請求項１に記載のマルチチップモジュールの構
造においては、Ｃｕ／ポリイミド多層配線部２が、冗長
な容量を有するメモリの集積化された、１枚のウェハレ
ベルのＳＲＡＭ Ｓｉ基板１の上部に形成され、アドレ
スデコーダ／コントローラ３およびＭＰＵ４が、Ｃｕ／
ポリイミド多層配線部２の上部にハイブリッドに構成さ
れている。従って、信頼性が高く、且つ安価なマルチチ
ップモジュールを提供することができる。
造においては、Ｃｕ／ポリイミド多層配線部２が、冗長
な容量を有するメモリの集積化された、１枚のウェハレ
ベルのＳＲＡＭ Ｓｉ基板１の上部に形成され、アドレ
スデコーダ／コントローラ３およびＭＰＵ４が、Ｃｕ／
ポリイミド多層配線部２の上部にハイブリッドに構成さ
れている。従って、信頼性が高く、且つ安価なマルチチ
ップモジュールを提供することができる。
【００１８】請求項２に記載のマルチチップモジュール
の構造においては、絶縁体と導体が多層に組み合わされ
た配線層が、冗長な容量を有するメモリと、集積回路層
のプロセッサユニットとメモリとの接続を切り換える切
り換えユニットが集積化された、１枚のウェハレベルの
基板層の上部に形成され、プロセッサユニットが形成さ
れた集積回路層が、配線層の上部にハイブリッドに構成
されている。従って、信頼性が高く、且つ安価なマルチ
チップモジュールを提供することができる。
の構造においては、絶縁体と導体が多層に組み合わされ
た配線層が、冗長な容量を有するメモリと、集積回路層
のプロセッサユニットとメモリとの接続を切り換える切
り換えユニットが集積化された、１枚のウェハレベルの
基板層の上部に形成され、プロセッサユニットが形成さ
れた集積回路層が、配線層の上部にハイブリッドに構成
されている。従って、信頼性が高く、且つ安価なマルチ
チップモジュールを提供することができる。
【００１９】請求項３に記載のマルチチップモジュール
の構造においては、配線層の導体が、銅であるので、さ
らに安価なマルチチップモジュールを提供することがで
きる。
の構造においては、配線層の導体が、銅であるので、さ
らに安価なマルチチップモジュールを提供することがで
きる。
【００２０】
【実施例】以下、図面を参照して本発明の実施例につい
て説明するが、その前段階の準備として、まず本発明の
背景となる技術に関して説明する。
て説明するが、その前段階の準備として、まず本発明の
背景となる技術に関して説明する。
【００２１】近年、例えばエンジニアリングワークステ
ーションやパーソナルコンピュータなどの情報処理装置
においては、使用者からの装置の小型化、パーソナル化
に答えるべく、並列処理化、クロックの高速化による処
理能力の向上が図られている。
ーションやパーソナルコンピュータなどの情報処理装置
においては、使用者からの装置の小型化、パーソナル化
に答えるべく、並列処理化、クロックの高速化による処
理能力の向上が図られている。
【００２２】これに伴い、高速な信号を取り扱うことが
できる半導体集積化技術、および半導体ＬＳＩの高密度
な実装技術を適用したマルチチップモジュール（以下、
ＭＣＭ：Multi-Chip Moduleと記載する）が注目されて
いる。
できる半導体集積化技術、および半導体ＬＳＩの高密度
な実装技術を適用したマルチチップモジュール（以下、
ＭＣＭ：Multi-Chip Moduleと記載する）が注目されて
いる。
【００２３】ＭＣＭにおいては、高密度な半導体集積回
路の実装を達成するために、通常、特性インピーダンス
の考慮された伝送線路の形成された基板上に、例えばワ
イアボンディングやフリップチップ法などの実装技術に
より、ＬＳＩチップがベアチップの状態で実装されるよ
うになされる。
路の実装を達成するために、通常、特性インピーダンス
の考慮された伝送線路の形成された基板上に、例えばワ
イアボンディングやフリップチップ法などの実装技術に
より、ＬＳＩチップがベアチップの状態で実装されるよ
うになされる。
【００２４】ところで、ＭＣＭには、基板材料として、
例えば安価なガラスエポキシやセラミック多層基板、Ｓ
ｉ（シリコン）基板などを用いたものがある。
例えば安価なガラスエポキシやセラミック多層基板、Ｓ
ｉ（シリコン）基板などを用いたものがある。
【００２５】これらの中で、Ｓｉ基板を用いたＭＣＭ
は、ＳＯＳ（Ｓｉ Ｏｎ Ｓｉ）あるいはＣＯＷ（Ｃｈ
ｉｐ Ｏｎ Ｗａｆｅｒ）と呼ばれ、Ｓｉ半導体プロセ
ス技術がそのまま応用できるため、即ち微細なパターン
の形成やコントロールが可能であるため、十分高速で、
高密度な信号の伝送を行うことが可能となり、将来、ま
すます高速化が予想されるＭＰＵ搭載技術として嘱望さ
れている。
は、ＳＯＳ（Ｓｉ Ｏｎ Ｓｉ）あるいはＣＯＷ（Ｃｈ
ｉｐ Ｏｎ Ｗａｆｅｒ）と呼ばれ、Ｓｉ半導体プロセ
ス技術がそのまま応用できるため、即ち微細なパターン
の形成やコントロールが可能であるため、十分高速で、
高密度な信号の伝送を行うことが可能となり、将来、ま
すます高速化が予想されるＭＰＵ搭載技術として嘱望さ
れている。
【００２６】さらに、基板材質とＬＳＩ基板材質とが同
一のＳｉを用いていることから、即ち基板材質とＬＳＩ
基板材質との熱膨張係数の差がないことから、例えばフ
リップチップ法などによりベアチップ実装を行った場
合、高い信頼性が得られるという利点がある。
一のＳｉを用いていることから、即ち基板材質とＬＳＩ
基板材質との熱膨張係数の差がないことから、例えばフ
リップチップ法などによりベアチップ実装を行った場
合、高い信頼性が得られるという利点がある。
【００２７】図１は、ＳＯＳによって作成されたＭＰＵ
モジュールの構成例を示す斜視図である。このＭＰＵモ
ジュールは、Ｓｉ基板１１上に、配線材としての、例え
ばＣｕ（銅）と、絶縁膜としての、例えばポリイミドと
が多層に形成された配線部６０が形成され、さらに配線
部６０上には、ＭＰＵチップ４やＳＲＡＭ（Static RA
M）チップ５１が実装されるとともに、デカップリング
コンデンサ５およびモジュールパッド（接続用パッド）
６が設けられて構成されている。
モジュールの構成例を示す斜視図である。このＭＰＵモ
ジュールは、Ｓｉ基板１１上に、配線材としての、例え
ばＣｕ（銅）と、絶縁膜としての、例えばポリイミドと
が多層に形成された配線部６０が形成され、さらに配線
部６０上には、ＭＰＵチップ４やＳＲＡＭ（Static RA
M）チップ５１が実装されるとともに、デカップリング
コンデンサ５およびモジュールパッド（接続用パッド）
６が設けられて構成されている。
【００２８】さらに、その構成を、図２に示す断面図を
参照して詳述すると、Ｓｉ基板１１上には、ＧＮＤ（グ
ランド）用配線（ＧＮＤ電極）６１を介してＳｉＯ2絶
縁膜１５が形成され、さらに、その上部には、ポリイミ
ド絶縁膜１８が形成されている。ポリイミド絶縁膜１８
には、所望の箇所にビアホール１７が設けられ、さら
に、Ｃｕ信号用配線６２およびＣｕ電源用配線６３が、
必要に応じて形成されている。
参照して詳述すると、Ｓｉ基板１１上には、ＧＮＤ（グ
ランド）用配線（ＧＮＤ電極）６１を介してＳｉＯ2絶
縁膜１５が形成され、さらに、その上部には、ポリイミ
ド絶縁膜１８が形成されている。ポリイミド絶縁膜１８
には、所望の箇所にビアホール１７が設けられ、さら
に、Ｃｕ信号用配線６２およびＣｕ電源用配線６３が、
必要に応じて形成されている。
【００２９】ＧＮＤ用配線６１、ＳｉＯ２絶縁膜１５、
ビアホール１７、ポリイミド絶縁膜１８、Ｃｕ信号用配
線６２、およびＣｕ電源用配線６３からなる配線部６０
の上部には、そこに搭載する半導体チップ（図１におい
ては、ＭＰＵチップ４とＳＲＡＭチップ５１）のチップ
パッド２０に対応する箇所に開口部が設けられ、さらに
ハンダバンプ１９を形成するためのＢＬＭ（Ball Limit
ting Metalization）電極２１が設けられている。
ビアホール１７、ポリイミド絶縁膜１８、Ｃｕ信号用配
線６２、およびＣｕ電源用配線６３からなる配線部６０
の上部には、そこに搭載する半導体チップ（図１におい
ては、ＭＰＵチップ４とＳＲＡＭチップ５１）のチップ
パッド２０に対応する箇所に開口部が設けられ、さらに
ハンダバンプ１９を形成するためのＢＬＭ（Ball Limit
ting Metalization）電極２１が設けられている。
【００３０】そして、半導体チップとしての、ＭＰＵチ
ップ４とＳＲＡＭチップ５１が、ハンダバンプ１９およ
び配線部６０を介してＳｉ基板１１上に、フリップチッ
プ法により実装されている。
ップ４とＳＲＡＭチップ５１が、ハンダバンプ１９およ
び配線部６０を介してＳｉ基板１１上に、フリップチッ
プ法により実装されている。
【００３１】以上のようなＳＯＳ ＭＰＵモジュール
は、例えば図３に示すようにマザーボードへ実装され
る。
は、例えば図３に示すようにマザーボードへ実装され
る。
【００３２】即ち、ＭＰＵモジュールは、そのモジュー
ルパッド６と、導電性インターポーザ７８を介してＬＧ
Ａ（Land Grid Array）パッケージ８１に電気的に接続
され、適当な圧力を得るために、取り付け用ネジ７３と
スペーサ７７を用いて、ヒートシンク７２とＬＧＡパッ
ケージ８１の間に、図示の如く挟み込まれ、ＬＧＡパッ
ケージ８１に固定される。
ルパッド６と、導電性インターポーザ７８を介してＬＧ
Ａ（Land Grid Array）パッケージ８１に電気的に接続
され、適当な圧力を得るために、取り付け用ネジ７３と
スペーサ７７を用いて、ヒートシンク７２とＬＧＡパッ
ケージ８１の間に、図示の如く挟み込まれ、ＬＧＡパッ
ケージ８１に固定される。
【００３３】このとき、半導体チップとしてのＭＰＵチ
ップ４およびＳＲＡＭチップ５１からの熱放散を促進す
るために、ＭＰＵモジュールのＳｉ基板１１とヒートシ
ンク７２の間、および半導体チップ（ＭＰＵチップ４，
ＲＡＭチップ５１）とＬＧＡパッケージ８１の間には、
熱伝導性の良いインターポーザ７１が挿入される。
ップ４およびＳＲＡＭチップ５１からの熱放散を促進す
るために、ＭＰＵモジュールのＳｉ基板１１とヒートシ
ンク７２の間、および半導体チップ（ＭＰＵチップ４，
ＲＡＭチップ５１）とＬＧＡパッケージ８１の間には、
熱伝導性の良いインターポーザ７１が挿入される。
【００３４】さらに、ＬＧＡパッケージ８１は、ＬＧＡ
ランド７９どうしを電気的に接続するための導電性イン
ターポーザ８２が設けられたマザーボード７１上に配置
され、取り付け金具７４を取り付けネジ７５およびスペ
ーサ７６によってネジ止めすることにより適当な圧力が
かけられ、マザーボード７１上に固定される。
ランド７９どうしを電気的に接続するための導電性イン
ターポーザ８２が設けられたマザーボード７１上に配置
され、取り付け金具７４を取り付けネジ７５およびスペ
ーサ７６によってネジ止めすることにより適当な圧力が
かけられ、マザーボード７１上に固定される。
【００３５】以上のような構成をとることにより、ＭＰ
Ｕ（ＭＰＵチップ）４は、高密度で伝送インピーダンス
の考慮された配線部６０を介してＳＲＡＭ（ＳＲＡＭチ
ップ）５１と信号のやりとりを高速で行うことができる
ようになる。さらに、非常にコンパクトで、熱分散性に
優れたモジュールを提供することが可能となる。
Ｕ（ＭＰＵチップ）４は、高密度で伝送インピーダンス
の考慮された配線部６０を介してＳＲＡＭ（ＳＲＡＭチ
ップ）５１と信号のやりとりを高速で行うことができる
ようになる。さらに、非常にコンパクトで、熱分散性に
優れたモジュールを提供することが可能となる。
【００３６】以上を背景技術として、本発明では、さら
に信頼性の高いモジュールを低コストで提供することが
できるようになされている。
に信頼性の高いモジュールを低コストで提供することが
できるようになされている。
【００３７】図４は、本発明を適用したマルチチップモ
ジュールの一実施例の構成を示す斜視図であり、図５
は、その断面図である。図４または図５において、図１
または図２における場合と対応する部分については、同
一の符号を付してある。このマルチチップモジュール
は、ＭＰＵ４が必要とするメモリ容量に対し、冗長なメ
モリ容量を有するメモリが形成された基板層としてのＳ
ＲＡＭ Ｓｉ基板１上に、配線層としてのＣｕ／ポリイ
ミド多層配線部２が形成され、さらにその上部に、ＭＰ
Ｕチップ４、およびＭＰＵチップ４とＳＲＡＭ Ｓｉ基
板１に形成された各メモリブロックとの接続を制御する
アドレスデコーダ／コントローラ３が実装されるととも
に、デカップリングコンデンサ５およびモジュールパッ
ド（接続用パッド）６が設けられて構成されている。
ジュールの一実施例の構成を示す斜視図であり、図５
は、その断面図である。図４または図５において、図１
または図２における場合と対応する部分については、同
一の符号を付してある。このマルチチップモジュール
は、ＭＰＵ４が必要とするメモリ容量に対し、冗長なメ
モリ容量を有するメモリが形成された基板層としてのＳ
ＲＡＭ Ｓｉ基板１上に、配線層としてのＣｕ／ポリイ
ミド多層配線部２が形成され、さらにその上部に、ＭＰ
Ｕチップ４、およびＭＰＵチップ４とＳＲＡＭ Ｓｉ基
板１に形成された各メモリブロックとの接続を制御する
アドレスデコーダ／コントローラ３が実装されるととも
に、デカップリングコンデンサ５およびモジュールパッ
ド（接続用パッド）６が設けられて構成されている。
【００３８】さらに、図５の断面図を参照して、その構
成を詳述すると、Ｓｉ基板１１上には、通常の、例えば
ＣＭＯＳメモリ構造と同様にして、メモリセル構造やセ
ンスアンプ部、アドレスデコード部（いずれも図示せ
ず）などからなるＣＭＯＳアクティブ層１２が作成さ
れ、その上部に、例えばＰｏｌｙ Ｓｉ，Ａｌなどの導
体と、ＳｉＯ2などの絶縁層からなる配線部１３が形成
されている。
成を詳述すると、Ｓｉ基板１１上には、通常の、例えば
ＣＭＯＳメモリ構造と同様にして、メモリセル構造やセ
ンスアンプ部、アドレスデコード部（いずれも図示せ
ず）などからなるＣＭＯＳアクティブ層１２が作成さ
れ、その上部に、例えばＰｏｌｙ Ｓｉ，Ａｌなどの導
体と、ＳｉＯ2などの絶縁層からなる配線部１３が形成
されている。
【００３９】即ち、Ｓｉ基板１１、ＣＭＯＳアクティブ
層１２、および配線部１３からなるＳＲＡＭ Ｓｉ基板
１は、ＣＭＯＳワンチップメモリと同様に、行アドレス
（Row Address）および列アドレス（Column Address）
で指定することのできるメモリブロックから構成され
る。
層１２、および配線部１３からなるＳＲＡＭ Ｓｉ基板
１は、ＣＭＯＳワンチップメモリと同様に、行アドレス
（Row Address）および列アドレス（Column Address）
で指定することのできるメモリブロックから構成され
る。
【００４０】配線部１３の上部には、その平坦性を改善
するため、例えばポリイミドなどの絶縁膜１４が形成さ
れ、その上部には、絶縁膜１５、Ｃｕ配線１６、ビアホ
ール１７、および絶縁膜１８からなる、特性インピーダ
ンスの考慮された配線層としてのＣｕ／ポリイミド多層
配線部２が形成されている。
するため、例えばポリイミドなどの絶縁膜１４が形成さ
れ、その上部には、絶縁膜１５、Ｃｕ配線１６、ビアホ
ール１７、および絶縁膜１８からなる、特性インピーダ
ンスの考慮された配線層としてのＣｕ／ポリイミド多層
配線部２が形成されている。
【００４１】即ち、ポリイミド絶縁膜１４の上部には、
ピンホールなどの欠陥を避けるために、ＳｉＯ2絶縁膜
１５が形成され、その上部には、所望の箇所にビアホー
ル１７が設けられたポリイミド絶縁膜１８と、Ｃｕ配線
（Ｃｕ信号用配線またはＣｕ電源用配線）とが多層に形
成されている。
ピンホールなどの欠陥を避けるために、ＳｉＯ2絶縁膜
１５が形成され、その上部には、所望の箇所にビアホー
ル１７が設けられたポリイミド絶縁膜１８と、Ｃｕ配線
（Ｃｕ信号用配線またはＣｕ電源用配線）とが多層に形
成されている。
【００４２】Ｃｕ／ポリイミド多層配線部２の上部に
は、ＢＬＭ２１を介してハンダバンプ１９を用いて、集
積回路層としてのＭＰＵ（ＭＰＵチップ）４、アドレス
デコーダ／コントローラ３などがハイブリッドにフリッ
プチップ実装されている。
は、ＢＬＭ２１を介してハンダバンプ１９を用いて、集
積回路層としてのＭＰＵ（ＭＰＵチップ）４、アドレス
デコーダ／コントローラ３などがハイブリッドにフリッ
プチップ実装されている。
【００４３】そして、ＳＲＡＭ Ｓｉ基板１における各
メモリブロックの端子は、Ｃｕ／ポリイミド多層配線部
２を介してアドレスデコーダ／コントローラ３によっ
て、ＭＰＵ４の端子に接続制御されるようになされてい
る。
メモリブロックの端子は、Ｃｕ／ポリイミド多層配線部
２を介してアドレスデコーダ／コントローラ３によっ
て、ＭＰＵ４の端子に接続制御されるようになされてい
る。
【００４４】さらに、図６は、図４（図５）の実施例の
電気的構成を説明するためのブロック図である。ＳＲＡ
Ｍ Ｓｉ基板１は、ＭＰＵ４が必要とするメモリ容量に
対応するメモリブロック数の、例えば１．２倍程度冗長
な数ＮだけのメモリブロックＢ1乃至ＢNを有している。
電気的構成を説明するためのブロック図である。ＳＲＡ
Ｍ Ｓｉ基板１は、ＭＰＵ４が必要とするメモリ容量に
対応するメモリブロック数の、例えば１．２倍程度冗長
な数ＮだけのメモリブロックＢ1乃至ＢNを有している。
【００４５】即ち、例えばＭＰＵ４が必要とするメモリ
容量が２０Ｍビットであり、１つのメモリブロックのメ
モリ容量が１Ｍビットである場合、ＭＰＵ４が必要とす
るメモリブロック数は２０であり、従ってこの場合、Ｓ
ＲＡＭ Ｓｉ基板１は、２４（＝２０×１．２）のメモ
リブロックを有し、４つのメモリブロックが冗長なメモ
リブロックであることになる。
容量が２０Ｍビットであり、１つのメモリブロックのメ
モリ容量が１Ｍビットである場合、ＭＰＵ４が必要とす
るメモリブロック数は２０であり、従ってこの場合、Ｓ
ＲＡＭ Ｓｉ基板１は、２４（＝２０×１．２）のメモ
リブロックを有し、４つのメモリブロックが冗長なメモ
リブロックであることになる。
【００４６】各メモリブロックＢn（ｎ＝１，２，・・
・，Ｎ）は、スイッチＳＷｄn，ＳＷａnを介してデータ
バス、アドレスバスとそれぞれ接続されており、データ
バス、アドレスバスは、データバッファ３２、アドレス
バッファ３３を介してＭＰＵ４にそれぞれ接続されてい
る。
・，Ｎ）は、スイッチＳＷｄn，ＳＷａnを介してデータ
バス、アドレスバスとそれぞれ接続されており、データ
バス、アドレスバスは、データバッファ３２、アドレス
バッファ３３を介してＭＰＵ４にそれぞれ接続されてい
る。
【００４７】ＭＰＵ４からのアドレスバスのうち、上位
Ｌビット分は、アドレスデコーダ／コントローラ３に接
続されており、アドレスデコーダ／コントローラ３は、
ＭＰＵ４からの上位Ｌビットのアドレスをデコードし、
そのデコード結果に基づいて、各メモリブロックＢnの
スイッチＳＷｄn，ＳＷａn、およびＳＷｂnのＯＮ／Ｏ
ＦＦを制御する。
Ｌビット分は、アドレスデコーダ／コントローラ３に接
続されており、アドレスデコーダ／コントローラ３は、
ＭＰＵ４からの上位Ｌビットのアドレスをデコードし、
そのデコード結果に基づいて、各メモリブロックＢnの
スイッチＳＷｄn，ＳＷａn、およびＳＷｂnのＯＮ／Ｏ
ＦＦを制御する。
【００４８】各メモリブロックＢnにおいては、アドレ
スデコーダ／コントローラ３からの信号によって、スイ
ッチＳＷｄn，ＳＷａn、およびＳＷｂnのすべてがＯＮ
／ＯＦＦのうちの、例えばＯＮ状態にされたとき、ＭＰ
Ｕ４からのアドレスに対してのデータの読み書きが行わ
れるようになされている。
スデコーダ／コントローラ３からの信号によって、スイ
ッチＳＷｄn，ＳＷａn、およびＳＷｂnのすべてがＯＮ
／ＯＦＦのうちの、例えばＯＮ状態にされたとき、ＭＰ
Ｕ４からのアドレスに対してのデータの読み書きが行わ
れるようになされている。
【００４９】不良ブロック記憶メモリ３１は、例えば不
揮発性のメモリで、メモリブロックＢ1乃至ＢNのうち、
不良ブロックに対応するアドレスを記憶する。
揮発性のメモリで、メモリブロックＢ1乃至ＢNのうち、
不良ブロックに対応するアドレスを記憶する。
【００５０】以上のように構成されるマルチチップモジ
ュールにおいては、まず通常のメモリテストにおける場
合と同様にして、ＭＰＵ４よりアドレスが出力され、そ
のうちの上位Ｌビットが、アドレスデコーダ／コントロ
ーラ３によってデコードされ、そのデコード結果に基づ
いて、メモリブロックＢnのスイッチＳＷｄn，ＳＷ
ａn、およびＳＷｂnがＯＮ状態にされる。
ュールにおいては、まず通常のメモリテストにおける場
合と同様にして、ＭＰＵ４よりアドレスが出力され、そ
のうちの上位Ｌビットが、アドレスデコーダ／コントロ
ーラ３によってデコードされ、そのデコード結果に基づ
いて、メモリブロックＢnのスイッチＳＷｄn，ＳＷ
ａn、およびＳＷｂnがＯＮ状態にされる。
【００５１】即ち、テストを行うメモリブロックＢnが
選択される。
選択される。
【００５２】そして、ＭＰＵ４より出力されたアドレス
に対応するメモリブロックＢnに対して、データの書き
込みおよび読み出しが行われ、ＭＰＵ４の内蔵するコン
パレータ（図示せず）において、メモリブロックＢnの
良否が判定される。ＭＰＵ４において、メモリブロック
Ｂnが正常動作していると判定された場合、次のメモリ
ブロックＢn+1のメモリテストが、上述のようにして行
われる。
に対応するメモリブロックＢnに対して、データの書き
込みおよび読み出しが行われ、ＭＰＵ４の内蔵するコン
パレータ（図示せず）において、メモリブロックＢnの
良否が判定される。ＭＰＵ４において、メモリブロック
Ｂnが正常動作していると判定された場合、次のメモリ
ブロックＢn+1のメモリテストが、上述のようにして行
われる。
【００５３】一方、ＭＰＵ４において、メモリブロック
Ｂnが正常動作しておらず、不良ブロックであると判定
された場合、例えば特開平４−１５２５６５に開示され
ているように、不良ブロックとしてのメモリブロックＢ
nに代えて、冗長なブロックが使用されるように設定が
なされる。
Ｂnが正常動作しておらず、不良ブロックであると判定
された場合、例えば特開平４−１５２５６５に開示され
ているように、不良ブロックとしてのメモリブロックＢ
nに代えて、冗長なブロックが使用されるように設定が
なされる。
【００５４】即ち、ＭＰＵ４によって、不良ブロック記
憶メモリ３１に、不良ブロックのアドレスが書き込まれ
る。これにより、アドレスデコーダ／コントローラ３に
おいて、不良ブロック記憶メモリ３１が適宜参照され、
不良ブロックメモリ３１に記憶されたアドレスに対応す
るメモリブロックＢn、即ち不良ブロックがＭＰＵ４に
よって選択されたときには、不良ブロックを使用せず、
冗長なメモリブロックのうち、まだ使用されていないブ
ロックの１つを有効にして使用するように、ＭＰＵ４と
メモリブロックとの接続が制御されるようになる。
憶メモリ３１に、不良ブロックのアドレスが書き込まれ
る。これにより、アドレスデコーダ／コントローラ３に
おいて、不良ブロック記憶メモリ３１が適宜参照され、
不良ブロックメモリ３１に記憶されたアドレスに対応す
るメモリブロックＢn、即ち不良ブロックがＭＰＵ４に
よって選択されたときには、不良ブロックを使用せず、
冗長なメモリブロックのうち、まだ使用されていないブ
ロックの１つを有効にして使用するように、ＭＰＵ４と
メモリブロックとの接続が制御されるようになる。
【００５５】そして、ＭＰＵ４が必要とする最低限のメ
モリ容量が確保された時点でメモリテストを終了する。
モリ容量が確保された時点でメモリテストを終了する。
【００５６】なお、このメモリテストは、モジュール完
成直後はもちろん、製品として出荷した後や電源投入時
ごとなど、随時行うようにすることができる。
成直後はもちろん、製品として出荷した後や電源投入時
ごとなど、随時行うようにすることができる。
【００５７】ここで、各メモリブロックＢnは、図７に
示すように、セルＣ1乃至ＣM、データバッファ４１、ア
ドレスバッファ４２、およびアドレスデコーダ／コント
ローラ４３から構成するようにすることができる。
示すように、セルＣ1乃至ＣM、データバッファ４１、ア
ドレスバッファ４２、およびアドレスデコーダ／コント
ローラ４３から構成するようにすることができる。
【００５８】セルＣ1乃至ＣMは階層構造にされ、さら
に、そのうちのいくつかは、冗長なセルとして設けられ
ている。
に、そのうちのいくつかは、冗長なセルとして設けられ
ている。
【００５９】そして、セルＣ1乃至ＣMの中から、不良セ
ルが発見されたときには、その不良セルのアドレスが不
良ブロック記憶メモリ３１に記憶されるようになされて
いる。これにより、ＭＰＵ４によって、不良セルに対応
するアドレスが出力されたときには、上述の不良ブロッ
クにおけるときと同様にして、アドレスデコーダ／コン
トローラ４３によって、不良ブロック記憶メモリ３１が
参照され、その不良セルに代えて冗長なセルのうちの１
つが選択されるようになされている。
ルが発見されたときには、その不良セルのアドレスが不
良ブロック記憶メモリ３１に記憶されるようになされて
いる。これにより、ＭＰＵ４によって、不良セルに対応
するアドレスが出力されたときには、上述の不良ブロッ
クにおけるときと同様にして、アドレスデコーダ／コン
トローラ４３によって、不良ブロック記憶メモリ３１が
参照され、その不良セルに代えて冗長なセルのうちの１
つが選択されるようになされている。
【００６０】以上のように各メモリブロックＢnを構成
することにより、その有効利用効率を向上させることが
できる。
することにより、その有効利用効率を向上させることが
できる。
【００６１】なお、各メモリブロックＢnの有効利用効
率をさらに向上させるには、セルの階層構造をさらに進
めれば良いが、あまり進めすぎると、アドレスデコーダ
／コントローラ４３の負担が重くなるとともに、回路が
大規模化し、逆に有効利用効率が低下するので、バラン
スをとって階層構造を進める必要がある。
率をさらに向上させるには、セルの階層構造をさらに進
めれば良いが、あまり進めすぎると、アドレスデコーダ
／コントローラ４３の負担が重くなるとともに、回路が
大規模化し、逆に有効利用効率が低下するので、バラン
スをとって階層構造を進める必要がある。
【００６２】以上のように、ＭＰＵ４が必要とするメモ
リ容量に対し、冗長なメモリ容量を有するメモリが形成
されたＳＲＡＭ Ｓｉ基板１上に、Ｃｕ／ポリイミド多
層配線部２を形成し、さらにその上部に、ＭＰＵ４やア
ドレスデコーダ／コントローラ３を実装するようにした
ので、ＭＰＵ４の必要とするメモリ容量を、欠陥の生じ
たメモリブロックを避け、冗長なメモリブロックを利用
して確保することができる、即ち自己修復能力のある、
非常に信頼度の高い、コンパクトなＭＣＭを低コストで
提供することが可能となる。
リ容量に対し、冗長なメモリ容量を有するメモリが形成
されたＳＲＡＭ Ｓｉ基板１上に、Ｃｕ／ポリイミド多
層配線部２を形成し、さらにその上部に、ＭＰＵ４やア
ドレスデコーダ／コントローラ３を実装するようにした
ので、ＭＰＵ４の必要とするメモリ容量を、欠陥の生じ
たメモリブロックを避け、冗長なメモリブロックを利用
して確保することができる、即ち自己修復能力のある、
非常に信頼度の高い、コンパクトなＭＣＭを低コストで
提供することが可能となる。
【００６３】さらに、メモリブロックの上部に、ＭＰＵ
４が配置されることから、平均配線長が短くなるので、
ＭＣＭの高密度化、およびその動作の高速化を図ること
ができる。
４が配置されることから、平均配線長が短くなるので、
ＭＣＭの高密度化、およびその動作の高速化を図ること
ができる。
【００６４】なお、図６においては、不良ブロック記憶
メモリ３１またはアドレスデコーダ／コントローラ３
は、ＭＰＵ４と同様に、Ｃｕ／ポリイミド多層配線部２
の上部に集積回路層として実装するようになされている
が、ＳＲＡＭ Ｓｉ基板１の一部に集積化するようにす
ることができる。
メモリ３１またはアドレスデコーダ／コントローラ３
は、ＭＰＵ４と同様に、Ｃｕ／ポリイミド多層配線部２
の上部に集積回路層として実装するようになされている
が、ＳＲＡＭ Ｓｉ基板１の一部に集積化するようにす
ることができる。
【００６５】また、本実施例においては、不良ブロック
記憶メモリ３１を独立して設けるようにしたが、不良ブ
ロック記憶メモリ３１は、例えばＭＰＵ４やアドレスデ
コーダ／コントローラ３に内蔵させるようにすることが
できる。
記憶メモリ３１を独立して設けるようにしたが、不良ブ
ロック記憶メモリ３１は、例えばＭＰＵ４やアドレスデ
コーダ／コントローラ３に内蔵させるようにすることが
できる。
【００６６】さらに、本実施例においては、Ｃｕ／ポリ
イミド多層配線部２の絶縁体として、ポリイミド（ポリ
イミド絶縁膜１８）を用いるようにしたが、例えばＳｉ
Ｏ2などの他の絶縁体を用いるようにすることができ
る。
イミド多層配線部２の絶縁体として、ポリイミド（ポリ
イミド絶縁膜１８）を用いるようにしたが、例えばＳｉ
Ｏ2などの他の絶縁体を用いるようにすることができ
る。
【００６７】また、その成膜にあたっては、例えばスピ
ンコート法やバイアススパッタ法、Ｐｌａｓｍａ ＣＶ
Ｄ法などのあらゆる成膜方法が適用可能である。
ンコート法やバイアススパッタ法、Ｐｌａｓｍａ ＣＶ
Ｄ法などのあらゆる成膜方法が適用可能である。
【００６８】さらに、本実施例では、Ｃｕ／ポリイミド
多層配線部２の導体としてＣｕを用いるようにしたが、
例えばＡｌ（アルミニウム）やＡｕ（金）などの様々な
金属を用いるようにすることができる。
多層配線部２の導体としてＣｕを用いるようにしたが、
例えばＡｌ（アルミニウム）やＡｕ（金）などの様々な
金属を用いるようにすることができる。
【００６９】さらに、本実施例では、不良ブロックに対
応するアドレスを不良ブロック記憶メモリ３１に記憶し
ておくことにより、不良ブロックに代えて、正常動作す
る冗長なブロックを選択して利用するようにしたが、他
の手法により同様のことを行うようにすることができ
る。
応するアドレスを不良ブロック記憶メモリ３１に記憶し
ておくことにより、不良ブロックに代えて、正常動作す
る冗長なブロックを選択して利用するようにしたが、他
の手法により同様のことを行うようにすることができ
る。
【００７０】即ち、例えば各メモリブロックに接続され
たアドレスデコードライン（アドレスデコーダ／コント
ローラ３と各メモリブロックとを接続している線）上
に、ヒューズラインを設けておき、不良ブロックと判定
されたメモリブロックに接続されたヒューズラインを過
電流により焼き切るようにすることができる。
たアドレスデコードライン（アドレスデコーダ／コント
ローラ３と各メモリブロックとを接続している線）上
に、ヒューズラインを設けておき、不良ブロックと判定
されたメモリブロックに接続されたヒューズラインを過
電流により焼き切るようにすることができる。
【００７１】また、不良ブロックに接続されたアドレス
デコードラインをレーザ光などによりトリミングするよ
うにすることができる。
デコードラインをレーザ光などによりトリミングするよ
うにすることができる。
【００７２】但し、いずれの方法も、テストベンチ上で
実行可能であり、モジュール組立後に行うには、工数が
かかりすぎて現実的ではない。
実行可能であり、モジュール組立後に行うには、工数が
かかりすぎて現実的ではない。
【００７３】さらに、各メモリブロックのメモリ容量の
最大値は、メモリ（ＳＲＡＭ Ｓｉ基板１）の作成プロ
セスの平均的欠陥密度、ＭＰＵ４の必要とする最低限の
メモリ容量、およびメモリブロックの細分化によるアド
レスデコーダ／コントローラ３の負担をバランスさせて
決定する必要がある。
最大値は、メモリ（ＳＲＡＭ Ｓｉ基板１）の作成プロ
セスの平均的欠陥密度、ＭＰＵ４の必要とする最低限の
メモリ容量、およびメモリブロックの細分化によるアド
レスデコーダ／コントローラ３の負担をバランスさせて
決定する必要がある。
【００７４】また、本実施例では、メモリブロックを構
成するセルＣ1乃至ＣMの中から、不良セルが発見された
ときには、その不良セルのアドレスを不良ブロック記憶
メモリ３１に記憶させるようにしたが、各メモリブロッ
ク内に、不良セルを記憶させるメモリを設けるようにす
ることができる。
成するセルＣ1乃至ＣMの中から、不良セルが発見された
ときには、その不良セルのアドレスを不良ブロック記憶
メモリ３１に記憶させるようにしたが、各メモリブロッ
ク内に、不良セルを記憶させるメモリを設けるようにす
ることができる。
【００７５】さらに、本実施例においては、冗長なメモ
リ容量を含むメモリ容量を、ＭＰＵ４が必要とするメモ
リ容量の１．２倍のメモリ容量としたが、これに限られ
るものではない。
リ容量を含むメモリ容量を、ＭＰＵ４が必要とするメモ
リ容量の１．２倍のメモリ容量としたが、これに限られ
るものではない。
【００７６】但し、回路規模と信頼性のバランスを考慮
すると、冗長なメモリ容量としては、メモリ作成プロセ
スの欠陥密度から予想されるメモリブロックの歩留まり
で、ＭＰＵ４の必要とするメモリ容量を除算した値の、
１．１乃至１．２倍程度が妥当である。
すると、冗長なメモリ容量としては、メモリ作成プロセ
スの欠陥密度から予想されるメモリブロックの歩留まり
で、ＭＰＵ４の必要とするメモリ容量を除算した値の、
１．１乃至１．２倍程度が妥当である。
【００７７】
【発明の効果】請求項１に記載のマルチチップモジュー
ルの構造によれば、配線層が、冗長な容量を有するメモ
リの集積化された、１枚のウェハレベルの基板層の上部
に形成され、切り換えユニットおよびプロセッサユニッ
トが、配線層の上部にハイブリッドに構成されている。
従って、信頼性が高く、且つ安価なマルチチップモジュ
ールを提供することができる。
ルの構造によれば、配線層が、冗長な容量を有するメモ
リの集積化された、１枚のウェハレベルの基板層の上部
に形成され、切り換えユニットおよびプロセッサユニッ
トが、配線層の上部にハイブリッドに構成されている。
従って、信頼性が高く、且つ安価なマルチチップモジュ
ールを提供することができる。
【００７８】請求項２に記載のマルチチップモジュール
の構造によれば、冗長な容量を有するメモリと、切り換
えユニットが集積化された、１枚のウェハレベルの基板
層の上部に、配線層が形成され、プロセッサユニットが
形成された集積回路層が、配線層の上部にハイブリッド
に構成されている。従って、信頼性が高く、且つ安価な
マルチチップモジュールを提供することができる。
の構造によれば、冗長な容量を有するメモリと、切り換
えユニットが集積化された、１枚のウェハレベルの基板
層の上部に、配線層が形成され、プロセッサユニットが
形成された集積回路層が、配線層の上部にハイブリッド
に構成されている。従って、信頼性が高く、且つ安価な
マルチチップモジュールを提供することができる。
【００７９】請求項３に記載のマルチチップモジュール
の構造によれば、配線層の導体が、銅であるので、さら
に安価なマルチチップモジュールを提供することができ
る。
の構造によれば、配線層の導体が、銅であるので、さら
に安価なマルチチップモジュールを提供することができ
る。
【図１】本発明の背景技術となるマルチチップモジュー
ルの構成例を示す斜視図である。
ルの構成例を示す斜視図である。
【図２】図１のマルチチップモジュールの断面図であ
る。
る。
【図３】図１のマルチチップモジュールをマザーボード
７１に実装した様子を説明するための断面図である。
７１に実装した様子を説明するための断面図である。
【図４】本発明のマルチチップモジュールの構造を適用
したマルチチップモジュールの一実施例の構成を示す斜
視図である。
したマルチチップモジュールの一実施例の構成を示す斜
視図である。
【図５】図４の実施例の断面図である。
【図６】図４の実施例の電気的構成を示すブロック図で
ある。
ある。
【図７】図４の実施例のＳＲＡＭ Ｓｉ基板１における
メモリブロックの構成を示すブロック図である。
メモリブロックの構成を示すブロック図である。
【図８】従来のＬＳＩモジュールの一例の構成を示す平
面図である。
面図である。
【符号の説明】 １ ＳＲＡＭ Ｓｉ基板 ２ Ｃｕ／ポリイミド多層配線部 ３ アドレスデコーダ／コントローラ ４ ＭＰＵ ５ デカップリングコンデンサ ６ モジュールパッド １１ Ｓｉ基板 １２ ＣＭＯＳアクティブ層 １３ 配線部 １４ ポリイミド絶縁膜 １５ ＳｉＯ2絶縁膜 １６ Ｃｕ配線 １７ ビアホール １８ ポリイミド絶縁膜 １９ ハンダバンプ ２０ チップパッド ２１ ＢＬＭ（Ball Limitting Metalization） ３１ 不良ブロック記憶メモリ ３２ データバッファ ３３ アドレスバッファ ４１ データバッファ ４２ アドレスバッファ ４３ アドレスデコーダ／コントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤坂 貴志 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (3)
- 【請求項１】 冗長な容量を有するメモリの集積化され
た、１枚のウェハレベルの基板層と、 絶縁体と導体が多層に組み合わされた配線層と、 プロセッサユニットと、前記基板層のメモリと前記プロ
セッサユニットとの接続を切り換える切り換えユニット
が形成された集積回路層とを備え、 前記配線層は、前記基板層の上部に形成され、 前記集積回路層は、前記配線層の上部にハイブリッドに
構成されていることを特徴とするマルチチップモジュー
ルの構造。 - 【請求項２】 プロセッサユニットが形成された集積回
路層と、 冗長な容量を有するメモリと、前記集積回路層のプロセ
ッサユニットと前記メモリとの接続を切り換える切り換
えユニットが集積化された、１枚のウェハレベルの基板
層と、 絶縁体と導体が多層に組み合わされた配線層とを備え、 前記配線層は、前記基板層の上部に形成され、 前記集積回路層は、前記配線層の上部にハイブリッドに
構成されていることを特徴とするマルチチップモジュー
ルの構造。 - 【請求項３】 前記配線層の導体は、銅であることを特
徴とする請求項１または２に記載のマルチチップモジュ
ールの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06956693A JP3318786B2 (ja) | 1993-03-29 | 1993-03-29 | マルチチップモジュールの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06956693A JP3318786B2 (ja) | 1993-03-29 | 1993-03-29 | マルチチップモジュールの構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283661A true JPH06283661A (ja) | 1994-10-07 |
| JP3318786B2 JP3318786B2 (ja) | 2002-08-26 |
Family
ID=13406459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06956693A Expired - Lifetime JP3318786B2 (ja) | 1993-03-29 | 1993-03-29 | マルチチップモジュールの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318786B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964269A (ja) * | 1995-08-24 | 1997-03-07 | Nec Corp | マルチチップモジュール |
| KR100480174B1 (ko) * | 2002-08-23 | 2005-04-06 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 및 그의 제조 방법 |
| JP2009505435A (ja) * | 2005-08-31 | 2009-02-05 | インテル コーポレイション | マイクロプロセッサとレベル４キャッシュとを有するパッケージ |
| DE102010036812A1 (de) | 2009-08-20 | 2011-02-24 | Fujitsu Ltd., Kawasaki | Mehrchipmodul und Verfahren zu seiner Herstellung |
| DE102010036678A1 (de) | 2009-08-20 | 2011-02-24 | Fujitsu Ltd. | Multichip-Modul und Verfahren zu seiner Herstellung |
| DE102010033789A1 (de) | 2009-08-20 | 2011-03-03 | FUJITSU LIMITED, Kawasaki-shi | Multichipmodul und Verfahren zum Herstellen desselben |
| DE102010047609A1 (de) | 2009-10-16 | 2011-04-28 | FUJITSU LIMITED, Kawasaki-shi | Multichipmodul |
-
1993
- 1993-03-29 JP JP06956693A patent/JP3318786B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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