CN110021521B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了集成电路及其制造方法。本发明的实施例公开了集成电路组件的再分布层的示例性实施例。本发明的集成电路组件的再分布层包括一个或多个导电接触件阵列，一个或多个导电接触件阵列被配置和布置为允许接合波在接合期间排出再分布层之间的空气。这种一个或多个阵列的配置和布置在接合期间使再分布层之间的不连续部(诸如作为实例的气穴)最小化。

Description

半导体器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体制造工艺的持续改进已经允许制造商和设计者创建更小且更强大的电子器件。半导体器件制造已经从1971年左右达到的十(10)微米(μ微)半导体制造工艺发展到2012年左右达到的二十二(22)纳米(nm) 半导体制造工艺。半导体器件制造预计将在2019年左右进一步发展到五 (5)nm半导体制造工艺。随着半导体制造工艺的每次发展，集成电路组件中的半导体组件变得更小以允许在半导体衬底上制造更多组件。可以将多个集成电路组件接合在一起以形成更强大的电子器件。然而，随着半导体制造工艺的每次发展，在接合集成电路组件方面也出现了新的挑战。一个这样的新挑战涉及防止在接合期间在集成电路组件之间形成气穴(pocket of air)。
发明内容
根据本发明的一个方面，提供了一种用于制造半导体器件的方法，包括：提供包括第一集成电路组件的第一半导体结构，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，所述第一导电接触件的所述任意两个最接近的阵列彼此分开第一距离，其中，所述第一距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；提供第二半导体结构；在所述第二半导体结构上方形成第二再分布层；以及执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：提供包括第一集成电路组件和第二集成电路组件的第一半导体结构，所述第一集成电路组件和所述第二集成电路组件中的每一个均包括有源区和围绕所述有源区的外围区域；在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层、嵌入在所述介电层中的第一导电接触件的第一阵列和嵌入在所述介电层的所述第一导电接触件的第二阵列，所述第一导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第一导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列沿第一方向延伸，所述第一集成电路组件在与所述第一方向基本垂直的第二方向上与所述第二集成电路组件最接近，其中，在所述第二方向上彼此对齐的所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列在所述第二方向上彼此分开第一距离，并且所述第一距离大于所述有源区在所述第二方向上的第一尺寸，其中，在所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列之间没有导电接触件；提供第二半导体结构；在所述第二半导体结构上方形成第二再分布层；以及执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构。
根据本发明的又一个方面，提供了一种半导体器件，包括：第一半导体结构，包括第一集成电路组件，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；第一再分布层，设置在所述第一半导体结构上方，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，并且所述第一导电接触件的所述任意两个最接近的阵列彼此分开距离，其中，所述距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；第二半导体结构；以及第二再分布层，设置在所述第二半导体结构上方，其中，所述第一导电接触件的阵列的图案与所述第二再分布层中的第二导电接触件的阵列的图案基本相同，并且所述第一半导体结构和所述第二半导体结构通过所述第一再分布层和所述第二再分布层接合。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B分别示出了根据本发明的示例性实施例的示例性集成电路组件以及包括接合的集成电路组件的半导体器件；
图2A，图2B和图2C示出了根据本发明的示例性实施例的包括示例性集成电路组件的示例性半导体晶圆；
图3A至图3J示出了根据本发明的示例性实施例的示例性集成电路组件的示例性再分布层；
图4A至图4I示出了根据本发明的示例性实施例的用于示例性半导体晶圆的示例性再分布层；以及
图5示出了根据本发明的示例性实施例的用于制造包括示例性集成电路组件的示例性半导体晶圆的示例性操作的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
概述
公开了形成在集成电路组件的再分布层的示例性实施例。本发明的集成电路组件上的再分布层包括一个或多个导电接触件阵列，一个或多个导电接触件阵列被配置和布置为允许接合波在接合期间排出再分布层之间的空气。一个或多个阵列的这种配置和布置在接合期间最小化再分布层之间的不连续部，诸如作为实例的气穴(即，空腔)。
示例性集成电路
图1A和图1B分别示出了根据本发明的示例性实施例的示例性集成电路组件和包括接合的集成电路组件的半导体器件。如图1A示出的，示例性集成电路组件100包括具有形成在其中的电子电路的半导体衬底101和设置在半导体衬底101上的互连结构102。在一些实施例中，集成电路组件 100包括形成电子电路的有源区100A和围绕有源区100A的外围区100B。在后段制程工艺(BEOL)工艺中，在集成电路组件100的互连结构102上制造再分布层104。当集成电路组件100与其他组件接合时，形成在集成电路组件100的互连结构102上的再分布层104可以用作接合层。在图1A示出的示例性实施例中，形成在半导体衬底101中的电子电路包括半导体堆叠件内的模拟和/或数字电路，该半导体堆叠件具有与一个或多个非导电层(也称为绝缘层)交替的一个或多个导电层(也称为金属层)。然而，相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，电子电路可以包括一个或多个机械和/或电子机械器件。
半导体衬底101可以由硅或其他半导体材料制成。可选地，半导体衬底 101可以包括其他元素半导体材料，例如锗。在一些实施例中，半导体衬底101 由化合物半导体(诸如蓝宝石，碳化硅，砷化镓，砷化铟或磷化铟)制成。在一些实施例中，半导体衬底101由合金半导体(例如硅锗，碳化硅锗，磷化镓砷或磷化镓铟)制成。在一些实施例中，半导体衬底101包括外延层。例如，半导体衬底101具有覆盖块状半导体的外延层。
半导体衬底101还可以包括隔离部件(未示出)，诸如浅沟槽隔离(STI) 部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定和隔离各种半导体组件。半导体衬底101还可以包括掺杂区域(未示出)。掺杂区域可以掺杂有 p型掺杂剂，诸如硼或BF2 ，和/或n型掺杂剂，诸如磷(P)或砷(As)。掺杂区可以直接形成在半导体衬底101上、P阱结构中、N阱结构中或双阱结构中。
包括上述隔离部件和半导体组件的电子电路(例如，晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CMOS) 晶体管，双极结型晶体管(BJT)，高压晶体管，高频晶体管，p沟道和/或n 沟道场效应晶体管(PFET/NFET)等)，二极管和/或其他可应用的组件)可以在半导体衬底101上方形成。可以执行各种工艺，诸如沉积、蚀刻、注入，光刻、退火和/或其他适用的工艺以形成隔离部件和半导体组件。在一些实施例中，包括隔离部件和半导体组件的电子电路形成在前端制程工艺(FEOL)中的半导体衬底101中。
在一些实施例中，互连结构102包括介电层，嵌入介电层中的导电通孔，以及形成在各介电层之间的导电布线，其中，不同的导电布线层通过导电通孔彼此电连接。此外，互连结构102电连接至形成在半导体衬底101中的电子电路。在一些实施例中，至少一个密封环和至少一个对准标记形成在互连结构 102中，其中，密封环和对准标记在集成电路组件100的外围区域100B内形成，密封环围绕集成电路组件100的有源区100A，并且对准标记形成在密封环之外的区域内。在一些实施例中，多个对准标记围绕集成电路组件100的拐角形成。上述密封环和对准标记的数量在本发明中不受限制。
在图1A示出的示例性实施例中，再分布层104表示来自半导体堆叠件的一个或多个导电层中的导电层(例如，金属层)，该导电层用于将电子电路电连接至其它电子、机械和/或电子机械器件。例如，再分布层104可以用于将电子电路电连接至集成电路封装件，诸如作为一些实例的通孔封装件、表面安装封装件、引脚网格阵列封装件、扁平封装件，小外形封装件、芯片级封装件和/或球栅阵列。
又例如并且如图1B示出的，半导体器件包括第一集成电路组件100.1，第一再分布层104.1，第二集成电路组件100.2和第二再分布层104.2，其中第一再分布层104.1和第二再分布层104.2位于第一集成电路组件100.1和第二集成电路组件100.2之间。示例性第一集成电路组件100.1包括其中形成有第一电子电路的第一半导体衬底101.1以及设置在第一半导体衬底101.1上的第一互连结构102.1。示例性第二集成电路组件100.2包括其中形成有第二电子电路的第二半导体衬底101.2以及设置在半导体衬底101.2上的第二互连结构 102.2。来自与第一电子电路相关的第一半导体堆叠件中的第一再分布层 104.1可以电和/或机械连接至来自与第二电子电路相关的第二半导体堆叠件中的第二再分布层104.2，以电连接第一电子电路和第二电子电路。在该示例性实施例中，第一再分布层104.1被配置和布置为电和/或机械连接至第二再分布层104.2。在示例性实施例中，使用混合接合、直接接合、表面活化接合、等离子体活化接合、阳极接合、共晶接合、热压缩接合、反应接合、瞬态液相扩散接合和/或在不背离本发明的精神和范围的情况下对于相关领域的技术人员显而易见的任何其它公知的接合技术将第一再分布层 104.1接合至第二再分布层104.2。在该示例性实施例中，这些上述接合技术利用接合波以电和/或机械连接第一再分布层104.1和第二再分布层 104.2。如下面进一步详细描述的，第一再分布层104.1和第二再分布层104.2 被配置和布置为在第一再分布层104.1和第二再分布层104.2的接合期间使第一再分布层104.1和第二再分布层104.2之间的不连续部(discontinuities，诸如例如气穴)最小化。
示例性半导体晶圆
图2A，图2B和图2C示出了根据本发明的示例性实施例的包括示例性集成电路组件的示例性半导体晶圆。参考图2A，半导体器件制造操作用于在半导体晶圆200中制造多个集成电路组件100.1至100.n。半导体晶圆 200包括被布置为阵列的多个集成电路组件100.1至100.n。在一些实施例中，半导体晶圆200包括其中形成有电子电路的半导体衬底202和设置在半导体衬底202上的互连结构203。在一些实施例中，包括在半导体晶圆200 中的集成电路组件100.1至100.n中的每一个均包括其中形成有电子电路的有源区100A和围绕有源区100A的外围区100B。半导体器件制造操作使用预定顺序的光图形化(photographic)和/或化学处理操作来在第一半导体晶圆 200中形成多个集成电路组件100.1至100.n。预定顺序的光图形化和/或化学处理操作可以包括沉积、去除、图案化和修改。沉积是用于生长、涂覆或以其它方式将材料转移至半导体衬底上的操作，并且可以包括作为一些实例的物理汽相沉积(PVD)、化学汽相沉积(CVD)、电化学沉积(ECD) 和/或分子束外延(MBE)。去除是从半导体衬底去除材料的操作，并且可以包括作为一些实例的湿蚀刻、干蚀刻和/或化学机械平坦化(CMP)。通常称为光刻的图案化是成形或改变半导体衬底的材料以形成用于电子器件的模拟和/或数字电路的各种几何形状的操作。电性能的修改是通常通过离子注入来改变半导体衬底的材料的物理、电和/或化学性质的操作。在示例性实施例中，半导体代工厂可以利用该制造流程来制造用于半导体衬底上的电子器件的模拟和/或数字电路。
在图2A示出的示例性实施例中，使用第一系列制造操作(称为前段制程工艺)和第二系列制造操作(称为后段制程工艺)在半导体衬底202中和/或上形成集成电路组件100.1至100.n。前段制程工艺表示第一系列的光图形化和/或化学处理操作以在半导体衬底202中和/或上形成多个集成电路100.1至100.n的对应的电子电路(如以上在图1A中描述的)。后段制程工艺表示形成半导体衬底202上的多个集成电路100.1至100.n的对应的再分布结构的第二系列光图形化和/或化学处理操作，以形成半导体晶圆 200。在示例性实施例中，包括在半导体晶圆200中的集成电路组件100.1至 100.n可以彼此相似和/或不同。
如图2A所示，半导体衬底202是半导体晶圆200的部分。半导体衬底202 可以由硅或其他半导体材料制成。附加地，半导体衬底202可以包括其他元素半导体材料，诸如锗。在一些实施例中，半导体衬底202由诸如碳化硅，砷化镓，砷化铟或磷化铟的化合物半导体制成。在一些实施例中，半导体衬底202 由合金半导体(例如蓝宝石，硅锗，碳化硅锗，磷化镓砷或磷化镓铟)制成。在一些实施例中，半导体衬底202包括外延层。例如，半导体衬底202具有覆盖块状半导体的外延层。
半导体衬底202还可以包括隔离部件(未示出)，例如浅沟槽隔离(STI) 部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定和隔离各种半导体组件。半导体衬底202还可以包括掺杂区域(未示出)。掺杂区域可以掺杂有 p型掺杂剂(诸如硼或BF2)和/或n型掺杂剂(诸如磷(P)或砷(As))。掺杂区可以直接形成在半导体衬底202上、P阱结构中、N阱结构中或双阱结构中。
在一些实施例中，互连结构203包括介电层，嵌入介电层中的导电通孔，以及位于各介电层之间的导电布线，其中，不同的导电布线层通过导电通孔彼此电连接。
在半导体晶圆200上方形成再分布层204。在一些实施例中，用于在半导体晶圆200上方制造再分布层204的工艺包括：在半导体晶圆200上方形成介电层；图案化介电层以在介电层中形成多个开口以暴露半导体晶圆200的导电焊盘；在半导体晶圆200上方沉积导电材料，使得介电层和由介电层中的开口暴露的导电焊盘被导电材料覆盖，其中导电材料不仅覆盖介电层和导电焊盘，而且覆盖开口的侧壁表面且完全填充开口；执行研磨工艺(例如，CMP工艺) 以部分地去除多余部分的导电材料，直到暴露介电层206的顶表面，从而在介电层206中形成导电接触件208(例如，金属通孔和/或金属焊盘)的阵列。当执行晶圆级接合工艺以将半导体晶圆200与另一晶圆接合时，包括介电层206 和导电接触件阵列208的再分布层204可以用作接合层。
如图2B示出的，提供将要彼此接合的第一半导体晶圆200.1和第二半导体晶圆200.2。在一些实施例中，提供两种不同类型的晶圆200.1和200.2。换句话说，包括在第一半导体晶圆200.1中的集成电路组件100.1至100.n和包括在第二半导体晶圆200.2中的集成电路组件100.1至100.n可以具有不同的架构且执行不同的功能。例如，第一半导体晶圆200.1是包括多个图像传感器芯片(例如，CMOS图像传感器芯片)的传感器晶圆，第二半导体晶圆200.2 是包括多个对应于图像传感器芯片的ASIC单元的专用集成电路(ASIC)晶圆。包括在传感器晶圆中的图像传感器芯片可以是能够感测来自CMOS图像传感器的背面的光的背侧照明CMOS图像传感器(BSI-CIS)，并且再分布层104.1 可以形成在有源表面上(即，CMOS图像传感器的与CMOS图像传感器的背面相对的表面。在一些替代实施例中，提供了两个相似或相同的晶圆200.1和 200.2。换句话说，包括在第一半导体晶圆200.1中的集成电路部件100.1至 100.n和包括在第二半导体晶圆200.2中的集成电路部件100.1至100.n可以具有相同或相似的结构且执行相同或相似的功能。
在接合第一半导体晶圆200.1和第二半导体晶圆200.2之前，分别在第一半导体晶圆200.1和第二半导体晶圆200.2上形成第一再分布层204.1和第二再分布层204.2。用于形成第一再分布层204.1和第二再分布层204.2的工艺可以与用于形成图2A中所示的再分布层204的工艺类似。
在一些实施例中，在第一半导体晶圆200.1上制造第一再分布层204.1的工艺包括：在第一半导体晶圆200.1上方形成第一介电层；图案化第一介电层以在第一介电层中形成多个第一开口，以暴露第一半导体晶圆200.1的第一导电焊盘；在第一半导体晶圆200.1上方沉积第一导电材料，使得第一介电层和由第一介电层中的第一开口暴露的第一导电焊盘被第一导电材料覆盖，其中第一导电材料不仅覆盖第一介电层和第一导电焊盘，也覆盖第一开口的侧壁表面且完全填充第一开口；执行第一研磨工艺(例如，CMP工艺)以部分地去除多余部分的第一导电材料，直到第一介电层206.1的顶表面暴露，从而在第一介电层中形成多个导电接触件208.1(例如，金属通孔和/或金属焊盘)的阵列。在一些实施例中，在第二半导体晶圆200.1上方制造第二再分布层204.2的工艺包括：在第二半导体晶圆200.2上方形成第二介电层；图案化第二介电层以在第二介电层中形成多个第二开口，以暴露第二半导体晶圆200.2的第二导电焊盘；在第二半导体晶圆200.2上方沉积第二导电材料，使得第二介电层和由第二开口暴露的第二导电焊盘被第二导电材料覆盖，其中第二导电材料不仅覆盖第二介电层，第二导电材料覆盖第二导电材料导电焊盘，也覆盖第二开口的侧壁表面且完全填充第二开口；执行第二研磨工艺(例如，CMP工艺)以部分地去除多余部分的第二导电材料，直到暴露出第二介电层的顶表面，从而在第二介电层206.2中形成多个导电接触件208.2(例如，金属通孔和/或金属焊盘)的阵列。
在一些实施例中，因为在CMP工艺期间，第一和第二介电层206.1和 206.2以相对较高的抛光速率抛光，而导电材料以相对较低的抛光速率抛光，导电接触件208.1的阵列从第一介电层206.1的顶表面处略微突出，并且导电接触件208.2的阵列从第二介电层206.2的顶表面处略微突出。
如图2B和图2C所示，在第一和第二再分布层204.1和204.2形成在第一和第二半导体晶圆200.1和200.2之后，具有形成在其上的第一再分布层204.1 的第一半导体晶圆200.1翻转至具有形成在其上的第二再分布层204.2的半导体晶圆200.2上，使得第一再分布层204.1的多个导电接触件208.1的阵列与第二再分布层204.2的多个导电接触件208.2的阵列基本对齐。然后，通过第一和第二再分布层和204.1和204.2，第一半导体晶圆200.1接合至第二半导体晶圆200.2，以形成半导体器件210。在一些实施方案中，在执行接合工艺之后，接合结构(即，半导体器件)210中的第一重分布层204.1和第二再分布层204.2之间的接合界面无空隙。该接合可以包括混合接合、直接接合、表面活化接合、等离子体活化接合、阳极接合、共晶接合、热压缩接合、反应接合、瞬态液相扩散接合和/或在不背离本发明的精神和范围的情况下对于相关领域的技术人员显而易见的任何其它公知的接合技术。如下面进一步详细描述的，形成在第一半导体晶圆200.1上的再分布层204.1和形成在第二半导体晶圆200.2上的再分布层204.2被配置和布置为使第一再分布层 204.1和第二再分布层204.2之间的不连续部(诸如作为实例的气穴)最小化。
由于导电接触件208.1的阵列从第一介电层206.1的顶表面略微突出并且导电接触件208.2的阵列从第二介电层206.2的顶表面稍微突出，所以在第一和第二半导体晶圆200.1和200.2之前，在第二再分布层204.1和204.2之间可以产生气隙。在将第一和第二半导体晶圆200.1和200.2上的多个导电接触件阵列208.1和208.2对准之后，可以执行晶圆-晶圆的混合接合工艺，使得第一和第二半导体晶圆200.1和200.2彼此物理和电接合。在第一和第二半导体晶圆200.1和200.2的混合接合工艺期间，将接合波施加到第一和第二半导体晶圆200.1和200.2，以去除第一和第二再分布层204.1和204.2之间的空气。
应注意，如果导电接触件阵列的布局没有很好地配置和布置，则在混合接合工艺期间空气可以被捕获在第一和第二再分布层204.1和204.2之间。例如，当彼此平行延伸的两个最邻近的导电接触件阵列布置得太近时，难以使夹陷于两个最接近的导电接触件阵列之间的空气去除，因此，在两个相邻的导电接触件阵列之间可能产生空隙。换句话说，空隙可能在第一和第二再分布层204.1 和204.2之间的接合界面处产生，因此恶化器件性能。在示例性实施例中，如图4A至图4D所示，导电接触件阵列被适当地配置和布置，以防止空隙在第一和第二再分布层204.1和204.2之间的接合界面处出现。
在一些实施例中，上述第一半导体晶圆200.1和第二半导体晶圆200.2的混合接合工艺包括同时执行的导电接触件208.1和208.2之间的金属-金属接合以及第一和第二介电层206.1和206.2之间的介电质-介电质接合。例如，导电接触件208.1和208.2之间的金属-金属接合包括通孔-通孔接合，焊盘-焊盘接合或通孔-焊盘接合。
示例性集成电路组件的示例性再分布层
图3A至图3J示出了根据本发明的示例性实施例的示例性集成电路组件的示例性再分布层。图3A示出的再分布层300、图3B示出的再分布层 310、图3C示出的再分布层318、图3D示出的再分布层320、图3E示出的再分布层322、图3F示出的再分布层332、图3G示出的再分布层334、图3H示出的再分布层336、图3I示出的再分布层338以及图3J示出的再分布层340，每个均表示来自集成电路(诸如作为实例的集成电路组件100) 的半导体堆叠件的一个或多个导电层中的导电层。再分布层300、再分布层310、再分布层318、再分布层320、再分布层322、再分布层332、再分布层334、再分布层336、再分布层338和/或再分布层340可以用于将集成电路电连接至其它电子、机械和/或电子机械器件。在图3A示出的示例性实施例中，再分布层300包括第一导电接触件的阵列302。如图3A示出的，第一导电接触件的阵列302沿着第一方向D1(诸如作为实例的笛卡尔坐标系的x轴)以沿着集成电路组件的第一侧延伸。在不背离本发明的精神和范围的情况下，相关领域的技术人员将意识到，第一导电接触件的阵列302可以可选地沿着第二方向D2(诸如作为实例的笛卡尔坐标系的y 轴)以沿着集成电路组件的第二侧延伸。在示例性实施例中，第一导电接触件的阵列302包括布置为一系列i行和k列的导电接触件304.1.1至304.i.k 以形成阵列。在一些实施例中，导电接触件304.1.1至304.i.k的布置节距在约3微米至约5微米的范围内。导电接触件304.1.1至304.i.k可以包括作为一些实例的诸如钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)或铂(Pt)的一种或多种导电材料。然而，在不背离本发明的精神和范围的情况下，相关领域的技术人员将意识到，导电接触件304.1.1至304.i.k可以可选地或额外地包括诸如硅化物的其它材料，例如作为一些实例的硅化镍(NiSi)、硅化钠(Na2Si)、硅化镁(Mg2Si)、硅化铂(PtSi)、硅化钛(TiSi2)、硅化钨(WSi2)或二硅化钼(MoSi2)。
在图3A示出的示例性实施例中，可以使用混合接合、直接接合、表面活化接合、等离子体活化接合、阳极接合、共晶接合、热压缩接合、反应接合、瞬态液相扩散接合和/或在不背离本发明的精神和范围的情况下对于相关领域的技术人员显而易见的任何其它公知的接合技术将再分布层300 接合至其它电子、机械和/或电子机械器件的其它再分布层。在该示例性实施例中，以上列出的这些接合技术利用接合波将再分布层300电和/或机械连接至其它电子、机械和/或电子机械器件的其它再分布层。导电接触件阵列302的配置和布置使这些再分布层之间的不连续部(诸如作为实例的气穴)最小化。例如，再分布层300内的第一导电接触件的阵列302允许接合波在这些再分布层的接合期间排出再分布层300与其它电子、机械和/或电子机械器件的其它再分布层之间的空气。
在图3B示出的示例性实施例中，再分布层310包括第一导电接触件的阵列312和第二导电接触件的阵列314。如图3B示出的，第一导电接触件的阵列312沿着第一方向D1(诸如作为实例的笛卡尔坐标系的x轴)以沿着集成电路组件的第一侧延伸而第二导电接触件的阵列314沿着第二方向 D2(诸如作为实例的笛卡尔坐标系的y轴)以沿着集成电路组件的第二侧延伸。在示例性实施例中，第一导电接触件的阵列312和第二导电接触件的阵列314包括以与以上在图3A中描述的第一导电接触件的阵列302基本类似的方式配置和布置的导电接触件。相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，用于第一导电接触件的阵列312和第二导电接触件的阵列314的其它配置和布置是可能的。例如，第一导电接触件的阵列312和第二导电接触件的阵列314可以沿着第一方向D1以分别沿着如图3C中示出的集成电路组件的第一侧和第三侧延伸。又例如，第一导电接触件的阵列312和第二导电接触件的阵列314可以沿着第二方向 D2以分别沿着如图3D中示出的集成电路组件的第二侧和第四侧延伸。
在图3B示出的示例性实施例中，再分布层310可以以与以上在图3A 中描述的再分布层300基本类似的方式接合至其它电子、机械和/或电子机械器件的其它再分布层。在该示例性实施例中，以上列出的这些接合技术利用接合波将再分布层310电和/或机械连接至其它电子、机械和/或电子机械器件的其它再分布层。第一导电接触件的阵列312和第二导电接触件的阵列314的配置和布置使这些再分布层之间的不连续部(诸如作为实例的气穴最小化)。例如，第一导电接触件的阵列312和第二导电接触件的阵列314允许接合波在这些再分布层的接合期间排出再分布层310和其它电子、机械和/或电子机械器件的其它再分布层之间的空气。
此外，在图3B中示出的示例性实施例中，再分布层310包括位于第一导电接触件的阵列312和第二导电接触件的阵列314之间的分隔或排气路径316，以允许在这些再分布层的接合期间排出再分布层310和其它电子、机械和/或电子机械器件的接合期间的空气。在一些情况下，如果不存在排气路径316，即，第一导电接触件的阵列312与第二导电接触件的阵列314 相交或重叠，则一个或多个不连续部可以在再分布层310内的第一导电接触件的阵列312与第二导电接触件的阵列314相交的区域附近处形成。该相交点在这些再分布层的接合期间捕获再分布层310和其它电子、机械和/ 或电子机械器件的接合期间的空气，从而形成一个或多个不连续部。
在图3E示出的示例性实施例中，再分布层322包括第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328以及第四导电接触件的阵列330。如图3E示出的，第一导电接触件的阵列324和第三导电接触件阵列328沿着第一方向D1(诸如作为实例的笛卡尔坐标系的x轴)以分别沿着集成电路组件的第一侧和第三侧延伸。第二导电接触件的阵列326和第四导电接触件的阵列330沿着第二方向D2(诸如作为实例的笛卡尔坐标系的y轴)以分别沿着集成电路组件的第二侧和第四侧延伸。在示例性实施例中，第一导电接触件的阵列324和第三导电接触件的阵列328在第一方向D1上的长度小于再分布层322在第一方向D1上的长度的一半。类似地，在该示例性实施例中，第二导电接触件的阵列326和第四导电接触件的阵列330在第二方向D2上的长度小于再分布层322在第二方向D2上的长度的一半。在另一示例性实施例中，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330包括以与以上在图3A中描述的第一导电接触件的阵列 302基本类似的方式配置和布置的导电接触件。相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，用于第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330的其它配置和布置是可能。例如，如图3F示出的，第一导电接触件的阵列324和第三导电接触件的阵列328可以沿着第二方向 D2的轴线(即作为实例的笛卡尔坐标系的y轴)呈镜像。此外，相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，再分布层 322不需要包括第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330的全部。例如，如图3G示出的，再分布层334包括第二导电接触件的阵列326和第四导电接触件的阵列330。例如，再分布层336包括沿第一方向D1延伸的第一导电接触件的阵列324和沿第二方向D2延伸的第二导电接触件的阵列326，如图 3H所示。例如，再分布层338包括沿第一方向D1延伸的第一导电接触件的阵列324和沿第一方向D1延伸的第三导电接触件的阵列328，如图3I所示。例如，再分布层340包括沿第一方向D1延伸的第一导电接触件的阵列324和沿第二方向D2延伸的第四导电接触件的阵列330，如图3J所示。
此外，相关领域的技术人员将进一步意识到，在不背离本发明的精神和范围的情况下，如图3A示出的再分布层300、如图3B示出的再分布层 310、如图3E示出的再分布层322、如图3F示出的再分布层332、如图3G 示出的再分布层334、如图3H示出的再分布层336、如图3I示出的再分布层338和/或如图3J示出的再分布层340可以以顺时针或逆时针方式旋转例如90度、180度和/或270度，以形成额外的示例性再分布层。
示例性半导体晶圆的示例性再分布层
图4A至图4I示出了根据本发明的示例性实施例的具有示例性再分布层的示例性半导体晶圆。如图4A示出的半导体晶圆400、如图4B示出的半导体晶圆410、如图4C示出的半导体晶圆420、如图4D示出的半导体晶圆430、如图4E示出的半导体晶圆440、如图4F示出的半导体晶圆450、如图4G示出的半导体晶圆460、如图4H示出的半导体晶圆470以及如图 4I示出的半导体晶圆480均包括多个集成电路组件，诸如以上在图2A中描述的集成电路组件100.1至100.n。多个集成电路组件100.1至100.n由包括多个再分布图案300.1至300.r的再分布层覆盖，并且多个再分布图案 300.1至300.r的布局相同。每个再分布图案300.1，300.2，......或300.r可以具有与如图3A所示的再分布层300、如图3B所示的再分布层310、如图3E所示的再分布层322、如图3F所示的再分布层332、如图3G所示的再分布层334，如图3H所示的再分布层336，如图3I所示的再分布层338、如图3J所示的再分布层340相同的布局。
在图4A示出的示例性实施例中，半导体晶圆400包括集成电路组件 402.1至402.r。如图4A示出的，集成电路组件402.1至402.r分别由再分布层的再分布层图案300.1至300.r覆盖，再分布层图案300.1至300.r中的每个均与以上在图3A中描述的再分布层300相同。在图4A示出的示例性实施例中，第一导电接触件的阵列302与有源区域100A分隔开或间隔开距离a。例如，距离a在约60微米与70微米之间，诸如65微米。类似地，第一导电接触件的阵列302与其对应的再分布图案300.1至300.r的外围或边缘分隔开或间隔开距离b。例如，距离b在约60微米与70微米之间，诸如约六十五微米(μ六)。在示例性实施例中，半导体晶圆400包括划线404.1至404.y和与划线404.1至404.y交叉的划线406.1至406.x。在该示例性实施例中，可以沿着划线404.1至404.y和划线406.1至406.x切割半导体晶圆400，以将半导体晶圆400分割成多个单个的集成电路组件 402.1至402.r。在图4A示出的示例性实施例中，对应于再分布图案300.1 至300.r中的一个再分布层的第一导电接触件的阵列302的至多一个邻近于半导体晶圆400内的任何位置处的划线404.1至404.y。例如，如图4A示出的，对应于设置在集成电路组件402.2上方的再分布图案300.2的第一导电接触件的阵列302沿着集成电路组件402.1和集成电路组件402.2之间的水平行的划线404.1。在这些再分布层的接合期间，再分布图案300.1至300.r 的这种配置和布置有助于半导体晶圆400和其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。
如图4A所示，第一导电接触件的任何两个最接近的阵列302(例如，第一导电接触件的第一阵列302.1和第一导电接触件的第二阵列302.2)彼此分开第一距离DS1，这两个阵列在第二方向D2上彼此对齐且分别设置在两个相邻的第一集成电路组件(例如，集成电路部件402.1和402.2)上方，第一距离DS1大于有源区100A在第二方向D2上的第一尺寸DM1。
如图4A所示，第一集成电路组件402.1在与第一方向D1基本垂直的第二方向D2上最靠近第二集成电路组件402.2。第一导电接触件的第一阵列 302.1设置在第一集成电路组件402.1的外围区域100B上，而第二导电接触件的第二阵列302.2设置在第二集成电路组件402.2的外围区域100B上。第一导电接触件的第一和第二阵列302.1和302.2沿第一方向D1延伸并且在第二方向D2上基本上彼此对齐。此外，第一导电接触件的第一和第二阵列302.1 和302.2在第二方向D2上彼此分开第一距离DS1。
如图4A所示，在一些实施例中，第一导电接触件的第一阵列302.1和第一导电接触件的第二阵列302.2在第二方向D2上基本上彼此对准，并且在第一导电接触件的第一阵列302.1和第一导电接触件的第二阵列302.2之间没有布置其他导电接触件阵列。
在一些替代实施例中，再分布图案300.1至300.r中的每一个均还包括嵌入在介电层中的伪图案DP(例如，伪金属图案)，其中伪图案DP是电浮置的并且布置在第一导电接触件的任何两个最接近的阵列302之间。例如，伪图案 DP包括至少一个伪金属焊盘或排列成阵列的多个伪金属通孔。伪图案DP与第一导电接触件的阵列302分开，以确保空气不被捕获在伪图案DP和第一导电接触件的阵列302之间。例如，伪图案DP嵌入在重新分布图案300.1至300.r 的介电层中且位于集成电路组件402.1至402.r的有源区100A和/或外围区 100B上方。应注意，由于负载效应，再分布图案300.1至300.r的金属比率可能影响用于制造第一导电接触件的阵列302的CMP工艺的工艺窗口和产量。当再分布图案300.1至300.r的金属比率低时，第一导电接触的阵列302的厚度均匀性可能受到负载效应的影响。因此，伪图案DP可以改善用于制造第一导电接触件的阵列302的CMP工艺的工艺窗口和产量。在图4B示出的示例性实施例中，半导体晶圆410包括集成电路组件412.1至412.r。如图4B 示出的，集成电路组件412.1至412.r分别由再分布层的再分布图案310.1 至310.r覆盖，再分布图案310.1至310.r中的每个均与以上在图3B中描述的再分布层310相同。在图4B示出的示例性实施例中，第一导电接触件的阵列312和第二导电接触件的阵列314与有源区100A分隔开或间隔开距离 a。例如，距离a在约60微米与70微米之间，诸如65微米。类似地，第一导电接触件的阵列312和第二导电接触件的阵列314与其对应的再分布图案310.1至310.r的外围或边缘分隔开或间隔开距离b。例如，距离b在约60微米与70微米之间，诸如约65微米(μ米)。在示例性实施例中，半导体晶圆410包括如以上在图4A中描述的水平行的划线404.1至404.y 和/或垂直列的划线406.1至406.x。在图4B示出的示例性实施例中，对应于再分布图案310.1至310.r中的一个的第一导电接触件的阵列312的至多一个邻近于半导体晶圆410内的任何位置处的水平行的划线404.1至404.y，并且对应于再分布图案310.1至310.r中的一个的第二导电接触件的阵列 314的至多一个邻近于半导体晶圆410内的任何位置处的垂直列的划线406.1至406.x。例如，如图4B示出的，对应于设置在集成电路组件412.2 上的再分布图案310.2的第一导电接触件的阵列312沿着集成电路组件 412.1和集成电路组件412.2之间的水平行的划线404.1。又例如，如图4B 示出的，对应于设置在集成电路组件412.1上方的再分布图案310.1的第二导电接触件的阵列314沿着集成电路组件412.1和集成电路组件412.3之间的垂直列的划线406.1。在这些再分布层的接合期间，再分布图案310.1至 310.r的这种配置和布置有助于半导体晶圆410和其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。
如图4B所示，第一导电接触件的任何两个最接近的阵列312(例如，第一导电接触件的第一阵列312.1和第一导电接触件的第二阵列312.2)在第二方向D2上彼此对齐并且分别设置在两个相邻的集成电路组件(例如，集成电路组件412.1和412.2)上方，这两个最接近的阵列彼此分开第一距离DS1，并且第一距离DS1大于有源区100A在第二方向D2上的第一尺寸DM1。此外，第二导电接触件的任何两个最接近的阵列314(例如，第二导电接触件的第一阵列314.1和第二导电接触件的第二阵列314.2)在第一方向D1上彼此对齐并且分别设置在两个相邻的集成电路组件(例如，集成电路组件412.1和412.3) 之上，这两个阵列彼此分开第二距离DS2，并且第二距离DS2大于有源区100A 在第一方向D1上的第二尺寸DM2。
如图4B所示，第一集成电路组件412.1在第二方向D2上最靠近第二集成电路组件412.2。第一导电接触件的第一阵列312.1设置在第一集成电路组件412.1的外围区域100B上，而第二导电接触件的第二阵列312.2设置在第二集成电路组件412.2的外围区域100B上。第一导电接触件的第一和第二阵列312.1，312.2沿第一方向D1延伸并且在第二方向D2上基本上彼此对齐。此外，第一导电接触件的第一和第二阵列312.1，312.2在第二方向D2上彼此分开第二距离DS1。
在一些实施例中，第一导电接触件的第一阵列312.1和第一导电接触件的第二阵列312.2在第二方向D2上基本上彼此对准，并且在第一导电接触件的第一阵列312.1和第一导电接触件的第二阵列312.2之间没有布置其他导电接触件的阵列。
如图4B所示，第一集成电路组件412.1在第一方向D1上最靠近第三集成电路组件412.3。第一导电接触件的第一阵列314.1设置在第一集成电路组件412.1的外围区域100B上，而第二导电接触件的第二阵列314.2设置在第三集成电路组件412.3的外围区域100B上。第二导电接触件的第一和第二阵列314.1和314.2沿第二方向D2延伸，并且在第一方向D1上基本上彼此对齐。此外，第二导电接触件的第一和第二阵列314.1和314.2在第一方向D1上彼此分开第二距离DS2。
在一些实施例中，第二导电接触件的第一阵列314.1和第二导电接触件的第二阵列314.2在第一方向D1上基本上彼此对准，并且在第二导电接触件的第一阵列314.1和第二导电接触件的第二阵列314.2之间没有布置其他导电接触件阵列。
在一些替代实施例中，再分布图案310.1至310.r中的每一个均还包括嵌入在介电层中的伪图案(例如，如图4A中所示的伪金属图案)，其中伪图案是电浮置的并且布置在第一导电接触件的阵列312之间和/或第二导电接触件的阵列314之间。例如，伪图案包括至少一个伪金属焊盘或排列成阵列的多个伪金属通孔。伪图案与第一导电接触件的阵列312和/或第二导电接触件的阵列314分开，以确保空气不被捕获在伪图案与第一导电接触件的阵列312和/ 或第二导电接触件的阵列314之间。例如，伪图案嵌入在再分布图案310.1至310.r的介电层中且位于集成电路组件412.1至412.r的有源区100A和/或外围区100B的上方。应注意，由于负载效应，再分布图案310.1至310.r的金属比率可能影响用于制造第一导电接触件的阵列312和第二导电接触件的阵列314 的CMP工艺的工艺窗口和产量。当再分布图案310.1至310.r的金属比率低时，第一导电接触件的阵列312和第二导电接触件的阵列314的厚度均匀性可能受到负载效应的影响。因此，伪图案可以改善用于制造第一导电接触件的阵列 312和第二导电接触件的阵列314的CMP工艺的工艺窗口和产量。
在图4C示出的示例性实施例中，半导体晶圆420包括与集成电路组件 424.1至424.s交错的集成电路组件422.1至422.r。如图4C示出的，集成电路组件422.1至422.r分别由再分布图案318.1至318.r覆盖，再分布图案318.1至318.r中的每个均与以上在图3C中描述的再分布层318相同。集成电路组件424.1至424.s分别由再分布图案320.1至320.s覆盖，再分布图案320.1至320.s中的每个均与以上在图3D中描述的再分布层320相同。如图4C示出的，再分布图案318.1至318.r和再分布图案320.1至320.s 被配置和布置为优化半导体晶圆420与其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。在图4C示出的示例性实施例中，再分布图案318.1至318.r的第一导电接触件的阵列312沿着第一侧(例如，再分布图案318.1至318.r的顶侧)定位，并且再分布图案318.1至318.r 的第二导电接触件的阵列314沿着第三侧(例如，再分布图案318.1至318.r 的底侧)定位。同样在图4C示出的示例性实施例中，再分布图案320.1至 320.s的第一导电接触件的阵列312沿着第二侧(例如，再分布图案320.1 至320.s的右侧)定位，并且再分布图案320.1至320.s的第二导电接触件的阵列314沿着第四侧(例如，再分布图案320.1至320.s的左侧)定位。
在示例性实施例中，半导体晶圆420包括如以上在图4A中描述的水平行的划线404.1至404.y和/或垂直列的划线406.1至406.x。在图4C示出的示例性实施例中，对应于再分布图案318.1至318.r中的一个的第一导电接触件的阵列312和/或第二导电接触件的阵列314的至多一个邻近于半导体晶圆420内的任何位置处的水平行的划线404.1至404.y，并且对应于再分布图案320.1至320.s中的一个的第一导电接触件的阵列312和/或第二导电接触件的阵列314的至多一个邻近于半导体晶圆420内的任何位置处的垂直列的划线406.1至406.x。例如，如图4C示出的，对应于集成电路组件 422.1上的再分布图案318.1的第二导电接触件的阵列314沿着集成电路组件422.1和集成电路组件424.1之间的水平行的划线404.1。又例如，如图 4C示出的，对应于集成电路组件424.2上的再分布图案320.2的第一导电接触件的阵列312沿着集成电路组件422.1和集成电路组件424.2之间的垂直列的划线406.1。在这些再分布层的接合期间，再分布图案320.1至320.r 的这种配置和布置有助于半导体晶圆420与其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。此外，上述伪图案(例如，如图4A所示的伪金属图案)可以应用于如图4C所示的实施例中。
如图4D示出的，半导体晶圆430包括再分布图案322.1至322.r，再分布图案322.1至322.r中的每个均与以上在图3E中描述的再分布层322 相同。在图4D示出的示例性实施例中，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330与有源区域100A分隔开或间隔开距离a。例如，距离a在约60微米与70微米之间，诸如65微米。类似地，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330与其对应的再分布图案322.1至322.r的外围或边缘分隔开或间隔开距离b。例如，距离b在约60微米与70微米之间，诸如约65微米 (μ米)。
在示例性实施例中，半导体晶圆430包括如以上在图4A中描述的水平行的划线404.1至404.y和/或垂直列的划线406.1至406.x。在图4D示出的示例性实施例中，对应于再分布图案322.1至322.r中的一个的第一导电接触件的阵列324和第三导电接触件的阵列328的至多一个邻近于半导体晶圆430内的任何位置处水平行的划线404.1至404.y，并且对应于再分布层图案322.1至322.r中的一个的第二导电接触件的阵列326和第四导电接触件的阵列330的至多一个邻近于半导体晶圆430内的任何位置处的垂直列的划线406.1至406.x。例如，如图4D示出的，对应于集成电路组件432.1 的再分布图案322.1的第三导电接触件的阵列328沿着集成电路组件432.1 和集成电路组件432.2之间的水平行的划线404.1的第一部分，并且对应于集成电路组件432.2的再分布图案322.2的第一导电接触件的阵列324沿着集成电路组件432.1和集成电路组件432.2之间的水平行的划线404.1的第二部分。又例如，如图4D示出的，对应于集成电路组件432.1的再分布图案322.1的第二导电接触件的阵列326沿着集成电路组件432.1和集成电路组件432.3之间的垂直列的划线406.1的第一部分，并且对应于集成电路组件432.3的再分布图案322.3的第四导电接触件的阵列330沿着集成电路组件432.1和集成电路组件432.3之间的垂直列的划线406.1的第二部分。在这些再分布图案的接合期间，再分布图案322.1至322.r的这种配置和布置有助于半导体晶圆430和其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。
如图4D所示，第一导电接触件的任何两个最接近的阵列324(例如，第一导电接触件的第一阵列324.1和第一导电接触件的第二阵列324.2)在第二方向D2上彼此对准并且分别设置在两个相邻的集成电路组件(例如，集成电路组件432.1和432.2)上方，这两个阵列彼此分开第一距离DS1，并且第一距离DS1大于有源区100A在第二方向D2上的第一尺寸DM1。第二导电接触件的任何两个最接近的阵列326(例如，第一导电接触件的第一阵列326.1和第二导电接触件的第二阵列326.2)，在第一方向D1上彼此对准并分别设置在两个相邻的集成电路组件(例如，集成电路组件432.1和432.3)上方，这两个阵列彼此分开第二距离DS2，并且第二距离DS2大于有源区100A在第一方向D1上的第二尺寸DM2。第三导电接触件的阵列328中任意两个最接近的阵列(例如，第一导电接触件328.1的第一阵列和第三导电接触件328.2的第二阵列)，在第二方向D2上彼此对准并分别设置在两个相邻的集成电路组件(例如，集成电路组件432.1和432.2)上方，这两个阵列彼此分开第一距离DS1，并且第一距离DS1大于有源区100A在第二方向D2上的第一尺寸DM1。此外，第四导电接触件的任何两个最接近的阵列330(例如，第四导电接触件的第一阵列330.1和第四导电接触件的第二阵列330.2)在第一方向D1上彼此对齐并且分别设置在两个相邻的集成电路组件(例如，集成电路组件432.1和432.3) 上方，这两个阵列彼此分开第二距离DS2，并且第二距离DS2大于有源区100A 在第一方向D1上的第二尺寸DM2。
如图4D所示，第一集成电路组件432.1在第二方向D2上最靠近第二集成电路组件432.2。第一导电接触件的第一阵列324.1设置在第一集成电路组件432.1的外围区域100B上，而第一导电接触件的第二阵列324.2设置在第二集成电路组件432.2的外围区域100B上。第一导电接触件的第一和第二阵列324.1和324.2沿第一方向D1延伸并且在第二方向D2上基本上彼此对齐。第一导电接触件的第一和第二阵列324.1和324.2在第二方向D2上彼此分开第二距离DS1。类似地，第三导电接触件的第一阵列328.1设置在第一集成电路组件432.1的外围区域100B上，而第三导电接触件的第二阵列328.2设置在第二集成电路组件432.2的外围区域100B上。第三导电接触件的第一和第二阵列328.1和328.2沿第一方向D1延伸并且在第二方向D2上基本上彼此对齐。第三导电接触件的第一和第二阵列328.1和328.2在第二方向D2上彼此分开第二距离DS1。此外，第一导电接触件的第一和第二阵列324.1和324.2 在第二方向D2上不与第三导电接触件的第一和第二阵列328.1和328.2对齐。
如图4D所示，第一集成电路组件432.1在第一方向D1上最靠近第三集成电路组件432.3。第二导电接触件的第一阵列326.1设置在第一集成电路组件432.1的外围区域100B上，而第二导电接触件的第二阵列326.2设置在第三集成电路组件432.3的外围区域100B上。第二导电接触件的第一和第二阵列326.1和326.2沿第二方向D2延伸并且在第一方向D1上基本上彼此对齐。此外，第二导电接触件的第一和第二阵列326.1和326.2在第一方向D1上彼此分开第二距离DS2。类似地，第四导电接触件的第一阵列330.1设置在第一集成电路组件432.1的外围区域100B上，而第四导电接触件的第二阵列330.2 设置在第三集成电路组件432.3的外围区域100B上。第四导电接触件的第一和第二阵列330.1和330.2沿第二方向D2延伸，并且在第一方向D1上基本上彼此对齐。第四导电接触件的第一和第二阵列330.1和330.2在第一方向D1 上彼此分开第二距离DS2。此外，第二导电接触件的第一和第二阵列326.1和 326.2在第一方向D1上不与第四导电接触件的第一和第二阵列330.1和330.2 对齐。
在一些实施例中，第一导电接触件的第一阵列324.1和第一导电接触件的第二阵列324.2在第二方向D2上基本上彼此对准，并且在第一导电接触件的第一阵列324.1与第一导电接触件的的第二阵列324.2之间没有布置其他导电接触件的阵列。在一些实施例中，第二导电接触件的第一阵列326.1和第二导电接触件的第二阵列326.2在第一方向D1上基本上彼此对准，并且在第二导电接触件的第一阵列326.1和第二导电接触件的第二阵列326.2之间没有设置其他导电接触件的阵列。在一些实施例中，第三导电接触件的第一阵列328.1和第三导电接触件的第二阵列328.2在第二方向D2上基本上彼此对准，并且在第三导电接触件的第一阵列328.1和第三导电接触件的第二阵列328.2之间没有布置其他导电接触件的阵列。类似地，第四导电接触件的第一阵列330.1 和第四导电接触件的第二阵列330.2在第一方向D1上基本上彼此对准，并且在第四导电接触件的第一阵列330.1和第四导电接触件的第二阵列330.2之间没有设置其他导电接触件的阵列。
在一些替代实施例中，再分布图案322.1至322.r中的每一个均还包括嵌入在介电层中的伪图案(例如，如图4A中所示的伪金属图案)，其中伪图案是电浮置的并且在第一导电接触件的阵列324，第二导电接触件的阵列326,第三导电接触件的阵列328和/或第四导电接触件的阵列330之间布置有伪图案。伪图案与第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和/或第四导电接触件的阵列330分开，以确保空气不会夹陷在伪图案与第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和/或第四导电接触件的阵列330之间。例如，伪图案嵌入在再分布图案322.1到322.r的介电层中并且位于有源区100A上方和/或集成电路组件432.1至432.r的外围区域100B。应注意，由于负载效应，再分布图案322.1至322.r的金属比率可能影响用于制造第一导电接触件的阵列 324、第二导电接触件的阵列326、第三导电接触件的阵列328和/或第四导电接触件的阵列330的CMP工艺的工艺窗口和产量。当再分布图案322.1至322.r的金属比率低时，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和/或第四导电接触件的阵列330的厚度均匀性可能受到负载效应的影响。因此，伪图案可以改善用于制造第一导电接触件的阵列 324、第二导电接触件的阵列326、第三导电接触件的阵列328和/或第四导电接触件的阵列330的CMP工艺的工艺窗口和产量。
如图4E示出的，半导体晶圆440包括再分布图案332.1至332.r，再分布图案332.1至332.r中的每个均与以上在图3F中描述的再分布层332 相同。在图4E示出的示例性实施例中，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330与半导体堆叠件内的有源区100A分隔开或间隔开距离a。例如，距离a在约60微米与70微米之间，诸如65微米。类似地，第一导电接触件的阵列324、第二导电接触件的阵列326、第三导电接触件的阵列328和第四导电接触件的阵列330与其对应的再分布图案332.1至332.r的外围或边缘分隔开或间隔开距离b。例如，距离b的范围为约60微米至约70微米，例如约65微米(μ米)。半导体晶圆440中的第一导电接触件的阵列324，第二导电接触件的阵列326，第三导电接触件的阵列328和第四导电接触件的阵列330的布置类似于半导体晶圆430中的布置，除了第一导电接触件的阵列 324和第三导电接触件的阵列328的位置。
在示例性实施例中，半导体晶圆440包括如以上在图4A中描述的水平行的划线404.1至404.y和/或垂直列的划线406.1至406.x。在图4E示出的示例性实施例中，对应于再分布图案332.1至332.r中的一个的第一导电接触件的阵列324和第三导电接触件的阵列328的至多一个邻近于半导体晶圆440内的任何位置处的水平行的划线404.1至404.y，并且对应于再分布图案332.1至332.r中的一个的第二导电接触件的阵列326和第四导电接触件的阵列330的至多一个邻近于半导体晶圆440内的任何位置处的垂直列的划线406.1至406.x。例如，如图4E示出的，对应于集成电路组件442.1 的再分布图案332.1的第三导电接触件的阵列328沿着集成电路组件442.1 和集成电路组件442.2之间的水平行的划线404.1的第一部分，并且对应于集成电路组件442.2的再分布图案332.2的第一导电接触件的阵列324沿着集成电路组件442.1和集成电路组件442.2之间的水平行的划线404.1的第二部分。又例如，如图4E示出的，对应于集成电路组件442.1的再分布图案332.1的第二导电接触件的阵列326沿着集成电路组件442.1和集成电路组件442.3之间的垂直列的划线406.1的第一部分，并且对应于集成电路组件442.3的再分布图案332.3的第四导电接触件的阵列330沿着集成电路组件442.1和集成电路组件442.3之间的垂直列的划线406.1的第二部分。在这些再分布图案的接合期间，再分布图案332.1至332.r的这种配置和布置有助于半导体晶圆440和其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。
如图4F示出的，半导体晶圆450包括再分布图案334.1至334.r，再分布图案334.1至334.r中的每个均与以上在图3G中描述的再分布层334相同。在图4F示出的示例性实施例中，第二导电接触件的阵列326和第四导电接触件的阵列330与半导体堆叠件内的有源区域100A分隔开或间隔开距离a。例如，距离a在约60微米与70微米之间，诸如65微米。类似地，第二导电接触件的阵列326和第四导电接触件的阵列330与其对应的再分布图案334.1至334.r的外围或边缘分隔开或间隔开距离b。例如，距离b 的范围为约60微米至约70微米，例如约65微米(μ米)。半导体晶圆450 中的第二导电接触件的阵列326，第四导电接触件的阵列330的布置类似于半导体晶圆430中的布置，因此，略去对半导体晶圆450中第二导电接触件的阵列326和第四导电接触件的阵列330的详细描述。
在示例性实施例中，半导体晶圆450包括如以上在图4A中描述的水平行的划线404.1至404.y和/或垂直列的划线406.1至406.x。在图4F示出的示例性实施例中，对应于再分布图案334.1至334.r中的一个的第二导电接触件的阵列326和第四导电接触件的阵列330的至多一个邻近于半导体晶圆450内的任何位置处的垂直列的划线406.1至406.x。例如，如图4F示出的，对应于集成电路组件452.1的再分布层334.1的第二导电接触件的阵列326沿着集成电路组件452.1和集成电路组件452.2之间的垂直列的划线 406.1的第一部分，并且对应于集成电路组件452.2的再分布图案334.2的第四导电接触件的阵列330沿着集成电路组件452.1和集成电路组件452.2 之间的垂直列的划线406.1的第二部分。在这些再分布层的接合期间，再分布图案334.1至334.r的这种配置和布置有助于半导体晶圆450和其它电子、机械和/或电子机械器件的其它再分布层的接合期间的空气的排出。
如图4G所示，半导体晶圆460包括再分布图案336.1至336.r。在图4G 所示的示例性实施例中，第一导电接触件的阵列324和第二导电接触件的阵列 326与半导体堆叠件内的有源区100A分开或间隔开距离a。例如，距离a的范围为约60微米至约70微米，例如约65微米。类似地，第一导电接触件的阵列324和第二导电接触件的阵列326与其对应的再分布图案336.1至336.r的周边或边缘分开或间隔开距离b。例如，距离b的范围为约60微米至约70微米，例如约65微米(μ米)。半导体晶圆450中的第一导电接触件的阵列324 和第二导电接触件的阵列326的布置与半导体晶圆430中的布置相同，因此省略了半导体晶圆450中的第一导电接触件的阵列324和第二导电接触件的阵列 326的详细描述。
如图4H所示，半导体晶圆470包括再分布图案338.1至338.r。在图4H 所示的示例性实施例中，第一导电接触件的阵列324和第三导电接触件的阵列 328与半导体堆叠件内的有源区100A分开或间隔开距离a。例如，距离a的范围为约60微米至约70微米，例如约65微米。类似地，第一导电接触件的阵列324和第三导电接触件的阵列328与它们相应的再分布图案338.1到338.r 的周边或边缘分开或间隔开距离b。例如，距离b的范围为约60微米至约70 微米，例如约65微米(μ米)。半导体晶圆450中的第一导电接触件的阵列 324和第三导电接触件的阵列328的布置与半导体晶圆430中的相同，因此省略了对半导体晶圆450中的第一导电接触件的阵列324和第三导电接触件的阵列328的详细描述。
如图4I所示，半导体晶圆480包括再分布图案340.1至340.r。在图4I所示的示例性实施例中，第一导电接触件的阵列324和第四导电接触件330的阵列与半导体堆叠件内的有源区100A分开或间隔开距离a。例如，距离a的范围为约60微米至约70微米，例如约65微米。类似地，第一导电接触件的阵列324和第四导电接触件的阵列330与其对应的再分布图案340.1至340.r的周边或边缘分开或间隔开距离b。例如，距离b的范围为约60微米至约70微米，例如约65微米(μ米)。半导体晶圆450中的第一导电接触件的阵列324 和第四导电接触件的阵列330的布置与半导体晶圆430中的布置相同，因此省略了对半导体晶圆450中的第一导电接触件的阵列324和第四导电接触件的阵列340的详细描述。
此外，上述伪图案(例如，如图4A所示的伪金属图案)可以应用于如图 4E、图4F，图4G、图4H、图4I中。
示例性半导体晶圆的示例性制造
图5示出了根据本发明的示例性实施例的用于制造包括示例性集成电路组件的示例性半导体晶圆的示例性操作的流程图。本发明不限于该操作描述。而且，对于相关领域的普通技术人员显而易见的其它操作控制流程均在本发明的范围和精神内。以下讨论描述了用于制造半导体晶圆(诸如作为实例的半导体晶圆200)的示例性操作控制流程500。
在操作502中，示例性操作控制流程500制造第一半导体晶圆。示例性操作控制流程500使用第一预定顺序的光图形化和/或化学处理操作来在半导体衬底(诸如作为实例的半导体衬底202)上形成多个集成电路组件 (诸如作为实例的集成电路组件100.1至100.n)以形成第一半导体晶圆。第一预定顺序的光图形化和/或化学处理操作可以包括沉积、去除、图案化和修改。沉积是用于生长、涂覆或以其它方式将材料转移至半导体衬底上的操作，并且可以包括作为一些实例的物理汽相沉积(PVD)、化学汽相沉积(CVD)、电化学沉积(ECD)和/或分子束外延(MBE)。去除是从半导体衬底去除材料的操作，并且可以包括作为一些实例的湿蚀刻、干蚀刻和/或化学机械平坦化(CMP)。通常称为光刻的图案化是成形或改变半导体衬底的材料以形成用于电子器件的模拟和/或数字电路的各种几何形状的操作。电性能的修改是通常通过离子注入来改变半导体衬底的材料的物理、电和/或化学性质的操作。
在操作504中，示例性操作控制流程500制造第二半导体晶圆。示例性操作控制流程500使用第二预定顺序的光图形化和/或化学处理操作来在半导体衬底(诸如作为实例的半导体衬底202)上形成多个集成电路组件 (诸如作为实例的集成电路组件100.1至100.n)以形成第二半导体晶圆。第二预定顺序的光图形化和/或化学处理操作可以包括以上在操作502中描述的沉积、去除、图案化和修改。
在操作506中，示例性操作控制流程500清洁来自操作502的第一半导体晶圆和来自操作504的第二半导体晶圆。示例性操作控制流程500从来自操作502的第一半导体晶圆的第一再分布层和来自操作504的第二半导体晶圆的第二再分布层去除杂质。示例性操作控制流程500可以利用作为一些实例的干清洁(例如，等离子体处理)、紫外线清洁和/或臭氧清洁和/或湿化学清洁程序以去除杂质。
在操作508中，示例性操作控制流程500使来自操作502的第一半导体晶圆和来自操作504的第二半导体晶圆对准。示例性操作控制流程500 使来自操作502的第一半导体晶圆的第一再分布层和来自操作504的第二半导体晶圆的第二再分布层对准以用于接合。在示例性实施例中，来自操作502的第一半导体晶圆的第一再分布层是来自操作502的第一半导体晶圆的第二再分布层的图像的镜像或基本镜像，以允许用于接合。
在操作510中，示例性操作控制流程500将来自操作502的第一半导体晶圆和来自操作504的第二半导体晶圆接合。示例性操作控制流程500 使用混合接合、直接接合、表面活化接合、等离子体活化接合、阳极接合、共晶接合、热压缩接合、反应接合、瞬态液相扩散接合和/或在不背离本发明的精神和范围的情况下对于相关领域的技术人员显而易见的任何其它公知的接合技术将来自操作502的第一半导体晶圆和来自操作504的第二半导体晶圆接合。
在操作512，在执行接合工艺(即，操作510)之后，示例性操作控制流程500对接合的第一和第二半导体晶圆(即，如图2C所示的接合结构210) 执行切割工艺以形成独立的半导体器件。
以上详细的描述公开了一种集成电路。集成电路包括电子电路和再分布层。电子电路位于半导体衬底上的半导体堆叠件内，半导体堆叠件具有与非导电层交叉的导电层。再分布层位于来自半导体堆叠件的导电层中的导电层内，再分布层包括沿着再分布层的第一方向延伸的第一导电接触件阵列。集成电路沿着划线与位于半导体衬底上的集成电路组件分隔开。包括第二电子电路的第二集成电路布置在半导体衬底上以沿着第一划线邻近于集成电路，第二集成电路包括沿着第一方向延伸的第二导电接触件阵列。第一导电接触件阵列和第二导电接触件阵列的至多一个沿着第一划线位于电子电路和第二电子电路之间。
以上也详细描述了一种半导体晶圆。半导体晶圆包括半导体衬底和集成电路。集成电路组件位于半导体衬底上，集成电路组件包括具有第一导电接触件的阵列和第二导电接触件的阵列的再分布层。第一导电接触件的阵列沿着其对应的集成电路组件的第一侧在第一方向上延伸。第二导电接触件的阵列沿着其对应的集成电路组件的第二侧在第二方向上延伸。
以上详细的描述还公开了一种用于制造集成电路的方法。该方法包括制造第一半导体晶圆，第一半导体晶圆包括形成在位于半导体衬底上的第一半导体堆叠件内的第一集成电路组件，第一半导体堆叠件具有与第一非导电层交叉的第一导电层；制造第二半导体晶圆，第二半导体晶圆包括位于半导体衬底上的第二集成电路组件和第二再分布层；以及接合第一再分布层和第二再分布层以形成集成电路。第一集成电路组件包括位于半导体堆叠件的第一导电层内的第一再分布层，来自第一再分布层中的每个再分布层均包括来自第一导电接触件阵列中对应的第一导电接触件阵列和来自第二导电接触件阵列中对应的第二导电接触件阵列。第一导电接触件阵列沿着其对应的集成电路组件的第一侧在第一方向上延伸。第二导电接触件阵列沿着其对应的集成电路组件的第二侧在第二方向上延伸。
以上也详细描述了一种用于制造半导体器件的方法，包括：提供包括第一集成电路组件的第一半导体结构，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，所述第一导电接触件的所述任意两个最接近的阵列彼此分开第一距离，其中，所述第一距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；提供第二半导体结构；在所述第二半导体结构上方形成第二再分布层；以及执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构。
在一些实施例中，所述第一再分布层还包括嵌入在所述介电层中的第二导电接触件的阵列，所述第二导电接触件的每个阵列均分别设置在所述外围区域的第二区域上且沿所述第二方向延伸，所述第二导电接触件的任意两个最接近的阵列在所述第一方向上彼此对齐且分别设置在不同的所述第一集成电路组件上，所述第二导电接触件的所述任意两个最接近的阵列彼此分开第二距离，其中，所述第二距离大于所述有源区在所述第一方向上的第二尺寸。
在一些实施例中，所述第一再分布层还包括嵌入在所述介电层中的第三导电接触件的阵列，其中，所述第三导电接触件的每个阵列均分别设置在所述外围区域的第三区域上且沿所述第一方向延伸，所述第三导电接触件的任意两个最接近的阵列在所述第二方向上彼此对齐并且分别设置在不同的所述第一集成电路部件上，所述第三导电接触件的所述任意两个最接近的阵列彼此分开第三距离，所述第三距离大于所述第一尺寸。
在一些实施例中，所述第一再分布层还包括嵌入在所述介电层中的第四导电接触件的阵列，所述第四导电接触件的每个阵列均分别设置在所述外围区域的第四区域上且沿所述第二方向延伸，所述第四导电接触件的任意两个最接近的阵列在所述第一方向上彼此对齐并且分别设置在不同的所述第一集成电路部件上，所述第四导电接触件的所述任意两个最接近的阵列彼此分开第四距离，所述第四距离大于所述有源区域在所述第一个方向上的第二尺寸。
在一些实施例中，该方法还包括：在执行所述接合工艺之后，对所述接合结构执行切割工艺以形成独立的半导体器件。
在一些实施例中，在所述接合工艺期间将接合波施加至所述第一半导体结构和所述第二半导体结构，以去除所述第一再分布层和所述第二再分布层之间的空气。
在一些实施例中，在执行所述接合工艺之后，所述接合结构中的所述第一再分布层和所述第二再分布层之间的接合界面是无空隙的。
以上也详细描述了一种制造半导体器件的方法，包括：提供包括第一集成电路组件和第二集成电路组件的第一半导体结构，所述第一集成电路组件和所述第二集成电路组件中的每一个均包括有源区和围绕所述有源区的外围区域；在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层、嵌入在所述介电层中的第一导电接触件的第一阵列和嵌入在所述介电层的所述第一导电接触件的第二阵列，所述第一导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第一导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列沿第一方向延伸，所述第一集成电路组件在与所述第一方向基本垂直的第二方向上与所述第二集成电路组件最接近，其中，在所述第二方向上彼此对齐的所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列在所述第二方向上彼此分开第一距离，并且所述第一距离大于所述有源区在所述第二方向上的第一尺寸，其中，在所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列之间没有导电接触件；提供第二半导体结构；在所述第二半导体结构上方形成第二再分布层；以及执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构。
在一些实施例中，所述第一再分布层还包括：嵌入在所述介电层中的第二导电接触件的第一阵列；以及嵌入在所述介电层的所述第二导电接触件的第二阵列，其中，所述第二导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第二导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第二导电接触件的第一阵列和所述第二导电接触件的第二阵列沿所述第二方向延伸，在所述第一方向上彼此对齐的所述第二导电接触件的第一阵列和所述第二导电接触件的第二阵列彼此分开第二距离，并且所述第二距离大于所述有源区域在所述第一个方向上的第二尺寸。
在一些实施例中，所述第一再分布层还包括：嵌入在所述介电层中的第三导电接触件的第一阵列；以及嵌入在所述介电层的所述第三导电接触件的第二阵列，其中，所述第三导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第三导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第三导电接触件的第一阵列和所述第三导电接触件的第二阵列沿所述第一方向延伸，在所述第二方向上彼此对准的所述第三导电接触件的第一阵列和所述第三导电接触件的第二阵列彼此分开第三距离，并且所述第三距离大于所述第一尺寸。
在一些实施例中，所述第一再分布层还包括：嵌入在所述介电层中的第四导电接触件的第一阵列；以及嵌入在所述介电层中的所述第四导电接触件的第二阵列，其中，所述第四导电接触件的第一阵列设置在所述第一集成电路部件的所述外围区域上，所述第四导电接触件的第二阵列设置在所述第二集成电路元件的所述外围区域上，所述第四导电接触件的第一阵列和所述第四导电接触件的第二阵列沿所述第二方向延伸，在所述第一方向上彼此对齐的所述第四导电接触件的第一阵列和所述第四导电接触件的第二阵列彼此分开第四距离，并且所述第四距离大于所述有源区域在所述第一方向上的第二尺寸。
在一些实施例中，该方法还包括：在执行所述接合工艺之后，对所述接合结构执行切割工艺以形成独立的半导体器件。
在一些实施例中，在所述接合工艺期间将接合波施加至所述第一半导体结构和所述第二半导体结构，以去除所述第一再分布层和所述第二再分布层之间的空气。
在一些实施例中，在执行所述接合工艺之后，所述接合结构中的所述第一再分布层和所述第二再分布层之间的接合界面是无空隙的。
以上也详细描述了一种半导体器件，包括：第一半导体结构，包括第一集成电路组件，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；第一再分布层，设置在所述第一半导体结构上方，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，并且所述第一导电接触件的所述任意两个最接近的阵列彼此分开距离，其中，所述距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；第二半导体结构；以及第二再分布层，设置在所述第二半导体结构上方，其中，所述第一导电接触件的阵列的图案与所述第二再分布层中的第二导电接触件的阵列的图案基本相同，并且所述第一半导体结构和所述第二半导体结构通过所述第一再分布层和所述第二再分布层接合。
在一些实施例中，所述第一半导体结构包括第一半导体衬底和设置在所述第一半导体衬底上的第一互连结构，并且所述第一导电接触件的阵列电连接至所述第一互连结构。
在一些实施例中，所述第一再分布层与所述第二再分布层之间的接合界面是无空隙的。
在一些实施例中，所述第一集成电路组件以阵列布置，包括第二集成电路组件的所述第二半导体结构以阵列布置，并且所述第一集成电路组件中的每个均分别与所述第二集成电路组件中的组件接合。
在一些实施例中，所述第一导电接触件的每个阵列均布置成多行和多列。
在一些实施例中，所述第一导电接触件的每个阵列的排列间距在约3微米至约5微米的范围内。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
提供包括第一集成电路组件的第一半导体结构，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；
在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，所述第一导电接触件的所述任意两个最接近的阵列彼此分开第一距离，其中，所述第一距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；
提供第二半导体结构；
在所述第二半导体结构上方形成第二再分布层；以及
执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构，
其中，在俯视图中，所述第一导电接触件的阵列的所有导电接触件位于所述有源区的最外周边的外侧。
2.根据权利要求1所述的方法，其中，所述第一再分布层还包括嵌入在所述介电层中的第二导电接触件的阵列，所述第二导电接触件的每个阵列均分别设置在所述外围区域的第二区域上且沿所述第二方向延伸，所述第二导电接触件的任意两个最接近的阵列在所述第一方向上彼此对齐且分别设置在不同的所述第一集成电路组件上，所述第二导电接触件的所述任意两个最接近的阵列彼此分开第二距离，其中，所述第二距离大于所述有源区在所述第一方向上的第二尺寸。
3.根据权利要求1所述的方法，其中，所述第一再分布层还包括嵌入在所述介电层中的第三导电接触件的阵列，其中，所述第三导电接触件的每个阵列均分别设置在所述外围区域的第三区域上且沿所述第一方向延伸，所述第三导电接触件的任意两个最接近的阵列在所述第二方向上彼此对齐并且分别设置在不同的所述第一集成电路部件上，所述第三导电接触件的所述任意两个最接近的阵列彼此分开第三距离，所述第三距离大于所述第一尺寸。
4.根据权利要求1所述的方法，其中，所述第一再分布层还包括嵌入在所述介电层中的第四导电接触件的阵列，所述第四导电接触件的每个阵列均分别设置在所述外围区域的第四区域上且沿所述第二方向延伸，所述第四导电接触件的任意两个最接近的阵列在所述第一方向上彼此对齐并且分别设置在不同的所述第一集成电路部件上，所述第四导电接触件的所述任意两个最接近的阵列彼此分开第四距离，所述第四距离大于所述有源区在所述第一方向上的第二尺寸。
5.根据权利要求1所述的方法，还包括：
在执行所述接合工艺之后，对所述接合结构执行切割工艺以形成独立的半导体器件。
6.根据权利要求1所述的方法，其中，在所述接合工艺期间将接合波施加至所述第一半导体结构和所述第二半导体结构，以去除所述第一再分布层和所述第二再分布层之间的空气。
7.根据权利要求6所述的方法，其中，在执行所述接合工艺之后，所述接合结构中的所述第一再分布层和所述第二再分布层之间的接合界面是无空隙的。
8.一种制造半导体器件的方法，包括：
提供包括第一集成电路组件和通过划线区与所述第一集成电路组件分开的第二集成电路组件的第一半导体结构，所述第一集成电路组件和所述第二集成电路组件中的每一个均包括有源区和围绕所述有源区的外围区域；
在所述第一半导体结构上方形成第一再分布层，所述第一再分布层包括介电层、嵌入在所述介电层中的第一导电接触件的第一阵列和嵌入在所述介电层的所述第一导电接触件的第二阵列，所述第一导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第一导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列沿第一方向延伸，所述第一集成电路组件在与所述第一方向基本垂直的第二方向上与所述第二集成电路组件最接近，其中，在所述第二方向上彼此对齐的所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列在所述第二方向上彼此分开第一距离，并且所述第一距离大于所述有源区在所述第二方向上的第一尺寸，其中，在所述第一导电接触件的第一阵列和所述第一导电接触件的第二阵列之间没有导电接触件；
提供第二半导体结构；
在所述第二半导体结构上方形成第二再分布层；以及
执行接合工艺以接合所述第一再分布层和所述第二再分布层以形成接合结构，
沿着所述划线区将所述第一集成电路组件与所述第二集成电路组件分开。
9.根据权利要求8所述的方法，其中，所述第一再分布层还包括：
嵌入在所述介电层中的第二导电接触件的第一阵列；以及
嵌入在所述介电层的所述第二导电接触件的第二阵列，其中，所述第二导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第二导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第二导电接触件的第一阵列和所述第二导电接触件的第二阵列沿所述第二方向延伸，在所述第一方向上彼此对齐的所述第二导电接触件的第一阵列和所述第二导电接触件的第二阵列彼此分开第二距离，并且所述第二距离大于所述有源区在所述第一方向上的第二尺寸。
10.根据权利要求8所述的方法，其中，所述第一再分布层还包括：
嵌入在所述介电层中的第三导电接触件的第一阵列；以及
嵌入在所述介电层的所述第三导电接触件的第二阵列，其中，所述第三导电接触件的第一阵列设置在所述第一集成电路组件的所述外围区域上，所述第三导电接触件的第二阵列设置在所述第二集成电路组件的所述外围区域上，所述第三导电接触件的第一阵列和所述第三导电接触件的第二阵列沿所述第一方向延伸，在所述第二方向上彼此对准的所述第三导电接触件的第一阵列和所述第三导电接触件的第二阵列彼此分开第三距离，并且所述第三距离大于所述第一尺寸。
11.根据权利要求8所述的方法，其中，所述第一再分布层还包括：
嵌入在所述介电层中的第四导电接触件的第一阵列；以及
嵌入在所述介电层中的所述第四导电接触件的第二阵列，其中，所述第四导电接触件的第一阵列设置在所述第一集成电路部件的所述外围区域上，所述第四导电接触件的第二阵列设置在所述第二集成电路元件的所述外围区域上，所述第四导电接触件的第一阵列和所述第四导电接触件的第二阵列沿所述第二方向延伸，在所述第一方向上彼此对齐的所述第四导电接触件的第一阵列和所述第四导电接触件的第二阵列彼此分开第四距离，并且所述第四距离大于所述有源区在所述第一方向上的第二尺寸。
12.根据权利要求8所述的方法，还包括：
在执行所述接合工艺之后，对所述接合结构执行切割工艺以形成独立的半导体器件。
13.根据权利要求8所述的方法，其中，在所述接合工艺期间将接合波施加至所述第一半导体结构和所述第二半导体结构，以去除所述第一再分布层和所述第二再分布层之间的空气。
14.根据权利要求13所述的方法，其中，在执行所述接合工艺之后，所述接合结构中的所述第一再分布层和所述第二再分布层之间的接合界面是无空隙的。
15.一种半导体器件，包括：
第一半导体结构，包括第一集成电路组件，所述第一集成电路组件的每个均包括有源区和围绕所述有源区的外围区域；
第一再分布层，设置在所述第一半导体结构上方，所述第一再分布层包括介电层和嵌入在所述介电层中的第一导电接触件的阵列，所述第一导电接触件的每个阵列均分别设置在所述外围区域的第一区域上且沿第一方向延伸，其中，所述第一导电接触件的任意两个最接近的阵列在第二方向上彼此对齐且分别设置在两个相邻的所述第一集成电路组件上，并且所述第一导电接触件的所述任意两个最接近的阵列彼此分开距离，其中，所述距离大于所述有源区在所述第二方向上的第一尺寸，并且所述第二方向与所述第一方向基本垂直，其中，在所述第一导电接触件的所述任意两个最接近的阵列之间没有导电接触件；
第二半导体结构；以及
第二再分布层，设置在所述第二半导体结构上方，其中，所述第一导电接触件的阵列的图案与所述第二再分布层中的第二导电接触件的阵列的图案基本相同，并且所述第一半导体结构和所述第二半导体结构通过所述第一再分布层和所述第二再分布层接合，
其中，所述外围区域没有电子电路，并且所述第一导电接触件的阵列完全位于所述外围区域内。
16.根据权利要求15所述的半导体器件，其中，所述第一半导体结构包括第一半导体衬底和设置在所述第一半导体衬底上的第一互连结构，并且所述第一导电接触件的阵列电连接至所述第一互连结构。
17.根据权利要求15所述的半导体器件，其中，所述第一再分布层与所述第二再分布层之间的接合界面是无空隙的。
18.根据权利要求15所述的半导体器件，其中，所述第一集成电路组件以阵列布置，包括第二集成电路组件的所述第二半导体结构以阵列布置，并且所述第一集成电路组件中的每个均分别与所述第二集成电路组件中的组件接合。
19.根据权利要求15所述的半导体器件，其中，所述第一导电接触件的每个阵列均布置成多行和多列。
20.根据权利要求19所述的半导体器件，其中，所述第一导电接触件的每个阵列的排列间距在3微米至5微米的范围内。
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