KR102180990B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

집적 회로 컴포넌트들의 재배선층들을 위한 예시적인 실시예들이 개시된다. 본 발명개시의 집적 회로 컴포넌트들의 재배선층들은 접합 동안 접합파가 재배선층들 사이에서 공기를 배기시킬 수 있도록 구성되고 배열된 도전성 콘택트들의 하나 이상의 어레이를 포함한다. 상기 하나 이상의 어레이의 이러한 구성과 배열은 예컨대, 접합 동안 재배선층들 사이에서의 공기 포켓들과 같은 불연속성들을 최소화시킨다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 출원은 "Redistribution Layer (RDL) Layouts for Integrated Circuits"이라는 명칭으로 2018년 4월 27일에 출원된 미국 특허 출원 제15/965,116호의 일부 계속 출원이고, 이 미국 특허 출원 제15/965,116호는 2017년 11월 30일에 출원된 미국 가특허 출원 제62/592,701호의 우선권을 청구한 것이며, 이 출원들은 참조로서 본 명세서 내에서 원용된다.
반도체 제조 공정들의 지속적인 개선은 제조업자와 설계자가 더 작고 더 강력한 전자 디바이스를 제조할 수 있게 해준다. 반도체 디바이스 제조는 10마이크로미터(㎛) 반도체 제조 공정(1971년경에 달성됨)으로부터 22나노미터(㎚) 반도체 제조 공정(2012년경에 달성됨)까지 발전했다. 반도체 디바이스 제조는 2019년경에 5㎚ 반도체 제조 공정까지 더 발전할 것으로 예상된다. 반도체 제조 공정의 각 발전에 따라, 집적 회로 컴포넌트들 내의 반도체 엘리먼트들은 더 작아져서 더 많은 컴포넌트들이 반도체 기판 상에서 제조될 수 있게 되었다. 복수의 집적 회로 컴포넌트들은 함께 접합되어 훨씬 더 강력한 전자 디바이스를 형성할 수 있다. 그러나, 반도체 제조 공정의 각 발전에 따라, 집적 회로 컴포넌트들을 접합시키는 것과 관련하여 새로운 해결과제가 불거졌다. 이러한 새로운 해결과제 중 하나는 접합 중에 집적 회로 컴포넌트들 사이에서 공기 포켓(pocket of air)이 형성되는 것을 방지하는 것과 관련이 있다.
상기 상세한 설명은 집적 회로를 개시한다. 집적 회로는 전자 회로부 및 재배선층을 포함한다. 전자 회로부는 반도체 기판 상에 위치한 비도전층과 상호맞물림되어 있는 도전층들을 갖는 반도체 스택 내에 위치한다. 재배선층은 반도체 스택의 도전층들 중의 도전층 내에 위치하며, 재배선층은 재배선층의 제1 방향을 따라 연장되는 도전성 콘택트의 제1 어레이를 포함한다. 반도체 기판 상에 위치된 집적 회로 컴포넌트들로부터 집적 회로가 스크라이브 라인들을 따라 분리된다. 제2 전자 회로부를 포함하는, 제2 집적 회로는 제1 스크라이브 라인을 따라 집적 회로에 인접해 있도록 반도체 기판 상에 배열되고, 제2 집적 회로는 제1 방향을 따라 연장되는 도전성 콘택트의 제2 어레이를 포함한다. 최대한 하나의 도전성 콘택트의 제1 어레이 및 도전성 콘택트의 제2 어레이가 제1 스크라이브 라인을 따라 전자 회로부와 제2 전자 회로부 사이에 위치한다.
상기 상세한 설명은 또한 반도체 웨이퍼를 개시한다. 반도체 웨이퍼는 반도체 기판 및 집적 회로 컴포넌트들을 포함한다. 집적 회로 컴포넌트들은 반도체 기판 상에 위치하고, 집적 회로 컴포넌트들은 도전성 콘택트의 제1 어레이 및 도전성 콘택트의 제2 어레이를 갖는 재배선층들을 포함한다. 도전성 콘택트의 제1 어레이는 각자의 대응하는 집적 회로 컴포넌트들의 제1 측부를 따라 제1 방향으로 연장한다. 도전성 콘택트의 제2 어레이는 각자의 대응하는 집적 회로 컴포넌트들의 제2 측부를 따라 제2 방향으로 연장한다.
상기 상세한 설명은 집적 회로를 제조하는 방법을 더 개시한다. 본 방법은 제1 반도체 웨이퍼를 제조하는 단계 - 제1 반도체 웨이퍼는 반도체 기판 상에 위치한 제1 비도전층과 상호맞물림되어 있는 제1 도전층을 갖는 제1 반도체 스택 내에 형성된 제1 집적 회로 컴포넌트를 포함함 -, 제2 반도체 웨이퍼를 제조하는 단계 - 제2 반도체 웨이퍼는 반도체 기판 상에 위치한 제2 집적 회로 컴포넌트와 제2 재배선층을 포함함 -, 및 제1 재배선층과 제2 재배선층을 접합시켜서 집적 회로를 형성하는 단계를 포함한다. 제1 집적 회로 컴포넌트는 반도체 스택의 제1 도전층 내에 위치한 제1 재배선층을 포함하고, 제1 재배선층 중에서의 각각의 재배선층은 도전성 콘택트의 제1 어레이 중에서의 도전성 콘택트의 대응하는 제1 어레이 및 도전성 콘택트의 제2 어레이 중에서의 도전성 콘택트의 대응하는 제2 어레이를 포함한다. 도전성 콘택트의 제1 어레이는 각자의 대응하는 집적 회로 컴포넌트들의 제1 측부를 따라 제1 방향으로 연장한다. 도전성 콘택트의 제2 어레이는 각자의 대응하는 집적 회로 컴포넌트들의 제2 측부를 따라 제2 방향으로 연장한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 본 발명개시의 예시적인 실시예들에 따른 접합된 집적 회로 컴포넌트들을 포함하는 예시적인 집적 회로 컴포넌트들과 반도체 디바이스들을 각각 도시한다.
도 2a, 도 2b, 및 도 2c는 본 발명개시의 예시적인 실시예들에 따른 예시적인 집적 회로 컴포넌트들을 포함하는 예시적인 반도체 웨이퍼들을 도시한다.
도 3a 내지 도 3j는 본 발명개시의 예시적인 실시예들에 따른 예시적인 집적 회로 컴포넌트들의 예시적인 재배선층들을 도시한다.
도 4a 내지 도 4i는 본 발명개시의 예시적인 실시예들에 따른 예시적인 반도체 웨이퍼들을 위한 예시적인 재배선층들을 도시한다.
도 5는 본 발명개시의 예시적인 실시예에 따른 예시적인 집적 회로 컴포넌트들을 포함하는 예시적인 반도체 웨이퍼들을 제조하기 위한 예시적인 동작의 흐름도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
집적 회로 컴포넌트들 상에 형성된 재배선층들을 위한 예시적인 실시예들이 개시된다. 본 발명개시의 집적 회로 컴포넌트들 상의 재배선층들은 접합 동안 접합파(bonding wave)가 재배선층들 사이에 있는 공기를 배출(displace)시킬 수 있도록 구성되고 배열된 도전성 콘택트들의 하나 이상의 어레이를 포함한다. 상기 하나 이상의 어레이의 이러한 구성과 배열은 예컨대, 접합 동안 재배선층들 사이에서의 공기 포켓들(즉, 보이드(void))과 같은 불연속부들을 최소화시킨다.
도 1a와 도 1b는 본 발명개시의 예시적인 실시예들에 따른 접합된 집적 회로 컴포넌트들을 포함하는 예시적인 집적 회로 컴포넌트와 반도체 디바이스를 각각 도시한다. 도 1a에서 도시된 바와 같이, 예시적인 집적 회로 컴포넌트(100)는 전자 회로부가 내부에 형성되어 있는 반도체 기판(101), 및 반도체 기판(101) 상에 배치된 상호연결 구조물(102)을 포함한다. 일부 실시예들에서, 집적 회로 컴포넌트(100)는 전자 회로부가 형성되어 있는 활성 영역(100A) 및 활성 영역(100A)을 둘러싸는 주변 영역(100B)을 포함한다. 재배선층(104)은 BEOL(back-end-of-line) 공정에서 집적 회로 컴포넌트(100)의 상호연결 구조물(102) 상에 제조된다. 집적 회로 컴포넌트(100)의 상호연결 구조물(102) 상에 형성된 재배선층(104)은 집적 회로 컴포넌트(100)가 다른 컴포넌트들과 접합될 때 접합층으로서 역할을 할 수 있다. 도 1a에서 도시된 예시적인 실시예에서, 반도체 기판(101) 내에 형성된 전자 회로부는, 하나 이상의 비도전층(절연층이라고도 칭해짐)과 상호맞물림된 하나 이상의 도전층(금속층이라고도 칭해짐)을 갖는 반도체 스택 내에 위치한 아날로그 및/또는 디지털 회로부를 포함한다. 그러나, 관련 분야의 당업자는 전자 회로부가 본 발명개시의 사상과 범위로부터 벗어나지 않으면서 하나 이상의 기계적 및/또는 전기기계적 디바이스들을 포함할 수 있다는 것을 인식할 것이다.
반도체 기판(101)은 실리콘 또는 다른 반도체 물질들로 형성될 수 있다. 대안적으로, 반도체 기판(101)은 게르마늄과 같은 다른 원소 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(101)은 사파이어, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체로 형성된다. 일부 실시예들에서, 기판(101)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 합금 반도체로 형성된다. 일부 실시예들에서, 반도체 기판(101)은 에피택셜층을 포함한다. 예를 들어, 반도체 기판(101)은 벌크 반도체 위에 놓인 에피택셜층을 갖는다.
반도체 기판(101)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처들 또는 국부적 실리콘 산화(local oxidation of silicon; LOCOS) 피처들과 같은, 격리 피처들(미도시됨)을 더 포함할 수 있다. 격리 피처들은 다양한 반도체 엘리먼트들을 규정하고 격리시킨다. 반도체 기판(101)은 도핑 영역들(미도시됨)을 더 포함할 수 있다. 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트들, 및/또는 인(P) 또는 비소(As)와 같은 n형 도펀트들로 도핑될 수 있다. 도핑 영역들은 P웰 구조물 내에서, N웰 구조물 내에서, 또는 이중 웰 구조물 내에서, 반도체 기판(101) 바로 위에 형성될 수 있다.
앞서 언급된 격리 피처들과 반도체 엘리먼트들(예컨대, 트랜지스터(금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(PFET/NFET) 등), 다이오드, 및/또는 다른 적용가능한 엘리먼트들)을 포함하는 전자 회로부가 반도체 기판(101) 위에 형성될 수 있다. 퇴적, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 다른 적용가능한 공정들과 같은 다양한 공정들이 격리 피처들과 반도체 엘리먼트들을 형성하기 위해 수행될 수 있다. 일부 실시예들에서, 격리 피처들과 반도체 엘리먼트들을 포함하는 전자 회로부는 FEOL(front-end-of-line) 공정에서 반도체 기판(101) 내에 형성된다.
일부 실시예들에서, 상호연결 구조물(102)은 유전체층, 유전체층 내에 매립된 도전성 비아, 및 유전체층들 사이에 형성된 도전성 와이어를 포함하고, 도전성 와이어의 상이한 층들은 도전성 비아를 통해 서로 전기적으로 연결된다. 또한, 상호연결 구조물(102)은 반도체 기판(101) 내에 형성된 전자 회로부에 전기적으로 연결된다. 일부 실시예들에서, 적어도 하나의 밀봉 링(seal ring)과 적어도 하나의 정렬 마크가 상호연결 구조물(102) 내에 형성되고, 밀봉 링과 정렬 마크는 집적 회로 컴포넌트(100)의 주변 영역(100B) 내에 형성되고, 밀봉 링은 집적 회로 컴포넌트(100)의 활성 영역(100A)을 둘러싸며, 정렬 마크는 밀봉 링 외부 영역 내에 형성된다. 일부 실시예들에서, 복수의 정렬 마크들은 집적 회로 컴포넌트(100)의 모서리 주위에 형성된다. 본 발명개시에서는, 상기에서 언급된 밀봉 링과 정렬 마크(들)의 갯수가 제한되지 않는다.
도 1a에서 도시된 예시적인 실시예에서, 재배선층(104)은 전자 회로부를 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들에 전기적으로 결합시키기 위해 이용되는 반도체 스택의 하나 이상의 도전층들 중에서의 도전층(에컨대, 금속층)을 나타낸다. 예를 들어, 재배선층(104)은 전자 회로부를, 예컨대, 쓰루 홀 패키지, 표면 실장 패키지, 핀 그리드 어레이 패키지, 평면형 패키지, 소형 아웃라인 패키지, 칩 스케일 패키지, 및/또는 볼 그리드 어레이와 같은, 집적 회로 패키지에 전기적으로 결합시키는데 사용될 수 있다.
다른 예시로서 그리고 도 1b에서 도시된 바와 같이, 반도체 디바이스는 제1 집적 회로 컴포넌트(100.1), 제1 재배선층(104.1), 제2 집적 회로 컴포넌트(100.2), 및 제2 재배선층(104.2)을 포함하며, 제1 재배선층(104.1)과 제2 재배선층(104.2)은 제1 집적 회로 컴포넌트(100.1)와 제2 집적 회로 컴포넌트(100.2) 사이에 있다. 예시적인 제1 집적 회로 컴포넌트(100.1)는 제1 전자 회로부가 내부에 형성되어 있는 제1 반도체 기판(101.1), 및 제1 반도체 기판(101.1) 상에 배치된 제1 상호연결 구조물(102.1)을 포함한다. 예시적인 제2 집적 회로 컴포넌트(100.2)는 제2 전자 회로부가 내부에 형성되어 있는 제2 반도체 기판(101.2), 및 제2 반도체 기판(101.2) 상에 배치된 제2 상호연결 구조물(102.2)을 포함한다. 제1 전자 회로부와 연관된 제1 반도체 스택 중에서의 제1 재배선층(104.1)은 제2 전자 회로부와 연관된 제2 반도체 스택 중에서의 제2 재배선층(104.2)에 전기적으로 및/또는 기계적으로 결합되어 제1 전자 회로부와 제2 전자 회로부를 전기적으로 결합시킬 수 있다. 이 예시적인 실시예에서, 제1 재배선층(104.1)은 제2 재배선층(104.2)에 전기적으로 및/또는 기계적으로 결합되도록 구성되고 배열된다. 예시적인 실시예에서, 제1 재배선층(104.1)은 하이브리드 접합, 직접 접합, 표면 활성화 접합, 플라즈마 활성화 접합, 양극 접합, 공융 접합, 열 압착 접합, 반응성 접합, 과도 액상 확산 접합 및/또는 본 발명개시의 사상과 범위를 벗어나지 않으면서 관련 분야의 당업자에게 자명한 임의의 다른 공지된 접합 기술을 이용하여 제2 재배선층(104.2)에 접합된다. 이 예시적인 실시예에서, 이들 전술한 접합 기술들은 제1 재배선층(104.1)과 제2 재배선층(104.2)을 전기적으로 및/또는 기계적으로 결합시키기 위해 접합파(bonding wave)를 이용한다. 아래에서 더 자세하게 설명되는 바와 같이, 제1 재배선층(104.1)과 제2 재배선층(104.2)은, 제1 재배선층(104.1)과 제2 재배선층(104.2)의 접합 동안 제1 재배선층(104.1)과 제2 재배선층(104.2) 사이에서, 예컨대, 공기 포켓과 같은 불연속부를 최소화하도록 구성되고 배열된다.
도 2a, 도 2b, 및 도 2c는 본 발명개시의 예시적인 실시예들에 따른 예시적인 집적 회로 컴포넌트들을 포함하는 예시적인 반도체 웨이퍼들을 도시한다. 도 2a를 참조하면, 반도체 디바이스 제조 동작은 반도체 웨이퍼(200) 내에서 복수의 집적 회로 컴포넌트들(100.1~100.n)을 제조하는데 이용된다. 반도체 웨이퍼(200)는 어레이로 배열된 복수의 집적 회로 컴포넌트들(100.1~100n)을 포함한다. 일부 실시예들에서, 반도체 웨이퍼(200)는 전자 회로부가 내부에 형성되어 있는 반도체 기판(202), 및 반도체 기판(202) 상에 배치된 상호연결 구조물(203)을 포함한다. 일부 실시예들에서, 반도체 웨이퍼(200) 내에 포함된 집적 회로 컴포넌트(100.1~100.n) 각각은 전자 회로부가 내부에 형성되어 있는 활성 영역(100A) 및 활성 영역(100A)을 둘러싸는 주변 영역(100B)을 포함한다. 반도체 디바이스 제조 동작은 반도체 웨이퍼(200) 내에 복수의 집적 회로 컴포넌트들(100.1~100.n)을 형성하기 위해 포토그래픽 및/또는 화학적 처리 동작들의 미리 결정된 시퀀스를 사용한다. 포토그래픽 및/또는 화학적 처리 동작들의 미리 결정된 시퀀스는 퇴적, 제거, 패터닝, 및 개질을 포함할 수 있다. 퇴적은 반도체 기판 상에 물질을 성장시키고, 코팅하고, 또는 이와 달리 전사시키는데 사용되는 동작이며, 이는 예컨대, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 전기화학적 증착(electrochemical deposition; ECD), 및/또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 포함할 수 있다. 제거는 반도체 기판으로부터 물질을 제거하는 동작이며, 이는 예컨대, 습식 에칭, 건식 에칭, 및/또는 화학적 기계적 평탄화(chemical-mechanical planarization; CMP)를 포함할 수 있다. 종종 리소그래피라고 칭해지는 패터닝은 전자 디바이스를 위한 아날로그 및/또는 디지털 회로부의 다양한 기하학적 형상들을 형성하기 위해 반도체 기판의 물질을 성형하거나 또는 변경시키는 동작이다. 전기적 특성의 개질은 일반적으로 이온 주입에 의해 반도체 기판의 물질의 물리적, 전기적, 및/또는 화학적 특성을 변경시키는 동작이다. 예시적인 실시예에서, 반도체 파운드리(foundry)는 이러한 제조 흐름을 이용하여 반도체 기판 상의 전자 디바이스를 위한 아날로그 및/또는 디지털 회로부를 제조할 수 있다.
도 2a에서 도시된 예시적인 실시예에서, 집적 회로 컴포넌트들(100.1~100.n)은 FEOL 처리라고 칭해지는 제1의 일련의 제조 동작들과 BEOL 처리라고 칭해지는 제2의 일련의 제조 동작들을 이용하여 반도체 기판(202) 내에 및/또는 상에 형성된다. FEOL 처리는 반도체 기판(202) 내 및/또는 상에 복수의 집적 회로 컴포넌트들(100.1~100.n)의 대응하는 전자 회로부를 형성하기 위한 제1의 일련의 포토그래픽 및/또는 화학적 처리 동작들을 나타낸다. BEOL 처리는 반도체 기판(202) 상에 복수의 집적 회로 컴포넌트들(100.1~100.n)의 대응하는 상호연결 구조물(203)을 형성하여 반도체 웨이퍼(200)를 형성하기 위한 제2의 일련의 포토그래픽 및/또는 화학적 처리 동작들을 나타낸다. 예시적인 실시예에서, 반도체 웨이퍼(200) 내에 포함된 집적 회로 컴포넌트들(100.1~100.n)은 서로 유사할 수 있고/있거나 유사하지 않을 수 있다.
도 2a에서 도시된 바와 같이, 반도체 기판(202)은 반도체 웨이퍼(200)의 일부이다. 반도체 기판(202)은 실리콘 또는 다른 반도체 물질들로 형성될 수 있다. 추가적으로, 반도체 기판(202)은 게르마늄과 같은 다른 원소 반도체 물질들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(202)은 실리콘 탄화물, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체로 형성된다. 일부 실시예들에서, 반도체 기판(202)은 사파이어, 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 합금 반도체로 형성된다. 일부 실시예들에서, 반도체 기판(202)은 에피택셜층을 포함한다. 예를 들어, 반도체 기판(202)은 벌크 반도체 위에 놓인 에피택셜층을 갖는다.
반도체 기판(202)은 얕은 트렌치 격리(STI) 피처들 또는 국부적 실리콘 산화(LOCOS) 피처들과 같은, 격리 피처들(미도시됨)을 더 포함할 수 있다. 격리 피처들은 다양한 반도체 엘리먼트들을 규정하고 격리시킨다. 반도체 기판(202)은 도핑 영역들(미도시됨)을 더 포함할 수 있다. 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트들, 및/또는 인(P) 또는 비소(As)와 같은 n형 도펀트들로 도핑될 수 있다. 도핑 영역들은 P웰 구조물 내에서, N웰 구조물 내에서, 또는 이중 웰 구조물 내에서, 반도체 기판(202) 바로 위에 형성될 수 있다.
일부 실시예들에서, 상호연결 구조물(203)은 유전체층, 유전체층 내에 매립된 도전성 비아, 및 유전체층들 사이의 도전성 와이어를 포함하고, 도전성 와이어의 상이한 층들은 도전성 비아를 통해 서로 전기적으로 연결된다.
재배선층(204)이 반도체 웨이퍼(200) 위에 형성된다. 일부 실시예들에서, 반도체 웨이퍼(200) 위에 재배선층(204)을 제조하는 공정은, 반도체 웨이퍼(200) 위에 유전체층을 형성하는 단계; 유전체층 내에 복수의 개구를 형성하여 반도체 웨이퍼(200)의 도전성 패드를 노출시키도록 유전체층을 패터닝하는 단계; 유전체층 및 유전체층 내의 개구에 의해 노출된 도전성 패드가 도전성 물질에 의해 덮히도록 도전성 물질을 반도체 웨이퍼(200) 위에 퇴적하는 단계 - 상기 도전성 물질은 유전체층과 도전성 패드를 덮을 뿐만이 아니라, 개구의 측벽면을 덮어서, 개구를 완전히 채운다 -; 유전체층(206) 내에 도전성 콘택트의 어레이(208)(예를 들어, 금속 비아 및/또는 금속 패드)를 형성하기 위해 유전체층(206)의 최상면이 노출될 때까지 도전성 물질의 과잉 부분을 부분적으로 제거하도록 그라인딩 공정(예를 들어, CMP 공정)을 수행하는 단계를 포함한다. 유전체층(206) 및 도전성 콘택트의 어레이(208)를 포함하는 재배선층(204)은 반도체 웨이퍼(200)를 다른 웨이퍼와 접합시키기 위해 웨이퍼 레벨 접합 공정이 수행될 때 접합층으로서 역할을 할 수 있다.
도 2b에서 도시된 바와 같이, 서로 접합될 제1 반도체 웨이퍼(200.1)와 제2 반도체 웨이퍼(200.2)가 제공된다. 일부 실시예들에서, 두 개의 상이한 유형들의 웨이퍼(200.1, 200.2)가 제공된다. 달리 말하면, 제1 반도체 웨이퍼(200.1) 내에 포함된 집적 회로 컴포넌트들(100.1~100.n)과 제2 반도체 웨이퍼(200.2) 내에 포함된 집적 회로 컴포넌트들(100.1~100.n)은 상이한 아키텍처를 가질 수 있고 상이한 기능을 수행할 수 있다. 예를 들어, 제1 반도체 웨이퍼(200.1)는 복수의 이미지 센서 칩(예를 들어, CMOS 이미지 센서 칩)을 포함하는 센서 웨이퍼이고, 제2 반도체 웨이퍼(200.2)는 이미지 센서 칩에 대응하는 복수의 주문형 집적 회로(ASIC) 유닛을 포함하는 ASIC 웨이퍼이다. 센서 웨이퍼 내에 포함된 이미지 센서 칩은 CMOS 이미지 센서의 후면으로부터의 광을 감지할 수 있는 후면 조명형 CMOS 이미지 센서(back-side illuminated CMOS image sensor; BSI-CIS)일 수 있으며, 재배선층(204)은 CMOS 이미지 센서의 활성 표면(예를 들어, CMOS 이미지 센서의 후면과는 반대쪽 표면) 위에 형성될 수 있다. 일부 대안적인 실시예들에서, 두 개의 유사하거나 동일한 웨이퍼(200.1, 200.2)가 제공된다. 달리 말하면, 제1 반도체 웨이퍼(200.1) 내에 포함된 집적 회로 컴포넌트들(100.1~100.n)과 제2 반도체 웨이퍼(200.2) 내에 포함된 집적 회로 컴포넌트들(100.1~100.n)은 동일하거나 유사한 아키텍처를 가질 수 있고 동일하거나 유사한 기능을 수행할 수 있다.
제1 반도체 웨이퍼(200.1)와 제2 반도체 웨이퍼(200.2)를 접합하기 전에, 제1 재배선층(204.1)과 제2 재배선층(204.2)이 각각 제1 반도체 웨이퍼(200.1)와 제2 반도체 웨이퍼(200.2) 위에 형성된다. 제1 재배선층(204.1)과 제2 재배선층(204.2)을 형성하는 공정은 도 2a에서 도시된 재배선층(204)을 형성하는 공정과 유사할 수 있다.
일부 실시예들에서, 제1 반도체 웨이퍼(200.1) 위에 제1 재배선층(204.1)을 제조하는 공정은, 제1 반도체 웨이퍼(200.1) 위에 제1 유전체층을 형성하는 단계; 제1 유전체층(206.1) 내에 복수의 제1 개구를 형성하여 제1 반도체 웨이퍼(200.1)의 제1 도전성 패드를 노출시키도록 제1 유전체층을 패터닝하는 단계; 제1 유전체층(206.1) 및 제1 유전체층(206.1) 내의 제1 개구에 의해 노출된 제1 도전성 패드가 제1 도전성 물질에 의해 덮히도록 제1 도전성 물질을 제1 반도체 웨이퍼(200.1) 위에 퇴적하는 단계 - 상기 제1 도전성 물질은 제1 유전체층(206.1)과 제1 도전성 패드를 덮을 뿐만이 아니라, 제1 개구의 측벽면을 덮어서, 제1 개구를 완전히 채운다 -; 제1 유전체층(206.1) 내에 도전성 콘택트(208.1)(예를 들어, 금속 비아 및/또는 금속 패드)의 복수의 어레이를 형성하기 위해 제1 유전체층(206.1)의 최상면이 노출될 때까지 제1 도전성 물질의 과잉 부분을 부분적으로 제거하도록 제1 그라인딩 공정(예를 들어, CMP 공정)을 수행하는 단계를 포함한다. 일부 실시예들에서, 제2 반도체 웨이퍼(200.1) 위에 제2 재배선층(204.2)을 제조하는 공정은, 제2 반도체 웨이퍼(200.2) 위에 제2 유전체층(206.2)을 형성하는 단계; 제2 유전체층(206.2) 내에 복수의 제2 개구를 형성하여 제2 반도체 웨이퍼(200.2)의 제2 도전성 패드를 노출시키도록 제2 유전체층(206.2)을 패터닝하는 단계; 제2 유전체층(206.2) 및 제2 개구에 의해 노출된 제2 도전성 패드가 제2 도전성 물질에 의해 덮히도록 제2 도전성 물질을 제2 반도체 웨이퍼(200.2) 위에 퇴적하는 단계 - 상기 제2 도전성 물질은 제2 유전체층(206.2)과 제2 도전성 패드를 덮을 뿐만이 아니라, 제2 개구의 측벽면을 덮어서, 제2 개구를 완전히 채운다 -; 제2 유전체층(206.2) 내에 도전성 콘택트(208.2)(예를 들어, 금속 비아 및/또는 금속 패드)의 복수의 어레이를 형성하기 위해 제2 유전체층(206.2)의 최상면이 노출될 때까지 제2 도전성 물질의 과잉 부분을 부분적으로 제거하도록 제2 그라인딩 공정(예를 들어, CMP 공정)을 수행하는 단계를 포함한다.
일부 실시예들에서, 도전성 콘택트의 어레이(208.1)는 제1 유전체층(206.1)의 최상면으로부터 약간 돌출해 있고, 도전성 콘택트의 어레이(208.2)는 제2 유전체층(206.2)의 최상면으로부터 약간 돌출해 있는데, 왜냐하면, CMP 공정 중에 제1 및 유전체층들(206.1, 206.2)은 상대적으로 더 높은 폴리싱 레이트로 폴리싱되는 반면, 도전성 물질은 상대적으로 더 낮은 폴리싱 레이트로 폴리싱되기 때문이다.
도 2b와 도 2c에서 도시된 바와 같이, 제1 및 제2 재배선층들(204.1, 204.2)이 제1 및 제2 반도체 웨이퍼들(200.1, 200.2) 위에 형성된 후, 제1 재배선층(204.1)의 도전성 콘택트의 복수의 어레이(208.1)가 제2 재배선층(204.2)의 도전성 콘택트의 복수의 어레이(208.2)와 실질적으로 정렬되도록, 제1 재배선층(204.1)이 형성되어 있는 제1 반도체 웨이퍼(200.1)는 뒤집혀져서 제2 반도체 웨이퍼(200.2) 상에 형성된 제2 재배선층(204.2) 상에 놓여진다. 그런 후, 제1 반도체 웨이퍼(200.1)는 제1 및 제2 재배선층들(204.1, 204.2)을 통해 제2 반도체 웨이퍼(200.2)에 접합되어 반도체 디바이스(210)를 형성한다. 일부 실시예들에서, 접합 공정을 수행한 후 접합된 구조물(예를 들어, 반도체 디바이스)(210)에서의 제1 재배선층(204.1)과 제2 재배선층(204.2) 사이의 접합 계면에는 보이드가 없다. 이러한 접합은 하이브리드 접합, 직접 접합, 표면 활성화 접합, 플라즈마 활성화 접합, 양극 접합, 공융 접합, 열 압착 접합, 반응성 접합, 과도 액상 확산 접합 및/또는 본 발명개시의 사상과 범위를 벗어나지 않으면서 관련 분야의 당업자에게 자명한 임의의 다른 공지된 접합 기술을 포함할 수 있다. 아래에서 더 자세하게 설명되는 바와 같이, 제1 반도체 웨이퍼(200.1) 위에 형성된 제1 재배선층(204.1)과 제2 반도체 웨이퍼(200.2) 위에 형성된 제2 재배선층(204.2)은, 제1 재배선층(204.1)과 제2 재배선층(204.2) 사이에서, 예컨대, 공기 포켓과 같은 불연속부를 최소화하도록 구성되고 배열된다.
도전성 콘택트의 어레이(208.1)는 제1 유전체층(206.1)의 최상면으로부터 약간 돌출해 있고, 도전성 콘택트의 어레이(208.2)는 제2 유전체층(206.2)의 최상면으로부터 약간 돌출해 있기 때문에, 제1 및 제2 반도체 웨이퍼들(200.1, 200.2)의 제1 및 제2 재배선층들(204.1, 204.2) 사이에서 공기 갭이 생성될 수 있다. 제1 및 제2 반도체 웨이퍼들(200.1, 200.2) 상에 복수의 도전성 콘택트들의 복수의 어레이들(208.1, 208.2)을 정렬시킨 후, 제1 및 제2 반도체 웨이퍼(200.1, 200.2)가 서로 물리적으로 그리고 전기적으로 접합되도록, 웨이퍼간 하이브리드 접합 공정이 수행될 수 있다. 제1 및 제2 반도체 웨이퍼(200.1, 200.2)의 하이브리드 접합 공정 동안, 접합파가 제1 및 제2 반도체 웨이퍼(200.1, 200.2)에 가해져서 제1 및 제2 재배선층들(204.1, 204.2) 사이에 있는 공기를 방출(drive away)시킨다.
도전성 콘택트들의 어레이의 레이아웃이 잘 구성되고 배열되지 않으면, 하이브리드 접합 공정 동안 제1 재배선층(204.1)과 제2 재배선층(204.2) 사이에 공기가 감금될 수 있다는 것을 유의한다. 예를 들어, 서로 평행하게 연장되는 두 개의 가장 인접한 도전성 콘택트들의 어레이들이 너무 가깝게 배열되면, 이 두 개의 가장 인접한 도전성 콘택트들의 어레이들 사이에 감금된 공기를 배출시키는 것이 어렵고, 따라서 이 두 개의 가장 인접한 도전성 콘택트들의 어레이들 사이에서 보이드가 생성될 수 있다. 달리 말하면, 제1 재배선층(204.1)과 제2 재배선층(204.2) 사이의 접합 계면에서 보이드가 발생하여 디바이스 성능이 저하될 수 있다. 예시적인 실시예에서, 제1 재배선층(204.1)과 제2 재배선층(204.2) 사이의 접합 계면에서 보이드가 감금되는 것을 방지하기 위해 도전성 콘택트들의 어레이들은 도 4a 내지 도 4i에서 도시된 바와 같이 적절히 구성되고 배열된다.
일부 실시예들에서, 제1 반도체 웨이퍼(200.1)와 제2 반도체 웨이퍼(200.2)의 전술한 하이브리드 접합 공정은 도전성 콘택트들(208.1, 208.2) 간의 금속간 접합과 제1 및 제2 유전체층들(206.1, 206.2) 간의 유전체간 접합을 동시에 수행하는 것을 포함한다. 예를 들어, 도전성 콘택트들(208.1, 208.2) 간의 금속간 접합은 비아간 접합, 패드간 접합, 또는 비아와 패드간 접합을 포함한다.
도 3a 내지 도 3j는 본 발명개시의 예시적인 실시예들에 따른 예시적인 집적 회로 컴포넌트들의 예시적인 재배선층들을 도시한다. 도 3a에서 도시된 재배선층(300), 도 3b에서 도시된 재배선층(310), 도 3c에서 도시된 재배선층(318), 도 3d에서 도시된 재배선층(320), 도 3e에서 도시된 재배선층(322), 도 3f에서 도시된 재배선층(332), 도 3g에서 도시된 재배선층(334), 도 3h에서 도시된 재배선층(336), 도 3i에서 도시된 재배선층(338), 및 도 3j에서 도시된 재배선층(340) 각각은, 예컨대, 집적 회로 컴포넌트(100)와 같은, 집적 회로의 반도체 스택의 하나 이상의 도전층들 중에서의 도전층을 나타낸다. 재배선층(300), 재배선층(310), 재배선층(318), 재배선층(320), 재배선층(322), 재배선층(332), 재배선층(334), 재배선층(336), 재배선층(338), 및/또는 재배선층(340)은 집적 회로를 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들에 전기적으로 결합시키는데 이용될 수 있다. 도 3a에서 도시된 예시적인 실시예에서, 재배선층(300)은 제1 도전성 콘택트의 어레이(302)를 포함한다. 도 3a에서 도시된 바와 같이, 제1 도전성 콘택트의 어레이(302)는 집적 회로 컴포넌트의 제1 측부를 따라, 예컨대, 데카르트 좌표계의 x축과 같은 제1 방향(D1)을 따라 연장된다. 관련 분야의 당업자는 제1 도전성 콘택트의 어레이(302)가 이와 달리, 본 발명개시의 사상과 범위를 벗어나지 않으면서 재배선층(300)의 제2 측부를 따라, 예컨대, 데카르트 좌표계의 y축과 같은 제2 방향(D2)을 따라 연장될 수 있다는 것을 인식할 것이다. 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(302)는 일련의 i행과 k열로 배열되어 어레이를 형성하는 도전성 콘택트들(304.1.1~304.i.k)을 포함한다. 일부 실시예들에서, 도전성 콘택트들(304.1.1~304.i.k)의 배열 피치는 약 3마이크로미터 내지 약 5마이크로미터의 범위에 이른다. 도전성 콘택트들(304.1.1~304.i.k)은 예컨대, 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 또는 백금(Pt)과 같은 하나 이상의 도전성 물질을 포함할 수 있다. 그러나, 도전성 콘택트들(304.1.1~304.i.k)은 이와 달리, 또는 추가적으로, 예컨대, 니켈 실리사이드(NiSi), 나트륨 실리사이드(Na2Si), 마그네슘 실리사이드(Mg2Si), 백금 실리사이드(PtSi), 티타늄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2), 또는 몰리브데넘 디실리사이드(MoSi2)와 같은 다른 물질들을 포함할 수 있는데, 이것들은 본 발명개시의 사상과 범위를 벗어나지 않으면서 관련 분야의 당업자에 의해 인식될 것이다.
도 3a에서 도시된 예시적인 실시예에서, 재배선층(300)은 하이브리드 접합, 직접 접합, 표면 활성화 접합, 플라즈마 활성화 접합, 양극 접합, 공융 접합, 열 압착 접합, 반응성 접합, 과도 액상 확산 접합 및/또는 본 발명개시의 사상과 범위를 벗어나지 않으면서 관련 분야의 당업자에게 자명한 임의의 다른 공지된 접합 기술을 이용하여 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들에 접합될 수 있다. 이 예시적인 실시예에서, 위에 열거된 이러한 접합 기술들은 접합파를 사용하여 재배선층(300)을 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들에 전기적으로 및/또는 기계적으로 결합시킨다. 도전성 콘택트의 어레이(302)의 구성과 배열은 이들 재배선층들 사이에서의, 예컨대 공기 포켓들과 같은 불연속부들을 최소화시킨다. 예를 들어, 재배선층(300) 내의 제1 도전성 콘택트의 어레이(302)는 이들 재배선층들의 접합 동안에 재배선층(300)과, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들 사이에 있는 공기를 접합파가 배출시킬 수 있게 한다.
도 3b에서 도시된 예시적인 실시예에서, 재배선층(310)은 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)를 포함한다. 도 3b에서 도시된 바와 같이, 제1 도전성 콘택트의 어레이(312)는 집적 회로 컴포넌트의 제1 측부를 따라, 예컨대, 데카르트 좌표계의 x축과 같은 제1 방향(D1)을 따라 연장되며, 제2 도전성 콘택트의 어레이(314)는 집적 회로 컴포넌트의 제2 측부를 따라, 예컨대, 데카르트 좌표계의 y축과 같은 제2 방향(D2)을 따라 연장된다. 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)는 도 3a에서 상술한 제1 도전성 콘택트의 어레이(302)와 실질적으로 유사한 방식으로 구성되고 배열된 도전성 콘택트들을 포함한다. 관련 분야의 당업자는 본 발명개시의 사상과 범위를 벗어나지 않으면서 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)에 대해 다른 구성들과 배열들이 가능하다는 것을 인식할 것이다. 예를 들어, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)는 도 3c에서 도시된 바와 같이 집적 회로 컴포넌트의 제1 측부와 제3 측부를 따라 제1 방향(D1)을 따라 연장될 수 있다. 다른 예시로서, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)는 도 3d에서 도시된 바와 같이 집적 회로 컴포넌트의 제2 측부와 제4 측부를 따라 제2 방향(D2)을 따라 연장될 수 있다.
도 3b에서 도시된 예시적인 실시예에서, 재배선층(310)은 도 3a에서 상술한 재배선층(300)과 실질적으로 유사한 방식으로 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들에 접합될 수 있다. 이 예시적인 실시예에서, 위에 열거된 이러한 접합 기술들은 접합파를 사용하여 재배선층(310)을 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들에 전기적으로 및/또는 기계적으로 결합시킨다. 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)의 구성과 배열은 이들 재배선층들 사이에서의, 예컨대 공기 포켓들과 같은 불연속부들을 최소화시킨다. 예를 들어, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)의 구성과 배열은 이들 재배선층들의 접합 동안에 재배선층(310)과, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들 사이에 있는 공기를 접합파가 배출시킬 수 있게 한다.
추가적으로, 도 3b에서 도시된 예시적인 실시예에서, 재배선층(310)은 재배선층(310)과, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안에 공기가 배출될 수 있도록 하기 위해 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314) 사이에서 격리부 또는 배기 통로(316)를 포함한다. 일부 상황에서, 배기 통로(316)가 존재하지 않으면, 즉, 제1 도전성 콘택트의 어레이(312)가 제2 도전성 콘택트의 어레이(314)와 교차하거나 또는 겹치면, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)가 교차하는 재배선층(310) 내 영역 근처에서 하나 이상의 불연속부가 형성될 수 있다. 이러한 교차는 재배선층(310)과, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기를 감금시켜서 하나 이상의 불연속부를 형성한다.
도 3e에서 도시된 예시적인 실시예에서, 재배선층(322)은 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)를 포함한다. 도 3e에서 도시된 바와 같이, 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)는 집적 회로 컴포넌트의 제1 측부와 제3 측부를 따라, 예컨대, 데카르트 좌표계의 x축과 같은 제1 방향(D1)을 따라 각각 연장된다. 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)는 집적 회로 컴포넌트의 제2 측부와 제4 측부를 따라, 예컨대, 데카르트 좌표계의 y축과 같은 제2 방향(D2)을 따라 각각 연장된다. 예시적인 실시예에서, 제1 방향(D1)으로의 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)의 길이는 제1 방향(D1)으로의 재배선층(322)의 길이의 절반보다 작다. 마찬가지로, 이 예시적인 실시예에서, 제2 방향(D2)으로의 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)의 길이는 제2 방향(D2)으로의 재배선층(322)의 길이의 절반보다 작다. 다른 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)는 도 3a에서 상술한 제1 도전성 콘택트의 어레이(302)와 실질적으로 유사한 방식으로 구성되고 배열된 도전성 콘택트들을 포함한다. 관련 분야의 당업자는 본 발명개시의 사상과 범위를 벗어나지 않으면서 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)에 대해 다른 구성들과 배열들이 가능하다는 것을 인식할 것이다. 예를 들어, 도 3f에서 도시된 바와 같이, 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)는 제2 방향(D2)의 축, 즉, 예컨대, 데카르트 좌표계의 y축을 따라 미러링될 수 있다. 또한, 관련 분야의 당업자는 본 발명개시의 사상과 범위를 벗어나지 않으면서 재배선층(322)이 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330) 모두를 포함할 필요는 없다는 것을 인식할 것이다. 예를 들어, 재배선층(334)은 도 3g에서 도시된 바와 같이 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)를 포함한다. 다른 예시로서, 재배선층(336)은 도 3h에서 도시된 바와 같이 제1 방향(D1)을 따라 연장되는 제1 도전성 콘택트의 어레이(324)와 제2 방향(D2)을 따라 연장되는 제2 도전성 콘택트의 어레이(326)를 포함한다. 또다른 예시로서, 재배선층(338)은 도 3i에서 도시된 바와 같이 제1 방향(D1)을 따라 연장되는 제1 도전성 콘택트의 어레이(324)와 제1 방향(D1)을 따라 연장되는 제3 도전성 콘택트의 어레이(328)를 포함한다. 또다른 예시로서, 재배선층(340)은 도 3j에서 도시된 바와 같이 제1 방향(D1)을 따라 연장되는 제1 도전성 콘택트의 어레이(324)와 제2 방향(D2)을 따라 연장되는 제4 도전성 콘택트의 어레이(330)를 포함한다.
또한, 관련 분야의 당업자는 추가적으로, 본 발명개시의 사상과 범위를 벗어나지 않으면서, 도 3a에서 도시된 재배선층(300), 도 3b에서 도시된 재배선층(310), 도 3e에서 도시된 재배선층(322), 도 3f에서 도시된 재배선층(332), 도 3g에서 도시된 재배선층(334), 도 3h에서 도시된 재배선층(336), 도 3i에서 도시된 재배선층(338), 및/또는 도 3j에서 도시된 재배선층(340)이, 예컨대, 시계방향으로 또는 반시계방향으로 90도, 180도, 및/또는 270도만큼 회전되어 추가적인 예시적인 재배선층들을 형성할 수 있다는 것을 인식할 것이다.
도 4a 내지 도 4i는 본 발명개시의 예시적인 실시예들에 따른 예시적인 재배선층들을 갖는 예시적인 반도체 웨이퍼들을 도시한다. 도 4a에서 도시된 반도체 웨이퍼(400), 도 4b에서 도시된 반도체 웨이퍼(410), 도 4c에서 도시된 반도체 웨이퍼(420), 도 4d에서 도시된 반도체 웨이퍼(430), 도 4e에서 도시된 반도체 웨이퍼(440), 도 4f에서 도시된 반도체 웨이퍼(450), 도 4g에서 도시된 반도체 웨이퍼(460), 도 4h에서 도시된 반도체 웨이퍼(470), 및 도 4i에서 도시된 반도체 웨이퍼(480) 각각은 도 2a에서 전술한 집적 회로 컴포넌트들(100.1~100.n)과 같은 복수의 집적 회로 컴포넌트들을 포함한다. 복수의 집적 회로 컴포넌트들(100.1~100.n)은 복수의 재배선 패턴들(300.1~300.r)을 포함하는 재배선층에 의해 덮혀있고, 복수의 재배선 패턴들(300.1~300.r)은 레이아웃이 동일하다. 각각의 재배선 패턴(300.1, 300.2, … 또는 300.r)은 도 3a에서 도시된 재배선층(300), 도 3b에서 도시된 재배선층(310), 도 3e에서 도시된 재배선층(322), 도 3f에서 도시된 재배선층(332), 도 3g에서 도시된 재배선층(334), 도 3h에서 도시된 재배선층(336), 도 3i에서 도시된 재배선층(338), 또는 도 3j에서 도시된 재배선층(340)과 동일한 레이아웃을 가질 수 있다.
도 4a에서 도시된 예시적인 실시예에서, 반도체 웨이퍼(400)는 집적 회로 컴포넌트들(402.1~402.r)을 포함한다. 도 4a에서 도시된 바와 같이, 집적 회로 컴포넌트들(402.1~402.r)은 재배선층의 재배선 패턴들(300.1~300.r)에 의해 각각 덮혀있고, 재배선 패턴들(300.1~300.r) 각각은 도 3a에서 전술한 재배선층(300)과 동일하다. 도 4a에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(302)는 거리(a)만큼 활성 영역(100A)으로부터 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(302)는 각자 대응하는 재배선 패턴들(300.1~300.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 예시적인 실시예에서, 반도체 웨이퍼(400)는 스크라이브 라인들(404.1~404.y) 및 스크라이브 라인들(404.1~404.y)과 교차하는 스크라이브 라인들(406.1~406.x)을 포함한다. 이 예시적인 실시예에서, 반도체 웨이퍼(400)를 복수의 단품화된 집적 회로 컴포넌트들(402.1~402.r)로 단품화시키기 위해 반도체 웨이퍼(400)는 스크라이브 라인들(404.1~404.y)과 스크라이브 라인들(406.1~406.x)을 따라 커팅(cut)될 수 있다. 도 4a에서 도시된 예시적인 실시예에서, 재배선 패턴들(300.1~300.r) 중 하나에 대응하는, 최대한 하나의(at most one of) 제1 도전성 콘택트의 어레이(302)는 반도체 웨이퍼(400) 내의 임의의 위치에서 스크라이브 라인들(404.1~404.y)에 인접해 있다. 예를 들어, 도 4a에서 도시된 바와 같이, 집적 회로 컴포넌트(402.2) 위에 배치된 재배선 패턴(300.2)에 대응하는 제1 도전성 콘택트의 어레이(302)는 집적 회로 컴포넌트(402.1)와 집적 회로 컴포넌트들(402.2) 사이의 스크라이브 라인(404.1)을 따라 놓여있다. 재배선 패턴들(300.1~300.r)의 이러한 구성과 배열은 반도체 웨이퍼(400)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다.
도 4a에서 도시된 바와 같이, 제2 방향(D2)으로 서로 정렬되어 있고 두 개의 인접한 제1 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(402.1, 402.2)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제1 도전성 콘택트의 어레이들(302)(예컨대, 제1 도전성 콘택트의 제1 어레이(302.1)와 제1 도전성 콘택트의 제2 어레이(302.2))은 제1 거리(DS1)만큼 서로 떨어져 있고, 제1 거리(DS1)는 제2 방향(D2)으로 활성 영역(100A)의 제1 치수(DM1)보다 크다.
도 4a에서 도시된 바와 같이, 제1 집적 회로 컴포넌트(402.1)는 제1 방향(D1)과 실질적으로 수직인 제2 방향(D2)으로 제2 집적 회로 컴포넌트(402.2)에 가장 인접해 있다. 제1 도전성 콘택트의 제1 어레이(302.1)는 제1 집적 회로 컴포넌트(402.1)의 주변 영역(100B) 상에 배치되는 반면에, 제1 도전성 콘택트의 제2 어레이(302.2)는 제2 집적 회로 컴포넌트(402.2)의 주변 영역(100B) 상에 배치된다. 제1 도전성 콘택트의 제1 어레이(302.1)와 제1 도전성 콘택트의 제2 어레이(302.2)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)으로 실질적으로 서로 정렬된다. 또한, 제1 도전성 콘택트의 제1 어레이(302.1)와 제1 도전성 콘택트의 제2 어레이(302.2)는 제2 방향(D2)으로 제1 거리(DS1)만큼 서로 떨어져 있다.
도 4a에서 도시된 바와 같이, 일부 실시예들에서, 제1 도전성 콘택트의 제1 어레이(302.1)와 제1 도전성 콘택트의 제2 어레이(302.2)는 제2 방향(D2)으로 실질적으로 서로 정렬되어 있고, 제1 도전성 콘택트의 제1 어레이(302.1)와 제1 도전성 콘택트의 제2 어레이(302.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다.
일부 대안적인 실시예들에서, 재배선 패턴들(300.1~300.r) 각각은 유전체층 내에 매립된 더미 패턴(DP)(예를 들어, 더미 금속 패턴)을 더 포함하고, 더미 패턴(DP)은 전기적으로 플로우팅(floating)되어 있고, 임의의 두 개의 가장 인접한 제1 도전성 콘택트의 어레이들(302) 사이에 배열된다. 예를 들어, 더미 패턴(DP)은 어레이로 배열된 적어도 하나의 더미 금속 패드 또는 복수의 더미 금속 비아들을 포함한다. 더미 패턴(DP)은 공기가 더미 패턴(DP)과 제1 도전성 콘택트의 어레이(302) 사이에서 감금되지 않도록 하기 위해 제1 도전성 콘택트의 어레이(302)로부터 떨어져 있다. 예를 들어, 더미 패턴(DP)은 재배선 패턴들(300.1~300.r)의 유전체층 내에 매립되고, 집적 회로 컴포넌트들(402.1~402.r)의 활성 영역(100A) 및/또는 주변 영역(100B) 위에 위치한다. 재배선 패턴들(300.1~300.r)의 금속 비율은 로딩 효과(loading effect)로 인해 제1 도전성 콘택트의 어레이(302)를 제조하기 위한 CMP 공정의 공정 윈도우(process window)와 수율에 영향을 줄 수 있음을 알아야 한다. 재배선 패턴들(300.1~300.r)의 금속 비율이 낮을 때 제1 도전성 콘택트의 어레이(302)의 두께 균일성은 로딩 효과에 의해 영향을 받을 수 있다. 따라서, 더미 패턴(DP)은 제1 도전성 콘택트의 어레이(302)를 제조하기 위한 CMP 공정의 공정 윈도우와 수율을 향상시킬 수 있다.
도 4b에서 도시된 예시적인 실시예에서, 반도체 웨이퍼(410)는 집적 회로 컴포넌트들(412.1~412.r)을 포함한다. 도 4b에서 도시된 바와 같이, 집적 회로 컴포넌트들(412.1~412.r)은 재배선층의 재배선 패턴들(310.1~310.r)에 의해 각각 덮혀있고, 재배선 패턴들(310.1~310.r) 각각은 도 3b에서 전술한 재배선층(310)과 동일하다. 도 4b에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)는 거리(a)만큼 활성 영역(100A)으로부터 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(312)와 제2 도전성 콘택트의 어레이(314)는 각자 대응하는 재배선 패턴들(310.1~310.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 예시적인 실시예에서, 반도체 웨이퍼(410)는 도 4a에서 전술한 수평 행의 스크라이브 라인들(404.1~404.y)과 수직 열의 스크라이브 라인들(406.1~406.x)을 포함한다. 도 4b에서 도시된 예시적인 실시예에서, 재배선 패턴들(310.1~310.r) 중 하나에 대응하는, 최대한 하나의 제1 도전성 콘택트의 어레이(312)는 반도체 웨이퍼(410) 내의 임의의 위치에서 수평 행의 스크라이브 라인들(404.1~404.y)에 인접해 있으며, 재배선 패턴들(310.1~310.r) 중 하나에 대응하는, 최대한 하나의 제2 도전성 콘택트의 어레이(314)는 반도체 웨이퍼(410) 내의 임의의 위치에서 수직 열의 스크라이브 라인들(406.1~406.x)에 인접해 있다. 예를 들어, 도 4b에서 도시된 바와 같이, 집적 회로 컴포넌트(412.2) 위에 배치된 재배선 패턴(310.2)에 대응하는 제1 도전성 콘택트의 어레이(312)는 집적 회로 컴포넌트(412.1)와 집적 회로 컴포넌트들(412.2) 사이의 수평 행의 스크라이브 라인(404.1)을 따라 놓여있다. 다른 예시로서, 도 4b에서 도시된 바와 같이, 집적 회로 컴포넌트(412.1) 위에 배치된 재배선 패턴(310.1)에 대응하는 제2 도전성 콘택트의 어레이(314)는 집적 회로 컴포넌트(412.1)와 집적 회로 컴포넌트들(412.3) 사이의 수직 열의 스크라이브 라인(406.1)을 따라 놓여있다. 재배선 패턴들(310.1~310.r)의 이러한 구성과 배열은 반도체 웨이퍼(410)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다.
도 4b에서 도시된 바와 같이, 제2 방향(D2)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(412.1, 412.2)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제1 도전성 콘택트의 어레이들(312)(예컨대, 제1 도전성 콘택트의 제1 어레이(312.1)와 제1 도전성 콘택트의 제2 어레이(312.2))은 제1 거리(DS1)만큼 서로 떨어져 있고, 제1 거리(DS1)는 제2 방향(D2)으로 활성 영역(100A)의 제1 치수(DM1)보다 크다. 또한, 제1 방향(D1)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(412.1, 412.3)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제2 도전성 콘택트의 어레이들(314)(예컨대, 제2 도전성 콘택트의 제1 어레이(314.1)와 제2 도전성 콘택트의 제2 어레이(314.2))는 제2 거리(DS2)만큼 서로 떨어져 있고, 제2 거리(DS2)는 제1 방향(D1)으로 활성 영역(100A)의 제2 치수(DM2)보다 크다.
도 4b에서 도시된 바와 같이, 제1 집적 회로 컴포넌트(412.1)는 제2 방향(D2)으로 제2 집적 회로 컴포넌트(412.2)에 가장 인접해 있다. 제1 도전성 콘택트의 제1 어레이(312.1)는 제1 집적 회로 컴포넌트(412.1)의 주변 영역(100B) 상에 배치되는 반면에, 제1 도전성 콘택트의 제2 어레이(312.2)는 제2 집적 회로 컴포넌트(412.2)의 주변 영역(100B) 상에 배치된다. 제1 도전성 콘택트의 제1 어레이(312.1)와 제1 도전성 콘택트의 제2 어레이(312.2)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)으로 실질적으로 서로 정렬된다. 또한, 제1 도전성 콘택트의 제1 어레이(312.1)와 제1 도전성 콘택트의 제2 어레이(312.2)는 제2 방향(D2)으로 제1 거리(DS1)만큼 서로 떨어져 있다.
일부 실시예들에서, 제1 도전성 콘택트의 제1 어레이(312.1)와 제1 도전성 콘택트의 제2 어레이(312.2)는 제2 방향(D2)으로 실질적으로 서로 정렬되어 있고, 제1 도전성 콘택트의 제1 어레이(312.1)와 제1 도전성 콘택트의 제2 어레이(312.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다.
도 4b에서 도시된 바와 같이, 제1 집적 회로 컴포넌트(412.1)는 제1 방향(D1)으로 제3 집적 회로 컴포넌트(412.3)에 가장 인접해 있다. 제2 도전성 콘택트의 제1 어레이(314.1)는 제1 집적 회로 컴포넌트(412.1)의 주변 영역(100B) 상에 배치되는 반면에, 제2 도전성 콘택트의 제2 어레이(314.2)는 제3 집적 회로 컴포넌트(412.3)의 주변 영역(100B) 상에 배치된다. 제2 도전성 콘택트의 제1 어레이(314.1)와 제2 도전성 콘택트의 제2 어레이(314.2)는 제2 방향(D2)을 따라 연장되고, 제1 방향(D1)으로 실질적으로 서로 정렬된다. 또한, 제2 도전성 콘택트의 제1 어레이(314.1)와 제2 도전성 콘택트의 제2 어레이(314.2)는 제1 방향(D1)으로 제2 거리(DS2)만큼 서로 떨어져 있다.
일부 실시예들에서, 제2 도전성 콘택트의 제1 어레이(314.1)와 제2 도전성 콘택트의 제2 어레이(314.2)는 제1 방향(D1)으로 실질적으로 서로 정렬되어 있고, 제2 도전성 콘택트의 제1 어레이(314.1)와 제2 도전성 콘택트의 제2 어레이(314.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다.
일부 대안적인 실시예들에서, 재배선 패턴들(310.1~310.r) 각각은 유전체층 내에 매립된 더미 패턴(예를 들어, 도 4a에서 도시된 더미 금속 패턴)을 더 포함하고, 더미 패턴은 전기적으로 플로우팅되어 있고, 제1 도전성 콘택트의 어레이들(312 및/또는 314) 사이에 배열된다. 예를 들어, 더미 패턴은 어레이로 배열된 적어도 하나의 더미 금속 패드 또는 복수의 더미 금속 비아들을 포함한다. 더미 패턴은 공기가 더미 패턴과 제1 도전성 콘택트의 어레이들(312 및/또는 314) 사이에서 감금되지 않도록 하기 위해 제1 도전성 콘택트의 어레이들(312 및/또는 314)로부터 떨어져 있다. 예를 들어, 더미 패턴은 재배선 패턴들(310.1~310.r)의 유전체층 내에 매립되고, 집적 회로 컴포넌트들(412.1~412.r)의 활성 영역(100A) 및/또는 주변 영역(100B) 위에 위치한다. 재배선 패턴들(310.1~310.r)의 금속 비율은 로딩 효과로 인해 제1 도전성 콘택트의 어레이들(312, 314)을 제조하기 위한 CMP 공정의 공정 윈도우와 수율에 영향을 줄 수 있음을 알아야 한다. 재배선 패턴들(310.1~310.r)의 금속 비율이 낮을 때 제1 도전성 콘택트의 어레이들(312, 314)의 두께 균일성은 로딩 효과에 의해 영향을 받을 수 있다. 따라서, 더미 패턴은 제1 도전성 콘택트의 어레이들(312, 314)을 제조하기 위한 CMP 공정의 공정 윈도우와 수율을 향상시킬 수 있다.
도 4c에서 도시된 예시적인 실시예에서, 반도체 웨이퍼(420)는 집적 회로 컴포넌트들(424.1~424.s)과 상호맞물림되어 있는 집적 회로 컴포넌트들(422.1~422.r)을 포함한다. 도 4c에서 도시된 바와 같이, 집적 회로 컴포넌트들(422.1~422.r)은 재배선 패턴들(318.1~318.r)에 의해 각각 덮혀있고, 재배선 패턴들(318.1~318.r) 각각은 도 3c에서 전술한 재배선층(318)과 동일하다. 집적 회로 컴포넌트들(424.1~424.s)은 재배선 패턴들(320.1~320.s)에 의해 각각 덮혀있고, 재배선 패턴들(320.1~320.s) 각각은 도 3d에서 전술한 재배선층(320)과 동일하다. 도 4c에서 도시된 바와 같이, 재배선 패턴들(318.1~318.r)과 재배선 패턴들(320.1~320.s)은 반도체 웨이퍼(420)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 최적화하도록 구성되고 배열된다. 도 4c에서 도시된 예시적인 실시예에서, 재배선 패턴들(318.1~318.r)의 도전성 콘택트의 제1 어레이(312)는 재배선 패턴들(318.1~318.r)의 제1 측부, 예컨대 최상 측부를 따라 위치하며, 재배선 패턴들(318.1~318.r)의 도전성 콘택트의 제2 어레이(314)는 재배선 패턴들(318.1~318.r)의 제3 측부, 예컨대 바닥 측부를 따라 위치한다. 도 4c에서 또한 도시된 예시적인 실시예에서, 재배선 패턴들(320.1~320.s)의 도전성 콘택트의 제1 어레이(312)는 재배선 패턴들(320.1~320.s)의 제2 측부, 예컨대 좌측 측부를 따라 위치하며, 재배선 패턴들(320.1~320.s)의 도전성 콘택트의 제2 어레이(314)는 재배선 패턴들(320.1~320.s)의 제4 측부, 예컨대 우측 측부를 따라 위치한다.
예시적인 실시예에서, 반도체 웨이퍼(420)는 도 4a에서 전술한 수평 행의 스크라이브 라인들(404.1~404.y) 및/또는 수직 열의 스크라이브 라인들(406.1~406.x)을 포함한다. 도 4c에서 도시된 예시적인 실시예에서, 재배선 패턴들(318.1~318.r) 중 하나에 대응하는, 최대한 하나의 도전성 콘택트의 제1 어레이(312) 및/또는 도전성 콘택트의 제2 어레이(314)는 반도체 웨이퍼(420) 내의 임의의 위치에서 수평 행의 스크라이브 라인들(404.1~404.y)에 인접해 있으며, 재배선 패턴들(320.1~320.s) 중 하나에 대응하는, 최대한 하나의 도전성 콘택트의 제1 어레이(312) 및/또는 도전성 콘택트의 제2 어레이(314)는 반도체 웨이퍼(420) 내의 임의의 위치에서 수직 열의 스크라이브 라인들(406.1~406.x)에 인접해 있다. 예를 들어, 도 4c에서 도시된 바와 같이, 집적 회로 컴포넌트(422.1) 상의 재배선 패턴(318.1)에 대응하는 도전성 콘택트의 제2 어레이(314)는 집적 회로 컴포넌트(422.1)와 집적 회로 컴포넌트들(424.1) 사이의 수평 행의 스크라이브 라인(404.1)을 따라 놓여있다. 다른 예시로서, 도 4c에서 도시된 바와 같이, 집적 회로 컴포넌트(424.2) 상의 재배선 패턴(320.1)에 대응하는 도전성 콘택트의 제1 어레이(312)는 집적 회로 컴포넌트(422.1)와 집적 회로 컴포넌트들(424.2) 사이의 수직 열의 스크라이브 라인(406.1)을 따라 놓여있다. 재배선 패턴들(320.1~320.r)의 이러한 구성과 배열은 반도체 웨이퍼(420)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다. 또한, 도 4c에서 도시된 실시예에서는 전술한 더미 패턴(예컨대, 도 4a에서 도시된 더미 금속 패턴)이 적용될 수 있다.
도 4d에서 도시된 바와 같이, 반도체 웨이퍼(430)는 재배선 패턴들(322.1~322.r)을 포함하고, 재배선 패턴들(322.1~322.r) 각각은 도 3e에서 전술한 재배선층(322)과 동일하다. 도 4d에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)는 거리(a)만큼 활성 영역(100A)으로부터 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)는 각자 대응하는 재배선 패턴들(322.1~322.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다.
예시적인 실시예에서, 반도체 웨이퍼(430)는 도 4a에서 전술한 수평 행의 스크라이브 라인들(404.1~404.y) 및/또는 수직 열의 스크라이브 라인들(406.1~406.x)을 포함한다. 도 4d에서 도시된 예시적인 실시예에서, 재배선 패턴들(322.1~322.r) 중 하나에 대응하는, 최대한 하나의 제1 도전성 콘택트의 어레이(324) 및 제3 도전성 콘택트의 어레이(328)는 반도체 웨이퍼(430) 내의 임의의 위치에서 수평 행의 스크라이브 라인들(404.1~404.y)에 인접해 있으며, 재배선 패턴들(322.1~322.r) 중 하나에 대응하는, 최대한 하나의 제2 도전성 콘택트의 어레이(326) 및 제4 도전성 콘택트의 어레이(330)는 반도체 웨이퍼(423) 내의 임의의 위치에서 수직 열의 스크라이브 라인들(406.1~406.x)에 인접해 있다. 예를 들어, 도 4d에서 도시된 바와 같이, 집적 회로 컴포넌트(432.1)의 재배선 패턴(322.1)에 대응하는 도전성 콘택트의 제3 어레이(328)는 집적 회로 컴포넌트(432.1)와 집적 회로 컴포넌트들(432.2) 사이의 수평 행의 스크라이브 라인(404.1)의 제1 부분을 따라 놓여있고, 집적 회로 컴포넌트(432.2)의 재배선 패턴(322.2)에 대응하는 제1 도전성 콘택트의 어레이(324)는 집적 회로 컴포넌트(432.1)와 집적 회로 컴포넌트들(432.2) 사이의 수평 행의 스크라이브 라인(404.1)의 제2 부분을 따라 놓여있다. 다른 예시로서, 도 4d에서 도시된 바와 같이, 집적 회로 컴포넌트(432.1)의 재배선 패턴(322.1)에 대응하는 제2 도전성 콘택트의 어레이(326)는 집적 회로 컴포넌트(432.1)와 집적 회로 컴포넌트들(432.3) 사이의 수직 열의 스크라이브 라인(406.1)의 제1 부분을 따라 놓여있고, 집적 회로 컴포넌트(432.3)의 재배선 패턴(322.3)에 대응하는 제4 도전성 콘택트의 어레이(330)는 집적 회로 컴포넌트(432.1)와 집적 회로 컴포넌트들(432.3) 사이의 수직 열의 스크라이브 라인(406.1)의 제2 부분을 따라 놓여있다. 재배선 패턴들(322.1~322.r)의 이러한 구성과 배열은 반도체 웨이퍼(430)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다.
도 4d에서 도시된 바와 같이, 제2 방향(D2)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(432.1, 432.2)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제1 도전성 콘택트의 어레이들(324)(예컨대, 제1 도전성 콘택트의 제1 어레이(324.1)와 제1 도전성 콘택트의 제2 어레이(324.2))은 제1 거리(DS1)만큼 서로 떨어져 있고, 제1 거리(DS1)는 제2 방향(D2)으로 활성 영역(100A)의 제1 치수(DM1)보다 크다. 제1 방향(D1)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(432.1, 432.3)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제2 도전성 콘택트의 어레이들(326)(예컨대, 제2 도전성 콘택트의 제1 어레이(326.1)와 제2 도전성 콘택트의 제2 어레이(326.2))는 제2 거리(DS2)만큼 서로 떨어져 있고, 제2 거리(DS2)는 제1 방향(D1)으로 활성 영역(100A)의 제2 치수(DM2)보다 크다. 제2 방향(D2)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(432.1, 432.2)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제3 도전성 콘택트의 어레이들(328)(예컨대, 제3 도전성 콘택트의 제1 어레이(328.1)와 제3 도전성 콘택트의 제2 어레이(328.2))는 제1 거리(DS1)만큼 서로 떨어져 있고, 제1 거리(DS1)는 제2 방향(D2)으로 활성 영역(100A)의 제1 치수(DM1)보다 크다. 또한, 제1 방향(D1)으로 서로 정렬되어 있고 두 개의 인접한 집적 회로 컴포넌트들(예컨대, 집적 회로 컴포넌트들(432.1, 432.3)) 위에 각각 배치되어 있는 임의의 두 개의 가장 인접한 제4 도전성 콘택트의 어레이들(330)(예컨대, 제4 도전성 콘택트의 제1 어레이(330.1)와 제4 도전성 콘택트의 제2 어레이(330.2))은 제2 거리(DS2)만큼 서로 떨어져 있고, 제2 거리(DS2)는 제1 방향(D1)으로 활성 영역(100A)의 제2 치수(DM2)보다 크다.
도 4d에서 도시된 바와 같이, 제1 집적 회로 컴포넌트(432.1)는 제2 방향(D2)으로 제2 집적 회로 컴포넌트(432.2)에 가장 인접해 있다. 제1 도전성 콘택트의 제1 어레이(324.1)는 제1 집적 회로 컴포넌트(432.1)의 주변 영역(100B) 상에 배치되는 반면에, 제1 도전성 콘택트의 제2 어레이(324.2)는 제2 집적 회로 컴포넌트(432.2)의 주변 영역(100B) 상에 배치된다. 제1 도전성 콘택트의 제1 어레이(324.1)와 제1 도전성 콘택트의 제2 어레이(324.2)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)으로 실질적으로 서로 정렬된다. 제1 도전성 콘택트의 제1 어레이(324.1)와 제1 도전성 콘택트의 제2 어레이(324.2)는 제2 방향(D2)으로 제1 거리(DS1)만큼 서로 떨어져 있다. 마찬가지로, 제3 도전성 콘택트의 제1 어레이(328.1)는 제1 집적 회로 컴포넌트(432.1)의 주변 영역(100B) 상에 배치되는 반면에, 제3 도전성 콘택트의 제2 어레이(328.2)는 제2 집적 회로 컴포넌트(432.2)의 주변 영역(100B) 상에 배치된다. 제3 도전성 콘택트의 제1 어레이(328.1)와 제3 도전성 콘택트의 제2 어레이(328.2)는 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)으로 실질적으로 서로 정렬된다. 제3 도전성 콘택트의 제1 어레이(328.1)와 제3 도전성 콘택트의 제2 어레이(328.2)는 제2 방향(D2)으로 제1 거리(DS1)만큼 서로 떨어져 있다. 또한, 제1 도전성 콘택트의 제1 및 제2 어레이들(324.1, 324.2)은 제2 방향(D2)으로 제3 도전성 콘택트의 제1 및 제2 어레이들(328.1, 328.2)과 정렬되어 있지 않다.
도 4d에서 도시된 바와 같이, 제1 집적 회로 컴포넌트(432.1)는 제1 방향(D1)으로 제3 집적 회로 컴포넌트(432.3)에 가장 인접해 있다. 제2 도전성 콘택트의 제1 어레이(326.1)는 제1 집적 회로 컴포넌트(432.1)의 주변 영역(100B) 상에 배치되는 반면에, 제2 도전성 콘택트의 제2 어레이(326.2)는 제3 집적 회로 컴포넌트(432.3)의 주변 영역(100B) 상에 배치된다. 제2 도전성 콘택트의 제1 어레이(326.1)와 제2 도전성 콘택트의 제2 어레이(326.2)는 제2 방향(D2)을 따라 연장되고, 제1 방향(D1)으로 실질적으로 서로 정렬된다. 또한, 제2 도전성 콘택트의 제1 어레이(326.1)와 제2 도전성 콘택트의 제2 어레이(326.2)는 제1 방향(D1)으로 제2 거리(DS2)만큼 서로 떨어져 있다. 마찬가지로, 제4 도전성 콘택트의 제1 어레이(330.1)는 제1 집적 회로 컴포넌트(432.1)의 주변 영역(100B) 상에 배치되는 반면에, 제4 도전성 콘택트의 제2 어레이(330.2)는 제4 집적 회로 컴포넌트(432.3)의 주변 영역(100B) 상에 배치된다. 제4 도전성 콘택트의 제1 어레이(330.1)와 제4 도전성 콘택트의 제2 어레이(330.2)는 제2 방향(D2)을 따라 연장되고, 제1 방향(D1)으로 실질적으로 서로 정렬된다. 제4 도전성 콘택트의 제1 어레이(330.1)와 제4 도전성 콘택트의 제2 어레이(330.2)는 제1 방향(D1)으로 제2 거리(DS2)만큼 서로 떨어져 있다. 또한, 제2 도전성 콘택트의 제1 및 제2 어레이들(326.1, 326.2)은 제1 방향(D1)으로 제4 도전성 콘택트의 제1 및 제2 어레이들(330.1, 330.2)과 정렬되어 있지 않다.
일부 실시예들에서, 제1 도전성 콘택트의 제1 어레이(324.1)와 제1 도전성 콘택트의 제2 어레이(324.2)는 제2 방향(D2)으로 실질적으로 서로 정렬되어 있고, 제1 도전성 콘택트의 제1 어레이(324.1)와 제1 도전성 콘택트의 제2 어레이(324.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다. 일부 실시예들에서, 제2 도전성 콘택트의 제1 어레이(326.1)와 제2 도전성 콘택트의 제2 어레이(326.2)는 제1 방향(D1)으로 실질적으로 서로 정렬되어 있고, 제2 도전성 콘택트의 제1 어레이(326.1)와 제2 도전성 콘택트의 제2 어레이(326.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다. 일부 실시예들에서, 제3 도전성 콘택트의 제1 어레이(328.1)와 제3 도전성 콘택트의 제2 어레이(328.2)는 제2 방향(D2)으로 실질적으로 서로 정렬되어 있고, 제3 도전성 콘택트의 제1 어레이(328.1)와 제3 도전성 콘택트의 제2 어레이(328.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다. 마찬가지로, 제4 도전성 콘택트의 제1 어레이(330.1)와 제4 도전성 콘택트의 제2 어레이(330.2)는 제1 방향(D1)으로 실질적으로 서로 정렬되어 있고, 제4 도전성 콘택트의 제1 어레이(330.1)와 제4 도전성 콘택트의 제2 어레이(330.2) 사이에는 어떠한 다른 도전성 콘택트의 어레이도 배열되지 않는다.
일부 대안적인 실시예들에서, 재배선 패턴들(322.1~322.r) 각각은 유전체층 내에 매립된 더미 패턴(예를 들어, 도 4a에서 도시된 더미 금속 패턴)을 더 포함하고, 더미 패턴은 전기적으로 플로우팅되어 있고, 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330) 사이에 배열된다. 더미 패턴은 공기가 더미 패턴과 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330) 사이에서 감금되지 않도록 하기 위해 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330)로부터 떨어져 있다. 예를 들어, 더미 패턴은 재배선 패턴들(322.1~322.r)의 유전체층 내에 매립되고, 집적 회로 컴포넌트들(432.1~432.r)의 활성 영역(100A) 및/또는 주변 영역(100B) 위에 위치한다. 재배선 패턴들(322.1~322.r)의 금속 비율은 로딩 효과로 인해 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330)을 제조하기 위한 CMP 공정의 공정 윈도우와 수율에 영향을 줄 수 있음을 알아야 한다. 재배선 패턴들(322.1~322.r)의 금속 비율이 낮을 때 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330)의 두께 균일성은 로딩 효과에 의해 영향을 받을 수 있다. 따라서, 더미 패턴은 제1 도전성 콘택트의 어레이들(324, 326, 328, 및/또는 330)을 제조하기 위한 CMP 공정의 공정 윈도우와 수율을 향상시킬 수 있다.
도 4e에서 도시된 바와 같이, 반도체 웨이퍼(440)는 재배선 패턴들(332.1~332.r)을 포함하고, 재배선 패턴들(332.1~332.r) 각각은 도 3f에서 전술한 재배선층(332)과 동일하다. 도 4e에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)는 반도체 스택 내의 활성 영역(100A)으로부터 거리(a)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)는 각자 대응하는 재배선 패턴들(332.1~332.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 반도체 웨이퍼(440) 내에서의 제1 도전성 콘택트의 어레이(324), 제2 도전성 콘택트의 어레이(326), 제3 도전성 콘택트의 어레이(328), 및 제4 도전성 콘택트의 어레이(330)의 배열은 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)의 위치를 제외하고는 반도체 웨이퍼(430)에서와 유사하다.
예시적인 실시예에서, 반도체 웨이퍼(440)는 도 4a에서 전술한 수평 행의 스크라이브 라인들(404.1~404.y) 및/또는 수직 열의 스크라이브 라인들(406.1~406.x)을 포함한다. 도 4e에서 도시된 예시적인 실시예에서, 재배선 패턴들(332.1~332.r) 중 하나에 대응하는, 최대한 하나의 제1 도전성 콘택트의 어레이(324) 및 제3 도전성 콘택트의 어레이(328)는 반도체 웨이퍼(440) 내의 임의의 위치에서 수평 행의 스크라이브 라인들(404.1~404.y)에 인접해 있으며, 재배선 패턴들(332.1~332.r) 중 하나에 대응하는, 최대한 하나의 제2 도전성 콘택트의 어레이(326) 및 제4 도전성 콘택트의 어레이(330)는 반도체 웨이퍼(440) 내의 임의의 위치에서 수직 열의 스크라이브 라인들(406.1~406.x)에 인접해 있다. 예를 들어, 도 4e에서 도시된 바와 같이, 집적 회로 컴포넌트(442.1)의 재배선 패턴(332.1)에 대응하는 제3 도전성 콘택트의 어레이(328)는 집적 회로 컴포넌트(442.1)와 집적 회로 컴포넌트들(442.2) 사이의 수평 행의 스크라이브 라인(404.1)의 제1 부분을 따라 놓여있고, 집적 회로 컴포넌트(442.2)의 재배선 패턴(332.2)에 대응하는 제1 도전성 콘택트의 어레이(324)는 집적 회로 컴포넌트(442.1)와 집적 회로 컴포넌트들(442.2) 사이의 수평 행의 스크라이브 라인(404.1)의 제2 부분을 따라 놓여있다. 다른 예시로서, 도 4e에서 도시된 바와 같이, 집적 회로 컴포넌트(442.1)의 재배선 패턴(332.1)에 대응하는 제2 도전성 콘택트의 어레이(326)는 집적 회로 컴포넌트(442.1)와 집적 회로 컴포넌트들(442.3) 사이의 수직 열의 스크라이브 라인(406.1)의 제1 부분을 따라 놓여있고, 집적 회로 컴포넌트(442.3)의 재배선 패턴(332.3)에 대응하는 제4 도전성 콘택트의 어레이(330)는 집적 회로 컴포넌트(442.1)와 집적 회로 컴포넌트들(442.3) 사이의 수직 열의 스크라이브 라인(406.1)의 제2 부분을 따라 놓여있다. 재배선 패턴들(332.1~332.r)의 이러한 구성과 배열은 반도체 웨이퍼(440)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다.
도 4f에서 도시된 바와 같이, 반도체 웨이퍼(450)는 재배선 패턴들(334.1~334.r)을 포함하고, 재배선 패턴들(334.1~334.r) 각각은 도 3g에서 전술한 재배선층(334)과 동일하다. 도 4f에서 도시된 예시적인 실시예에서, 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)는 반도체 스택 내의 활성 영역(100A)으로부터 거리(a)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)는 각자 대응하는 재배선 패턴들(334.1~334.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 반도체 웨이퍼(450) 내에서의 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)의 배열은 반도체 웨이퍼(430)에서와 동일할 수 있고, 이에 따라 반도체 웨이퍼(450) 내에서의 제2 도전성 콘택트의 어레이(326)와 제4 도전성 콘택트의 어레이(330)의 상세설명은 생략한다.
예시적인 실시예에서, 반도체 웨이퍼(450)는 도 4a에서 전술한 수평 행의 스크라이브 라인들(404.1~404.y) 및/또는 수직 열의 스크라이브 라인들(406.1~406.x)을 포함한다. 도 4f에서 도시된 예시적인 실시예에서, 재배선 패턴들(334.1~334.r) 중 하나에 대응하는, 최대한 하나의 제2 도전성 콘택트의 어레이(326) 및 제4 도전성 콘택트의 어레이(330)는 반도체 웨이퍼(450) 내의 임의의 위치에서 수직 열의 스크라이브 라인들(406.1~406.x)에 인접해 있다. 예를 들어, 도 4f에서 도시된 바와 같이, 집적 회로 컴포넌트(452.1)의 재배선 패턴(334.1)에 대응하는 제2 도전성 콘택트의 어레이(326)는 집적 회로 컴포넌트(452.1)와 집적 회로 컴포넌트들(452.2) 사이의 수직 열의 스크라이브 라인(406.1)의 제1 부분을 따라 놓여있고, 집적 회로 컴포넌트(452.2)의 재배선 패턴(334.3)에 대응하는 제4 도전성 콘택트의 어레이(330)는 집적 회로 컴포넌트(452.1)와 집적 회로 컴포넌트들(452.2) 사이의 수직 열의 스크라이브 라인(406.1)의 제2 부분을 따라 놓여있다. 재배선 패턴들(334.1~334.r)의 이러한 구성과 배열은 반도체 웨이퍼(450)와, 다른 전기적, 기계적, 및/또는 전기기계적 디바이스들의 다른 재배선층들의 접합 동안 공기의 배출을 용이하게 한다.
도 4g에서 도시된 바와 같이, 반도체 웨이퍼(460)는 재배선 패턴들(336.1~336.r)을 포함한다. 도 4g에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324)와 제2 도전성 콘택트의 어레이(326)는 반도체 스택 내의 활성 영역(100A)으로부터 거리(a)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(324)와 제2 도전성 콘택트의 어레이(326)는 각자 대응하는 재배선 패턴들(336.1~336.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 반도체 웨이퍼(460) 내에서의 제1 도전성 콘택트의 어레이(324)와 제2 도전성 콘택트의 어레이(326)의 배열은 반도체 웨이퍼(430)에서와 동일할 수 있고, 이에 따라 반도체 웨이퍼(460) 내에서의 제1 도전성 콘택트의 어레이(324)와 제2 도전성 콘택트의 어레이(326)의 상세설명은 생략한다.
도 4h에서 도시된 바와 같이, 반도체 웨이퍼(470)는 재배선 패턴들(338.1~338.r)을 포함한다. 도 4h에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)는 반도체 스택 내의 활성 영역(100A)으로부터 거리(a)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)는 각자 대응하는 재배선 패턴들(338.1~338.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 반도체 웨이퍼(470) 내에서의 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)의 배열은 반도체 웨이퍼(430)에서와 동일할 수 있고, 이에 따라 반도체 웨이퍼(470) 내에서의 제1 도전성 콘택트의 어레이(324)와 제3 도전성 콘택트의 어레이(328)의 상세설명은 생략한다.
도 4i에서 도시된 바와 같이, 반도체 웨이퍼(480)는 재배선 패턴들(340.1~340.r)을 포함한다. 도 4i에서 도시된 예시적인 실시예에서, 제1 도전성 콘택트의 어레이(324)와 제4 도전성 콘택트의 어레이(330)는 반도체 스택 내의 활성 영역(100A)으로부터 거리(a)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(a)는 약 65마이크로미터와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 마찬가지로, 제1 도전성 콘택트의 어레이(324)와 제4 도전성 콘택트의 어레이(330)는 각자 대응하는 재배선 패턴들(340.1~340.r)의 주변부 또는 가장자리로부터 거리(b)만큼 분리되어 있거나 이격되어 있다. 예를 들어, 거리(b)는 약 65마이크로미터(㎛)와 같이, 약 60마이크로미터 내지 약 70마이크로미터의 범위에 이른다. 반도체 웨이퍼(480) 내에서의 제1 도전성 콘택트의 어레이(324)와 제4 도전성 콘택트의 어레이(330)의 배열은 반도체 웨이퍼(430)에서와 동일할 수 있고, 이에 따라 반도체 웨이퍼(480) 내에서의 제1 도전성 콘택트의 어레이(324)와 제4 도전성 콘택트의 어레이(330)의 상세설명은 생략한다.
또한, 도 4e, 도 4f, 도 4g, 도 4h, 도 4i, 도 4j에서 도시된 실시예들에서는 전술한 더미 패턴(예컨대, 도 4a에서 도시된 더미 금속 패턴)이 적용될 수 있다.
도 5는 본 발명개시의 예시적인 실시예에 따른 예시적인 집적 회로 컴포넌트들을 포함하는 예시적인 반도체 웨이퍼들을 제조하기 위한 예시적인 동작의 흐름도를 도시한다. 본 발명개시는 이러한 동작 설명으로 한정되지 않는다. 오히려, 다른 동작 제어 흐름들이 본 발명개시의 사상과 범위 내에 있다는 것이 관련 기술분야(들)의 당업자에게 명백할 것이다. 아래의 설명은 예컨대, 반도체 웨이퍼(200)와 같은 반도체 웨이퍼를 제조하기 위한 예시적인 동작 제어 흐름(500)을 설명한다.
동작(502)에서, 예시적인 동작 제어 흐름(500)은 제1 반도체 웨이퍼를 제조한다. 예시적인 동작 제어 흐름(500)은 예컨대, 반도체 기판(202)과 같은 반도체 기판 상에, 예컨대 집적 회로 컴포넌트들(100.1~100.n)과 같은 복수의 집적 회로 컴포넌트들을 형성하여, 제1 반도체 웨이퍼를 형성하기 위해 포토그래픽 및/또는 화학적 처리 동작들의 제1 미리 결정된 시퀀스를 사용한다. 포토그래픽 및/또는 화학적 처리 동작들의 제1 미리 결정된 시퀀스는 퇴적, 제거, 패터닝, 및 개질을 포함할 수 있다. 퇴적은 반도체 기판 상에 물질을 성장시키고, 코팅하고, 또는 이와 달리 전사시키는데 사용되는 동작이며, 이는 예컨대, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 전기화학적 증착(electrochemical deposition; ECD), 및/또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 포함할 수 있다. 제거는 반도체 기판으로부터 물질을 제거하는 동작이며, 이는 예컨대, 습식 에칭, 건식 에칭, 및/또는 화학적 기계적 평탄화(chemical-mechanical planarization; CMP)를 포함할 수 있다. 종종 리소그래피라고 칭해지는 패터닝은 전자 디바이스를 위한 아날로그 및/또는 디지털 회로부의 다양한 기하학적 형상들을 형성하기 위해 반도체 기판의 물질을 성형하거나 또는 변경시키는 동작이다. 전기적 특성의 개질은 일반적으로 이온 주입에 의해 반도체 기판의 물질의 물리적, 전기적, 및/또는 화학적 특성을 변경시키는 동작이다.
동작(504)에서, 예시적인 동작 제어 흐름(500)은 제2 반도체 웨이퍼를 제조한다. 예시적인 동작 제어 흐름(500)은 예컨대, 반도체 기판(202)과 같은 반도체 기판 상에, 예컨대 집적 회로 컴포넌트들(100.1~100.n)과 같은 복수의 집적 회로 컴포넌트들을 형성하여, 제2 반도체 웨이퍼를 형성하기 위해 포토그래픽 및/또는 화학적 처리 동작들의 제2 미리 결정된 시퀀스를 사용한다. 포토그래픽 및/또는 화학적 처리 동작들의 제2 미리 결정된 시퀀스는 동작(502)에서 전술한 바와 같은 퇴적, 제거, 패터닝, 및 개질을 포함할 수 있다.
동작(506)에서, 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼와 동작(504)으로부터의 제2 반도체 웨이퍼를 세정한다. 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼의 제1 재배선층 및 동작(504)으로부터의 제2 반도체 웨이퍼의 제2 재배선층으로부터 불순물을 제거한다. 예시적인 동작 제어 흐름(500)은 건식 세정, 예컨대 몇가지 예를 들면, 플라즈마 처리, 자외선 세정, 및/또는 오존 세정, 및/또는 습식 화학적 세정 프로시저를 이용하여 불순물을 제거할 수 있다.
동작(508)에서, 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼와 동작(504)으로부터의 제2 반도체 웨이퍼를 정렬시킨다. 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼의 제1 재배선층과 동작(504)으로부터의 제2 반도체 웨이퍼의 제2 재배선층을 접합을 위해 정렬시킨다. 예시적인 실시예에서, 동작(502)으로부터의 제1 반도체 웨이퍼의 제1 재배선층은 접합을 허용하도록 동작(502)으로부터의 제1 반도체 웨이퍼의 제2 재배선층의 거울상(mirror image) 또는 실질적인 거울상이다.
동작(510)에서, 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼와 동작(504)으로부터의 제2 반도체 웨이퍼를 접합시킨다. 예시적인 동작 제어 흐름(500)은 동작(502)으로부터의 제1 반도체 웨이퍼와 동작(504)으로부터의 제2 반도체 웨이퍼를 접합시키기 위해 하이브리드 접합, 직접 접합, 표면 활성화 접합, 플라즈마 활성화 접합, 양극 접합, 공융 접합, 열 압착 접합, 반응성 접합, 과도 액상 확산 접합 및/또는 본 발명개시의 사상과 범위를 벗어나지 않으면서 관련 분야의 당업자에게 자명한 임의의 다른 공지된 접합 기술을 사용할 수 있다.
동작(512)에서, 예시적인 동작 제어 흐름(500)은, 접합 공정(즉, 동작(510))을 수행한 후, 접합된 제1 및 제2 반도체 웨이퍼들(즉, 도 2c에서 도시된 접합된 구조물(210))에 대해 다이싱 공정을 수행하여 단품화된 반도체 디바이스들을 형성한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
제1 집적 회로 컴포넌트들을 포함하는 제1 반도체 구조물을 제공하는 단계 - 상기 제1 집적 회로 컴포넌트들 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
상기 제1 반도체 구조물 위에 제1 재배선층을 형성하는 단계 - 상기 제1 재배선층은 유전체층 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 어레이들을 포함하고, 상기 제1 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제1 영역 상에 각각 배치되고 제1 방향을 따라 연장하고, 제2 방향으로 서로 정렬되어 있고 두 개의 인접한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제1 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제1 거리만큼 서로 떨어져 있고, 상기 제1 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제2 방향은 상기 제1 방향과 실질적으로 수직하고, 상기 제1 도전성 콘택트들의 두 개의 가장 인접한 어레이들 사이에는 도전성 콘택트들이 없음 -;
제2 반도체 구조물을 제공하는 단계;
상기 제2 반도체 구조물 위에 제2 재배선층을 형성하는 단계; 및
상기 제1 재배선층과 상기 제2 재배선층을 접합시키기 위한 접합 공정을 수행하여 접합된 구조물을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 재배선층은 상기 유전체층 내에 매립된 제2 도전성 콘택트들의 어레이들을 더 포함하고, 상기 제2 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제2 영역 상에 각각 배치되고 상기 제2 방향을 따라 연장하고, 상기 제1 방향으로 서로 정렬되어 있고 상이한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제2 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제2 거리만큼 서로 떨어져 있고, 상기 제2 거리는 상기 활성 영역의 상기 제1 방향으로의 제2 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 재배선층은 상기 유전체층 내에 매립된 제3 도전성 콘택트들의 어레이들을 더 포함하고, 상기 제3 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제3 영역 상에 각각 배치되고 상기 제1 방향을 따라 연장하고, 상기 제2 방향으로 서로 정렬되어 있고 상이한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제3 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제3 거리만큼 서로 떨어져 있고, 상기 제3 거리는 상기 제1 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 재배선층은 상기 유전체층 내에 매립된 제4 도전성 콘택트들의 어레이들을 더 포함하고, 상기 제4 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제4 영역 상에 각각 배치되고 상기 제2 방향을 따라 연장하고, 상기 제1 방향으로 서로 정렬되어 있고 상이한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제4 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제4 거리만큼 서로 떨어져 있고, 상기 제4 거리는 상기 활성 영역의 상기 제1 방향으로의 제2 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 5. 실시예 1에 있어서,
상기 접합 공정을 수행한 후, 상기 접합된 구조물에 대해 다이싱 공정을 수행하여 단품화된 반도체 디바이스들을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 재배선층과 상기 제2 재배선층 사이에 있는 공기를 방출(drive away)시키기 위해, 상기 접합 공정 동안, 상기 제1 반도체 구조물과 상기 제2 반도체 구조물에 접합파(bonding wave)가 가해지는 것인 반도체 디바이스 제조 방법.
실시예 7. 실시예 6에 있어서, 상기 접합 공정을 수행한 후, 상기 접합된 구조물에서의 상기 제1 재배선층과 상기 제2 재배선층 사이의 접합 계면에는 보이드(void)가 없는 것인 반도체 디바이스 제조 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
제1 집적 회로 컴포넌트와 제2 집적 회로 컴포넌트를 포함하는 제1 반도체 구조물을 제공하는 단계 - 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
상기 제1 반도체 구조물 위에 제1 재배선층을 형성하는 단계 - 상기 제1 재배선층은 유전체층, 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 제1 어레이, 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 제2 어레이를 포함하고, 상기 제1 도전성 콘택트들의 제1 어레이는 상기 제1 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제1 도전성 콘택트들의 제2 어레이는 상기 제2 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제1 도전성 콘택트들의 제1 어레이와 제2 어레이는 제1 방향을 따라 연장하고, 상기 제1 집적 회로 컴포넌트는 상기 제1 방향과 실질적으로 수직한 제2 방향으로 상기 제2 집적 회로 컴포넌트에 가장 인접해 있고, 상기 제2 방향으로 서로 정렬되어 있는 상기 제1 도전성 콘택트들의 제1 어레이와 제2 어레이는 상기 제2 방향으로 제1 거리만큼 서로 떨어져 있고, 상기 제1 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제1 어레이와 상기 제2 어레이 사이에는 도전성 콘택트들이 없음 -;
제2 반도체 구조물을 제공하는 단계;
상기 제2 반도체 구조물 위에 제2 재배선층을 형성하는 단계; 및
상기 제1 재배선층과 상기 제2 재배선층을 접합시키기 위한 접합 공정을 수행하여 접합된 구조물을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 재배선층은,
상기 유전체층 내에 매립된 제2 도전성 콘택트들의 제1 어레이; 및
상기 유전체층 내에 매립된 제2 도전성 콘택트들의 제2 어레이
를 더 포함하고,
상기 제2 도전성 콘택트들의 제1 어레이는 상기 제1 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제2 도전성 콘택트들의 제2 어레이는 상기 제2 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제2 도전성 콘택트들의 제1 어레이와 제2 어레이는 상기 제2 방향을 따라 연장하고, 상기 제1 방향으로 서로 정렬되어 있는 상기 제2 도전성 콘택트들의 제1 어레이와 제2 어레이는 제2 거리만큼 서로 떨어져 있고, 상기 제2 거리는 상기 활성 영역의 상기 제1 방향으로의 제2 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 10. 실시예 8에 있어서, 상기 제1 재배선층은,
상기 유전체층 내에 매립된 제3 도전성 콘택트들의 제1 어레이; 및
상기 유전체층 내에 매립된 제3 도전성 콘택트들의 제2 어레이
를 더 포함하고,
상기 제3 도전성 콘택트들의 제1 어레이는 상기 제1 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제3 도전성 콘택트들의 제2 어레이는 상기 제2 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제3 도전성 콘택트들의 제1 어레이와 제2 어레이는 상기 제1 방향을 따라 연장하고, 상기 제2 방향으로 서로 정렬되어 있는 상기 제3 도전성 콘택트들의 제1 어레이와 제2 어레이는 제3 거리만큼 서로 떨어져 있고, 상기 제3 거리는 상기 제1 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 11. 실시예 8에 있어서, 상기 제1 재배선층은,
상기 유전체층 내에 매립된 제4 도전성 콘택트들의 제1 어레이; 및
상기 유전체층 내에 매립된 제4 도전성 콘택트들의 제2 어레이
를 더 포함하고,
상기 제4 도전성 콘택트들의 제1 어레이는 상기 제1 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제4 도전성 콘택트들의 제2 어레이는 상기 제2 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제4 도전성 콘택트들의 제1 어레이와 제2 어레이는 상기 제2 방향을 따라 연장하고, 상기 제1 방향으로 서로 정렬되어 있는 상기 제4 도전성 콘택트들의 제1 어레이와 제2 어레이는 제4 거리만큼 서로 떨어져 있고, 상기 제4 거리는 상기 활성 영역의 상기 제1 방향으로의 제2 치수보다 큰 것인 반도체 디바이스 제조 방법.
실시예 12. 실시예 8에 있어서,
상기 접합 공정을 수행한 후, 상기 접합된 구조물에 대해 다이싱 공정을 수행하여 단품화된 반도체 디바이스들을 형성하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 13. 실시예 8에 있어서, 상기 제1 재배선층과 상기 제2 재배선층 사이에 있는 공기를 방출시키기 위해, 상기 접합 공정 동안, 상기 제1 반도체 구조물과 상기 제2 반도체 구조물에 접합파가 가해지는 것인 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서, 상기 접합 공정을 수행한 후, 상기 접합된 구조물에서의 상기 제1 재배선층과 상기 제2 재배선층 사이의 접합 계면에는 보이드가 없는 것인 반도체 디바이스 제조 방법.
실시예 15. 반도체 디바이스에 있어서,
제1 집적 회로 컴포넌트들을 포함하는 제1 반도체 구조물 - 상기 제1 집적 회로 컴포넌트들 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
상기 제1 반도체 구조물 위에 배치된 제1 재배선층 - 상기 제1 재배선층은 유전체층 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 어레이들을 포함하고, 상기 제1 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제1 영역 상에 각각 배치되고 제1 방향을 따라 연장하고, 제2 방향으로 서로 정렬되어 있고 두 개의 인접한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제1 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 거리를 두고 서로 떨어져 있고, 상기 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제2 방향은 상기 제1 방향과 실질적으로 수직하고, 상기 제1 도전성 콘택트들의 두 개의 가장 인접한 어레이들 사이에는 도전성 콘택트들이 없음 -;
제2 반도체 구조물; 및
상기 제2 반도체 구조물 위에 배치된 제2 재배선층
을 포함하고, 상기 제1 도전성 콘택트들의 어레이들의 패턴은 상기 제2 재배선층 내의 제2 도전성 콘택트들의 패턴과 실질적으로 동일하며, 상기 제1 반도체 구조물과 상기 제2 반도체 구조물은 상기 제1 재배선층과 상기 제2 재배선층을 통해 접합되는 것인 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제1 반도체 구조물은 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치된 제1 상호연결 구조물을 포함하고, 상기 제1 도전성 콘택트들의 어레이들은 상기 제1 상호연결 구조물에 전기적으로 연결된 것인 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 재배선층과 상기 제2 재배선층 사이의 접합 계면에는 보이드(void)가 없는 것인 반도체 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제1 집적 회로 컴포넌트들은 어레이로 배열되어 있고, 상기 제2 반도체 구조물은 어레이로 배열되어 있는 제2 집적 회로 컴포넌트들을 포함하며, 상기 제1 집적 회로 컴포넌트들 각각은 상기 제2 집적 회로 컴포넌트들 중 하나와 각각 접합되는 것인 반도체 디바이스.
실시예 19. 실시예 15에 있어서, 상기 제1 도전성 콘택트들의 각각의 어레이는 복수의 행들과 복수의 열들로 배열되어 있는 것인 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제1 도전성 콘택트들의 각각의 어레이의 배열 피치는 약 3마이크로미터 내지 약 5마이크로미터의 범위인 것인 반도체 디바이스.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 집적 회로 컴포넌트들을 포함하는 제1 반도체 구조물을 제공하는 단계 - 상기 제1 집적 회로 컴포넌트들 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
    상기 제1 반도체 구조물 위에 제1 재배선층을 형성하는 단계 - 상기 제1 재배선층은 유전체층 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 어레이들을 포함하고, 상기 제1 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제1 영역 상에 각각 배치되고 제1 방향을 따라 연장하고, 제2 방향으로 서로 정렬되어 있고 두 개의 인접한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제1 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제1 거리만큼 서로 떨어져 있고, 상기 제1 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제2 방향은 상기 제1 방향과 수직하고, 상기 제1 도전성 콘택트들의 두 개의 가장 인접한 어레이들 사이에는 도전성 콘택트들이 없음 -;
    제2 반도체 구조물을 제공하는 단계;
    상기 제2 반도체 구조물 위에 제2 재배선층을 형성하는 단계; 및
    상기 제1 재배선층과 상기 제2 재배선층을 접합시키기 위한 접합 공정을 수행하여 접합된 구조물을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 재배선층은 상기 유전체층 내에 매립된 제2 도전성 콘택트들의 어레이들
    을 더 포함하고,
    상기 제2 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제2 영역 상에 각각 배치되고 상기 제2 방향을 따라 연장하고,
    상기 제1 방향으로 서로 정렬되어 있고 상이한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제2 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 제2 거리만큼 서로 떨어져 있고,
    상기 제2 거리는 상기 활성 영역의 상기 제1 방향으로의 제2 치수보다 큰 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 접합 공정을 수행한 후, 상기 접합된 구조물에 대해 다이싱 공정을 수행하여 단품화된 반도체 디바이스들을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 집적 회로 컴포넌트와 제2 집적 회로 컴포넌트를 포함하는 제1 반도체 구조물을 제공하는 단계 - 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
    상기 제1 반도체 구조물 위에 제1 재배선층을 형성하는 단계 - 상기 제1 재배선층은 유전체층, 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 제1 어레이, 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 제2 어레이를 포함하고, 상기 제1 도전성 콘택트들의 제1 어레이는 상기 제1 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제1 도전성 콘택트들의 제2 어레이는 상기 제2 집적 회로 컴포넌트의 주변 영역 상에 배치되고, 상기 제1 도전성 콘택트들의 제1 어레이와 제2 어레이는 제1 방향을 따라 연장하고, 상기 제1 집적 회로 컴포넌트는 상기 제1 방향과 수직한 제2 방향으로 상기 제2 집적 회로 컴포넌트에 가장 인접해 있고, 상기 제2 방향으로 서로 정렬되어 있는 상기 제1 도전성 콘택트들의 제1 어레이와 제2 어레이는 상기 제2 방향으로 제1 거리만큼 서로 떨어져 있고, 상기 제1 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제1 어레이와 상기 제2 어레이 사이에는 도전성 콘택트들이 없음 -;
    제2 반도체 구조물을 제공하는 단계;
    상기 제2 반도체 구조물 위에 제2 재배선층을 형성하는 단계; 및
    상기 제1 재배선층과 상기 제2 재배선층을 접합시키기 위한 접합 공정을 수행하여 접합된 구조물을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  5. 반도체 디바이스에 있어서,
    제1 집적 회로 컴포넌트들을 포함하는 제1 반도체 구조물 - 상기 제1 집적 회로 컴포넌트들 각각은 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역을 포함함 -;
    상기 제1 반도체 구조물 위에 배치된 제1 재배선층 - 상기 제1 재배선층은 유전체층 및 상기 유전체층 내에 매립된 제1 도전성 콘택트들의 어레이들을 포함하고, 상기 제1 도전성 콘택트들의 각각의 어레이는 상기 주변 영역의 제1 영역 상에 각각 배치되고 제1 방향을 따라 연장하고, 제2 방향으로 서로 정렬되어 있고 두 개의 인접한 제1 집적 회로 컴포넌트들 상에 각각 배치된 상기 제1 도전성 콘택트들의 임의의 두 개의 가장 인접한 어레이들은 거리를 두고 서로 떨어져 있고, 상기 거리는 상기 활성 영역의 상기 제2 방향으로의 제1 치수보다 크고, 상기 제2 방향은 상기 제1 방향과 수직하고, 상기 제1 도전성 콘택트들의 두 개의 가장 인접한 어레이들 사이에는 도전성 콘택트들이 없음 -;
    제2 반도체 구조물; 및
    상기 제2 반도체 구조물 위에 배치된 제2 재배선층
    을 포함하고,
    상기 제1 도전성 콘택트들의 어레이들의 패턴은 상기 제2 재배선층 내의 제2 도전성 콘택트들의 패턴과 동일하며,
    상기 제1 반도체 구조물과 상기 제2 반도체 구조물은 상기 제1 재배선층과 상기 제2 재배선층을 통해 접합되는 것인 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 반도체 구조물은 제1 반도체 기판 및 상기 제1 반도체 기판 상에 배치된 제1 상호연결 구조물을 포함하고,
    상기 제1 도전성 콘택트들의 어레이들은 상기 제1 상호연결 구조물에 전기적으로 연결된 것인 반도체 디바이스.
  7. 제5항에 있어서,
    상기 제1 재배선층과 상기 제2 재배선층 사이의 접합 계면에는 보이드(void)가 없는 것인 반도체 디바이스.
  8. 제5항에 있어서,
    상기 제1 집적 회로 컴포넌트들은 어레이로 배열되어 있고,
    상기 제2 반도체 구조물은 어레이로 배열되어 있는 제2 집적 회로 컴포넌트들을 포함하며,
    상기 제1 집적 회로 컴포넌트들 각각은 상기 제2 집적 회로 컴포넌트들 중 하나와 각각 접합되는 것인 반도체 디바이스.
  9. 제5항에 있어서,
    상기 제1 도전성 콘택트들의 각각의 어레이 내의 제1 도전성 콘택트들은, 복수의 행들과 복수의 열들로 배열되어 있는 것인 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제1 도전성 콘택트들의 배열 피치는 3마이크로미터 내지 5마이크로미터의 범위인 것인 반도체 디바이스.
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