CN221201169U - 半导体管芯封装 - Google Patents

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徐英杰
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Abstract

本实用新型提供一种半导体管芯封装，半导体管芯封装中所包括的半导体管芯可包括位于半导体管芯的装置区中的多个去耦合沟渠电容器区。去耦合沟渠电容器区中的至少二者或更多者包括具有不同深度的去耦合沟渠电容器结构。可将去耦合沟渠电容器区中的去耦合沟渠电容器结构的深度选择成在降低半导体管芯封装的翘曲、断裂及/或破裂的可能性的同时提供足够的电容来满足半导体管芯封装的电路的电路去耦合参数。

Description

半导体管芯封装
技术领域
本实用新型涉及一种集成电路，且尤其是涉及一种半导体管芯封装。
背景技术
可使用各种半导体装置封装技术来将一个或多个半导体管芯并入至半导体装置封装中。在一些情形中，可在半导体装置封装中堆叠半导体管芯，以达成半导体装置封装的较小水平占用面积或侧向占用面积及/或提高半导体装置封装的密度。可被实行以将多个半导体管芯整合于半导体装置封装中的半导体装置封装技术可包括集成扇出(integratedfanout，InFO)、叠层封装(package on package，PoP)、晶圆上芯片(chip on wafer，CoW)、晶圆上晶圆(wafer on wafer，WoW)及/或衬底上晶圆上芯片(chip on wafer onsubstrate，CoWoS)以及其他实例。
实用新型内容
依据本实用新型实施例，一种半导体管芯封装，包括：第一半导体管芯以及第二半导体管芯。所述第一半导体管芯，包括：第一装置区与第一内连区。所述第一装置区，包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构。所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一高度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二高度是不同的高度。所述第一内连区，在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻且包括与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接的多个金属化层。所述第二半导体管芯，在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合，所述第二半导体管芯包括：第二装置区与第二内连区。所述第二装置区，包括一个或多个半导体装置。所述第二内连区，在垂直方向上与所述第二装置区相邻。
依据本实用新型实施例，一种半导体管芯封装，包括：第一半导体管芯、第二半导体管芯以及所述密封环结构。所述第一半导体管芯，包括：第一装置区与第一内连区。所述第一装置区，包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构。所述第一内连区，在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻。所述第二半导体管芯，在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合。所述第二半导体管芯包括：第二装置区与第二内连区。所述第二装置区，包括：一个或多个半导体装置以及静电放电(ESD)保护电路。所述第二内连区，在垂直方向上与所述第二装置区相邻。所述密封环结构，延伸穿过所述第一内连区及所述第二内连区。所述密封环结构将所述静电放电保护电路与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
通过接合附图阅读以下详细说明，会最佳地理解本揭露的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是可在其中实施本文中所阐述的系统及/或方法的实例性环境的图。
图2A至图2C是本文中所阐述的实例性半导体管芯封装的图。
图3A及图3B是本文中所阐述的半导体管芯封装的实例性实施方式的图。
图4是本文中所阐述的去耦合沟渠电容器结构的实例性实施方式的图。
图5A至图5E是形成本文中所阐述的半导体管芯的实例性实施方式的图。
图6A至图6E是形成本文中所阐述的半导体管芯的实例性实施方式的图。
图7A至图7E是形成本文中所阐述的半导体管芯的实例性实施方式的图。
图8A至图8E是形成本文中所阐述的半导体管芯的实例性实施方式的图。
图9A至图9G是形成本文中所阐述的半导体管芯封装的一部分的实例性实施方式的图。
图10是本文中所阐述的装置的实例性构件的图。
图11是与形成本文中所阐述的半导体管芯封装相关联的实例性工艺的流程图。
具体实施方式
以下揭露内容提供用于实施所提供目标物的不同特征的诸多不同实施例或实例。以下阐述构件及布置的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如「位于…之下(beneath)」、「位于…下方(below)」、「下部的(lower)」、「位于…上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在晶圆上晶圆(WoW)半导体管芯封装中，对半导体管芯进行直接接合，使得半导体管芯在垂直方向上布置于WoW半导体管芯封装中。使用管芯的直接接合及垂直堆叠可减小半导体管芯之间的内连长度(此会减少功率损耗及信号传播时间)且可使得能够提高包括WoW半导体管芯封装的半导体装置封装中的半导体管芯封装的密度。
在一些情形中，在WoW半导体管芯封装中的一个或多个半导体管芯中可包括去耦合沟渠电容器。去耦合沟渠电容器(其可包括可被实施为深沟渠电容器(DTC)结构)，以对所述一个或多个半导体管芯中的各种电路进行去耦合。具体而言，去耦合沟渠电容器可通过对来自所述一个或多个半导体管芯中的电路的噪声(例如，电压尖峰、电压摆幅)进行分流来提供噪声去耦合，进而防止噪声影响所述一个或多个半导体管芯中的其他电路。
去耦合沟渠电容器可形成于WoW半导体管芯封装中所包括的半导体管芯的装置区中的半导体衬底中。可在半导体衬底中增加去耦合沟渠电容器的数量、密度及/或深度，以增加为WoW半导体管芯封装的电路提供的去耦合电容的量。然而，增加去耦合沟渠电容器的数量、密度及/或深度可能会导致半导体管芯中的实体应力增加，此可能会增加半导体管芯中的破裂、翘曲及/或装置故障的可能性。
在制作去耦合沟渠电容器期间，实行刻蚀工艺以移除半导体衬底的一些部分，进而形成用于去耦合沟渠电容器的多个沟渠。可实行刻蚀工艺，使得沟渠的侧壁在半导体衬底中实质上是直的及垂直的且使得沟渠具有相对高的高宽比(例如，半导体衬底的深度对宽度的比率)。实行沈积工艺以在沟渠内形成多个电极及介电层，使得电极及介电层对所述沟渠中的每一者进行完全填充。
然而，在去耦合沟渠电容器的制作工艺期间及/或操作期间，电极及介电层暴露于热量(例如，由于烘烤工艺及/或由高电压及/或电流产生的热量)。所述热量可能会导致介电层及/或电极经受热膨胀，此导致力被施加至沟渠的侧壁。沟渠越深及/或去耦合的密度越大(且因此沟渠的密度越大)，该些力便越有可能会导致半导体管芯的翘曲、断裂及/或破裂。
在本文中所阐述的一些实施方式中，半导体管芯封装中所包括的半导体管芯可包括位于半导体管芯的装置区中的多个去耦合沟渠电容器区。去耦合沟渠电容器区中的至少二者或更多者包括具有不同深度的去耦合沟渠电容器结构。可将去耦合沟渠电容器区中的去耦合沟渠电容器结构的深度选择成在降低半导体管芯封装的翘曲、断裂及/或破裂的可能性的同时提供足够的电容来满足半导体管芯封装的电路的电路去耦合参数。
以此种方式，可在降低半导体管芯封装中原本可能由半导体管芯封装的翘曲、断裂及/或破裂引起的故障的可能性的同时提高半导体管芯封装的电路的效能。此可降低半导体管芯封装可能不得不返工及/或报废的可能性，此可减少处理时间及/或提高包括本文中所阐述的去耦合沟渠电容器结构的半导体衬底的良率。
图1是可在其中实施本文中所阐述的系统及/或方法的实例性环境100的图。如图1中所示，实例性环境100可包括多个半导体处理机台102至114及晶圆/管芯运输机台116。所述多个半导体处理机台102至114可包括沈积机台102、曝光机台104、显影机台106、刻蚀机台108、平坦化机台110、镀覆机台112、接合机台114及/或另一种类型的半导体处理机台。实例性环境100中所包括的机台可包括于半导体清洁室、半导体代工厂、半导体处理设施及/或制造设施以及其他设施中。
沈积机台102是包括半导体处理腔室及能够将各种类型的材料沈积至衬底上的一个或多个装置的半导体处理机台。在一些实施方式中，沈积机台102包括能够在衬底(例如晶圆)上沈积光刻胶层的旋转涂布机台。在一些实施方式中，沈积机台102包括化学气相沈积(CVD)机台，例如等离子体增强型CVD(PECVD)机台、高密度等离子体CVD(HDP-CVD)机台、次大气压CVD(SACVD)机台、低压CVD(LPCVD)机台、原子层沈积(ALD)机台、等离子体增强型原子层沈积(PEALD)机台或另一种类型的CVD机台。在一些实施方式中，沈积机台102包括物理气相沈积(PVD)机台(例如溅镀机台或另一种类型的PVD机台)。在一些实施方式中，沈积机台102包括外延机台，所述外延机台被配置成通过外延生长来形成装置的层及/或区。在一些实施方式中，实例性环境100包括多种类型的沈积机台102。
曝光机台104是能够将光刻胶层暴露于辐射源的半导体处理机台，所述辐射源例如为紫外(ultraviolet，UV)光源(例如，深UV光源、极紫外(extreme UV，EUV)光源及/或类似光源)、X射线源、电子束(electron beam，e-beam)源及/或类似源。曝光机台104可将光刻胶层暴露于辐射源，以将图案自光掩模转移至光刻胶层。所述图案可包括用于形成一个或多个半导体装置的一个或多个半导体装置层图案，可包括用于形成半导体装置的一个或多个结构的图案，可包括用于对半导体装置的各个部分进行刻蚀的图案及/或类似图案。在一些实施方式中，曝光机台104包括扫描仪、步进机或相似类型的曝光机台。
显影机台106是能够对已暴露于辐射源的光刻胶层进行显影以对自曝光机台104转移至光刻胶层的图案进行显影的半导体处理机台。在一些实施方式中，显影机台106通过移除光刻胶层的未被暴露出的部分而使图案显影。在一些实施方式中，显影机台106通过移除光刻胶层的被暴露出的部分而使图案显影。在一些实施方式中，显影机台106通过使用化学显影剂对光刻胶层的被暴露出的部分或未被暴露出的部分进行溶解而使图案显影。
刻蚀机台108是能够对衬底、晶圆或半导体装置的各种类型的材料进行刻蚀的半导体处理机台。举例而言，刻蚀机台108可包括湿法刻蚀机台、干法刻蚀机台及/或类似机台。在一些实施方式中，刻蚀机台108包括填充有刻蚀剂的腔室，且将衬底放置于所述腔室中达特定的时间段，以移除衬底的一个或多个部分的特定量。在一些实施方式中，刻蚀机台108可使用等离子体刻蚀或等离子体辅助刻蚀来对衬底的一个或多个部分进行刻蚀，所述等离子体刻蚀或等离子体辅助刻蚀可涉及使用离子化气体对所述一个或多个部分进行各向同性刻蚀或定向刻蚀。
平坦化机台110是能够对晶圆或半导体装置的各个层进行抛光或平坦化的半导体处理机台。举例而言，平坦化机台110可包括对沈积材料或镀覆材料的层或表面进行抛光或平坦化的化学机械平坦化(CMP)机台及/或另一种类型的平坦化机台。平坦化机台110可利用化学力与机械力(例如，化学刻蚀与自由磨料抛光)的组合来对半导体装置的表面进行抛光或平坦化。平坦化机台110可接合抛光焊盘及扣环(例如，通常具有较半导体装置大的直径)来利用磨料及腐蚀性化学浆料。抛光焊盘与半导体装置可通过动态抛光头按压于一起且通过扣环固持于适当位置。动态抛光头可利用不同的旋转轴旋转，以移除材料且使半导体装置的任何不规则形貌平整，进而使半导体装置变平或平坦。
镀覆机台112是能够使用一种或多种金属对衬底(例如，晶圆、半导体装置及/或类似装置)或其一部分进行镀覆的半导体处理机台。举例而言，镀覆机台112可包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如，锡-银、锡-铅及/或类似材料)电镀装置、及/或用于一种或多种其他类型的导电材料、金属及/或相似类型材料的电镀装置。
接合机台114是能够将二个或更多个工件(例如，二个或更多个半导体衬底、二个或更多个半导体装置、二个或更多个半导体管芯)接合在一起的半导体处理机台。举例而言，接合机台114可为直接接合机台，直接接合机台是被配置成通过铜对铜(或其他直接金属)连接将半导体管芯直接接合在一起的接合机台类型。作为另一实例，接合机台114可包括能够在二个或更多个晶圆之间一同形成共晶接合的共晶接合机台。在该些实例中，接合机台114可对所述二个或更多个晶圆进行加热，以在所述二个或更多个晶圆的材料之间形成共晶系统。
晶圆/管芯运输机台116包括行动机器人、机械臂、电车或轨道车、高架升降机运输(overhead hoist transport，OHT)系统、自动材料搬运系统(automated materiallyhandling system，AMHS)及/或被配置成在半导体处理机台102至114之间运输衬底及/或半导体装置、被配置成在同一半导体处理机台的处理腔室之间运输衬底及/或半导体装置、及/或被配置成将衬底及/或半导体装置运输至其他位置(例如晶圆架、储存室及/或类似位置)及自其他位置(例如晶圆架、储存室及/或类似位置)运输衬底及/或半导体装置的另一种类型的装置。在一些实施方式中，晶圆/管芯运输机台116可为被配置成行进特定路径及/或可半自动或自动操作的程序化装置。在一些实施方式中，实例性环境100包括多个晶圆/管芯运输机台116。
举例而言，晶圆/管芯运输机台116可包括于丛集机台或包括多个处理腔室的另一种类型的机台中，且可被配置成在所述多个处理腔室之间运输衬底及/或半导体装置、在处理腔室与缓冲区域之间运输衬底及/或半导体装置、在处理腔室与界面机台(例如装备前端模块(equipment front end module，EFEM))之间运输衬底及/或半导体装置、及/或在处理腔室与运输载体(例如，前开式统一盒(front opening unified pod，FOUP))之间运输衬底及/或半导体装置以及其他实例。在一些实施方式中，晶圆/管芯运输机台116可包括于多腔室(或丛集)沈积机台102中，所述多腔室(或丛集)沈积机台102可包括预清洁处理腔室(例如，用于自衬底及/或半导体装置清洁或移除氧化物、氧化及/或其他类型的污染物或副产物)以及多种类型的沈积处理腔室(例如，用于对不同类型的材料进行沈积的处理腔室、用于实行不同类型的沈积操作的处理腔室)。在该些实施方式中，晶圆/管芯运输机台116被配置成在不破坏或移除处理腔室之间及/或沈积机台102中的处理操作之间的真空(或至少局部真空)的情况下在沈积机台102的处理腔室之间运输衬底及/或半导体装置。
在一些实施方式中，半导体处理机台102 114中的一或多者及/或晶圆/管芯运输机台116可实行本文中所阐述的一个或多个半导体处理操作。举例而言，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可在第一半导体管芯结构的装置区中形成多个去耦合沟渠电容器区，其中所述多个去耦合沟渠电容器区中的第一去耦合沟渠电容器区的第一多个去耦合沟渠电容器结构在装置区中被形成至第一深度，且其中所述多个去耦合沟渠电容器区中的第二去耦合沟渠电容器区的第二多个去耦合沟渠电容器结构在所述装置区中被形成至第二深度，且其中所述第一深度与所述第二深度是相对于所述装置区的表面的不同的深度；可在形成所述多个去耦合沟渠电容器区之后在装置区之上形成内连区；及/或可在接合界面处对第一半导体管芯与第二半导体管芯进行接合。
图1中所示的装置的数目及布置是作为一个或多个实例提供。实际上，相较于图1中所示的装置，可存在附加的装置、更少的装置、不同的装置或不同布置的装置。此外，图1中所示的二个或更多个装置可在单个装置内实施，或者图1中所示的单个装置可被实施为多个分布式装置。另外或作为另外一种选择，实例性环境100的一组装置(例如，一个或多个装置)可实行被阐述为由实例性环境100的另一组装置实行的一个或多个功能。
图2A至图2C是本文中所阐述的实例性半导体管芯封装200的图。半导体管芯封装200包括晶圆上晶圆(WoW)半导体管芯封装、晶圆上管芯半导体管芯封装、管芯上管芯半导体管芯封装或其中半导体管芯被直接接合且在垂直方向上布置或堆叠的另一种类型的半导体管芯封装的实例。图2A示出半导体管芯封装200的一部分的俯视图。图2B示出半导体管芯封装200的沿着图2A中的线A-A的一部分的剖视图。图2C示出半导体管芯封装200中所包括的去耦合沟渠电容器结构的尺寸。
如图2A中所示，半导体管芯封装200可包括第一半导体管芯202及位于第一半导体管芯202中的多个去耦合沟渠电容器区204a至204n。去耦合沟渠电容器区204a至204n可在水平方向上布置于第一半导体管芯202中。去耦合沟渠电容器区204a至204n可包括各种大小及/或形状，以为半导体管芯封装200的电路及半导体装置提供跨半导体管芯封装200的足够量的去耦合电容。
如图2B中所示，半导体管芯封装200包括第一半导体管芯202及第二半导体管芯206。在一些实施方式中，半导体管芯封装200包括附加的半导体管芯。第一半导体管芯202可包括SoC管芯，例如逻辑管芯、中央处理单元(central processing unit，CPU)管芯、图形处理单元(graphics processing unit，GPU)管芯、数字信号处理(digital signalprocessing，DSP)管芯、应用专用集成电路(application specific integrated circuit，ASIC)管芯及/或另一种类型的SoC管芯。另外及/或作为另外一种选择，第一半导体管芯202可包括存储器管芯、输入/输出(input/output，I/O)管芯、像素传感器管芯及/或另一种类型的半导体管芯。存储器管芯可包括静态随机存取存储器(static random accessmemory，SRAM)管芯、动态随机存取存储器(dynamic random access memory，DRAM)管芯、反及栅(NAND)管芯、高带宽存储器(high bandwidth memory，HBM)管芯及/或另一种类型的存储器管芯。第二半导体管芯206可包括与第一半导体管芯202相同类型的半导体管芯，或者可包括不同类型的半导体管芯。
第一半导体管芯202与第二半导体管芯206可在接合界面208处接合在一起(例如，直接接合)。在一些实施方式中，在接合界面208处，在第一半导体管芯202与第二半导体管芯206之间可包括一个或多个层，例如一个或多个钝化层、一个或多个接合膜及/或一个或多个另一种类型的层。
第二半导体管芯206可包括装置区210及与装置区210相邻及/或位于装置区210上方的内连区212。在一些实施方式中，第二半导体管芯206可包括附加的区。相似地，第一半导体管芯202可包括装置区214及与装置区214相邻及/或位于装置区214下方的内连区216。在一些实施方式中，第一半导体管芯202可包括附加的区。第一半导体管芯202与第二半导体管芯206可在内连区212及内连区216处接合。接合界面208可位于内连区216的面对内连区212且与第二半导体管芯206的第一侧对应的第一侧处。
装置区210及214可各自包括半导体衬底、由包括硅的材料形成的衬底、III-V族化合物半导体材料衬底(例如砷化镓(GaAs))、绝缘体上硅(silicon on insulator，SOI)衬底、锗(Ge)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底或另一种类型的半导体衬底。第二半导体管芯206的装置区210可包括装置区210的半导体衬底中所包括的一个或多个半导体装置218。半导体装置218可包括一个或多个晶体管(例如，平面晶体管、鳍场效晶体管(finfield effect transistor，FinFET)、纳米片材晶体管(例如，全环绕栅极(gate allaround，GAA)晶体管))、存储单元、电容器、电感器、电阻器、像素传感器、电路(例如，集成电路(integrated circuit，IC))及/或另一种类型的半导体装置。
如图2B中进一步所示，第一半导体管芯202的装置区210可包括位于装置区214的半导体衬底中的多个去耦合沟渠电容器结构220a至220c。相应的多个去耦合沟渠电容器结构220a至220c可包括于装置区214中的不同去耦合沟渠电容器区中。举例而言，去耦合沟渠电容器结构220a可包括于去耦合沟渠电容器区204a中，去耦合沟渠电容器结构220b可包括于去耦合沟渠电容器区204c中，去耦合沟渠电容器结构220c可包括于去耦合沟渠电容器区204e中，且以此类推。去耦合沟渠电容器结构220a至220c可被配置成为第二半导体管芯206的所述一个或多个半导体装置218提供去耦合电容。
相应的所述多个去耦合沟渠电容器结构220a至220c中的至少二者或更多者可在装置区214中被形成至相对于装置区214的半导体衬底的表面(例如，底表面)的不同深度(或高度)。举例而言，去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220b的深度(或高度)相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(或高度)而言可更大。作为另一实例，去耦合沟渠电容器区204e中的去耦合沟渠电容器结构220c的深度(或高度)相对于去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220c的深度(或高度)而言可更大且相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(或高度)而言可更大。在一些实施方式中，同一去耦合沟渠电容器区中所包括的去耦合沟渠电容器结构可被形成至相同的深度(或相同的高度)。在一些实施方式中，同一去耦合沟渠电容器区中所包括的二个或更多个去耦合沟渠电容器结构可被形成至不同的深度(或不同的高度)。
可将去耦合沟渠电容器结构220a至220c(以及位于去耦合沟渠电容器区204a至204n中的其他去耦合沟渠电容器结构)的深度选择成在降低半导体管芯封装200的翘曲、断裂及/或破裂的可能性的同时提供足够的电容来满足半导体管芯封装200的电路中所包括的半导体装置218的电路去耦合参数。半导体管芯封装200的电路中的一些电路可具有较其他电路多的去耦合电容要求，以便在所期望的效能参数下正常操作。因此，相对于为具有较少去耦合电容要求的其他电路形成的去耦合沟渠电容器结构的深度而言，可为该些电路形成更深的去耦合沟渠电容器结构。此使得能够在满足半导体管芯封装200中的电容要求与降低半导体管芯封装200中的翘曲的可能性之间达成平衡。
另外及/或作为另外一种选择，可基于第一半导体管芯202及/或第二半导体管芯206的总体平面布局(floorplan)来确定或选择跨半导体管芯封装200的去耦合沟渠电容器结构深度(或高度)的布置或布局。举例而言，在第一半导体管芯202及/或第二半导体管芯206的边缘(例如，外边缘或外周界)处或所述边缘(例如，外边缘或外周界)附近可包括较大深度(或较大高度)的去耦合沟渠电容器结构，以降低第一半导体管芯202及/或第二半导体管芯206中的翘曲的可能性。在更靠近第一半导体管芯202及/或第二半导体管芯206的中心的位置处可包括较小深度(或较小高度)的去耦合沟渠电容器结构。然而，可选择跨半导体管芯封装200的去耦合沟渠电容器结构深度(或高度)的其他布置，以满足内连区212及216的等效串联电阻(equivalent series resistance，ESR)参数以及其他效能参数。
在确定跨半导体管芯封装200的去耦合沟渠电容器结构深度(或高度)的布置或布局时，可采用各种设计规则及/或原理。在一些实施方式中，可为半导体管芯封装200选择目标去耦合沟渠电容器结构深度(或高度)，且可在目标去耦合沟渠电容器结构深度(或高度)的特定范围内选择跨半导体管芯封装200的去耦合沟渠电容器结构的深度(或高度)。作为实例，可为半导体管芯封装200选择目标去耦合沟渠电容器结构深度(或高度)，且可自目标去耦合沟渠电容器结构深度(或高度)的近似+/-15％的范围选择跨半导体管芯封装200的去耦合沟渠电容器结构的深度(或高度)。然而，所述范围的其他值亦处于本揭露的范围内。
在一些实施方式中，可以相似的方式选择半导体管芯封装200的去耦合沟渠电容器结构的其他参数。举例而言，可为半导体管芯封装200选择目标去耦合沟渠电容器结构宽度(或临界尺寸)，且可自目标去耦合沟渠电容器结构深度(或高度)的近似+/-30％的范围选择跨半导体管芯封装200的去耦合沟渠电容器结构的宽度(或临界尺寸)。然而，所述范围的其他值亦处于本揭露的范围内。
作为另一实例，可为半导体管芯封装200选择目标去耦合沟渠电容器结构高宽比(例如，高度对宽度的比率)，且可自目标去耦合沟渠电容器结构深度(或高度)的近似+/-12％的范围选择跨半导体管芯封装200的去耦合沟渠电容器结构的高宽比。然而，所述范围的其他值亦处于本揭露的范围内。
内连区212及216可被称为后段工艺(back end of line，BEOL)区。内连区212可包括一个或多个介电层222，所述一个或多个介电层222可包含氮化硅(SiNx)、氧化物(例如，氧化硅(SiOx)及/或另一氧化物材料)、低介电常数(低k)介电材料及/或另一种类型的介电材料。在一些实施方式中，在所述一个或多个介电层222中的层之间可包括一个或多个刻蚀停止层(etch stop layer，ESL)。所述一个或多个ESL可包含氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、氮氧化硅(SiOxNy)、氮氧化铝(AlON)及/或氧化硅(SiOx)以及其他实例。
内连区212可更包括位于所述一个或多个介电层222中的金属化层224。装置区210中的半导体装置218可与金属化层224中的一或多者电性连接及/或在实体上连接。金属化层224可包括导电线、沟渠、通孔、柱、内连及/或另一种类型的金属化层。在内连区212的所述一个或多个介电层222中可包括接触件226。接触件226可与金属化层224中的一或多者电性连接及/或在实体上连接。接触件226可包括导电端子、导电焊盘、导电柱、凸块下金属(UBM)结构及/或另一种类型的接触件。金属化层224及接触件226可各自包含一种或多种导电材料，例如铜(Cu)、金(Au)、银(Ag)、镍(Ni)、锡(Sn)、钌(Ru)、钴(Co)、钨(W)、钛(Ti)、一种或多种金属、一种或多种导电陶瓷及/或另一种类型的导电材料。
内连区216可包括一个或多个介电层228，所述一个或多个介电层228可包含氮化硅(SiNx)、氧化物(例如，氧化硅(SiOx)及/或另一氧化物材料)、低介电常数(低k)介电材料及/或另一种类型的介电材料。在一些实施方式中，在所述一个或多个介电层228中的层之间可包括一个或多个刻蚀停止层(ESL)。所述一个或多个ESL可包含氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、氮氧化硅(SiOxNy)、氮氧化铝(AlON)及/或氧化硅(SiOx)以及其他实例。
内连区216可更包括位于所述一个或多个介电层228中的金属化层230。装置区214中的去耦合沟渠电容器结构220a至220c可与金属化层230中的一或多者电性连接及/或在实体上连接。金属化层230可包括导电线、沟渠、通孔、柱、内连及/或另一种类型的金属化层。在内连区216的所述一个或多个介电层228中可包括接触件232。接触件232可与金属化层230中的一或多者电性连接及/或在实体上连接。另外，接触件232可与第二半导体管芯206的接触件226电性连接及/或在实体上连接。接触件232可包括导电端子、导电焊盘、导电柱、UBM结构及/或另一种类型的接触件。金属化层230及接触件232可各自包含一种或多种导电材料，例如铜(Cu)、金(Au)、银(Ag)、镍(Ni)、锡(Sn)、钌(Ru)、钴(Co)、钨(W)、钛(Ti)、一种或多种金属、一种或多种导电陶瓷及/或另一种类型的导电材料。
如图2B中进一步所示，半导体管芯封装200可包括重布线结构234。重布线结构234可包括重布线层(redistribution layer，RDL)结构、中介层、硅系中介层、聚合物系中介层及/或另一种类型的重布线结构。重布线结构234可被配置成扇出及/或绕线信号以及半导体管芯202及206的I/O。
重布线结构234可包括一个或多个介电层236及设置于所述一个或多个介电层236中的多个金属化层238。介电层236可包含聚苯并恶唑(PBO)、聚酰亚胺、低温聚酰亚胺(LTPI)、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、一个或多个介电层及/或另一合适的介电材料。
重布线结构234的金属化层238可包含一种或多种材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料及/或钯(Pd)材料以及其他实例。重布线结构234的金属化层238可包括金属线、通孔、内连及/或另一种类型的金属化层。
如图2B中进一步所示，半导体管芯封装200可包括穿过装置区210且进入第一半导体管芯202的内连区216的一部分中的一个或多个后侧硅穿孔(backside through siliconvia，BTSV)结构240。所述一个或多个BTSV结构240可包括将第一半导体管芯202的内连区216中的金属化层230中的一或多者电性连接至重布线结构234中的一个或多个金属化层238的在垂直方向上伸长的导电结构(例如，导电柱、导通孔)。由于BTSV结构240完全延伸穿过装置区214的半导体衬底(例如，硅衬底)而非完全延伸穿过介电层或绝缘体层，因此BTSV结构240可被称为硅穿孔(TSV)结构。所述一个或多个BTSV结构240可包含一种或多种导电材料，例如铜(Cu)、金(Au)、银(Ag)、镍(Ni)、锡(Sn)、钌(Ru)、钴(Co)、钨(W)、钛(Ti)、一种或多种金属、一种或多种导电陶瓷及/或另一种类型的导电材料。
在所述一个或多个介电层236的顶表面上可包括UBM层242。UBM层242可与重布线结构234中的一个或多个金属化层238电性连接及/或在实体上连接。UBM层242可包括于所述一个或多个介电层236的顶表面中的凹槽中。UBM层242可包含一种或多种导电材料，例如铜(Cu)、金(Au)、银(Ag)、镍(Ni)、锡(Sn)、钌(Ru)、钴(Co)、钨(W)、钛(Ti)、一种或多种金属、一种或多种导电陶瓷及/或另一种类型的导电材料。
如图2B中进一步所示，半导体管芯封装200可包括导电端子244。导电端子244可与UBM层242电性连接及/或在实体上连接。可包括UBM层242，以便于黏合至重布线结构234中的所述一个或多个金属化层238及/或便于为导电端子244提供增加的结构刚性(例如，通过增大与导电端子244连接的表面积)。导电端子244可包括球栅数组(ball grid array，BGA)球、地栅数组(land grid array，LGA)焊盘、针栅数组(pin grid array，PGA)接脚及/或另一种类型的导电端子。导电端子244可使得半导体管芯封装200能够被安装至电路板、插座(例如，LGA插座)、半导体装置封装的中介层或重布线结构(例如，衬底上晶圆上芯片CoWoS封装、集成扇出型(InFO)封装)及/或另一种类型的安装结构。
如图2C中所示，去耦合沟渠电容器结构220a相对于装置区214的半导体衬底的表面246(例如，底表面)可具有深度(D1)。深度(D1)可对应于去耦合沟渠电容器结构220a的高度。去耦合沟渠电容器结构220b相对于装置区214的半导体衬底的表面246可具有深度(D2)。深度(D2)可对应于去耦合沟渠电容器结构220b的高度。去耦合沟渠电容器结构220c相对于装置区214的半导体衬底的表面246可具有深度(D3)。深度(D3)可对应于去耦合沟渠电容器结构220c的高度。
去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220b的深度(D2)相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(D1)而言可更大。去耦合沟渠电容器区204e中的去耦合沟渠电容器结构220c的深度(D3)相对于去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220b的深度(D2)而言可更大且相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(D1)而言可更大。
在一些实施方式中，深度(D2)(对应于去耦合沟渠电容器结构220b的高度)可被选择为半导体管芯封装200的目标深度。在该些实施方式中，深度(D1)(对应于去耦合沟渠电容器结构220a的高度)及深度(D3)(对应于去耦合沟渠电容器结构220c的高度)可被选择成介于较深度(D2)小近似15％至较深度(D2)大近似15％的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图2C中进一步所示，去耦合沟渠电容器结构220a可具有宽度(W1)，去耦合沟渠电容器结构220b可具有宽度(W2)，且去耦合沟渠电容器结构220c可具有宽度(W3)。在一些实施方式中，宽度(W1至W3)近似相等。在一些实施方式中，宽度(W1至W3)中的二或更多者是不同的宽度。在一些实施方式中，深度(D2)及宽度(W2)二者相对于深度(D1)及宽度(W1)而言分别更大。
如上所述，图2A至图2C是作为实例提供。其他实例可与针对图2A至图2C阐述的实例不同。
图3A及图3B是本文中所阐述的半导体管芯封装200的实例性实施方式300的图。实例性实施方式300包括半导体管芯封装200的包括密封环结构302的一部分。图3A示出半导体管芯封装200的另一部分的俯视图。图3B示出半导体管芯封装200的沿着图3A中的线B-B的另一部分的剖视图。
如图3A中所示，实例性实施方式300中的半导体管芯封装200的所述一部分包括密封环结构302。密封环结构302可包括于半导体管芯封装200的周界(例如，外周界)周围。密封环结构302可被配置成为半导体管芯封装200提供增加的结构刚度，此可降低破裂、翘曲及/或原本可能由施加于半导体管芯封装200上的实体应力引起的另一种类型的实体损坏的可能性。另外及/或作为另外一种选择，密封环结构302可被配置成为半导体管芯封装200提供防潮密封。因此，密封环结构302可降低湿法气进入半导体管芯封装200中的可能性，否则所述湿法气可能会导致半导体管芯封装200的氧化及/或实体劣化。
如图3A中进一步所示，密封环结构302可包括内密封环结构304及外密封环结构306。内密封环结构304及外密封环结构306中的每一者可包括多个分段金属化层。去耦合沟渠电容器区204a至204n中的一或多者可通过金属化层308而与内密封环结构304电性连接。此使得能够经由内密封环结构304在去耦合沟渠电容器区204a至204n的去耦合沟渠电容器结构与半导体管芯封装200中的其他半导体装置之间对电性信号进行绕线。
如图3B中所示，实例性实施方式300中所示的半导体管芯封装200的所述一部分可包括与以上接合图2A至图2C示出及阐述的构件相似的构件202至244。如图3B中进一步所示，实例性实施方式300中所示的半导体管芯封装200的所述一部分可包括密封环结构302。密封环结构302可在第二半导体管芯206的装置区210与第一半导体管芯202的装置区214之间延伸。另外，密封环结构302可延伸穿过第二半导体管芯206的内连区212且延伸穿过第一半导体管芯202的内连区216。密封环结构302可包括内连区212中所包括的金属化层224及接触件226，且可包括内连区216中所包括的金属化层230及接触件232。
如图3B中进一步所示，去耦合沟渠电容器区204b中的去耦合沟渠电容器结构220可通过金属化层308而与内密封环结构304电性连接及/或在实体上连接。金属化层308可包括于第一半导体管芯202的内连区216中。位于去耦合沟渠电容器结构220下面的导电线310可将金属化层308与金属化层230电性连接，所述金属化层230可将去耦合沟渠电容器结构220与导电线310电性连接。
如图3B中进一步所示，内密封环结构304可与第二半导体管芯206的装置区210的半导体衬底中所包括的静电放电(electrostatic discharge，ESD)保护电路312电性连接及/或在实体上连接。密封环结构302的内密封环结构304将ESD保护电路312与去耦合沟渠电容器区204b中的去耦合沟渠电容器结构220电性连接。
ESD保护电路312可包括一个或多个半导体二极管及/或被配置成向所述一个或多个半导体装置218提供ESD保护(例如，防电击保护、防静电积聚保护)的另一种类型的半导体装置。可对装置区210的半导体衬底的一个或多个区进行掺杂以形成n井314。在n井314中可包括ESD保护电路312的所述一个或多个二极管的n型接触件316及p型接触件318。
如上所述，图3A及图3B是作为实例提供。其他实例可与针对图3A及图3B阐述的实例不同。
图4是本文中所阐述的去耦合沟渠电容器结构220的实例性实施方式400的图。如图4中所示，去耦合沟渠电容器结构220可形成于装置区214中。具体而言，去耦合沟渠电容器结构220可自表面246延伸至装置区214的半导体衬底中。
去耦合沟渠电容器结构220可包括多个导电层402及多个介电层404。在去耦合沟渠电容器结构220中，导电层402与介电层404可以交替配置进行布置。举例而言，在去耦合沟渠电容器结构220中可包括第一导电层402，在第一导电层402之上可包括第一介电层404，在第一介电层404之上可包括第二导电层402，且以此类推。一对导电层402之间的介电层404可对应于去耦合沟渠电容器结构220的沟渠电容器，其中导电层402对应于沟渠电容器的电极且介电层404对应于沟渠电容器的介电介质。以此种方式，去耦合沟渠电容器结构220包括延伸至装置区214的半导体衬底中的多个分层沟渠电容器。
一般而言，较深的去耦合沟渠电容器结构220可相对于较浅的去耦合沟渠电容器结构220提供更大量的去耦合电容。另外及/或作为另外一种选择，较宽较深的去耦合沟渠电容器结构220可相对于较窄较深的去耦合沟渠电容器结构220包括更大数量的导电层402及更大数量的介电层404，且因此包括更大数量的去耦合沟渠电容器。此使得较宽较深的去耦合沟渠电容器结构220相对于较窄较深的去耦合沟渠电容器结构220亦能够提供更大量的去耦合电容。
导电层402可包含一种或多种导电材料，例如导电金属(例如，铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、钴(Co))、导电陶瓷(例如，氮化钽(TaN)、氮化钛(TiN))及/或另一种类型的导电材料。介电层404可包含一种或多种介电材料，例如氧化物(例如，氧化硅(SiOx))、氮化物(例如，氮化硅(SixNy))及/或另一合适的介电材料。
如图4中进一步所示，导电层402及介电层404可局部地延伸出装置区214的半导体衬底且可沿着装置区214的半导体衬底的表面246的一部分延伸。此使得导电端子能够与导电层402电性连接及/或在实体上连接。导电端子可将去耦合沟渠电容器结构220电性连接及/或在实体上连接至半导体管芯封装200中的其他结构及/或装置。
如上所述，图4是作为实例提供。其他实例可与针对图4阐述的实例不同。
图5A至图5E是形成本文中所阐述的半导体管芯的实例性实施方式500的图。在一些实施方式中，实例性实施方式500包括用于形成第二半导体管芯206的一部分的实例性工艺。在一些实施方式中，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可实行接合实例性实施方式500阐述的操作中的一或多者。在一些实施方式中，接合实例性实施方式500阐述的一个或多个操作可由另一半导体处理机台来实行。
转至图5A，可接合第二半导体管芯206的装置区210的半导体衬底来实行实例性实施方式500的操作中的一或多者。装置区210的半导体衬底可以半导体晶圆或另一种类型的衬底的形式提供。
如图5B中所示，可在装置区210中形成一个或多个半导体装置218。举例而言，半导体处理机台102至114中的一或多者可实行光刻图案化操作、刻蚀操作、沈积操作、CMP操作及/或另一种类型的操作，以形成一个或多个晶体管、一个或多个电容器、一个或多个存储单元、一个或多个电路(例如，一个或多个IC)及/或另一种类型的一个或多个半导体装置。在一些实施方式中，可在离子植入操作中对装置区210的半导体衬底的一个或多个区进行掺杂，以形成一个或多个p井、一个或多个n井及/或一个或多个深n井。在一些实施方式中，沈积机台102可沈积一个或多个源极/漏极区、一个或多个栅极结构及/或一个或多个STI区以及其他实例。
如图5C至图5E中所示，可在装置区210的半导体衬底之上及/或装置区210的半导体衬底上形成第二半导体管芯206的内连区212。半导体处理机台102至114中的一或多者可通过形成一个或多个介电层222且在所述多个介电层222中形成多个金属化层224来形成内连区212。举例而言，沈积机台102可沈积所述一个或多个介电层222中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层224中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。第一金属化层的至少一部分可与半导体装置218电性连接及/或在实体上连接。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区212相似的处理操作，直至达成金属化层224的充分布置或所期望布置。
如图5E中所示，半导体处理机台102至114中的一或多者可形成所述一个或多个介电层222中的另一层且可在所述层中形成多个接触件226，使得接触件226与金属化层224中的一或多者电性连接及/或在实体上连接。举例而言，沈积机台102可沈积所述一个或多个介电层222中的层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除所述层的一些部分以在所述层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成接触件226(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。
如上所述，图5A至图5E是作为实例提供。其他实例可与针对图5A至图5E阐述的实例不同。
图6A至图6E是形成本文中所阐述的半导体管芯的实例性实施方式600的图。在一些实施方式中，实例性实施方式600包括用于形成第二半导体管芯206的另一部分的实例性工艺。在一些实施方式中，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可实行接合实例性实施方式600阐述的操作中的一或多者。在一些实施方式中，接合实例性实施方式600阐述的一个或多个操作可由另一半导体处理机台来实行。
转至图6A，可接合第二半导体管芯206的装置区210的半导体衬底来实行实例性实施方式600的操作中的一或多者。装置区210的半导体衬底可以半导体晶圆或另一种类型的衬底的形式提供。
如图6B中所示，可在装置区210中形成一个或多个半导体装置218。举例而言，半导体处理机台102至114中的一或多者可实行光刻图案化操作、刻蚀操作、沈积操作、CMP操作及/或另一种类型的操作，以形成一个或多个晶体管、一个或多个电容器、一个或多个存储单元、一个或多个电路(例如，一个或多个IC)及/或另一种类型的一个或多个半导体装置。在一些实施方式中，可在离子植入操作中对装置区210的半导体衬底的一个或多个区进行掺杂，以形成一个或多个p井、一个或多个n井及/或一个或多个深n井。在一些实施方式中，沈积机台102可沈积一个或多个源极/漏极区、一个或多个栅极结构及/或一个或多个STI区以及其他实例。
如图6B中进一步所示，可在装置区210的半导体衬底中形成ESD保护电路312。在一些实施方式中，可在离子植入操作中对装置区210的半导体衬底的一个或多个区进行掺杂以形成n井314。在一些实施方式中，半导体处理机台102至114中的一或多者可实行光刻图案化操作、刻蚀操作、沈积操作、CMP操作及/或另一种类型的操作，以形成ESD保护电路312的二极管的n型接触件316及ESD保护电路312的二极管的p型接触件318。
如图6C至图6E中所示，可在装置区210的半导体衬底之上及/或装置区210的半导体衬底上形成第二半导体管芯206的内连区212。半导体处理机台102至114中的一或多者可通过形成一个或多个介电层222且在所述多个介电层222中形成多个金属化层224来形成内连区212。举例而言，沈积机台102可沈积所述一个或多个介电层222中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层224中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。第一金属化层的至少一部分可与半导体装置218电性连接及/或在实体上连接。第一金属化层的另一部分可与ESD保护电路312的一个或多个n型接触件316电性连接及/或在实体上连接。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区212相似的处理操作，直至达成金属化层224的充分布置或所期望布置。
如图6C至图6E中进一步所示，可在内连区212中的密封环结构302的部分302a中形成多个结构。举例而言，可在内连区212中形成密封环结构302的内密封环结构304的部分304a。作为另一实例，可在内连区212中形成密封环结构302的外密封环结构306的部分306a。形成部分304a及306a可包括在内连区212的所述一个或多个介电层222中形成多个金属化层224。举例而言，沈积机台102可沈积所述一个或多个介电层222中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层224中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)，以用于密封环结构302的部分302a中的部分304a及306a。第一金属化层的至少一部分可与ESD保护电路312的一个或多个p型接触件318电性连接及/或在实体上连接。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区212相似的处理操作，直至在密封环结构302的部分302a中的部分304a及306a中达成金属化层224的充分布置或所期望布置。
如图6E中所示，半导体处理机台102至114中的一或多者可形成所述一个或多个介电层222中的另一层且可在所述层中形成多个接触件226，使得接触件226与金属化层224中的一或多者电性连接及/或在实体上连接。举例而言，沈积机台102可沈积所述一个或多个介电层222中的层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除所述层的一些部分以在所述层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成接触件226(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。
如上所述，图6A至图6E是作为实例提供。其他实例可与针对图6A至图6E阐述的实例不同。
图7A至图7E是形成本文中所阐述的半导体管芯的实例性实施方式700的图。在一些实施方式中，实例性实施方式700包括用于形成第一半导体管芯202的一部分的实例性工艺。在一些实施方式中，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可实行接合实例性实施方式700阐述的操作中的一或多者。在一些实施方式中，接合实例性实施方式700阐述的一个或多个操作可由另一半导体处理机台来实行。
转至图7A，可接合第一半导体管芯202的装置区210的半导体衬底来实行实例性实施方式700的操作中的一或多者。装置区214的半导体衬底可以半导体晶圆或另一种类型的衬底的形式提供。
如图7B中所示，可在装置区214中形成多个去耦合沟渠电容器结构。具体而言，可在装置区214中的多个去耦合沟渠电容器区中的每一者中形成相应的多个去耦合沟渠电容器结构。相应的所述多个去耦合沟渠电容器结构中的至少二者或更多者可相对于装置区214的半导体衬底的表面246而在装置区214中被形成至不同的深度(或高度)。
作为以上内容的实例，半导体处理机台102至114中的一或多者可实行光刻图案化操作、刻蚀操作、沈积操作、CMP操作及/或另一种类型的操作，以在装置区214的去耦合沟渠电容器区204a中形成多个去耦合沟渠电容器结构220a、在装置区214的去耦合沟渠电容器区204c中形成多个去耦合沟渠电容器结构220b且在装置区214的去耦合沟渠电容器区204e中形成多个去耦合沟渠电容器结构220c。在一些实施方式中，去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220b的深度(或高度)相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(或高度)而言更大。在一些实施方式中，去耦合沟渠电容器区204e中的去耦合沟渠电容器结构220c的深度(或高度)相对于去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220c的深度(或高度)而言更大且相对于去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a的深度(或高度)而言更大。
为形成去耦合沟渠电容器结构，可使用光刻胶层、硬掩模及/或另一种类型的掩蔽层中的图案在装置区214的半导体衬底中(例如，自表面246)形成凹槽。举例而言，沈积机台102在装置区214的半导体衬底之上形成光刻胶层。曝光机台104将光刻胶层暴露于辐射源以对光刻胶层进行图案化。显影机台106对光刻胶层进行显影且移除光刻胶层的一些部分以暴露出图案。刻蚀机台108向装置区214的半导体衬底中进行刻蚀以形成凹槽。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在所述凹槽中沈积第一导电层402，使得第一导电层402与凹槽的形状共形。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第一导电层402上沈积第一介电层404。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第一介电层404上沈积第二导电层402。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第二导电层402上沈积第二介电层404。沈积机台102可实行后续沈积操作，直至在用于深沟渠电容器结构的凹槽中形成足够数量或所期望数量的深沟渠电容器。
如图7C至图7E中所示，可在装置区214的半导体衬底之上及/或装置区214的半导体衬底上形成第一半导体管芯202的内连区216。半导体处理机台102至114中的一或多者可通过形成一个或多个介电层228且在所述多个介电层228中形成多个金属化层230来形成内连区216。举例而言，沈积机台102可沈积所述一个或多个介电层228中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层230中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区216相似的处理操作，直至达成金属化层230的充分布置或所期望布置。
去耦合沟渠电容器区204a中的去耦合沟渠电容器结构220a可与金属化层230中的一或多者电性连接及/或在实体上连接。去耦合沟渠电容器区204c中的去耦合沟渠电容器结构220b可与金属化层230中的一或多者电性连接及/或在实体上连接。去耦合沟渠电容器区204e中的去耦合沟渠电容器结构220c可与金属化层230中的一或多者电性连接及/或在实体上连接。
如图7E中所示，半导体处理机台102至114中的一或多者可形成所述一个或多个介电层228中的另一层且可在所述层中形成多个接触件232，使得接触件232与金属化层230中的一或多者电性连接及/或在实体上连接。举例而言，沈积机台102可沈积所述一个或多个介电层228中的层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除所述层的一些部分以在所述层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成接触件232(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。
如上所述，图7A至图7E是作为实例提供。其他实例可与针对图7A至图7E阐述的实例不同。
图8A至图8E是形成本文中所阐述的半导体管芯的实例性实施方式800的图。在一些实施方式中，实例性实施方式800包括用于形成第一半导体管芯202的另一部分的实例性工艺。在一些实施方式中，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可实行接合实例性实施方式800阐述的操作中的一或多者。在一些实施方式中，接合实例性实施方式800阐述的一个或多个操作可由另一半导体处理机台来实行。
转至图8A，可接合第一半导体管芯202的装置区214的半导体衬底来实行实例性实施方式800中的操作中的一或多者。装置区214的半导体衬底可以半导体晶圆或另一种类型的衬底的形式提供。
如图8B中所示，可在装置区214的去耦合沟渠电容器区204b中形成多个去耦合沟渠电容器结构220。为形成去耦合沟渠电容器结构，可使用光刻胶层、硬掩模及/或另一种类型的掩蔽层中的图案在装置区214的半导体衬底中形成凹槽。举例而言，沈积机台102在装置区214的半导体衬底之上形成光刻胶层。曝光机台104将光刻胶层暴露于辐射源以对光刻胶层进行图案化。显影机台106对光刻胶层进行显影且移除光刻胶层的一些部分以暴露出图案。刻蚀机台108向装置区214的半导体衬底中进行刻蚀以形成凹槽。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在所述凹槽中沈积第一导电层402，使得第一导电层402与凹槽的形状共形。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第一导电层402上沈积第一介电层404。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第一介电层404上沈积第二导电层402。沈积机台102可实行沈积操作(例如，CVD操作、PVD操作、ALD操作)以在第二导电层402上沈积第二介电层404。沈积机台102可实行后续沈积操作，直至在用于深沟渠电容器结构的凹槽中形成足够数量或所期望数量的深沟渠电容器。
如图8C至图8E中所示，可在装置区214的半导体衬底之上及/或装置区214的半导体衬底上形成第一半导体管芯202的内连区216。半导体处理机台102至114中的一或多者可通过形成一个或多个介电层228且在所述多个介电层228中形成多个金属化层230来形成内连区216。举例而言，沈积机台102可沈积所述一个或多个介电层228中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层230中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。第一金属化层的至少一部分可与去耦合沟渠电容器结构220电性连接及/或在实体上连接。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区212相似的处理操作，直至达成金属化层230的充分布置或所期望布置。
如图8C至图8E中进一步所示，可在内连区216中的密封环结构302的部分302b中形成多个结构。举例而言，可在内连区212中形成密封环结构302的内密封环结构304的部分304b。作为另一实例，可在内连区212中形成密封环结构302的外密封环结构306的部分306b。形成部分304b及306b可包括在内连区216的所述一个或多个介电层228中形成多个金属化层230。举例而言，沈积机台102可沈积所述一个或多个介电层228中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成所述多个金属化层230中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)，以用于密封环结构302的部分302b中的部分304b及306b。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成内连区216相似的处理操作，直至在密封环结构302的部分302b中的部分304b及306b中达成金属化层230的充分布置或所期望布置。
如图8C至图8E中进一步所示，可在所述一个或多个介电层228中形成导电线310及金属化层308。导电线310及金属化层308可将去耦合沟渠电容器区204b中的去耦合沟渠电容器结构220与密封环结构302的部分302b电性连接及/或在实体上连接。具体而言，导电线310及金属化层308可将去耦合沟渠电容器区204b中的去耦合沟渠电容器结构220与密封环结构302的内密封环结构304的部分302b电性连接及/或在实体上连接。
如图8E中所示，半导体处理机台102至114中的一或多者可形成所述一个或多个介电层228中的另一层且可在所述层中形成多个接触件232，使得接触件232与金属化层230中的一或多者电性连接及/或在实体上连接。举例而言，沈积机台102可沈积所述一个或多个介电层228中的层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除所述层的一些部分以在所述层中形成凹槽，且沈积机台102及/或镀覆机台112可在所述凹槽中形成接触件232(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。
如上所述，图8A至图8E是作为实例提供。其他实例可与针对图8A至图8E阐述的实例不同。
图9A至图9G是形成本文中所阐述的半导体管芯封装200的一部分的实例性实施方式900的图。在一些实施方式中，接合图9A至图9D阐述的一个或多个操作可由半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116实行。在一些实施方式中，接合图9A至图9D阐述的一个或多个操作可由另一半导体处理机台来实行。
如图9A中所示，可在接合界面208处对第一半导体管芯202与第二半导体管芯206进行接合，使得第一半导体管芯202与第二半导体管芯206在垂直方向上布置或堆叠。可以WoW配置、晶圆上管芯配置、管芯上管芯配置及/或另一直接接合配置而使第一半导体管芯202与第二半导体管芯206在垂直方向上布置或堆叠。接合机台114可实行接合操作，以在接合界面208处对第一半导体管芯202与第二半导体管芯206进行接合。接合操作可包括直接接合操作，在所述直接接合操作中通过接触件226与接触件232的实体连接来达成第一半导体管芯202与第二半导体管芯206的接合。在接合界面208处，在接触件226/232之间形成直接金属接合，且在两个介电层之间形成直接介电质接合。
如图9B中所示，可穿过装置区214的半导体衬底且向内连区216的介电层228的一部分中形成一个或多个凹槽902。所述一个或多个凹槽902可被形成为暴露出内连区216中的金属化层230的一个或多个部分。因此，所述一个或多个凹槽902可形成于金属化层230的所述一个或多个部分之上。
在一些实施方式中，使用光刻胶层中的图案形成所述一个或多个凹槽902。在该些实施方式中，沈积机台102在装置区214的硅衬底之上形成光刻胶层。曝光机台104将光刻胶层暴露于辐射源以对光刻胶层进行图案化。显影机台106对光刻胶层进行显影且移除光刻胶层的一些部分以暴露出图案。刻蚀机台108穿过装置区214的半导体衬底且向内连区216的介电层228的一部分中进行刻蚀，以形成所述一个或多个凹槽902。在一些实施方式中，刻蚀操作包括等离子体刻蚀技术、湿法化学刻蚀技术及/或另一种类型的刻蚀技术。在一些实施方式中，光刻胶移除机台移除光刻胶层的其余部分(例如，使用化学剥除剂、等离子体灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成所述一个或多个凹槽902的替代技术。
如图9C中所示，可在所述一个或多个凹槽902中形成一个或多个BTSV结构240。以此种方式，所述一个或多个BTSV结构240延伸穿过装置区214的半导体衬底且延伸至内连区216中。所述一个或多个BTSV结构240可与金属化层230的经由所述一个或多个凹槽902暴露出的所述一个或多个部分电性连接及/或在实体上连接。
沈积机台102及/或镀覆机台112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上接合图1阐述的另一沈积技术及/或除以上接合图1阐述的沈积技术以外的沈积技术来沈积所述一个或多个BTSV结构240。在一些实施方式中，在沈积所述一个或多个BTSV结构240之后，平坦化机台110可实行CMP操作以对所述一个或多个BTSV结构240进行平坦化。
如图9D中所示，可在第一半导体管芯202之上形成半导体管芯封装200的重布线结构234。半导体处理机台102至114中的一或多者可通过形成一个或多个介电层236且在所述多个介电层236中形成多个金属化层238来形成重布线结构234。举例而言，沈积机台102可沈积所述一个或多个介电层236中的第一层(例如，使用CVD技术、ALD技术、PVD技术及/或另一种类型的沈积技术)，刻蚀机台108可移除第一层的一些部分以在第一层中形成凹槽，且沈积机台102及/或镀覆机台112可在凹槽中形成所述多个金属化层238中的第一金属化层(例如，使用CVD技术、ALD技术、PVD技术、电镀技术及/或另一种类型的沈积技术)。第一金属化层的至少一部分可与所述一个或多个BTSV结构240电性连接及/或在实体上连接。沈积机台102、刻蚀机台108、镀覆机台112及/或另一半导体处理机台可继续实行与形成重布线结构234相似的处理操作，直至达成金属化层238的充分布置或所期望布置。
如图9E中所示，可在所述一个或多个介电层236中形成凹槽904。凹槽904可被形成为暴露出重布线结构234中的金属化层238的一些部分。因此，凹槽904可形成于金属化层238的所述一个或多个部分之上。
在一些实施方式中，使用光刻胶层中的图案形成凹槽904。在该些实施方式中，沈积机台102在所述一个或多个介电层236上形成光刻胶层。曝光机台104将光刻胶层暴露于辐射源以对光刻胶层进行图案化。显影机台106对光刻胶层进行显影且移除光刻胶层的一些部分以暴露出图案。刻蚀机台108向所述一个或多个介电层236中进行刻蚀以形成凹槽904。在一些实施方式中，刻蚀操作包括等离子体刻蚀技术、湿法化学刻蚀技术及/或另一种类型的刻蚀技术。在一些实施方式中，光刻胶移除机台移除光刻胶层的其余部分(例如，使用化学剥除剂、等离子体灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成凹槽904的替代技术。
如图9F中所示，可在凹槽904中形成UBM层242。沈积机台102及/或镀覆机台112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上接合图1阐述的另一沈积技术及/或除以上接合图1阐述的沈积技术以外的沈积技术来沈积UBM层242。在一些实施方式中，在重布线结构234的顶表面上(包括在凹槽904中)沈积导电材料的连续层。然后对导电材料的连续层进行图案化(例如，通过沈积机台102、曝光机台104及显影机台106)以在导电材料的连续层上形成图案，且刻蚀机台108基于所述图案移除导电材料的连续层的一些部分。导电材料的连续层的剩余部分可对应于UBM层242。
如图9G中所示，可在UBM层242之上在凹槽904中形成导电端子244。在一些实施方式中，镀覆机台112使用电镀技术形成导电端子244。在一些实施方式中，在凹槽904中分配焊料以形成导电端子244。
如上所述，图9A至图9G是作为实例提供。其他实例可与针对图9A至图9G阐述的实例不同。
图10是本文中所阐述的装置1000的实例性构件的图。在一些实施方式中，半导体处理机台102至114中的一或多者及/或晶圆/管芯运输机台116可包括一个或多个装置1000及/或装置1000的一个或多个构件。如图10中所示，装置1000可包括总线1010、处理器1020、存储器1030、输入构件1040、输出构件1050及/或通信构件1060。
总线1010可包括使得能够在装置1000的构件之间进行有线通信及/或无线通信的一个或多个构件。总线1010可将图10所示二个或更多个构件耦合于一起(例如经由操作耦合、通信耦合、电子耦合及/或电性耦合)。举例而言，总线1010可包括电性连接、配线、迹线、引线及/或无线总线。处理器1020可包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序化栅数组、应用专用集成电路及/或另一种类型的处理构件。处理器1020可以硬件、韧体或硬件与软件的组合来实施。在一些实施方式中，处理器1020可包括一个或多个处理器，所述一个或多个处理器能够被程序化以实行本文中其他处所阐述的一个或多个操作或工艺。
存储器1030可包括挥发性存储器及/或非易失性存储器。举例而言，存储器1030可包括随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘驱动机及/或另一种类型的存储器(例如，快闪存储器、磁性存储器及/或光学存储器)。存储器1030可包括内部存储器(例如，RAM、ROM或硬盘驱动机)及/或可移除存储器(例如，可经由通用串行总线连接而移除)。存储器1030可为非暂时性计算机可读取媒体。存储器1030可储存与装置1000的操作相关的信息、一个或多个指令及/或软件(例如，一个或多个软件应用)。在一些实施方式中，存储器1030可包括例如经由总线1010耦合(例如，通信耦合)至一个或多个处理器(例如，处理器1020)的一个或多个存储器。处理器1020与存储器1030之间的通信耦合可使得处理器1020能够读取及/或处理储存于存储器1030中的信息及/或将信息储存于存储器1030中。
输入构件1040可使得装置1000能够接收输入，例如使用者输入及/或所感测的输入。举例而言，输入构件1040可包括触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、传感器、全球定位系统传感器、加速度计、陀螺仪及/或致动器。输出构件1050可使得装置1000能够例如经由显示器、扬声器及/或发光二极管来提供输出。通信构件1060可使得装置1000能够经由有线连接及/或无线连接而与其他装置进行通信。举例而言，通信构件1060可包括接收器、发射器、收发器、调制解调器、网络界面卡及/或天线。
装置1000可实行本文中所阐述的一个或多个操作或工艺。举例而言，非暂时性计算机可读取媒体(例如，存储器1030)可储存一组指令(例如，一个或多个指令或代码)以供由处理器1020执行。处理器1020可执行所述一组指令来实行本文中所阐述的一个或多个操作或工艺。在一些实施方式中，由一个或多个处理器1020执行所述一组指令使得所述一个或多个处理器1020及/或装置1000实行本文中所阐述的一个或多个操作或工艺。在一些实施方式中，可使用硬接线电路系统(hardwired circuitry)代替所述指令或与所述指令进行组合来实行本文中所阐述的一个或多个操作或工艺。另外或作为另外一种选择，处理器1020可被配置成实行本文中所阐述的一个或多个操作或工艺。因此，本文中所阐述的实施方式并不限于硬接线电路系统与软件的任何特定组合。
图10中所示的构件的数目及布置是作为实例提供。相较于图10中所示的构件，装置1000可包括附加的构件、更少的构件、不同的构件或不同布置的构件。另外或作为另外一种选择，装置1000的一组构件(例如，一个或多个构件)可实行被阐述为由装置1000的另一组构件实行的一个或多个功能。
图11是与形成本文中所阐述的半导体管芯封装相关联的实例性工艺1100的流程图。在一些实施方式中，图11所示一个或多个工艺方块由一个或多个半导体处理机台(例如，半导体处理机台102至114中的一或多者)实行。另外或作为另外一种选择，图11所示一个或多个工艺方块可由装置1000的一个或多个构件(例如处理器1020、存储器1030、输入构件1040、输出构件1050及/或通信构件1060)来实行。
如图11中所示，工艺1100可包括在第一半导体管芯的装置区中形成多个去耦合沟渠电容器区(方块1110)。举例而言，如本文中所阐述，半导体处理机台102至114中的一或多者可在第一半导体管芯202的装置区214中形成多个去耦合沟渠电容器区204a至204n。在一些实施方式中，所述多个去耦合沟渠电容器区204a至204n中的第一去耦合沟渠电容器区204a的第一多个去耦合沟渠电容器结构220a在装置区214中被形成至第一深度(D1)。在一些实施方式中，所述多个去耦合沟渠电容器区204a至204n中的第二去耦合沟渠电容器区204c的第二多个去耦合沟渠电容器结构220b在装置区中被形成至第二深度(D2)。在一些实施方式中，第一深度(D1)与第二深度(D2)是相对于装置区214的表面246的不同的深度。
如图11中进一步所示，工艺1100可包括在形成所述多个去耦合沟渠电容器区之后在装置区之上形成内连区(方块1120)。举例而言，如本文中所阐述，在形成所述多个去耦合沟渠电容器区204a至204n之后，半导体处理机台102至114中的一或多者可在装置区214之上形成内连区216。
如图11中进一步所示，工艺1100可包括在接合界面处对第一半导体管芯与第二半导体管芯进行接合(方块1130)。举例而言，如本文中所阐述，半导体处理机台102至114中的一或多者可在接合界面208处对第一半导体管芯202与第二半导体管芯206进行接合。
工艺1100可包括附加的实施方式，例如以下阐述的及/或接合本文中其他处阐述的一个或多个其他工艺的任何单个实施方式或实施方式的任何组合。
在第一实施方式中，对第一半导体管芯202与第二半导体管芯206进行接合包括实行接合操作以对第一半导体管芯202与第二半导体管芯206进行接合。
在第二实施方式(单独地或与第一实施方式进行组合)中，工艺1100包括在第二半导体管芯206的另一装置区210中形成多个半导体装置218，且在所述另一装置区210之上形成另一内连区212，其中所述第一多个去耦合沟渠电容器结构220a及所述第二多个去耦合沟渠电容器结构220b被配置成为第二半导体管芯206的所述多个半导体装置218提供去耦合电容。
在第三实施方式(单独地或与第一实施方式及第二实施方式中的一或多者进行组合)中，工艺1100包括在第一半导体管芯202中形成密封环结构302的第一部分302b以及在第二半导体管芯中形成密封环结构302的第二部分302a，其中在对第一半导体管芯202与第二半导体管芯206进行接合时，密封环结构302的第一部分302b与密封环结构302的第二部分302a在接合界面208处被接合。
在第四实施方式(单独地或与第一实施方式至第三实施方式中的一或多者进行组合)中，形成密封环结构302的第一部分302b包括在第一半导体管芯202中形成密封环结构302的内密封环结构304的部分304b以及在第一半导体管芯202中形成密封环结构302的外密封环结构306的部分306b。
在第五实施方式(单独地或与第一实施方式至第四实施方式中的一或多者进行组合)中，工艺1100包括在内连区216中形成金属化层308，所述金属化层308将密封环结构302的第一部分302b与所述多个去耦合沟渠电容器区204a至204n中的第三去耦合沟渠电容器区204b中的第三多个去耦合沟渠电容器结构220电性连接。
在第六实施方式(单独地或与第一实施方式至第五实施方式中的一或多者进行组合)中，工艺1100包括在第二半导体管芯206中形成ESD保护电路312，其中ESD保护电路312与密封环结构302的第二部分302a电性连接。
尽管图11示出工艺1100的实例性方块，然而在一些实施方式中，相较于图11中所绘示的方块，工艺1100包括附加的方块、更少的方块、不同的方块或不同布置的方块。另外或作为另外一种选择，工艺1100的方块中的二或更多者可并行地实行。
以此种方式，半导体管芯封装中所包括的半导体管芯可包括位于半导体管芯的装置区中的多个去耦合沟渠电容器区。去耦合沟渠电容器区中的至少二者或更多者包括具有不同深度的去耦合沟渠电容器结构。可将去耦合沟渠电容器区中的去耦合沟渠电容器结构的深度选择成在降低半导体管芯封装的翘曲、断裂及/或破裂的可能性的同时提供足够的电容来满足半导体管芯封装的电路的电路去耦合参数。
如以上更详细地阐述，本文中所阐述的一些实施方式提供一种半导体管芯封装。所述半导体管芯封装包括第一半导体管芯。所述第一半导体管芯包括第一装置区，所述第一装置区包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构，其中所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一高度与所述第二去耦合沟渠电容器区中的第二去耦合沟渠电容器结构的第二高度是不同的高度。所述第一半导体管芯包括第一内连区，所述第一内连区在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻且包括与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接的多个金属化层。所述半导体管芯封装包括第二半导体管芯，所述第二半导体管芯在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合。所述第二半导体管芯包括：第二装置区，包括一个或多个半导体装置；以及第二内连区，在垂直方向上与所述第二装置区相邻。
在一些实施例中，所述第一半导体管芯的所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构被配置成为所述第二半导体管芯的所述一个或多个半导体装置提供去耦合电容。在一些实施例中，所述第一高度及所述第二高度是相对于所述第一装置区的半导体衬底的底表面而言；其中所述第一高度对应于所述第一去耦合沟渠电容器结构在所述半导体衬底中相对于所述底表面的第一深度；且其中所述第二高度对应于所述第二去耦合沟渠电容器结构在所述半导体衬底中相对于所述底表面的第二深度。在一些实施例中，所述第一装置区的第三去耦合沟渠电容器区中的第三去耦合沟渠电容器结构的第三高度与所述第一高度及所述第二高度不同。在一些实施例中，所述第一高度及所述第三高度包括于较所述第二高度小近似15％至较所述第二高度大近似15％的范围内。在一些实施例中，所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构被定位成相对于所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构更靠近所述半导体管芯封装的外边缘；且其中所述第二高度大于所述第一高度。在一些实施例中，所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一宽度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二宽度是不同的宽度。在一些实施例中，所述第二高度大于所述第一高度；且其中所述第二宽度大于所述第一宽度。在一些实施例中，所述第二去耦合沟渠电容器结构比所述第一去耦合沟渠电容器结构包括更大数量的导电层及更大数量的介电层。
如以上更详细地阐述，本文中所阐述的一些实施方式提供一种方法。所述方法包括在第一半导体管芯的装置区中形成多个去耦合沟渠电容器区。所述多个去耦合沟渠电容器区中的第一去耦合沟渠电容器区的第一多个去耦合沟渠电容器结构在所述装置区中被形成至第一深度。所述多个去耦合沟渠电容器区中的第二去耦合沟渠电容器区的第二多个去耦合沟渠电容器结构在所述装置区中被形成至第二深度。所述第一深度与所述第二深度是相对于所述装置区的表面的不同深度。所述方法包括在形成所述多个去耦合沟渠电容器区之后在所述装置区之上形成内连区。所述方法包括在接合界面处对所述第一半导体管芯与第二半导体管芯进行接合。
在一些实施例中，对所述第一半导体管芯与所述第二半导体管芯进行接合包括：实行直接接合操作以对所述第一半导体管芯与所述第二半导体管芯进行接合。在一些实施例中，所述的半导体管芯封装的形成方法，更包括：在所述第二半导体管芯的另一装置区中形成多个半导体装置；以及在所述另一装置区之上形成另一内连区，其中所述第一多个去耦合沟渠电容器结构及所述第二多个去耦合沟渠电容器结构被配置成为所述第二半导体管芯的所述多个半导体装置提供去耦合电容。在一些实施例中，所述的半导体管芯封装的形成方法，更包括：在所述第一半导体管芯中形成密封环结构的第一部分；以及在所述第二半导体管芯中形成所述密封环结构的第二部分，其中在对所述第一半导体管芯与所述第二半导体管芯进行接合时，所述密封环结构的所述第一部分与所述密封环结构的所述第二部分在所述接合界面处被接合。在一些实施例中，形成所述密封环结构的所述第一部分包括：在所述第一半导体管芯中形成所述密封环结构的内密封环结构的一部分；以及在所述第一半导体管芯中形成所述密封环结构的外密封环结构的一部分。在一些实施例中，所述的半导体管芯封装的形成方法，更包括：在所述内连区中形成金属化层，所述金属化层将所述密封环结构的所述第一部分与所述多个去耦合沟渠电容器区中的第三去耦合沟渠电容器区中的第三多个去耦合沟渠电容器结构电性连接。在一些实施例中，所述的半导体管芯封装的形成方法，更包括：在所述第二半导体管芯中形成静电放电(ESD)保护电路，其中所述静电放电保护电路与所述密封环结构的所述第二部分电性连接。
如以上更详细地阐述，本文中所阐述的一些实施方式提供一种半导体管芯封装。所述半导体管芯封装包括第一半导体管芯。所述第一半导体管芯包括第一装置区，所述第一装置区包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构。所述第一半导体管芯包括第一内连区，所述第一内连区在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻。所述半导体管芯封装包括第二半导体管芯，所述第二半导体管芯在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合。所述第二半导体管芯包括第二装置区，所述第二装置区包括一个或多个半导体装置及ESD保护电路。所述第二半导体管芯包括在垂直方向上与所述第二装置区相邻的第二内连区。所述半导体管芯封装包括延伸穿过所述第一内连区及所述第二内连区的密封环结构，其中所述密封环结构将所述ESD保护电路与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接。
在一些实施例中，所述密封环结构包括：内密封环结构；以及外密封环结构，其中所述密封环结构的所述内密封环结构将所述静电放电保护电路与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接。在一些实施例中，所述一个或多个半导体装置与所述静电放电保护电路通过位于所述第二内连区中的一个或多个金属化层而电性连接。在一些实施例中，所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一高度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二高度是不同的高度。
以上概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本揭露的态样。熟习此项技术者应理解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下对其作出各种改变、取代及变更。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种半导体管芯封装，其特征在于，包括：
第一半导体管芯，包括：
第一装置区，包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构，
其中所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一高度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二高度是不同的高度；以及
第一内连区，在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻且包括与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接的多个金属化层；以及
第二半导体管芯，在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合，所述第二半导体管芯包括：
第二装置区，包括一个或多个半导体装置；以及
第二内连区，在垂直方向上与所述第二装置区相邻。
2.根据权利要求1所述的半导体管芯封装，其特征在于，所述第一高度及所述第二高度是相对于所述第一装置区的半导体衬底的底表面而言；
其中所述第一高度对应于所述第一去耦合沟渠电容器结构在所述半导体衬底中相对于所述底表面的第一深度；且
其中所述第二高度对应于所述第二去耦合沟渠电容器结构在所述半导体衬底中相对于所述底表面的第二深度。
3.根据权利要求1所述的半导体管芯封装，其特征在于，所述第一装置区的第三去耦合沟渠电容器区中的第三去耦合沟渠电容器结构的第三高度与所述第一高度及所述第二高度不同，所述第一高度及所述第三高度包括于较所述第二高度小近似15％至较所述第二高度大近似15％的范围内。
4.根据权利要求1所述的半导体管芯封装，其特征在于，所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构被定位成相对于所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构更靠近所述半导体管芯封装的外边缘；且
其中所述第二高度大于所述第一高度。
5.根据权利要求1所述的半导体管芯封装，其特征在于，所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一宽度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二宽度是不同的宽度。
6.根据权利要求5所述的半导体管芯封装，其特征在于，所述第二高度大于所述第一高度；且
其中所述第二宽度大于所述第一宽度，所述第二去耦合沟渠电容器结构比所述第一去耦合沟渠电容器结构包括更大数量的导电层及更大数量的介电层。
7.一种半导体管芯封装，其特征在于，包括：
第一半导体管芯，包括：
第一装置区，包括第一去耦合沟渠电容器区及第二去耦合沟渠电容器区，所述第一去耦合沟渠电容器区包括第一去耦合沟渠电容器结构，所述第二去耦合沟渠电容器区包括第二去耦合沟渠电容器结构；
第一内连区，在所述第一内连区的第一侧处在垂直方向上与所述第一装置区相邻；
第二半导体管芯，在所述第一内连区的与所述第一侧相对的第二侧处与所述第一半导体管芯接合，所述第二半导体管芯包括：
第二装置区，包括：
一个或多个半导体装置；以及
静电放电保护电路；以及
第二内连区，在垂直方向上与所述第二装置区相邻；以及
密封环结构，延伸穿过所述第一内连区及所述第二内连区，
其中所述密封环结构将所述静电放电保护电路与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接。
8.根据权利要求7所述的半导体管芯封装，其特征在于，所述密封环结构包括：
内密封环结构；以及
外密封环结构，
其中所述密封环结构的所述内密封环结构将所述静电放电保护电路与所述第一去耦合沟渠电容器结构及所述第二去耦合沟渠电容器结构电性连接。
9.根据权利要求7所述的半导体管芯封装，其特征在于，所述一个或多个半导体装置与所述静电放电保护电路通过位于所述第二内连区中的一个或多个金属化层而电性连接。
10.根据权利要求7所述的半导体管芯封装，其特征在于，所述第一去耦合沟渠电容器区中的所述第一去耦合沟渠电容器结构的第一高度与所述第二去耦合沟渠电容器区中的所述第二去耦合沟渠电容器结构的第二高度是不同的高度。
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