TW202418494A - 半導體晶粒封裝 - Google Patents

Abstract

半導體晶粒封裝包括與邏輯半導體晶粒直接結合的電感器-電容器（LC）半導體晶粒。LC半導體晶粒包括整合至單個晶粒中的電感器及電容器。LC半導體晶粒的電感器及電容器可與邏輯半導體晶粒上的電晶體及其他邏輯組件電性連接以形成半導體晶粒封裝的電壓調節器電路。將電壓調節器電路的被動組件（例如電感器及電容器）整合至單個半導體晶粒中會減小電壓調節器電路中的訊號傳播距離，此可提高電壓調節器電路的操作效率、減小半導體晶粒封裝的形狀因數、減小電壓調節器電路中的寄生電容及/或減小寄生電感（藉此改善電壓調節器電路的效能）等等。

Description

半導體晶粒封裝及形成方法

可使用各種半導體裝置封裝技術來將一或多個半導體晶粒併入至半導體裝置封裝中。在一些情形中，可在半導體裝置封裝中堆疊半導體晶粒，以達成半導體裝置封裝的較小水平佔用面積或側向佔用面積及/或提高半導體裝置封裝的密度。可實行的用於將多個半導體晶粒整合於半導體裝置封裝中的半導體裝置封裝技術可包括積體扇出（integrated fanout，InFO）、疊層封裝（package on package，PoP）、晶圓上晶片（chip on wafer，CoW）、晶圓上晶圓（wafer on wafer，WoW）及/或基底上晶圓上晶片（chip on wafer on substrate，CoWoS）等等。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

在直接結合式半導體晶粒封裝（晶圓上晶圓（wafer on wafer，WoW）半導體晶粒封裝、晶圓上晶片（chip on wafer，CoW）半導體晶粒封裝、晶粒對晶粒直接結合式半導體晶粒封裝）中，對半導體晶粒進行直接結合，使得半導體晶粒在垂直方向上佈置於半導體晶粒封裝中。使用晶粒的直接結合及垂直堆疊可減小半導體晶粒之間的內連線長度（此會減少功率損耗及訊號傳播時間）且可使得能夠在包括半導體晶粒封裝的半導體裝置封裝中提高所述半導體晶粒封裝的密度。

在一些情形中，半導體晶粒封裝可包括電源電路系統（power supply circuitry），所述電源電路系統被配置成向半導體晶粒封裝中的一或多個電路及/或一或多個電性裝置提供電壓。電源電路系統可包括電壓調節器電路以及其他類型的電源電路系統，所述電壓調節器電路被配置成對由電源電路系統提供的電壓進行調節。在一些情形中，電壓調節器電路的電性組件（例如，電晶體、電感器、電容器）可分佈於半導體晶粒封裝的多個半導體晶粒中及/或分佈於貼合至半導體晶粒封裝的積體被動裝置（integrated passive device，IPD）中。然而，使電壓調節器電路的電性組件分佈於所述多個半導體晶粒中及/或分佈於半導體晶粒封裝的IPD中可能會導致電壓調節器電路中的訊號傳播距離增大。電壓調節器電路中的訊號傳播距離增大可導致電壓調節器電路的操作效率降低、可導致半導體晶粒封裝的形狀因數更大及/或可導致電壓調節器電路中的寄生電容增大及/或寄生電感增大等等。

在本文中所闡述的一些實施方案中，半導體晶粒封裝包括與邏輯半導體晶粒直接結合的電感器-電容器（inductor-capacitor，LC）半導體晶粒。LC半導體晶粒包括整合至單個晶粒中的電感器及電容器。LC半導體晶粒的電感器及電容器可與邏輯半導體晶粒上的電晶體及其他邏輯組件電性連接，以形成半導體晶粒封裝的電壓調節器電路。將電壓調節器電路的被動組件（例如，電感器及電容器）整合至單個半導體晶粒（例如，LC半導體晶粒）中會減小電壓調節器電路中的訊號傳播距離，此可提高電壓調節器電路的操作效率、可減小半導體晶粒封裝的形狀因數、可減小電壓調節器電路中的寄生電容及/或可減小寄生電感（藉此改善電壓調節器電路的效能）等等。

圖1是可在其中實施本文中所闡述的系統及/或方法的實例性環境100的圖。如圖1中所示，實例性環境100可包括多個半導體處理工具102至114及晶圓/晶粒運輸工具116。所述多個半導體處理工具102至114可包括沈積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112、結合工具114及/或另一種類型的半導體處理工具。實例性環境100中所包括的工具可包括於半導體清潔室、半導體代工廠、半導體處理設施及/或製造設施以及其他設施中。

沈積工具102是包括半導體處理腔室及能夠將各種類型的材料沈積至基底上的一或多個裝置的半導體處理工具。在一些實施方案中，沈積工具102包括能夠在基底（例如晶圓）上沈積光阻層的旋轉塗佈工具。在一些實施方案中，沈積工具102包括化學氣相沈積（chemical vapor deposition，CVD）工具，例如電漿增強型CVD（plasma-enhanced CVD，PECVD）工具、高密度電漿CVD（high-density plasma CVD，HDP-CVD）工具、亞大氣壓CVD（sub-atmospheric CVD，SACVD）工具、低壓CVD（low-pressure CVD，LPCVD）工具、原子層沈積（atomic layer deposition，ALD）工具、電漿增強型原子層沈積（plasma-enhanced atomic layer deposition，PEALD）工具或另一種類型的CVD工具。在一些實施方案中，沈積工具102包括物理氣相沈積（physical vapor deposition，PVD）工具，例如濺鍍工具或另一種類型的PVD工具。在一些實施方案中，沈積工具102包括磊晶工具，所述磊晶工具被配置成藉由磊晶生長來形成裝置的層及/或區。在一些實施方案中，實例性環境100包括多種類型的沈積工具102。

曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，所述輻射源例如為紫外（ultraviolet，UV）光源（例如，深UV光源、極紫外（extreme UV，EUV）光源及/或類似光源）、x射線源、電子束（electron beam，e-beam）源及/或類似源。曝光工具104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。所述圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包括用於形成半導體裝置的一或多個結構的圖案，可包括用於對半導體裝置的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施方案中，曝光工具104包括掃描器、步進機或相似類型的曝光工具。

顯影工具106是能夠對已暴露於輻射源的光阻層進行顯影以對自曝光工具104轉移至光阻層的圖案進行顯影的半導體處理工具。在一些實施方案中，顯影工具106藉由移除光阻層的未被暴露出的部分而使圖案顯影。在一些實施方案中，顯影工具106藉由移除光阻層的被暴露出的部分而使圖案顯影。在一些實施方案中，顯影工具106藉由使用化學顯影劑對光阻層的被暴露出的部分或未被暴露出的部分進行溶解而使圖案顯影。

蝕刻工具108是能夠對基底、晶圓或半導體裝置的各種類型的材料進行蝕刻的半導體處理工具。舉例而言，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具及/或類似工具。在一些實施方案中，蝕刻工具108包括填充有蝕刻劑的腔室，且將基底放置於所述腔室中一段特定的時間，以移除基底的一或多個部分的特定量。在一些實施方案中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一或多個部分進行蝕刻，所述電漿蝕刻或電漿輔助蝕刻可涉及使用離子化氣體對所述一或多個部分進行等向性蝕刻或定向蝕刻。

平坦化工具110是能夠對晶圓或半導體裝置的各個層進行研磨或平坦化的半導體處理工具。舉例而言，平坦化工具110可包括對沈積材料或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化（chemical mechanical planarization，CMP）工具及/或另一種類型的平坦化工具。平坦化工具110可利用化學力與機械力（例如，化學蝕刻與無磨料研磨(free abrasive polishing)）的組合來對半導體裝置的表面進行研磨或平坦化。平坦化工具110可將研磨性及腐蝕性化學漿料與研磨墊及扣環（例如，通常具有較半導體裝置大的直徑）結合利用。研磨墊與半導體裝置可藉由動態研磨頭而被按壓在一起且藉由扣環固持於定位上。動態研磨頭可利用不同的旋轉軸進行旋轉，以移除材料且使半導體裝置的任何不規則形貌平整，進而使半導體裝置變平整或平坦。

鍍覆工具112是能夠使用一或多種金屬對基底（例如，晶圓、半導體裝置及/或類似裝置）或其一部分進行鍍覆的半導體處理工具。舉例而言，鍍覆工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似材料）電鍍裝置、及/或用於一或多種其他類型的導電材料、金屬及/或相似類型材料的電鍍裝置。

結合工具114是能夠將二或更多個工件（例如，二或更多個半導體基底、二或更多個半導體裝置、二或更多個半導體晶粒）結合於一起的半導體處理工具。舉例而言，結合工具114可包括直接結合工具。直接結合工具是被配置成藉由銅對銅（或其他直接金屬）連接將半導體晶粒直接結合於一起的結合工具類型。作為另一實例，結合工具114可包括能夠在二或更多個晶圓之間一同形成共晶結合的共晶結合工具。在該些實例中，結合工具114可對所述二或更多個晶圓進行加熱，以在所述二或更多個晶圓的材料之間形成共晶系統。

晶圓/晶粒運輸工具116包括行動機器人、機械臂、電車或軌道車、高架升降機運輸（overhead hoist transport，OHT）系統、自動材料搬運系統（automated materially handling system，AMHS）及/或被配置成在半導體處理工具102至114之間運輸基底及/或半導體裝置、被配置成在同一半導體處理工具的處理腔室之間運輸基底及/或半導體裝置、及/或被配置成將基底及/或半導體裝置運輸至其他位置（例如晶圓架、儲存室及/或類似位置）及自其他位置（例如晶圓架、儲存室及/或類似位置）運輸基底及/或半導體裝置的另一種類型的裝置。在一些實施方案中，晶圓/晶粒運輸工具116可為被配置成行進特定路徑及/或可半自動或自動操作的程式化裝置。在一些實施方案中，實例性環境100包括多個晶圓/晶粒運輸工具116。

舉例而言，晶圓/晶粒運輸工具116可包括於叢集工具（cluster tool）或包括多個處理腔室的另一種類型的工具中，且可被配置成在所述多個處理腔室之間運輸基底及/或半導體裝置、在處理腔室與緩衝區域之間運輸基底及/或半導體裝置、在處理腔室與介面工具（例如裝備前端模組（equipment front end module，EFEM））之間運輸基底及/或半導體裝置、及/或在處理腔室與運輸載體（例如，前開式晶圓傳送盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置等等。在一些實施方案中，晶圓/晶粒運輸工具116可包括於多腔室（或叢集）沈積工具102中，所述多腔室（或叢集）沈積工具102可包括預清潔處理腔室（例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染物或副產物）以及多種類型的沈積處理腔室（例如，用於對不同類型的材料進行沈積的處理腔室、用於實行不同類型的沈積操作的處理腔室）。在該些實施方案中，晶圓/晶粒運輸工具116被配置成在不破壞或移除處理腔室之間及/或沈積工具102中的處理操作之間的真空（或至少局部真空）的情況下在沈積工具102的處理腔室之間運輸基底及/或半導體裝置。

在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可實行本文中所闡述的一或多個半導體處理操作。舉例而言，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可在第一半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構；可形成在垂直方向上與第一裝置區相鄰的第一內連線區；可在第一內連線區中形成電感器區，其中電感器區包括一或多個電感器結構；可在第二半導體晶粒的第二裝置區中形成多個半導體邏輯裝置；可形成在垂直方向上與第二裝置區相鄰的第二內連線區；及/或可在位於第一內連線區與第二內連線區之間的結合區處對第一半導體晶粒與第二半導體晶粒進行結合。

作為另一實例，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可在電感器-電容器（LC）半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構；可在第一裝置區的第一側處形成在垂直方向上與第一裝置區相鄰的第一內連線區；可在第一裝置區的與第一側相對的第二側處形成在垂直方向上與第一裝置區相鄰的電感器區，其中電感器區包括一或多個電感器結構；可在邏輯半導體晶粒的第二裝置區中形成多個半導體邏輯裝置；可形成在垂直方向上與第二裝置區相鄰的第二內連線區；及/或可在位於第一內連線區與第二內連線區之間的結合區處對LC半導體晶粒與邏輯半導體晶粒進行結合。

作為另一實例，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可在第一半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構；可在第一裝置區中形成電感器區，其中電感器區包括一或多個電感器結構；可形成在垂直方向上與第一裝置區相鄰的第一內連線區；可在第二半導體晶粒的第二裝置區中形成多個半導體邏輯裝置；可形成在垂直方向上與第二裝置區相鄰的第二內連線區；及/或可在位於第一內連線區與第二內連線區之間的結合區處對第一半導體晶粒與第二半導體晶粒進行結合。

圖1中所示的裝置的數目及佈置是作為一或多個實例提供。實際上，相較於圖1中所示的裝置，可存在附加的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，圖1中所示的二或更多個裝置可在單個裝置內實施，或者圖1中所示的單個裝置可被實施為多個分佈式裝置。另外或作為另外一種選擇，實例性環境100的一組裝置（例如，一或多個裝置）可實行被闡述為由實例性環境100的另一組裝置實行的一或多個功能。

圖2是本文中所闡述的實例性電壓調節器電路200的圖。電壓調節器電路200可包括於本文中所闡述的半導體晶粒封裝中，以為半導體晶粒封裝中所包括的一或多個電路及/或半導體裝置提供電壓調節。

電壓調節器電路200可包括同步降壓轉換器（synchronous buck converter）的實例，所述同步降壓轉換器是一種開關模式功率轉換器（switched mode power converter）。電壓調節器電路200可被包括為電源電路、電池充電電路及/或另一種類型的電路的一部分，在其中，可由電壓調節器電路200提供直流至直流（direct current to direct current，DC:DC）轉換（例如，降壓轉換（step-down conversion）或升壓轉換（step up conversion））。

如圖2中所示，電壓調節器電路200可包括電感器202（例如，電壓調節器電路200的輸出電感器）、電容器204（例如，電壓調節器電路200的輸出電容器）、多個電晶體（例如上橋電晶體206及下橋電晶體208）以及脈波寬度調變（pulse width modulation，PWM）電路210等等。

電感器202與電容器204可作為電壓調節器電路200的電感器-電容器（LC）濾波器而以串聯方式電性連接。LC濾波器可以經調節方式在輸出端子212（例如，V _out）處的負載兩端提供電流充電及電流放電。所述負載可在輸出端子212及電性接地端子214處與電容器204以串聯方式電性連接。

上橋電晶體206及下橋電晶體208可各自包括雙極接面電晶體（bipolar junction transistor，BJT）、場效電晶體（field effect transistor，FET）、金屬氧化物半導體FET（metal oxide semiconductor FET，MOSFET）及/或另一種類型的電晶體。上橋電晶體206與下橋電晶體208可以串聯方式電性連接。上橋電晶體206的第一源極/汲極端子可電性連接至輸入端子216，輸入端子216電性連接至電壓源（voltage supply）。上橋電晶體206的第二源極/汲極端子可電性連接至下橋電晶體208的第一源極/汲極端子且電性連接至電感器202的端子。下橋電晶體208的第一源極/汲極端子可電性連接至上橋電晶體206的第二源極/汲極端子且電性連接至電感器202的端子。下橋電晶體208的第二源極/汲極端子可電性連接至電性接地端子214。

上橋電晶體206的閘極端子及下橋電晶體208的閘極端子可各自與PWM電路210電性連接。PWM電路210可包括電路系統，所述電路系統被配置成對上橋電晶體206的切換操作與下橋電晶體208的切換操作進行同步，以使得電壓調節器電路200能夠向負載提供經調節輸出電壓。

在其中上橋電晶體206被PWM電路210接通的操作中，經由上橋電晶體206向輸出端子212處的負載供應電流。下橋電晶體208關斷，此使得能夠對電壓調節器電路200的LC濾波器進行充電。當PWM電路210使上橋電晶體206關斷且使下橋電晶體208接通時，經由輸出端子212對LC濾波器進行放電。

如上所述，圖2是作為實例提供。其他實例可不同於針對圖2闡述的實例。

圖3A及圖3B是本文中所闡述的實例性半導體晶粒封裝300的實例性實施方案的圖。半導體晶粒封裝300包括晶圓上晶圓（WoW）半導體晶粒封裝、晶圓上晶片（CoW）半導體晶粒封裝、晶粒對晶粒直接結合式半導體晶粒封裝或其中半導體晶粒被直接結合且在垂直方向上佈置或堆疊的另一種類型的半導體晶粒封裝的實例。

如圖3A中所示，半導體晶粒封裝300包括第一半導體晶粒302及第二半導體晶粒304。在一些實施方案中，半導體晶粒封裝300包括附加的半導體晶粒。第一半導體晶粒302可包括電感器-電容器（LC）半導體晶粒，所述LC半導體晶粒是包括電感器結構與電容器結構的組合的半導體晶粒類型，所述電感器結構及電容器結構對應於半導體晶粒封裝300中所包括的電壓調節器電路200的電感器202及電容器204。第二半導體晶粒304可包括邏輯半導體晶粒，例如系統晶片（system on chip，SoC）晶粒、中央處理單元（central processing unit，CPU）晶粒、圖形處理單元（graphics processing unit，GPU）晶粒、數位訊號處理（digital signal processing，DSP）晶粒及/或應用專用積體電路（application specific integrated circuit，ASIC）晶粒等等。另外及/或作為另外一種選擇，第一半導體晶粒302可包括記憶體晶粒、輸入/輸出（input/output，I/O）晶粒、畫素感測器晶粒及/或另一種類型的半導體晶粒。記憶體晶粒可包括靜態隨機存取記憶體（static random access memory，SRAM）晶粒、動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、反及閘（NAND）晶粒、高頻寬記憶體（high bandwidth memory，HBM）晶粒及/或另一種類型的記憶體晶粒。

第一半導體晶粒302與第二半導體晶粒304可在結合介面306處結合於一起（例如，直接結合）。在一些實施方案中，在結合介面306處，在第一半導體晶粒302與第二半導體晶粒304之間可包括一或多個層，例如一或多個鈍化層、一或多個結合膜及/或一或多個另一種類型的層。在一些實施方案中，第二半導體晶粒304的厚度包括於近似0.5微米至近似5微米的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

第一半導體晶粒302可包括裝置區308及與裝置區308相鄰及/或位於裝置區308上方的內連線區310。在一些實施方案中，第一半導體晶粒302可包括附加的區。相似地，第二半導體晶粒304可包括裝置區312及與裝置區312相鄰及/或位於裝置區312下方的內連線區314。在一些實施方案中，第二半導體晶粒304可包括附加的區。第一半導體晶粒302與第二半導體晶粒304可在內連線區310及內連線區314處結合。結合介面306可位於內連線區314的面對內連線區310且與第二半導體晶粒304的第一側對應的第一側處。

裝置區308及312可各自包括矽（Si）基底、由包括矽的材料形成的基底、III-V族化合物半導體材料基底（例如砷化鎵（GaAs））、絕緣體上矽（silicon on insulator，SOI）基底、鍺（Ge）基底、矽鍺（SiGe）基底、碳化矽（SiC）基底或另一種類型的半導體基底。

裝置區312可包括包含於裝置區312的半導體基底中的一或多個半導體裝置316。半導體裝置316可包括一或多個半導體電晶體結構（例如，平面電晶體結構、鰭場效電晶體（fin field effect transistor，FinFET）電晶體結構、奈米片材電晶體結構（例如，全環繞閘極（gate all around，GAA）電晶體結構）、記憶胞、畫素感測器、控制器電路、邏輯裝置及/或另一種類型的半導體裝置。在一些實施方案中，半導體裝置316的至少一子集可包括於半導體晶粒封裝300的電壓調節器電路200中。舉例而言，半導體裝置316可對應於電壓調節器電路200的上橋電晶體206，另一半導體裝置316可對應於電壓調節器電路200的下橋電晶體208，且一或多個其他半導體裝置316可對應於電壓調節器電路200的PWM電路210。電壓調節器電路200可被配置成為第二半導體晶粒304的其他半導體裝置316提供電壓調節。

第一半導體晶粒302可包括電壓調節器電路200的一或多個其他組件。舉例而言，在第一半導體晶粒302的裝置區308中可包括一或多個溝渠電容器結構318。溝渠電容器結構318可對應於電壓調節器電路200的LC濾波器的電容器204。在溝渠電容器結構318與裝置區308的基底之間可包括襯墊318a，以防止電子遷移至裝置區308中、防止金屬擴散至裝置區308中及/或促進裝置區308與溝渠電容器結構318之間的黏合。

內連線區310及314可被稱為後段（back end of line，BEOL）區。內連線區310可包括一或多個介電層320，所述一或多個介電層320可包含氮化矽（SiN _x）、氧化物（例如，氧化矽（SiO _x）及/或另一氧化物材料）、低介電常數（低k）介電材料及/或另一種類型的介電材料。在一些實施方案中，在所述一或多個介電層320中的各層中間可包括一或多個蝕刻停止層（etch stop layer，ESL）。所述一或多個ESL可包含氧化鋁（Al ₂O ₃）、氮化鋁（AlN）、氮化矽（SiN）、氮氧化矽（SiO _xN _y）、氮氧化鋁（AlON）及/或氧化矽（SiO _x）等等。

內連線區310可更包括位於所述一或多個介電層320中的金屬化層322。位於裝置區308中的各溝渠電容器結構318可與金屬化層322中的一或多者電性連接及/或在實體上連接。金屬化層322可包括導電線、溝渠、通孔、柱、內連線及/或另一種類型的金屬化層。

在第一半導體晶粒302的內連線區310中可包括電感器區324。電感器區324可包括包含於內連線區310的所述一或多個介電層320中的一或多個電感器結構326。所述一或多個電感器結構326可包括線圈電感器結構及/或另一種類型的電感器結構。所述一或多個電感器結構326可藉由一或多個金屬化層322與包括於裝置區308中的一或多個溝渠電容器結構318電性連接。包括於內連線區310的電感器區324中的電感器結構326可對應於電壓調節器電路200的LC濾波器的電感器202。電感器結構326可包含一或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一或多種金屬、一或多種導電陶瓷及/或另一種類型的導電材料。在一些實施方案中，電感器結構326可包含與所述一或多個金屬化層322相同的材料或相同的材料組合。在一些實施方案中，電感器結構326可包含與所述一或多個金屬化層322不同的材料或不同的材料組合。

在內連線區310的所述一或多個介電層320中可包括接觸件328。接觸件328可與金屬化層322中的一或多者電性連接及/或在實體上連接。接觸件328可包括導電端子、導電接墊、導電柱及/或另一種類型的接觸件。金屬化層322及接觸件328可各自包含一或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一或多種金屬、一或多種導電陶瓷及/或另一種類型的導電材料。

內連線區314可包括一或多個介電層330，所述一或多個介電層330可包含氮化矽（SiN _x）、氧化物（例如，氧化矽（SiO _x）及/或另一氧化物材料）、低介電常數（低k）介電材料及/或另一種類型的介電材料。在一些實施方案中，在所述一或多個介電層330中的各層中間可包括一或多個蝕刻停止層（ESL）。所述一或多個ESL可包含氧化鋁（Al ₂O ₃）、氮化鋁（AlN）、氮化矽（SiN）、氮氧化矽（SiO _xN _y）、氮氧化鋁（AlON）及/或氧化矽（SiO _x）等等。

內連線區314可更包括位於所述一或多個介電層330中的金屬化層332。位於裝置區312中的半導體裝置316可與金屬化層332中的一或多者電性連接及/或在實體上連接。金屬化層332可包括導電線、溝渠、通孔、柱、內連線及/或另一種類型的金屬化層。在內連線區314的所述一或多個介電層330中可包括接觸件334。接觸件334可與金屬化層332中的一或多者電性連接及/或在實體上連接。另外，接觸件334可與第一半導體晶粒302的接觸件328電性連接及/或在實體上連接。接觸件334可包括導電端子、導電接墊、導電柱、凸塊下金屬（Under bump metallization，UBM）結構及/或另一種類型的接觸件。金屬化層332及接觸件334可各自包含一或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一或多種金屬、一或多種導電陶瓷及/或另一種類型的導電材料。

如圖3A中進一步所示，半導體晶粒封裝300可包括重佈線結構336。重佈線結構336可包括重佈線層（redistribution layer，RDL）結構及/或另一種類型的重佈線結構。重佈線結構336可被配置成對半導體晶粒302及304的訊號及I/O進行扇出及/或路由。

重佈線結構336可包括一或多個介電層338及設置於所述一或多個介電層338中的多個金屬化層340。各介電層338可包含氮化矽（SiN _x）、氧化物（例如，氧化矽（SiO _x）及/或另一氧化物材料）、低介電常數（低k）介電材料及/或另一種合適的介電材料。

重佈線結構336的金屬化層340可包含一或多種材料，例如金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料及/或鈀（Pd）材料等等。重佈線結構336的金屬化層340可包括金屬線、通孔、內連線及/或另一種類型的金屬化層。

如圖3A中進一步所示，半導體晶粒封裝300可包括穿過裝置區312且進入內連線區314的一部分中的一或多個後側矽穿孔（backside through silicon via，BTSV）結構342。所述一或多個BTSV結構342可包括將位於第二半導體晶粒304的內連線區314中的金屬化層332中的一或多者電性連接至位於重佈線結構336中的一或多個金屬化層340的在垂直方向上伸長的導電結構（例如，導電柱、導通孔）。由於BTSV結構342完全延伸穿過矽基底（例如，裝置區312的半導體基底）而非完全延伸穿過介電層或絕緣體層，因此BTSV結構342可被稱為矽穿孔（TSV）結構。所述一或多個BTSV結構342可包含一或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一或多種金屬、一或多種導電陶瓷及/或另一種類型的導電材料。

在重佈線結構336的所述一或多個介電層338的頂表面上可包括UBM層344。UBM層344可與位於重佈線結構336中的一或多個金屬化層340電性連接及/或在實體上連接。UBM層344可包括於位於所述一或多個介電層338的頂表面中的凹槽中。UBM層344可包含一或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一或多種金屬、一或多種導電陶瓷及/或另一種類型的導電材料。

如圖3A中進一步所示，半導體晶粒封裝300可包括導電端子346。導電端子346可與UBM層344電性連接及/或在實體上連接。可包括UBM層344以便於黏合至位於重佈線結構336中的所述一或多個金屬化層340及/或便於為導電端子346提供增加的結構剛性（例如，藉由增大與導電端子346連接的表面積）。導電端子346可包括球柵陣列（ball grid array，BGA）球、柵格陣列（land grid array，LGA）接墊、針柵陣列（pin grid array，PGA）接腳及/或另一種類型的導電端子。導電端子346可使得半導體晶粒封裝300能夠被安裝至電路板、插座（例如，LGA插座）、半導體裝置封裝的中介層或重佈線結構（例如，基底上晶圓上晶片（CoWoS）封裝、積體扇出型（InFO）封裝）及/或另一種類型的安裝結構。在BTSV結構342與裝置區312的基底之間可包括襯墊348，以防止電子遷移至裝置區312中、防止銅擴散至裝置區312中及/或促進裝置區312與BTSV結構342之間的黏合。

圖3B是圖3A中所示的實例性實施方案的半導體晶粒封裝300的替代實施方案的圖。如圖3B中所示，半導體晶粒封裝300包括與圖3A中所示的半導體晶粒封裝300的實例性實施方案相似的組件佈置及結構佈置。然而，在圖3B中所示的半導體晶粒封裝300的替代實施方案中，重佈線結構336包括於第一半導體晶粒302的裝置區308之上而非位於第二半導體晶粒304的裝置區312之上。所述一或多個BTSV結構342延伸穿過裝置區308的半導體基底且延伸至內連線區310的一部分中以到達一或多個金屬化層322，而非延伸穿過裝置區312。因此，所述一或多個BTSV結構342沿著位於裝置區308中的溝渠電容器結構318中的一或多者延伸或相鄰於位於裝置區308中的溝渠電容器結構318中的一或多者延伸。此使得對半導體晶粒302及304的外部連接能夠經由第一半導體晶粒302而非第二半導體晶粒304來進行（或者除第二半導體晶粒304之外亦經由第一半導體晶粒302來進行）。

如上所述，圖3A及圖3B是作為實例提供。其他實例可不同於針對圖3A及圖3B闡述的實例。

圖4A及圖4B是本文中所闡述的電壓調節器電路200的實例性組件的圖。

圖4A示出實例性溝渠電容器結構318，所述溝渠電容器結構318可對應於電壓調節器電路200的LC濾波器中的電容器204。溝渠電容器結構318可形成於裝置區（例如本文中所闡述的第一半導體晶粒302的裝置區308）中。具體而言，溝渠電容器結構318可自裝置區的半導體基底402的頂表面404延伸至半導體基底402中。

溝渠電容器結構318可包括多個導電層406及多個介電層408。在溝渠電容器結構318中，導電層406與介電層408可以交替配置進行佈置。舉例而言，在溝渠電容器結構318中可包括第一導電層406，在第一導電層406之上可包括第一介電層408，在第一介電層408之上可包括第二導電層406，且以此類推。位於一對導電層406之間的介電層408可對應於溝渠電容器結構318的溝渠電容器，其中導電層406對應於溝渠電容器的電極且介電層408對應於溝渠電容器的介電介質。以此種方式，去耦溝渠電容器結構318包括延伸至裝置區的半導體基底402中的多個分層式溝渠電容器。

一般而言，較深的溝渠電容器結構318可相對於較淺的溝渠電容器結構318提供大小更大的去耦電容。另外及/或作為另外一種選擇，較寬的溝渠電容器結構318可相對於較窄的溝渠電容器結構318包括更大數量的導電層406及更大數量的介電層408，且因此包括更大數量的溝渠電容器。此使得較寬的溝渠電容器結構318相對於較窄的去耦溝渠電容器結構318亦能夠提供更大量的電容。

導電層406可包含一或多種導電材料，例如導電金屬（例如，銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、釕（Ru）、鈷（Co））、導電陶瓷（例如，氮化鉭（TaN）、氮化鈦（TiN））及/或另一種類型的導電材料。介電層408可包含一或多種介電材料，例如氧化物（例如，氧化矽（SiO _x））、氮化物（例如，氮化矽（Si _xN _y））及/或另一種合適的介電材料。

如圖4A中進一步所示，導電層406及介電層408可局部地延伸出裝置區的半導體基底402且可沿著裝置區的半導體基底402的表面404的一部分延伸。此使得導電端子410能夠與導電層406電性連接及/或在實體上連接。導電端子410可將溝渠電容器結構318電性連接及/或在實體上連接至位於半導體晶粒封裝300中的其他結構及/或裝置。

圖4B示出實例性電感器結構326，所述電感器結構326可對應於電壓調節器電路200的LC濾波器中的電感器202。如圖4B中所示，電感器結構326可包括導體412。導體412可包括以線圈形狀佈置的細長形狀。換言之，導體412可以螺旋方式而圍繞自身進行纏繞。導體412可包含一或多種導電性材料，例如導電金屬（例如，銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、釕（Ru）、鈷（Co））、導電陶瓷（例如，氮化鉭（TaN）、氮化鈦（TiN））及/或另一種類型的導電材料。導體412的線圈形狀被配置成使得在電流流經導體412時能夠產生磁場。

如圖4B中進一步所示，電感器結構326可包括位於導體412的相對的端部處的導電端子414。導電端子414可各自包含一或多種導電性材料，例如導電金屬（例如，銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、釕（Ru）、鈷（Co））、導電陶瓷（例如，氮化鉭（TaN）、氮化鈦（TiN））及/或另一種類型的導電材料。導電端子414可使得電流能夠被提供至導體412。導電端子414可位於半導體晶粒封裝300中的不同位準處（例如，Via_n及Via_n+1）。

如上所述，圖4A及圖4B是作為實例提供。其他實例可不同於針對圖4A及圖4B闡述的實例。

圖5A至圖5E是形成本文中所闡述的半導體晶粒的實例性實施方案500的圖。在一些實施方案中，實例性實施方案500包括用於形成第二半導體晶粒304（或第二半導體晶粒304的一部分）的實例性製程。在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可實行結合實例性實施方案500闡述的操作中的一或多者。在一些實施方案中，結合實例性實施方案500闡述的一或多個操作可由另一半導體處理工具來實行。

轉至圖5A，可結合第二半導體晶粒304的裝置區312的半導體基底來實行實例性實施方案500的操作中的一或多者。可以半導體晶圓或另一種類型的基底的形式提供裝置區312的半導體基底。

如圖5B中所示，可在裝置區312中形成一或多個半導體裝置316。舉例而言，半導體處理工具102至114中的一或多者可實行微影圖案化操作、蝕刻操作、沈積操作、CMP操作及/或另一種類型的操作，以形成一或多個電晶體、一或多個記憶胞、一或多個電路（例如，一或多個IC）及/或另一種類型的一或多個主動半導體裝置。在一些實施方案中，可在離子植入操作中對裝置區312的半導體基底的一或多個區進行摻雜，以形成一或多個p阱、一或多個n阱及/或一或多個深n阱。在一些實施方案中，沈積工具102可沈積一或多個源極/汲極區、一或多個閘極結構及/或一或多個淺溝渠隔離（shallow trench isolation，STI）區等等。

如圖5C至圖5E中所示，可在裝置區312的半導體基底之上及/或裝置區312的半導體基底上形成第二半導體晶粒304的內連線區314。半導體處理工具102至114中的一或多者可藉由形成一或多個介電層330且在所述一或多個介電層330中形成多個金屬化層332來形成內連線區314。舉例而言，沈積工具102可沈積所述一或多個介電層330中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除第一層的一些部分以在第一層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成所述多個金屬化層332中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與各半導體裝置316電性連接及/或在實體上連接。沈積工具102、蝕刻工具108、鍍覆工具112及/或另一半導體處理工具可繼續實行與形成內連線區314相似的處理操作，直至達成金屬化層332的充分佈置或所期望佈置。

如圖5E中所示，半導體處理工具102至114中的一或多者可形成所述一或多個介電層330中的另一層且可在所述層中形成多個接觸件334，使得接觸件334與金屬化層332中的一或多者電性連接及/或在實體上連接。舉例而言，沈積工具102可沈積所述一或多個介電層330中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除所述層的一些部分以在所述層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成接觸件334（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。

如上所述，圖5A至圖5E是作為實例提供。其他實例可不同於針對圖5A至圖5E闡述的實例。

圖6A至圖6E是形成本文中所闡述的半導體晶粒的實例性實施方案600的圖。在一些實施方案中，實例性實施方案600包括用於形成結合圖3A及圖3B闡述的第一半導體晶粒302（或第一半導體晶粒302的一部分）的實例性實施方案的實例性製程。在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可實行結合實例性實施方案600闡述的操作中的一或多者。在一些實施方案中，結合實例性實施方案600闡述的一或多個操作可由另一半導體處理工具來實行。

轉至圖6A，可結合第一半導體晶粒302的裝置區308的半導體基底來實行實例性實施方案600的操作中的一或多者。可以半導體晶圓或另一種類型的基底的形式提供裝置區308的半導體基底。

如圖6B中所示，可在裝置區308中形成多個溝渠電容器結構318。為形成溝渠電容器結構318，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在裝置區308的半導體基底（例如，自表面404開始的半導體基底402）中形成凹槽。舉例而言，沈積工具102在裝置區308的半導體基底之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向裝置區308的半導體基底中進行蝕刻以形成凹槽。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在所述凹槽中沈積第一導電層406，使得第一導電層406與凹槽的形狀共形。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一導電層406上沈積第一介電層408。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一介電層408上沈積第二導電層406。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第二導電層406上沈積第二介電層408。沈積工具102可實行後續沈積操作，直至在用於溝渠電容器結構318的凹槽中形成足夠數量或所期望數量的深溝渠電容器。

如圖6C至圖6E中所示，可在裝置區308的半導體基底之上及/或裝置區308的半導體基底上形成第一半導體晶粒302的內連線區310。半導體處理工具102至114中的一或多者可藉由形成一或多個介電層320且在所述一或多個介電層320中形成多個金屬化層322來形成內連線區310。舉例而言，沈積工具102可沈積所述一或多個介電層320中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除第一層的一些部分以在第一層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成所述多個金屬化層322中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。沈積工具102、蝕刻工具108、鍍覆工具112及/或另一半導體處理工具可繼續實行與形成內連線區310相似的處理操作，直至達成金屬化層322的充分佈置或所期望佈置。

如圖6D中所示，可在第一半導體晶粒302的內連線區310中的電感器區324中形成一或多個電感器結構326。所述一或多個電感器結構326可與金屬化層322中的一或多者電性連接及/或在實體上連接。另外，所述一或多個電感器結構326可藉由金屬化層322中的一或多者而與所述一或多個溝渠電容器結構318電性連接。

為形成電感器結構326，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在內連線區310的介電層320中的一或多者中形成凹槽。舉例而言，沈積工具102在介電層320中的所述一或多者之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向介電層320中的所述一或多者中進行蝕刻以形成凹槽。沈積工具102可實行一或多個沈積操作（例如，CVD操作、PVD操作、電鍍操作、ALD操作）以在所述凹槽中沈積導體412及多個導電端子410，進而在所述凹槽中形成電感器結構326。

如圖6E中所示，半導體處理工具102至114中的一或多者可形成所述一或多個介電層320中的另一層且可在所述層中形成多個接觸件328，使得接觸件328與金屬化層322中的一或多者電性連接及/或在實體上連接。舉例而言，沈積工具102可沈積所述一或多個介電層320中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除所述層的一些部分以在所述層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成接觸件328（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。

如上所述，圖6A至圖6E是作為實例提供。其他實例可不同於針對圖6A至圖6E闡述的實例。

圖7A至圖7G是形成本文中所闡述的半導體晶粒封裝300的一部分的實例性實施方案700的圖。在一些實施方案中，結合圖7A至圖7D闡述的一或多個操作可由半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116實行。在一些實施方案中，結合圖7A至圖7D闡述的一或多個操作可由另一半導體處理工具來實行。

如圖7A中所示，可在結合介面306處對第一半導體晶粒302與第二半導體晶粒304進行結合，使得第一半導體晶粒302與第二半導體晶粒304在垂直方向上佈置或堆疊。結合工具114可實行結合操作，以在結合介面306處對第一半導體晶粒302與第二半導體晶粒304進行結合。結合操作可包括直接結合操作，在所述直接結合操作中藉由接觸件328與接觸件334的實體連接來達成第一半導體晶粒302與第二半導體晶粒304的結合。直接結合可包括介電質對介電質結合、金屬對金屬結合或其組合。在一些實施方案中，結合介面306包括介電質對介電質直接結合區與金屬對金屬直接結合區的組合。

如圖7B中所示，可穿過裝置區312的半導體基底且向內連線區314的介電層330的一部分中形成一或多個凹槽702。所述一或多個凹槽702可被形成為暴露出位於內連線區314中的金屬化層332的一或多個部分。因此，所述一或多個凹槽702可形成於金屬化層332的所述一或多個部分之上。

在一些實施方案中，使用光阻層中的圖案形成所述一或多個凹槽702。在該些實施方案中，沈積工具102在裝置區312的半導體基底之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108穿過裝置區312的半導體基底進行蝕刻且向內連線區314的介電層330的一部分中進行蝕刻，以形成所述一或多個凹槽702。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方案中，光阻移除工具移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方案中，使用硬罩幕層作為基於圖案形成所述一或多個凹槽702的替代技術。

如圖7C中所示，可在所述一或多個凹槽702中形成一或多個BTSV結構342。以此種方式，所述一或多個BTSV結構342延伸穿過裝置區312的半導體基底且延伸至內連線區314中。所述一或多個BTSV結構342可與金屬化層332的經由所述一或多個凹槽702暴露出的所述一或多個部分電性連接及/或在實體上連接。

沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積所述一或多個BTSV結構342。在一些實施方案中，在沈積所述一或多個BTSV結構342之後，平坦化工具110可實行CMP操作以對所述一或多個BTSV結構342進行平坦化。

如圖7D中所示，可在第一半導體晶粒302之上形成半導體晶粒封裝300的重佈線結構336。半導體處理工具102至114中的一或多者可藉由形成一或多個介電層338且在所述一或多個介電層338中形成多個金屬化層340來形成重佈線結構336。舉例而言，沈積工具102可沈積所述一或多個介電層338中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除第一層的一些部分以在第一層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成所述多個金屬化層340中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與所述一或多個BTSV結構342電性連接及/或在實體上連接。沈積工具102、蝕刻工具108、鍍覆工具112及/或另一半導體處理工具可繼續實行與形成重佈線結構336相似的處理操作，直至達成金屬化層340的充分佈置或所期望佈置。

如圖7E中所示，可在所述一或多個介電層338中形成凹槽704。凹槽704可被形成為暴露出位於重佈線結構336中的金屬化層340的一些部分。因此，凹槽704可形成於金屬化層340的所述一或多個部分之上。

在一些實施方案中，使用光阻層中的圖案形成凹槽704。在該些實施方案中，沈積工具102在所述一或多個介電層338上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向所述一或多個介電層338中進行蝕刻以形成凹槽704。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方案中，光阻移除工具移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方案中，使用硬罩幕層作為基於圖案形成凹槽704的替代技術。

如圖7F中所示，可在凹槽704中形成UBM層344。沈積工具102及/或鍍覆工具112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上結合圖1闡述的另一沈積技術及/或除以上結合圖1闡述的沈積技術以外的沈積技術來沈積UBM層344。在一些實施方案中，在重佈線結構336的頂表面上（包括在凹槽704中）沈積導電材料的連續層。然後對導電材料的連續層進行圖案化（例如，藉由沈積工具102、曝光工具104及顯影工具106）以在導電材料的連續層上形成圖案，且蝕刻工具108基於所述圖案移除導電材料的連續層的一些部分。導電材料的連續層的剩餘部分可對應於UBM層344。

如圖7G中所示，可在UBM層344之上在凹槽704中形成導電端子346。在一些實施方案中，鍍覆工具112使用電鍍技術形成導電端子346。在一些實施方案中，在凹槽704中分配焊料以形成導電端子346。

如上所述，圖7A至圖7G是作為實例提供。其他實例可不同於針對圖7A至圖7G闡述的實例。作為實例，重佈線結構、UBM層344及導電端子346可形成於第一半導體晶粒302的裝置區308之上，而非形成於第二半導體晶粒304的裝置區312之上。在該些實施方案中，所述一或多個BTSV結構342可穿過裝置區312的半導體基底形成且被形成至內連線區310的所述一或多個介電層320的一部分中。所述一或多個BTSV結構342可電性連接及/或在實體上連接至位於內連線區310中的金屬化層322中的一或多者。

圖8是本文中所闡述的半導體晶粒封裝300的實例性實施方案800的圖。如圖8中所示，半導體晶粒封裝300的實例性實施方案800可包括與圖3A所示實例性實施方案中所示般相似的結構佈置及/或層佈置。然而，在圖8中的半導體晶粒封裝300的實例性實施方案800中，半導體晶粒封裝300在第一半導體晶粒302的後側上包括電感器區324，而非在內連線區310中包括電感器區324。電感器區324及電感器區324中所包括的各電感器結構326被包括於裝置區308的與裝置區308的上面包括內連線區310的側相對的側上。

如圖8中所示，電感器區324中所包括的各電感器結構326可包括於一或多個介電層802中。各電感器結構326可與位於所述一或多個介電層802中的一或多個金屬化層804電性連接及/或在實體上連接。另外，所述一或多個金屬化層804可與延伸穿過裝置區308的半導體基底的一或多個TSV結構806電性連接及/或在實體上連接。TSV結構806可與位於內連線區310中的一或多個金屬化層322電性連接及/或在實體上連接。因此，位於電感器區324中的各電感器結構326可藉由所述一或多個金屬化層804、所述一或多個TSV結構806以及所述一或多個金屬化層322而與位於裝置區308中的各溝渠電容器結構318電性連接。

在圖8中所示的實例性實施方案800的半導體晶粒封裝300的替代實施方案中，重佈線結構336包括於第一半導體晶粒302的電感器區324之上，而非位於第二半導體晶粒304的裝置區312之上。所述一或多個BTSV結構342延伸穿過電感器區324、延伸穿過裝置區308的半導體基底且延伸至內連線區310的一部分中以到達一或多個金屬化層322，而非延伸穿過裝置區312。因此，所述一或多個BTSV結構342沿著位於裝置區308中的溝渠電容器結構318中的一或多者延伸或相鄰於位於裝置區308中的溝渠電容器結構318中的一或多者延伸，及/或沿著電感器區324中所包括的一或多個電感器結構326延伸或相鄰於電感器區324中所包括的一或多個電感器結構326延伸。此使得對半導體晶粒302及304的外部連接能夠經由第一半導體晶粒302而非第二半導體晶粒304來進行（或者除了第二半導體晶粒304之外亦經由第一半導體晶粒302來進行）。

如上所述，圖8是作為實例提供。其他實例可不同於針對圖8闡述的實例。

圖9A至圖9F是形成本文中所闡述的半導體晶粒的實例性實施方案900的圖。在一些實施方案中，實例性實施方案900包括用於形成結合圖8闡述的第一半導體晶粒302（或第一半導體晶粒302的一部分）的實例性實施方案800的實例性製程。在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可實行結合實例性實施方案900闡述的操作中的一或多者。在一些實施方案中，結合實例性實施方案900闡述的一或多個操作可由另一半導體處理工具來實行。

轉至圖9A，可結合第一半導體晶粒302的裝置區308的半導體基底來實行實例性實施方案900的操作中的一或多者。可以半導體晶圓或另一種類型的基底的形式提供裝置區308的半導體基底。

如圖9B中所示，可在裝置區308中形成多個溝渠電容器結構318。為形成溝渠電容器結構318，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在裝置區308的半導體基底（例如，自表面404開始的半導體基底402）中形成凹槽。舉例而言，沈積工具102在裝置區308的半導體基底之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向裝置區308的半導體基底中進行蝕刻以形成凹槽。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在所述凹槽中沈積第一導電層406，使得第一導電層406與凹槽的形狀共形。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一導電層406上沈積第一介電層408。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一介電層408上沈積第二導電層406。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第二導電層406上沈積第二介電層408。沈積工具102可實行後續沈積操作，直至在用於溝渠電容器結構318的凹槽中形成足夠數量或所期望數量的深溝渠電容器。

如圖9C中所示，可在裝置區308的半導體基底之上及/或裝置區308的半導體基底上形成第一半導體晶粒302的內連線區310。半導體處理工具102至114中的一或多者可藉由形成一或多個介電層320且在所述一或多個介電層320中形成多個金屬化層322來形成內連線區310。舉例而言，沈積工具102可沈積所述一或多個介電層320中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除第一層的一些部分以在第一層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成所述多個金屬化層322中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。沈積工具102、蝕刻工具108、鍍覆工具112及/或另一半導體處理工具可繼續實行與形成內連線區310相似的處理操作，直至達成金屬化層322的充分佈置或所期望佈置。

如圖9C中進一步所示，半導體處理工具102至114中的一或多者可形成所述一或多個介電層320中的另一層且可在所述層中形成多個接觸件328，使得接觸件328與金屬化層322中的一或多者電性連接及/或在實體上連接。舉例而言，沈積工具102可沈積所述一或多個介電層320中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除所述層的一些部分以在所述層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成接觸件328（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。

如圖9D中所示，可在裝置區308的後側中形成一或多個凹槽902。在一些實施方案中，使用光阻層中的圖案形成所述一或多個凹槽902。在該些實施方案中，沈積工具102在裝置區308的半導體基底的後側表面之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108自裝置區308的半導體基底的後側表面而穿過半導體基底進行蝕刻，以形成所述一或多個凹槽902。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方案中，光阻移除工具移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方案中，使用硬罩幕層作為基於圖案形成所述一或多個凹槽902的替代技術。

如圖9E中所示，可在所述一或多個凹槽902中形成一或多個TSV結構806。沈積工具102及/或鍍覆工具112可使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術在凹槽902中形成所述一或多個TSV結構806。

如圖9F中所示，可在第一半導體晶粒302的裝置區308的後側之上形成電感器區324。形成電感器區324可包括在裝置區308的後側表面之上形成一或多個介電層802、在所述一或多個介電層802中形成一或多個金屬化層804以及在所述一或多個金屬化層804之上在所述一或多個介電層802中形成一或多個電感器結構326。所述一或多個電感器結構326可與所述一或多個金屬化層804電性連接及/或在實體上連接，且所述一或多個金屬化層804可與所述一或多個TSV結構806電性連接及/或在實體上連接。

如上所述，圖9A至圖9F是作為實例提供。其他實例可不同於針對圖9A至圖9F闡述的實例。

圖10是本文中所闡述的半導體晶粒封裝300的實例性實施方案1000的圖。如圖10中所示，半導體晶粒封裝300的實例性實施方案1000可包括與圖3A所示實例性實施方案中所示般相似的結構佈置及/或層佈置。然而，在圖10中的半導體晶粒封裝300的實例性實施方案1000中，半導體晶粒封裝300在裝置區308的一部分中包括電感器區324，而非在內連線區310中包括電感器區324。電感器區324可在裝置區308中在水平方向上與各溝渠電容器結構318相鄰、可在裝置區308中在垂直方向上與各溝渠電容器結構318相鄰及/或可在裝置區308中被定位成與各溝渠電容器結構318成另一種位置關係。

如圖10中所示，電感器區324中所包括的各電感器結構326可包括於一或多個介電層1002中。所述一或多個介電層1002可形成於裝置區308的半導體基底中的凹槽中，使得裝置區308的半導體基底環繞所述一或多個介電層1002。各電感器結構326可與位於所述一或多個介電層1002中的一或多個金屬化層1004電性連接及/或在實體上連接。另外，所述一或多個金屬化層1004可與位於內連線區310中的一或多個金屬化層322電性連接及/或在實體上連接。因此，位於電感器區324中的各電感器結構326可藉由所述一或多個金屬化層1004及所述一或多個金屬化層322而與位於裝置區308中的各溝渠電容器結構318電性連接。

在圖10中所示的實例性實施方案1000的半導體晶粒封裝300的替代實施方案中，重佈線結構336包括於第一半導體晶粒302的裝置區308之上，而非位於第二半導體晶粒304的裝置區312之上。所述一或多個BTSV結構342延伸穿過位於裝置區308中的電感器區324及/或延伸穿過裝置區308的半導體基底。所述一或多個BTSV結構342可延伸至內連線區310的一部分中以到達一或多個金屬化層322，而非延伸穿過裝置區312。因此，所述一或多個BTSV結構342沿著位於裝置區308中的溝渠電容器結構318中的一或多者延伸或相鄰於位於裝置區308中的溝渠電容器結構318中的一或多者延伸，及/或沿著電感器區324中所包括的一或多個電感器結構326延伸或相鄰於電感器區324中所包括的一或多個電感器結構326延伸。此使得對半導體晶粒302及304的外部連接能夠經由第一半導體晶粒302而非第二半導體晶粒304來進行（或者除了第二半導體晶粒304之外亦經由第一半導體晶粒302）來進行。

如上所述，圖10是作為實例提供。其他實例可不同於針對圖10闡述的實例。

圖11A至圖11F是形成本文中所闡述的半導體晶粒的實例性實施方案1100的圖。在一些實施方案中，實例性實施方案1100包括用於形成結合圖10闡述的第一半導體晶粒302（或第一半導體晶粒302的一部分）的實例性實施方案1000的實例性製程。在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可實行結合實例性實施方案1100闡述的操作中的一或多者。在一些實施方案中，結合實例性實施方案1100闡述的一或多個操作可由另一半導體處理工具來實行。

轉至圖11A，可結合第一半導體晶粒302的裝置區308的半導體基底來實行實例性實施方案1100的操作中的一或多者。可以半導體晶圓或另一種類型的基底的形式提供裝置區308的半導體基底。

如圖11B中所示，可在裝置區308中形成多個溝渠電容器結構318。為形成溝渠電容器結構318，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在裝置區308的半導體基底（例如，自表面404開始的半導體基底402）中形成凹槽。舉例而言，沈積工具102在裝置區308的半導體基底之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108向裝置區308的半導體基底中進行蝕刻以形成凹槽。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在所述凹槽中沈積第一導電層406，使得第一導電層406與凹槽的形狀共形。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一導電層406上沈積第一介電層408。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一介電層408上沈積第二導電層406。沈積工具102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第二導電層406上沈積第二介電層408。沈積工具102可實行後續沈積操作，直至在用於溝渠電容器結構318的凹槽中形成足夠數量或所期望數量的深溝渠電容器。

如圖11C中所示，可在裝置區308的前側中形成凹槽1102。在一些實施方案中，使用光阻層中的圖案形成凹槽1102。在該些實施方案中，沈積工具102在裝置區308的半導體基底的前側表面之上形成光阻層。曝光工具104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影工具106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻工具108自裝置區308的半導體基底的前側表面而向半導體基底的一部分中進行蝕刻，以形成凹槽1102。在一些實施方案中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方案中，光阻移除工具移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方案中，使用硬罩幕層作為基於圖案形成凹槽1102的替代技術。

如圖11D及圖11E中所示，可在凹槽1102中形成電感器區324。形成電感器區324可包括在凹槽1102中形成一或多個介電層1002，如圖11D中所示。沈積工具102可使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術來沈積所述一或多個介電層1002。

如圖11E中所示，形成電感器區324可包括在所述一或多個介電層1002中形成一或多個電感器結構326以及在所述一或多個介電層1002中在所述一或多個電感器結構326之上形成一或多個金屬化層1004。所述一或多個電感器結構326可與所述一或多個金屬化層1004電性連接及/或在實體上連接。

如圖11F中所示，可在裝置區308的半導體基底之上及/或裝置區308的半導體基底上形成第一半導體晶粒302的內連線區310。半導體處理工具102至114中的一或多者可藉由形成一或多個介電層320且在所述一或多個介電層320中形成多個金屬化層322來形成內連線區310。舉例而言，沈積工具102可沈積所述一或多個介電層320中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除第一層的一些部分以在第一層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成所述多個金屬化層322中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。沈積工具102、蝕刻工具108、鍍覆工具112及/或另一半導體處理工具可繼續實行與形成內連線區310相似的處理操作，直至達成金屬化層322的充分佈置或所期望佈置。

如圖11F中進一步所示，半導體處理工具102至114中的一或多者可形成所述一或多個介電層320中的另一層且可在所述層中形成多個接觸件328，使得接觸件328與金屬化層322中的一或多者電性連接及/或在實體上連接。舉例而言，沈積工具102可沈積所述一或多個介電層320中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻工具108可移除所述層的一些部分以在所述層中形成凹槽，且沈積工具102及/或鍍覆工具112可在所述凹槽中形成接觸件328（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。

如上所述，圖11A至圖11F是作為實例提供。其他實例可不同於針對圖11A至圖11F闡述的實例。

圖12是本文中所闡述的裝置1200的實例性組件的圖。在一些實施方案中，半導體處理工具102至114中的一或多者及/或晶圓/晶粒運輸工具116可包括一或多個裝置1200及/或裝置1200的一或多個組件。如圖12中所示，裝置1200可包括匯流排1210、處理器1220、記憶體1230、輸入組件1240、輸出組件1250及/或通訊組件1260。

匯流排1210可包括使得能夠在裝置1200的組件之間進行有線通訊及/或無線通訊的一或多個組件。匯流排1210可將圖12所示二或更多個組件耦合於一起（例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合）。舉例而言，匯流排1210可包括電性連接件（例如，配線、跡線及/或引線）及/或無線匯流排。處理器1220可包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列（Field Programmable Gate Array）、應用專用積體電路及/或另一種類型的處理組件。處理器1220可以硬體、韌體或硬體與軟體的組合來實施。在一些實施方案中，處理器1220可包括一或多個處理器，所述一或多個處理器能夠被程式化以實行本文中其他處所闡述的一或多個操作或製程。

記憶體1230可包括揮發性記憶體及/或非揮發性記憶體。舉例而言，記憶體1230可包括隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟驅動機及/或另一種類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光學記憶體）。記憶體1230可包括內部記憶體（例如，RAM、ROM或硬碟驅動機）及/或可移除記憶體（例如，可經由通用串列匯流排連接而移除）。記憶體1230可為非暫時性電腦可讀取媒體。記憶體1230可儲存與裝置1200的操作相關的資訊、一或多個指令及/或軟體（例如，一或多個軟體應用）。在一些實施方案中，記憶體1230可包括例如經由匯流排1210耦合（例如，通訊耦合）至一或多個處理器（例如，處理器1220）的一或多個記憶體。處理器1220與記憶體1230之間的通訊耦合可使得處理器1220能夠讀取及/或處理儲存於記憶體1230中的資訊及/或將資訊儲存於記憶體1230中。

輸入組件1240可使得裝置1200能夠接收輸入，例如使用者輸入及/或所感測的輸入。舉例而言，輸入組件1240可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出組件1250可使得裝置1200能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊組件1260可使得裝置1200能夠經由有線連接及/或無線連接而與其他裝置進行通訊。舉例而言，通訊組件1260可包括接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置1200可實行本文中所闡述的一或多個操作或製程。舉例而言，非暫時性電腦可讀取媒體（例如，記憶體1230）可儲存一組指令（例如，一或多個指令或碼）以供由處理器1220執行。處理器1220可執行所述一組指令來實行本文中所闡述的一或多個操作或製程。在一些實施方案中，由一或多個處理器1220執行所述一組指令使得所述一或多個處理器1220及/或裝置1200實行本文中所闡述的一或多個操作或製程。在一些實施方案中，可使用硬連線電路系統（hardwired circuitry）代替所述指令或與所述指令進行組合來實行本文中所闡述的一或多個操作或製程。另外或作為另外一種選擇，處理器1220可被配置成實行本文中所闡述的一或多個操作或製程。因此，本文中所闡述的實施方案並不限於硬連線電路系統與軟體的任何特定組合。

圖12中所示的組件的數目及佈置是作為實例提供。相較於圖12中所示的組件，裝置1200可包括附加的組件、更少的組件、不同的組件或不同佈置的組件。另外或作為另外一種選擇，裝置1200的一組組件（例如，一或多個組件）可實行被闡述為由裝置1200的另一組組件實行的一或多個功能。

圖13是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程1300的流程圖。在一些實施方案中，圖13所示一或多個製程方塊由一或多個半導體處理工具（例如，半導體處理工具102至114中的一或多者）實行。另外或作為另外一種選擇，圖13所示一或多個製程方塊可由裝置1200的一或多個組件（例如處理器1220、記憶體1230、輸入組件1240、輸出組件1250及/或通訊組件1260）來實行。

如圖13中所示，製程1300可包括在第一半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構（方塊1310）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一半導體晶粒302的第一裝置區308中形成一或多個溝渠電容器結構318。

如圖13中進一步所示，製程1300可包括形成在垂直方向上與第一裝置區相鄰的第一內連線區（方塊1320）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可形成在垂直方向上與第一裝置區308相鄰的第一內連線區310。

如圖13中進一步所示，製程1300可包括在第一內連線區中形成電感器區（方塊1330）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一內連線區310中形成電感器區324。在一些實施方案中，電感器區324包括一或多個電感器結構326。

如圖13中進一步所示，製程1300可包括在第二半導體晶粒的第二裝置區中形成多個半導體邏輯裝置（方塊1340）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第二半導體晶粒304的第二裝置區312中形成多個半導體邏輯裝置（例如，多個半導體裝置316）。

如圖13中進一步所示，製程1300可包括形成在垂直方向上與第二裝置區相鄰的第二內連線區（方塊1350）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可形成在垂直方向上與第二裝置區312相鄰的第二內連線區314。

如圖13中進一步所示，製程1300可包括對第一半導體晶粒與第二半導體晶粒進行結合（方塊1360）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可對第一半導體晶粒302與第二半導體晶粒304進行結合。在一些實施方案中，在位於第一內連線區310與第二內連線區314之間的結合介面306處對第一半導體晶粒302與第二半導體晶粒304進行結合。

製程1300可包括附加的實施方案，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施方案或實施方案的任何組合。

儘管圖13示出製程1300的實例性方塊，然而在一些實施方案中，相較於圖13中所繪示的方塊，製程1300包括附加的方塊、更少的方塊、不同的方塊或不同佈置的方塊。另外或作為另外一種選擇，製程1300的方塊中的二或更多者可並行地實行。

圖14是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程1400的流程圖。在一些實施方案中，圖14所示一或多個製程方塊由一或多個半導體處理工具（例如，半導體處理工具102至114中的一或多者）實行。另外或作為另外一種選擇，圖14所示一或多個製程方塊可由裝置1200的一或多個組件（例如處理器1220、記憶體1230、輸入組件1240、輸出組件1250及/或通訊組件1260）來實行。

如圖14中所示，製程1400可包括在電感器-電容器（LC）半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構（方塊1410）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在LC半導體晶粒（例如，第一半導體晶粒302）的第一裝置區308中形成一或多個溝渠電容器結構318。

如圖14中進一步所示，製程1400可包括在第一裝置區的第一側處形成在垂直方向上與第一裝置區相鄰的第一內連線區（方塊1420）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一裝置區308的第一側處形成在垂直方向上與第一裝置區308相鄰的第一內連線區310。

如圖14中進一步所示，製程1400可包括在第一裝置區的與第一側相對的第二側處形成在垂直方向上與第一裝置區相鄰的電感器區（方塊1430）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一裝置區308的與第一側相對的第二側處形成在垂直方向上與第一裝置區308相鄰的電感器區324。在一些實施方案中，電感器區324包括一或多個電感器結構326。

如圖14中進一步所示，製程1400可包括在邏輯半導體晶粒的第二裝置區中形成多個半導體邏輯裝置（方塊1440）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在邏輯半導體晶粒（例如，第二半導體晶粒304）的第二裝置區312中形成多個半導體邏輯裝置（例如，多個半導體裝置316）。

如圖14中進一步所示，製程1400可包括形成在垂直方向上與第二裝置區相鄰的第二內連線區（方塊1450）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可形成在垂直方向上與第二裝置區312相鄰的第二內連線區314。

如圖14中進一步所示，製程1400可包括對LC半導體晶粒與邏輯半導體晶粒進行結合（方塊1460）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可對LC半導體晶粒與邏輯半導體晶粒進行結合。在一些實施方案中，在位於第一內連線區310與第二內連線區314之間的結合介面306處對LC半導體晶粒與邏輯半導體晶粒進行結合。

製程1400可包括附加的實施方案，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施方案或實施方案的任何組合。

儘管圖14示出製程1400的實例性方塊，然而在一些實施方案中，相較於圖14中所繪示的方塊，製程1400包括附加的方塊、更少的方塊、不同的方塊或不同佈置的方塊。另外或作為另外一種選擇，製程1400的方塊中的二或更多者可並行地實行。

圖15是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程1500的流程圖。在一些實施方案中，圖15所示一或多個製程方塊由一或多個半導體處理工具（例如，半導體處理工具102至114中的一或多者）實行。另外或作為另外一種選擇，圖15所示一或多個製程方塊可由裝置1200的一或多個組件（例如處理器1220、記憶體1230、輸入組件1240、輸出組件1250及/或通訊組件1260）來實行。

如圖15中所示，製程1500可包括在第一半導體晶粒的第一裝置區中形成一或多個溝渠電容器結構（方塊1510）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一半導體晶粒302的第一裝置區308中形成一或多個溝渠電容器結構318。

如圖15中進一步所示，製程1500可包括在第一裝置區中形成電感器區（方塊1520）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第一裝置區308中形成電感器區324。在一些實施方案中，電感器區324包括一或多個電感器結構326。

如圖15中進一步所示，製程1500可包括形成在垂直方向上與第一裝置區相鄰的第一內連線區（方塊1530）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可形成在垂直方向上與第一裝置區308相鄰的第一內連線區310。

如圖15中進一步所示，製程1500可包括在第二半導體晶粒的第二裝置區中形成多個半導體邏輯裝置（方塊1540）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可在第二半導體晶粒304的第二裝置區312中形成多個半導體邏輯裝置（例如，多個半導體裝置316）。

如圖15中進一步所示，製程1500可包括形成在垂直方向上與第二裝置區相鄰的第二內連線區（方塊1550）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可形成在垂直方向上與第二裝置區312相鄰的第二內連線區314。

如圖15中進一步所示，製程1500可包括對第一半導體晶粒與第二半導體晶粒進行結合（方塊1560）。舉例而言，如本文中所闡述，半導體處理工具102至114中的一或多者可對第一半導體晶粒302與第二半導體晶粒304進行結合。在一些實施方案中，在位於第一內連線區310與第二內連線區314之間的結合介面306處對第一半導體晶粒302與第二半導體晶粒304進行結合。

製程1500可包括附加的實施方案，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施方案或實施方案的任何組合。

儘管圖15示出製程1500的實例性方塊，然而在一些實施方案中，相較於圖15中所繪示的方塊，製程1500包括附加的方塊、更少的方塊、不同的方塊或不同佈置的方塊。另外或作為另外一種選擇，製程1500的方塊中的二或更多者可並行地實行。

圖16是本文中所闡述的半導體裝置封裝1600的實例性實施方案的圖。

如圖16中所示，半導體裝置封裝1600可藉由半導體裝置封裝1600的連接結構1604安裝至基底1602（例如母板（motherboard））。半導體裝置封裝1600可包括貼合至連接結構1604的封裝基底1606。半導體裝置封裝1600可包括藉由連接結構1610貼合至封裝基底1606的中介層1608。中介層1608可包括矽中介層、RDL、聚合物中介層及/或另一種類型的中介層。

可將多個半導體晶粒封裝貼合至中介層1608。舉例而言，半導體晶粒封裝1612可藉由連接結構1614貼合至中介層1608。作為另一實例，半導體晶粒封裝300可藉由連接結構346貼合至中介層1608。

如圖16中進一步所示，可在半導體晶粒封裝300中針對半導體晶粒304中所包括的半導體裝置316實施電壓調節器電路200。電壓調節器電路200的電感器202及電容器204可分別由半導體晶粒302中所包括的電感器結構326及溝渠電容器結構318來實施。

如上所述，圖16是作為實例提供。其他實例可不同於針對圖16闡述的實例。

以此種方式，半導體晶粒封裝包括與邏輯半導體晶粒直接結合的電感器-電容器（LC）半導體晶粒。LC半導體晶粒包括整合至單個晶粒中的電感器及電容器。LC半導體晶粒的電感器及電容器可與位於邏輯半導體晶粒上的電晶體及其他邏輯組件電性連接，以形成半導體晶粒封裝的電壓調節器電路。將電壓調節器電路的被動組件（例如，電感器及電容器）整合至單個半導體晶粒（例如，LC半導體晶粒）中會減小電壓調節器電路中的訊號傳播距離，此可提高電壓調節器電路的操作效率、可減小半導體晶粒封裝的形狀因數、可減小電壓調節器電路中的寄生電容及/或可減小寄生電感（藉此改善電壓調節器電路的效能）等等。

如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種半導體晶粒封裝。所述半導體晶粒封裝包括第一半導體晶粒。所述第一半導體晶粒包括：第一裝置區；一或多個溝渠電容器結構，位於所述第一裝置區中；第一內連線區，在垂直方向上與所述第一裝置區相鄰；以及電感器區，包括於所述第一內連線區中，其中所述電感器區包括一或多個電感器結構。所述半導體晶粒封裝包括第二半導體晶粒，所述第二半導體晶粒在位於所述第一內連線區與所述第二半導體晶粒的第二內連線區之間的結合區處與所述第一半導體晶粒結合。所述第二半導體晶粒包括：第二裝置區；一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。

如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種半導體晶粒封裝。所述半導體晶粒封裝包括電感器-電容器（LC）半導體晶粒。所述LC半導體晶粒包括：第一裝置區；一或多個溝渠電容器結構，位於所述第一裝置區中；第一內連線區，在所述第一裝置區的第一側處在垂直方向上與所述第一裝置區相鄰；以及電感器區，在所述第一裝置區的與所述第一側相對的第二側處在垂直方向上與所述第一裝置區相鄰，其中所述電感器區包括一或多個電感器結構。所述半導體晶粒封裝包括邏輯半導體晶粒，所述邏輯半導體晶粒在位於所述第一內連線區與所述邏輯半導體晶粒的第二內連線區之間的結合區處與所述LC半導體晶粒結合。所述邏輯半導體晶粒包括：第二裝置區；一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。

如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種半導體晶粒封裝。所述半導體晶粒封裝包括第一半導體晶粒。所述第一半導體晶粒包括：第一裝置區；一或多個溝渠電容器結構，位於所述第一裝置區中；電感器區，包括於所述第一裝置區中，其中所述電感器區包括一或多個電感器結構；以及第一內連線區，在垂直方向上與所述第一裝置區相鄰。所述半導體晶粒封裝包括第二半導體晶粒，所述第二半導體晶粒在位於所述第一內連線區與所述第二半導體晶粒的第二內連線區之間的結合區處與所述第一半導體晶粒結合。所述第二半導體晶粒包括：第二裝置區；一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

100:環境 102:半導體處理工具/沈積工具 104:半導體處理工具/曝光工具 106:半導體處理工具/顯影工具 108:半導體處理工具/蝕刻工具 110:半導體處理工具/平坦化工具 112:半導體處理工具/鍍覆工具 114:半導體處理工具/結合工具 116:晶圓/晶粒運輸工具 200:電壓調節器電路 202:電感器 204:電容器 206:上橋電晶體 208:下橋電晶體 210:脈波寬度調變（PWM）電路 212:輸出端子 214:電性接地端子 216:輸入端子 300、1612:半導體晶粒封裝 302:第一半導體晶粒/半導體晶粒 304:第二半導體晶粒/半導體晶粒 306:結合介面 308:裝置區/第一裝置區 310:內連線區/第一內連線區 312:裝置區/第二裝置區 314:內連線區/第二內連線區 316:半導體裝置 318:溝渠電容器結構/去耦溝渠電容器結構 318a:襯墊 320, 330, 338, 802, 1002:介電層 322, 332, 340, 804, 1004:金屬化層 324:電感器區 326:電感器結構 328, 334:接觸件 336:重佈線結構 342:後側矽穿孔（BTSV）結構 344:UBM層 346:導電端子/連接結構 348:襯墊 402:半導體基底 404:表面 406:第一導電層/第二導電層/導電層 408:第一介電層/第二介電層/介電層 410, 414:導電端子 412:導體 500, 600, 700, 800, 900, 1000, 1100:實施方案 702, 704, 902, 1102:凹槽 806:TSV結構 1200:裝置 1210:匯流排 1220:處理器 1230:記憶體 1240:輸入組件 1250:輸出組件 1260:通訊組件 1300, 1400, 1500:製程 1310, 1320, 1330, 1340, 1350, 1360, 1410, 1420, 1430, 1440, 1450, 1460, 1510, 1520, 1530, 1540, 1550, 1560:方塊 1600:半導體裝置封裝 1602:基底 1604, 1610, 1614:連接結構 1606:封裝基底 1608:中介層 Via_n, Via_n+1:位準

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是可在其中實施本文中所闡述的系統及/或方法的實例性環境的圖。 圖2是本文中所闡述的實例性電壓調節器電路的圖。 圖3A及圖3B是本文中所闡述的實例性半導體晶粒封裝的實例性實施方案的圖。 圖4A及圖4B是本文中所闡述的電壓調節器電路的實例性組件的圖。 圖5A至圖5E是形成本文中所闡述的半導體晶粒的實例性實施方案的圖。 圖6A至圖6E是形成本文中所闡述的半導體晶粒的實例性實施方案的圖。 圖7A至圖7G是形成本文中所闡述的半導體晶粒封裝的一部分的實例性實施方案的圖。 圖8是本文中所闡述的半導體晶粒封裝的實例性實施方案的圖。 圖9A至圖9F是形成本文中所闡述的半導體晶粒的實例性實施方案的圖。 圖10是本文中所闡述的半導體晶粒封裝的實例性實施方案的圖。 圖11A至圖11F是形成本文中所闡述的半導體晶粒的實例性實施方案的圖。 圖12是本文中所闡述的裝置的實例性組件的圖。 圖13是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程的流程圖。 圖14是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程的流程圖。 圖15是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程的流程圖。 圖16是本文中所闡述的半導體裝置封裝的實例性實施方案的圖。

300:半導體晶粒封裝

302:第一半導體晶粒/半導體晶粒

304:第二半導體晶粒/半導體晶粒

306:結合介面

308:裝置區/第一裝置區

310:內連線區/第一內連線區

312:裝置區/第二裝置區

314:內連線區/第二內連線區

316:半導體裝置

318:溝渠電容器結構/去耦溝渠電容器結構

318a:襯墊

320,330,338:介電層

322,332 340:金屬化層

324:電感器區

326:電感器結構

328,334:接觸件

336:重佈線結構

342:後側矽穿孔(BTSV)結構

344:UBM層

346:導電端子/連接結構

348:襯墊

Claims (20)

1. 一種半導體晶粒封裝，包括： 第一半導體晶粒，包括： 第一裝置區； 一或多個溝渠電容器結構，位於所述第一裝置區中； 第一內連線區，在垂直方向上與所述第一裝置區相鄰；以及 電感器區，包括於所述第一內連線區中， 其中所述電感器區包括一或多個電感器結構；以及 第二半導體晶粒，在位於所述第一內連線區與所述第二半導體晶粒的第二內連線區之間的結合區處與所述第一半導體晶粒結合， 其中所述第二半導體晶粒包括： 第二裝置區； 一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及 所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。
2. 如請求項1所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構中的一溝渠電容器結構、所述一或多個電感器結構中的一電感器結構以及所述一或多個半導體邏輯裝置的至少一子集包括於所述半導體晶粒封裝的電壓調節器電路中。
3. 如請求項1所述的半導體晶粒封裝，更包括： 一或多個後側矽穿孔結構，延伸穿過所述第二裝置區且延伸至所述第二內連線區的一部分中；以及 重佈線結構，在垂直方向上與所述第二裝置區相鄰， 其中所述一或多個後側矽穿孔結構與位於所述重佈線結構中的金屬化層及位於所述第二內連線區中的另一金屬化層電性連接。
4. 如請求項3所述的半導體晶粒封裝，其中所述重佈線結構在所述第二裝置區的第一側處在垂直方向上與所述第二裝置區相鄰；且 其中所述第二內連線區在所述第二裝置區的與所述第一側相對的第二側處在垂直方向上與所述第二裝置區相鄰。
5. 如請求項1所述的半導體晶粒封裝，更包括： 一或多個後側矽穿孔結構，延伸穿過所述第一裝置區且延伸至所述第一內連線區的一部分中；以及 重佈線結構，在垂直方向上與所述第一裝置區相鄰， 其中所述一或多個後側矽穿孔結構與位於所述重佈線結構中的金屬化層及位於所述第一內連線區中的另一金屬化層電性連接。
6. 如請求項1所述的半導體晶粒封裝，其中所述一或多個半導體邏輯裝置包括： 多個半導體電晶體結構；以及 脈波寬度調變電路。
7. 如請求項1所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構與所述一或多個電感器結構在所述第一半導體晶粒的所述第一內連線區中電性連接。
8. 一種半導體晶粒封裝，包括： 電感器-電容器半導體晶粒，包括： 第一裝置區； 一或多個溝渠電容器結構，位於所述第一裝置區中； 第一內連線區，在所述第一裝置區的第一側處在垂直方向上與所述第一裝置區相鄰；以及 電感器區，在所述第一裝置區的與所述第一側相對的第二側處在垂直方向上與所述第一裝置區相鄰， 其中所述電感器區包括一或多個電感器結構；以及 邏輯半導體晶粒，在位於所述第一內連線區與所述邏輯半導體晶粒的第二內連線區之間的結合區處與所述電感器-電容器半導體晶粒結合， 其中所述邏輯半導體晶粒包括： 第二裝置區； 一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及 所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。
9. 如請求項8所述的半導體晶粒封裝，其中所述電感器區包括於所述電感器-電容器半導體晶粒的後側上；且 其中所述第一內連線區包括於所述電感器-電容器半導體晶粒的前側上。
10. 如請求項8所述的半導體晶粒封裝，其中所述電感器-電容器半導體晶粒與所述邏輯半導體晶粒直接結合。
11. 如請求項8所述的半導體晶粒封裝，其中所述電感器區包括： 一或多個介電層，位於所述第一裝置區之上； 所述一或多個電感器結構，位於所述一或多個介電層中；以及 一或多個金屬化層，位於所述一或多個介電層中且與所述一或多個電感器結構電性連接。
12. 如請求項11所述的半導體晶粒封裝，更包括： 矽穿孔結構，在所述電感器區與所述第一內連線區之間延伸穿過所述第一裝置區， 其中所述矽穿孔結構與位於所述電感器區中的所述一或多個金屬化層中的一金屬化層電性連接且與位於所述第一內連線區中的另一金屬化層電性連接。
13. 如請求項12所述的半導體晶粒封裝，其中所述矽穿孔結構與位於所述第一裝置區中的所述一或多個溝渠電容器結構中的一或多者相鄰。
14. 如請求項8所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構中的一溝渠電容器結構、所述一或多個電感器結構中的一電感器結構以及所述一或多個半導體邏輯裝置的至少一子集包括於所述半導體晶粒封裝的電壓調節器電路中。
15. 一種半導體晶粒封裝，包括： 第一半導體晶粒，包括： 第一裝置區； 一或多個溝渠電容器結構，位於所述第一裝置區中； 電感器區，包括於所述第一裝置區中， 其中所述電感器區包括一或多個電感器結構；以及 第一內連線區，在垂直方向上與所述第一裝置區相鄰； 第二半導體晶粒，在位於所述第一內連線區與所述第二半導體晶粒的第二內連線區之間的結合區處與所述第一半導體晶粒結合， 其中所述第二半導體晶粒包括： 第二裝置區； 一或多個半導體邏輯裝置，包括於所述第二裝置區中；以及 所述第二內連線區，在垂直方向上與所述第二裝置區相鄰。
16. 如請求項15所述的半導體晶粒封裝，其中所述電感器區在所述第一裝置區中與所述一或多個溝渠電容器結構相鄰。
17. 如請求項15所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構及所述一或多個電感器結構與位於所述第一內連線區中的一或多個金屬化層電性連接。
18. 如請求項15所述的半導體晶粒封裝，其中所述電感器區包括： 介電層，包括於所述第一裝置區中； 所述一或多個電感器結構，位於所述介電層中；以及 一或多個金屬化層，位於所述介電層中， 其中所述一或多個金屬化層與所述一或多個電感器結構電性連接。
19. 如請求項18所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構包括於所述第一裝置區的半導體基底中，所述半導體基底環繞所述電感器區的所述介電層。
20. 如請求項15所述的半導體晶粒封裝，其中所述一或多個溝渠電容器結構中的一溝渠電容器結構、所述一或多個電感器結構中的一電感器結構以及所述一或多個半導體邏輯裝置的至少一子集包括於所述半導體晶粒封裝的電壓調節器電路中。

Images