JP7445397B2 - 受光素子および電子機器 - Google Patents

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Description

本開示は、受光素子および電子機器に関する。
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time of Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
特開２００４－３１９５７６号公報
本開示では、受光素子の面積拡大を抑制しつつ、カソードコンタクト領域とアノードコンタクト領域との間の電界緩和を図ることができる受光素子および電子機器を提案する。
本開示によれば、受光素子が提供される。受光素子は、ＳＰＡＤ（Single Photon Avalanche Diode）素子と、カソード電極およびアノード電極と、カソードコンタクト領域と、アノードコンタクト領域と、埋め込み層とを備える。ＳＰＡＤ素子は、半導体層に形成され、アレイ状に配置される複数の画素ごとに設けられる。カソード電極およびアノード電極は、前記半導体層に隣接する配線層に少なくとも一部が形成され、前記ＳＰＡＤ素子に逆バイアス電圧を印加する。Ｎ型のカソードコンタクト領域は、前記半導体層に形成され、前記カソード電極に直接接続される。Ｐ型のアノードコンタクト領域は、前記半導体層に形成され、前記アノード電極に直接接続される。絶縁性の埋め込み層は、前記カソードコンタクト領域および前記アノードコンタクト領域のいずれか一方と、前記半導体層の光入射側とは反対側の面との間に位置する。
本開示によれば、受光素子の面積拡大を抑制しつつ、アノードコンタクト領域とカソードコンタクト領域との間の電界緩和を図ることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光チップが受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る受光チップの構成例を示すブロック図である。 本開示の実施形態に係る画素アレイ部の構成例を示す断面図である。 図４に示す深さＤ１の平面構造の一例を示す図である。 図４に示す深さＤ１の平面構造の別の一例を示す図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態に係る画素アレイ部の一製造工程を模式的に示す断面図である。 本開示の実施形態の変形例１に係る画素アレイ部の構成例を示す断面図である。 本開示の実施形態の変形例２に係る画素アレイ部の構成例を示す断面図である。 本開示の実施形態の変形例３に係る画素アレイ部の構成例を示す断面図である。 電子機器の概略的な構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time of Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
かかる測距手法には、内部にＳＰＡＤ（Single Photon Avalanche Diode）素子を備えた受光素子が用いられる。かかるＳＰＡＤ素子は、アバランシェ増倍が発生する大きな逆バイアス電圧（たとえば、－２０Ｖ程度）をアノードとカソードとの間に印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシェ増倍が生じる。これにより、反射光に含まれる１光子の入射を高感度で検知することができる。
しかしながら、ＳＰＡＤ素子が形成される半導体層の裏面側において、互いに隣接するカソードコンタクト領域とアノードコンタクト領域との間には大きな逆バイアス電圧が印加される。これにより、カソードコンタクト領域とアノードコンタクト領域との間では電界が集中し、暗電流特性の悪化等の不具合が生じる場合がある。
一方で、従来の技術に記載されているように、カソードコンタクト領域とアノードコンタクト領域との間にＳＴＩ（Shallow Trench Isolation）を形成した場合、かかるＳＴＩの分だけ受光素子の面積が大きくなってしまうという問題が生じる。
そこで、上述の問題点を克服し、受光素子の面積拡大を抑制しつつ、カソードコンタクト領域とアノードコンタクト領域との間の電界緩和を図ることができる受光素子および電子機器の実現が期待されている。
［測距方法］
本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
かかる直接ＴｏＦ方式は、光源２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光チップ３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
測距装置１は、光源２と、受光チップ３とを備える。光源２は、たとえばレーザダイオードであり、レーザ光をパルス状に発光するように駆動される。
光源２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光チップ３に受光される。受光チップ３は、光電変換によって光を電気信号に変換し、受光した光に応じた信号を出力する。
ここで、光源２が発光した時刻（発光タイミング）を時間ｔ0、光源２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光チップ３が受光した時刻（受光タイミング）を時間ｔ1とする。
定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により算出することができる。
Ｄ＝(ｃ／２)×(ｔ1－ｔ0) …（１）
より具体的には、測距装置１は、発光タイミングの時間ｔ0から受光チップ３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
図２は、本開示の実施形態に適用可能である受光チップ３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ－２）が(Ｎ－２)×ｄ≦ｔm＜(Ｎ－１)×ｄとなる。受光チップ３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度３００を求め、ヒストグラムを生成する。ここで、受光チップ３は、光源２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光チップ３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分３０１は、対象となる反射光Ｌ２に対するノイズとなる。
一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分３０２として現れる。このアクティブ光成分３０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
［受光チップの構成］
つづいて、実施形態に係る受光チップ３の構成について、図３を参照しながら説明する。図３は、本開示の実施形態に係る受光チップ３の構成例を示すブロック図である。図１に示すように、実施形態に係る受光チップ３は、画素アレイ部１１と、バイアス電圧印加部１２とを備える。画素アレイ部１１は、受光素子の一例である。
画素アレイ部１１は、オンチップレンズ３５（図４参照）などの光学系により集光される反射光Ｌ２（図４参照）を受光する受光面を有し、複数の画素２１がアレイ状に配置される。かかる画素アレイ部１１の構成については後述する。
図３の右側に示すように、画素２１は、たとえば、ＳＰＡＤ素子２２と、Ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２３と、ＣＭＯＳインバータ２４とを備える。
ＳＰＡＤ素子２２は、アノードとカソードとの間に大きな負電圧ＶＢＤ（たとえば、－２０Ｖ程度）を印加することによってアバランシェ増倍領域を形成し、１光子の入射で発生する電子をアバランシェ増倍させることができる。
Ｐ型ＭＯＳＦＥＴ２３は、ＳＰＡＤ素子２２でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子２２で増倍された電子を放出して、初期電圧に戻すクエンチング（quenting）を行う。
ＣＭＯＳインバータ２４は、ＳＰＡＤ素子２２で増倍された電子により発生する電圧を整形することで、１光子の到来時刻を始点としてパルス波形が発生する受光信号（ＡＰＤ ＯＵＴ）を出力する。
バイアス電圧印加部１２は、画素アレイ部１１に配置される複数の画素２１それぞれに対して逆バイアス電圧を印加する。
このように構成されている受光チップ３からは、画素２１ごとに受光信号が出力され、図示しない後段の演算処理部に供給される。かかる演算処理部は、たとえば、それぞれの受光信号において１光子の到来時刻を示すパルスが発生したタイミングに基づいて、被測定物１００までの距離Ｄを求める演算処理を行い、画素２１ごとに距離Ｄを求める。
そして、求められた距離Ｄに基づいて、複数の画素２１により検出されたそれぞれの被測定物１００までの距離Ｄを平面的に並べた距離画像が生成される。
［画素アレイ部の構成］
つづいて、実施形態に係る画素アレイ部１１の構成について、図４～図６を参照しながら説明する。図４は、本開示の実施形態に係る画素アレイ部１１の構成例を示す断面図である。
図４に示すように、実施形態に係る画素アレイ部１１は、半導体層３１と、センサ側配線層３２と、ロジック側配線層３３と、平坦化層３４と、オンチップレンズ３５とを備える。センサ側配線層３２は、配線層の一例である。
そして、反射光Ｌ２が入射される側から順に、オンチップレンズ３５、平坦化層３４、半導体層３１、センサ側配線層３２およびロジック側配線層３３が積層されて画素アレイ部１１が構成される。
さらに、ロジック側配線層３３に対して、図示しないロジック側基板がさらに積層される。かかるロジック側基板には、たとえば、図３に示したバイアス電圧印加部１２やＰ型ＭＯＳＦＥＴ２３、ＣＭＯＳインバータ２４などが形成されている。
たとえば、半導体層３１に対してセンサ側配線層３２を形成するとともに、ロジック回路基板に対してロジック側配線層３３を形成する。その後、センサ側配線層３２とロジック側配線層３３とを接合面（図４の破線で示す面）で接合する製造方法により、画素アレイ部１１を製造することができる。
センサ側配線層３２とロジック側配線層３３との接合手法としては、たとえば、両方の接合界面でそれぞれＣｕパッドを露出させ、かかる両方のＣｕパッドを直接接合することで電気的導通も確保する、いわゆる「Ｃｕ－Ｃｕ接合」を用いることができる。
半導体層３１は、たとえば、単結晶のシリコンなどの半導体基板を薄く研削した層であって、Ｐ型またはＮ型の不純物濃度が制御されており、画素２１ごとにＳＰＡＤ素子２２が形成される。
また、図４において半導体層３１の上側を向く面が、反射光Ｌ２が入射する入射面３１ａとされ、その入射面３１ａの反対側となる反対面３１ｂに対してセンサ側配線層３２が積層される。
センサ側配線層３２およびロジック側配線層３３には、ＳＰＡＤ素子２２に印加される電圧を供給するための配線や、ＳＰＡＤ素子２２で発生した電子を半導体層３１から取り出すための配線などが形成される。
ＳＰＡＤ素子２２は、半導体層３１に形成されるＰウェル４１、Ｐ型拡散層４２、Ｎ型拡散層４３、カソードコンタクト領域４４、ホール蓄積層４５、ピニング層４６およびアノードコンタクト領域４７により構成される。そして、ＳＰＡＤ素子２２では、Ｐ型拡散層４２とＮ型拡散層４３との接合領域に形成される空乏層によって、アバランシェ増倍領域が形成される。
かかるアバランシェ増倍領域は、Ｎ型拡散層４３に印加される大きな負電圧によってＰ型拡散層４２およびＮ型拡散層４３の境界面に形成される高電界領域であって、ＳＰＡＤ素子２２に入射する１光子で発生する電子を増倍する。
Ｐウェル４１は、半導体層３１の不純物濃度がＰ型に制御されることにより形成され、ＳＰＡＤ素子２２における光電変換により発生する電子をアバランシェ増倍領域へ転送する電界を形成する。なお、Ｐウェル４１に替えて、半導体層３１の不純物濃度がＮ型に制御されてＮウェルを形成してもよい。
Ｐ型拡散層４２は、半導体層３１の反対面３１ｂ近傍であってＮ型拡散層４３に対して入射面３１ａ側（図４の上側）に形成される濃いＰ型の拡散層（Ｐ＋）であり、ＳＰＡＤ素子２２のほぼ全面に亘るように形成される。
Ｎ型拡散層４３は、半導体層３１の反対面３１ｂ近傍であってＰ型拡散層４２に対して反対面３１ｂ側（図４の下側）に形成されるＮ型の拡散層（Ｎ）であり、ＳＰＡＤ素子２２のほぼ全面に亘るように形成される。
カソードコンタクト領域４４は、Ｎ型拡散層４３の内部において反対面３１ｂ側（図４の下側）に形成される濃いＮ型の拡散層（Ｎ＋）である。かかるカソードコンタクト領域４４は、Ｎ型拡散層４３にアバランシェ増倍領域を形成するための電圧を供給するカソード電極６１と直接接続される。
ホール蓄積層４５は、Ｐウェル４１の側面および光入射側の面を囲うように形成されるＰ型の拡散層（Ｐ）であり、ホールを蓄積している。また、ホール蓄積層４５は、ＳＰＡＤ素子２２のアノードと電気的に接続されており、バイアス調整を可能とする。
これにより、ホール蓄積層４５のホール濃度が強化されることから、ピニング層４６を含むピニングを強固にすることができる。したがって、実施形態によれば、暗電流の発生を抑制することができる。
ピニング層４６は、ホール蓄積層４５よりも外側の表面（半導体層３１の入射面３１ａや画素間分離部５１と接する側面）に形成される濃いＰ型の拡散層（Ｐ＋）であり、ホール蓄積層４５と同様に、たとえば、暗電流の発生を抑制する。
アノードコンタクト領域４７は、半導体層３１の反対面３１ｂ近傍においてピニング層４６と接するように形成される濃いＰ型の拡散層（Ｐ＋）である。かかるアノードコンタクト領域４７は、ピニング層４６、ホール蓄積層４５およびＰウェル４１を介して、Ｐ型拡散層４２にアバランシェ増倍領域を形成するための電圧を供給するアノード電極６２と直接接続される。
ここで、実施形態では、カソードコンタクト領域４４およびアノードコンタクト領域４７のいずれか一方と、半導体層３１の反対面３１ｂとの間に、絶縁性の埋め込み層４８が設けられる。図４の例では、カソードコンタクト領域４４と半導体層３１の反対面３１ｂとの間に、埋め込み層４８が設けられる。
埋め込み層４８は、たとえば、酸化シリコン（ＳｉＯ２）などの絶縁体で構成される。そして、センサ側配線層３２に形成されるカソード電極６１が、かかる埋め込み層４８を貫通し、カソードコンタクト領域４４に直接接続される。
このような埋め込み層４８を設けることにより、大きな逆バイアス電圧が印加されるアノードコンタクト領域４７とカソードコンタクト領域４４との間を、水平方向のみならず垂直方向にも離間させながら絶縁分離することができる。
すなわち、カソードコンタクト領域４４とアノードコンタクト領域４７との水平方向の距離を保ちつつ、カソードコンタクト領域４４とアノードコンタクト領域４７とをトータルで電界緩和を図ることができる距離だけ離間させることができる。
したがって、実施形態によれば、画素アレイ部１１の面積拡大を抑制しつつ、カソードコンタクト領域４４とアノードコンタクト領域４７との間の電界緩和を図ることができる。
画素アレイ部１１におけるその他の部位についての説明を続ける。表面ピニング層４９は、半導体層３１の反対面３１ｂにおいて、アノードコンタクト領域４７、埋め込み層４８および画素間分離部５１以外の箇所に形成される濃いＰ型の拡散層（Ｐ＋）である。表面ピニング層４９は、コンタクト電極６３を介して接地電位に接続される。
かかる表面ピニング層４９を設けることにより、反対面３１ｂの界面準位を抑えることができることから、画素アレイ部１１の暗時特性を向上させることができる。
図５は、図４に示す深さＤ１の平面構造の一例を示す図である。図５に示すように、画素アレイ部１１では、互いに隣接するＳＰＡＤ素子２２同士の間に画素間分離部５１を設けることによって、それぞれのＳＰＡＤ素子２２が電気的および光学的に分離される。
実施形態では、たとえば平面視において、表面ピニング層４９を囲むように枠形状の埋め込み層４８が形成され、かかる埋め込み層４８を囲むように枠形状のアノードコンタクト領域４７が形成される。また、埋め込み層４８の内部には、複数（図では８個）のカソード電極６１が周方向に均等に配置される。
なお、埋め込み層４８の内部におけるカソード電極６１の配置は、図５の例に限られない。たとえば、図６に示すように、平面視で枠形状のカソード電極６１が、埋め込み層４８に沿うように配置されてもよい。図６は、図４に示す深さＤ１の平面構造の別の一例を示す図である。
図４の説明に戻る。図４に示すように、画素間分離部５１は、たとえば、半導体層３１の入射面３１ａから反対面３１ｂまで貫通するように形成される。画素間分離部５１は、たとえば、内側から順に金属膜５２、絶縁膜５３および固定電荷膜５４で構成される三重構造を有する。
金属膜５２は、たとえば、光を反射する金属（たとえば、タングステンなど）で構成される。絶縁膜５３は、たとえば、酸化シリコン（ＳｉＯ２）などの絶縁体で構成される。
固定電荷膜５４は、ピニング層４６との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成される。固定電荷膜５４が負の固定電荷を有するように形成されることで、その負の固定電荷によってピニング層４６との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
固定電荷膜５４は、たとえば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜５４は、その他、たとえば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素などの酸化物の少なくとも１つを含むように形成することができる。
センサ側配線層３２には、カソード電極６１、アノード電極６２、コンタクト電極６３、メタル配線６４、コンタクト電極６５およびメタルパッド６６が形成される。なお、センサ側配線層３２において、これらの部位以外の箇所には、層間絶縁膜が形成される。
そして、カソード電極６１、アノード電極６２およびコンタクト電極６３は、それぞれメタル配線６４およびコンタクト電極６５を介して、対応するメタルパッド６６に電気的に接続される。
ロジック側配線層３３には、メタルパッド７１、コンタクト電極７２、電極パッド７３および絶縁層７４が形成される。なお、ロジック側配線層３３において、これらの部位以外の箇所には、層間絶縁膜が形成される。
そして、カソード電極６１、アノード電極６２およびコンタクト電極６３に対応するメタルパッド６６は、それぞれメタルパッド７１およびコンタクト電極７２を介して、対応する電極パッド７３に電気的に接続される。絶縁層７４は、互いに隣接する電極パッド７３同士を絶縁する。
すなわち、カソードコンタクト領域４４、アノードコンタクト領域４７および表面ピニング層４９は、センサ側配線層３２およびロジック側配線層３３に形成される各種配線を介して、対応する電極パッド７３に電気的に接続される。
平坦化層３４は、半導体層３１の入射面３１ａ全体に密着して形成され、半導体層３１の入射面３１ａを平坦化するために設けられる。平坦化層３４は、反射光Ｌ２を透過する材料（たとえば、透過性の樹脂材料など）で構成される。
オンチップレンズ３５は、たとえば、１つの画素２１ごとに形成され、対応する画素２１に入射する反射光Ｌ２を集光する。なお、オンチップレンズ３５は、１つの画素２１ごとに形成される場合に限られず、たとえば、互いに隣接する複数の画素２１ごとに形成されてもよい。
［画素アレイ部の製造工程］
つづいて、実施形態に係る画素アレイ部１１の製造工程、特に埋め込み層４８の形成工程について、図７～図１２を参照しながら説明する。図７～図１２は、本開示の実施形態に係る画素アレイ部１１の一製造工程を模式的に示す断面図である。
図７に示すように、不純物濃度がＰ型に制御された（すなわち、Ｐウェル４１を有する）半導体層３１に対して、反対面３１ｂの近傍に、Ｐ型拡散層４２と、Ｎ型拡散層４３と、カソードコンタクト領域４４と、Ｐ型拡散層１０１とを公知の手法により形成する。Ｐ型拡散層１０１は、濃いＰ型の拡散層（Ｐ＋）であり、反対面３１ｂの全面に形成される。
なお、図７の状態において、半導体層３１の入射面３１ａ側は研削されていないことから、図７の状態における半導体層３１は図４に示した半導体層３１よりも厚い状態である。
また、半導体層３１が所定の厚さに研削された後にホール蓄積層４５やピニング層４６、画素間分離部５１、平坦化層３４、オンチップレンズ３５などが形成されることから、これらの部位は図７の状態では形成されていない。
次に、図８に示すように、少なくともカソードコンタクト領域４４が底面で露出するように、反対面３１ｂの表面に穴部１０２を公知の手法により形成する。かかる穴部１０２は、埋め込み層４８に対応する位置に形成される。
次に、図９に示すように、公知の手法を用いて穴部１０２の内部を絶縁体で埋め込むことにより、埋め込み層４８を形成する。なお、かかる埋め込み層４８を形成することにより、Ｐ型拡散層１０１がアノードコンタクト領域４７と表面ピニング層４９とに分離される。
次に、図１０に示すように、所定の厚さを有する絶縁層１０３を反対面３１ｂの表面に公知の手法により形成する。なお、かかる絶縁層１０３は、センサ側配線層３２の層間絶縁膜の一部に対応する部位である。
次に、図１１に示すように、少なくともカソードコンタクト領域４４が底面で露出するように、絶縁層１０３の表面に穴部１０４を公知の手法により形成する。かかる穴部１０４は、カソード電極６１に対応する位置に形成される。
また、少なくともアノードコンタクト領域４７が底面で露出するように、絶縁層１０３の表面に穴部１０５を公知の手法により形成する。かかる穴部１０５は、アノード電極６２に対応する位置に形成される。
また、少なくとも表面ピニング層４９が底面で露出するように、絶縁層１０３の表面に穴部１０６を公知の手法により形成する。かかる穴部１０６は、コンタクト電極６３に対応する位置に形成される。
次に、図１２に示すように、公知の手法を用いて穴部１０４～１０６の内部を金属で埋め込むことにより、カソード電極６１、アノード電極６２およびコンタクト電極６３を形成する。
以降の工程としては、所望のセンサ側配線層３２を公知の手法で形成するとともに、ロジック側基板にロジック側配線層３３を公知の手法で形成する。そして、Ｃｕ－Ｃｕ接合などの手法を用いて、センサ側配線層３２とロジック側配線層３３とを接合する。
次に、半導体層３１のセンサ側配線層３２とは反対側の面を公知の手法で所定の厚さに研削し、入射面３１ａを形成する。そして、半導体層３１の入射面３１ａ側から、ホール蓄積層４５やピニング層４６、画素間分離部５１などを公知の手法で形成する。
最後に、半導体層３１の入射面３１ａ側に平坦化層３４とオンチップレンズ３５とを形成して、実施形態に係る画素アレイ部１１が完成する。
なお、実施形態に係る画素アレイ部１１の製造工程は、上記の工程に限られない。たとえば、埋め込み層４８と絶縁層１０３とが同じ材料でよい場合、埋め込み層４８と絶縁層１０３とを同じ工程で形成してもよい。
また、図９に示した状態から、埋め込み層４８にカソード電極６１の一部を形成し、その後に絶縁層１０３を形成してもよい。
［各種変形例］
つづいて、実施形態の各種変形例について、図１３～図１５を参照しながら説明する。図１３は、本開示の実施形態の変形例１に係る画素アレイ部１１の構成例を示す断面図である。
上述の実施形態では、カソードコンタクト領域４４と半導体層３１の反対面３１ｂとの間に埋め込み層４８が設けられる例について示したが、アノードコンタクト領域４７と半導体層３１の反対面３１ｂとの間に埋め込み層４８が設けられてもよい。
たとえば、図１３に示すように、カソードコンタクト領域４４を半導体層３１の反対面３１ｂに接するように配置するととも、アノードコンタクト領域４７と半導体層３１の反対面３１ｂとの間に埋め込み層４８を配置する。
このような構成であっても、カソードコンタクト領域４４とアノードコンタクト領域４７との間を、水平方向のみならず垂直方向にも離間させながら絶縁分離することができる。したがって、画素アレイ部１１の面積拡大を抑制しつつ、カソードコンタクト領域４４とアノードコンタクト領域４７との間の電界緩和を図ることができる。
図１４は、本開示の実施形態の変形例２に係る画素アレイ部１１の構成例を示す断面図である。図１４に示すように、変形例２に係る画素アレイ部１１は、半導体層３１の反対面３１ｂ側に表面ピニング層４９が設けられていない例である。
この変形例２では、半導体層３１に表面ピニング層４９が設けられていないことから、かかる表面ピニング層４９を接地電位に接続する各種配線が不要となる。したがって、変形例２によれば、センサ側配線層３２やロジック側配線層３３の構成を簡素化することができることから、画素アレイ部１１の製造コストを低減することができる。
図１５は、本開示の実施形態の変形例３に係る画素アレイ部１１の構成例を示す断面図である。図１５に示すように、変形例３に係る画素アレイ部１１は、Ｎ型拡散層４３と半導体層３１の反対面３１ｂとの間が埋め込み層４８で全体的に覆われている例である。
この変形例３でも、上述の変形例２と同様、半導体層３１に表面ピニング層４９が設けられていないことから、かかる表面ピニング層４９を接地電位に接続する各種配線が不要となる。したがって、変形例３によれば、センサ側配線層３２やロジック側配線層３３の構成を簡素化することができることから、画素アレイ部１１の製造コストを低減することができる。
［効果］
実施形態に係る受光素子（画素アレイ部１１）は、ＳＰＡＤ素子２２と、カソード電極６１およびアノード電極６２と、カソードコンタクト領域４４と、アノードコンタクト領域４７と、埋め込み層４８とを備える。ＳＰＡＤ素子２２は、半導体層３１に形成され、アレイ状に配置される複数の画素２１ごとに設けられる。カソード電極６１およびアノード電極６２は、半導体層３１に隣接する配線層（センサ側配線層３２）に少なくとも一部が形成され、ＳＰＡＤ素子２２に逆バイアス電圧を印加する。Ｎ型のカソードコンタクト領域４４は、半導体層３１に形成され、カソード電極６１に直接接続される。Ｐ型のアノードコンタクト領域４７は、半導体層３１に形成され、アノード電極６２に直接接続される。絶縁性の埋め込み層４８は、カソードコンタクト領域４４およびアノードコンタクト領域４７のいずれか一方と、半導体層３１の光入射側とは反対側の面（反対面３１ｂ）との間に位置する。
これにより、画素アレイ部１１の面積拡大を抑制しつつ、カソードコンタクト領域４４とアノードコンタクト領域４７との間の電界緩和を図ることができる。
また、実施形態に係る受光素子（画素アレイ部１１）は、半導体層３０における光入射側とは反対側の面（反対面３１ｂ）に形成され、接地電位に接続される表面ピニング層４９をさらに備える。
これにより、画素アレイ部１１の暗時特性を向上させることができる。
また、実施形態に係る受光素子（画素アレイ部１１）は、半導体層３１においてカソードコンタクト領域４４と接するＮ型拡散層４３をさらに備える。そして、Ｎ型拡散層４３と半導体層３１の光入射側とは反対側の面（反対面３１ｂ）との間が埋め込み層４８で覆われる。
これにより、画素アレイ部１１の製造コストを低減することができる。
［電子機器］
図１６は、受光チップ３を利用した電子機器である距離画像センサの構成例を示すブロック図である。
図１６に示すように、距離画像センサ２０１は、光学系２０２と、受光チップ２０３と、画像処理回路２０４と、モニタ２０５と、メモリ２０６とを備えて構成される。そして、距離画像センサ２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を受光チップ２０３に導き、受光チップ２０３の画素アレイ部１１に結像させる。
受光チップ２０３としては、上述した各実施形態の受光チップ３が適用され、受光チップ２０３から出力される受光信号（ＡＰＤ ＯＵＴ）から求められる距離を示す距離信号が画像処理回路２０４に供給される。
画像処理回路２０４は、受光チップ２０３から供給された距離信号に基づいて距離画像を構築する画像処理を行う。かかる画像処理回路２０４の画像処理により得られた距離画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
このように構成される距離画像センサ２０１では、上述した受光チップ３を適用することで、画素アレイ部１１の面積拡大を抑制しつつ、カソードコンタクト領域４４とアノードコンタクト領域４７との間の電界緩和が図られた受光チップ３を用いることができる。
［移動体への応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図１８は、撮像部１２０３１の設置位置の例を示す図である。
図１８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図１８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の測距装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、画素アレイ部１１の面積拡大を抑制しつつ、カソードコンタクト領域４４とアノードコンタクト領域４７との間の電界緩和が図られた受光チップ３を用いることができる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
たとえば、上述の実施形態に示した画素アレイ部１１の素子構造において、Ｐ型の導電型とＮ型の導電型とを入れ替えた素子構造を実施形態として用いてもよい。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
半導体層に形成され、アレイ状に配置される複数の画素ごとに設けられるＳＰＡＤ（Single Photon Avalanche Diode）素子と、
前記半導体層に隣接する配線層に少なくとも一部が形成され、前記ＳＰＡＤ素子に逆バイアス電圧を印加するカソード電極およびアノード電極と、
前記半導体層に形成され、前記カソード電極に直接接続されるＮ型のカソードコンタクト領域と、
前記半導体層に形成され、前記アノード電極に直接接続されるＰ型のアノードコンタクト領域と、
前記カソードコンタクト領域および前記アノードコンタクト領域のいずれか一方と、前記半導体層の光入射側とは反対側の面との間に位置する絶縁性の埋め込み層と、
を備える受光素子。
（２）
前記半導体層における光入射側とは反対側の面に形成され、接地電位に接続される表面ピニング層をさらに備える
前記（１）に記載の受光素子。
（３）
前記半導体層において前記カソードコンタクト領域と接するＮ型拡散層をさらに備え、
前記Ｎ型拡散層と前記半導体層の光入射側とは反対側の面との間が前記埋め込み層で覆われる
前記（１）に記載の受光素子。
（４）
半導体層に形成され、アレイ状に配置される複数の画素ごとに設けられるＳＰＡＤ（Single Photon Avalanche Diode）素子と、
前記半導体層に隣接する配線層に少なくとも一部が形成され、前記ＳＰＡＤ素子に逆バイアス電圧を印加するカソード電極およびアノード電極と、
前記半導体層に形成され、前記カソード電極に直接接続されるＮ型のカソードコンタクト領域と、
前記半導体層に形成され、前記アノード電極に直接接続されるＰ型のアノードコンタクト領域と、
前記カソードコンタクト領域および前記アノードコンタクト領域のいずれか一方と、前記半導体層の光入射側とは反対側の面との間に位置する絶縁性の埋め込み層と、
を備える受光素子を備える
電子機器。
（５）
前記受光素子は、前記半導体層における光入射側とは反対側の面に形成され、接地電位に接続される表面ピニング層をさらに備える
前記（４）に記載の電子機器。
（６）
前記受光素子は、前記半導体層において前記カソードコンタクト領域と接するＮ型拡散層をさらに備え、
前記Ｎ型拡散層と前記半導体層の光入射側とは反対側の面との間が前記埋め込み層で覆われる
前記（４）に記載の電子機器。
１ 測距装置
３ 受光チップ
１１ 画素アレイ部（受光素子の一例）
２１ 画素
２２ ＳＰＡＤ素子
３１ 半導体層
３１ａ 入射面
３１ｂ 反対面
３２ センサ側配線層（配線層の一例）
４３ Ｎ型拡散層
４４ カソードコンタクト領域
４７ アノードコンタクト領域
４８ 埋め込み層
４９ 表面ピニング層
６１ カソード電極
６２ アノード電極

Claims (4)

  1. 半導体層に形成され、アレイ状に配置される複数の画素ごとに設けられるＳＰＡＤ（Single Photon Avalanche Diode）素子と、
    前記半導体層に隣接する配線層に少なくとも一部が形成され、前記ＳＰＡＤ素子に逆バイアス電圧を印加するカソード電極およびアノード電極と、
    前記半導体層に形成され、前記カソード電極に直接接続されるＮ型のカソードコンタクト領域と、
    前記半導体層に形成され、前記アノード電極に直接接続されるＰ型のアノードコンタクト領域と、
    前記カソードコンタクト領域と前記半導体層の光入射側とは反対側の面との間に位置する絶縁性の埋め込み層と、
    を備え、
    平面視において、前記アノードコンタクト領域は、前記画素の周縁部に位置し、
    平面視において、前記カソードコンタクト領域は、前記アノードコンタクト領域よりも前記画素の中央側に位置し、
    前記カソードコンタクト領域は、前記アノードコンタクト領域よりも前記半導体層の光入射側に位置する
    受光素子。
  2. 前記半導体層における光入射側とは反対側の面に形成され、接地電位に接続される表面ピニング層をさらに備える
    請求項１に記載の受光素子。
  3. 前記半導体層において前記カソードコンタクト領域と接するＮ型拡散層をさらに備え、
    前記Ｎ型拡散層と前記半導体層の光入射側とは反対側の面との間が前記埋め込み層で覆われる
    請求項１に記載の受光素子。
  4. 半導体層に形成され、アレイ状に配置される複数の画素ごとに設けられるＳＰＡＤ（Single Photon Avalanche Diode）素子と、
    前記半導体層に隣接する配線層に少なくとも一部が形成され、前記ＳＰＡＤ素子に逆バイアス電圧を印加するカソード電極およびアノード電極と、
    前記半導体層に形成され、前記カソード電極に直接接続されるＮ型のカソードコンタクト領域と、
    前記半導体層に形成され、前記アノード電極に直接接続されるＰ型のアノードコンタクト領域と、
    前記カソードコンタクト領域と前記半導体層の光入射側とは反対側の面との間に位置する絶縁性の埋め込み層と、
    を備える受光素子を備え、
    平面視において、前記アノードコンタクト領域は、前記画素の周縁部に位置し、
    平面視において、前記カソードコンタクト領域は、前記アノードコンタクト領域よりも前記画素の中央側に位置し、
    前記カソードコンタクト領域は、前記アノードコンタクト領域よりも前記半導体層の光入射側に位置する
    電子機器。
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