JP2022148028A - センサ素子および測距システム - Google Patents

Abstract

【課題】より小型化かつ高機能化を図る。【解決手段】センサ素子は、SPADが画素ごとに半導体基板に設けられたセンサ基板と、センサ基板に積層され、ロジック回路が設けられたロジック基板と、SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタとを備える。そして、複数のトランジスタのうちの少なくとも一部のトランジスタが、センサ基板の半導体基板に形成されたウェル内に設けられる。本技術は、例えば、ToF法を用いて測距を行う測距システムに適用できる。【選択図】図１

Description

本開示は、センサ素子および測距システムに関し、特に、より小型化かつ高機能化を図ることができるようにしたセンサ素子および測距システムに関する。

近年、ToF（Time-of-Flight）法により距離計測を行う距離画像センサが注目されている。距離画像センサでは、例えば、SPAD（Single Photon Avalanche Diode）を用いた画素を行列状に配置した画素アレイが採用される。SPADでは、降伏電圧よりも大きい電圧を印加した状態で、高電界のPN接合領域へ１個の光子が入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れたタイミングを検出することで、高精度に距離を計測することができる。

例えば、特許文献１には、高電界領域と、隣接する画素と分離するための分離領域と、分離領域の側壁に電子をトラップするホール蓄積領域とを備え、ホール蓄積領域がアノードと電気的に接続されている光検出器が開示されている。

国際公開第２０２０／０７４５３０号

ところで、従来、SPADを利用した測距システムでは、SPADが設けられたセンサ基板とロジック回路が設けられたロジック基板とが貼り合された積層構造で、半導体基板の裏面側から光が照射される裏面照射型のセンサ素子が採用されている。このようなデバイス構造のセンサ素子では、将来的に、画素サイズを小さくするのに伴ってセンサ基板が小面積化された場合、ロジック基板も小面積とする必要がある。この場合、ロジック基板に形成可能なトランジスタの個数が制限されることになる結果、ロジック回路の機能が削減されることが懸念される。なお、画素とロジック回路とが同一の半導体基板に形成される平置き構造では、画素サイズを小さくしてもロジック回路の機能が削減されることがない一方で、フィルファクタが制限されることになる。

そこで、積層構造のセンサ素子において、画素サイズを小さくしてもロジック回路の機能が削減されることを回避して、小型で高機能なセンサ素子を開発することが求められている。

本開示は、このような状況に鑑みてなされたものであり、より小型化かつ高機能化を図ることができるようにするものである。

本開示の一側面のセンサ素子は、SPADが画素ごとに半導体基板に設けられたセンサ基板と、前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタとを備え、複数の前記トランジスタのうちの少なくとも一部の前記トランジスタが、前記センサ基板の前記半導体基板に形成されたウェル内に設けられる。

本開示の一側面の測距システムは、照射光を照射する照明装置と、前記照射光に対する反射光を検出するセンサ素子とを備え、前記センサ素子は、SPADが画素ごとに半導体基板に設けられたセンサ基板と、前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタとを有し、複数の前記トランジスタのうち、少なくとも一部の前記トランジスタが前記センサ基板の前記半導体基板に形成されたウェル内に設けられる。

本開示の一側面においては、SPADが画素ごとに半導体基板に設けられたセンサ基板とロジック回路が設けられたロジック基板とが積層され、SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタのうちの少なくとも一部のトランジスタが、センサ基板の半導体基板に形成されたウェル内に設けられる。

本技術を適用したセンサ素子の第１の実施の形態の構成例を示す断面図である。 図１のセンサ素子の平面レイアウトの一例を示す図である。 図１のセンサ素子の回路図の一例を示す図である。 SPADの動作について説明する図である。 本技術を適用したセンサ素子の第２の実施の形態の構成例を示す断面図である。 図５のセンサ素子の平面レイアウトの一例を示す図である。 図５のセンサ素子の回路図の一例を示す図である。 本技術を適用したセンサ素子の第３の実施の形態の構成例を示す断面図である。 図８のセンサ素子の平面レイアウトの一例を示す図である。 図８のセンサ素子の回路図の一例を示す図である。 本技術を適用したセンサ素子の第４の実施の形態の構成例を示す断面図である。 図１１のセンサ素子の平面レイアウトの一例を示す図である。 図１１のセンサ素子の回路図の一例を示す図である。 本技術を適用したセンサ素子の第５の実施の形態の構成例を示す断面図である。 図１４のセンサ素子の平面レイアウトの一例を示す図である。 本技術を適用したセンサ素子の第６の実施の形態の構成例を示す断面図である。 図１６のセンサ素子の平面レイアウトの一例を示す図である。 本技術を適用したセンサ素子の第７の実施の形態の構成例を示す断面図である。 図１８のセンサ素子の平面レイアウトの一例を示す図である。 本技術を適用したセンサ素子の第８の実施の形態の構成例を示す断面図である。 本技術を適用したセンサ素子の第８の実施の形態の構成例を示す断面図である。 図２０および図２１のセンサ素子の平面レイアウトの一例を示す図である。 図２０および図２１のセンサ素子の回路図の一例を示す図である。 本技術を適用した測距システムの一実施の形態の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

＜センサ素子の第１の構成例＞
図１乃至図４を参照して、本技術を適用したセンサ素子の第１の実施の形態について説明する。

図１には、第１の実施の形態であるセンサ素子１１が有する画素１２の断面的な構成例の一例が示されている。図１に示す画素１２の断面構成は、図２の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。

図１に示すように、センサ素子１１は、画素１２ごとにSPAD３９が設けられたセンサ基板１３とロジック回路が設けられたロジック基板１４とが、破線で図示する接合面において接合されることで積層された２層構造となっている。センサ基板１３は、半導体基板２１の上面（裏面）に対してオンチップレンズ層２２が積層されるとともに、半導体基板２１の下面（表面）に対して配線層２３が積層されて構成される。ロジック基板１４は、半導体基板２４の上面に対して配線層２５が積層されて構成される。オンチップレンズ層２２には、画素１２ごとにマイクロレンズ２６が設けられる。

画素１２は、半導体基板２１のウェル層３１が画素分離部３２によって隣接する他の画素１２のウェル層３１と電気的に分離され、ウェル層３１の側面および上面を囲うようにホール蓄積領域３３が設けられて構成される。ホール蓄積領域３３は、ホールを蓄積するためのｐ型の半導体領域であり、ホール蓄積領域３３が形成される領域に対応する半導体基板２１の下面側には、ホール蓄積領域３３よりもｐ型の不純物濃度が高いＰ型領域であるアノード領域３４が設けられている。

画素１２は、半導体基板２１の下面側に、ｐ型の半導体領域であるＰウェル３５が設けられるとともに、Ｐウェル３５の側面および上面を囲うように、ｎ型の半導体領域であるＮウェル３６が設けられて構成される。そして、画素１２では、Ｎウェル３６の上面に対して積層するように設けられるＮ型増倍領域３７およびＰ型増倍領域３８のｐｎ接合領域にSPAD３９が構成される。SPAD３９は、画素１２に光が入射したのに応じて発生する電子がアバランシェ増幅されることで流れる電流によってカソード電位が降下するフォトダイオード（単一光子アバランシェフォトダイオード）である。

画素１２は、Ｐウェル３５が形成される領域内の半導体基板２１の下面に、SPAD３９のカソード電圧に従った信号を出力するために用いられるNMOSトランジスタ４０が設けられて構成される。NMOSトランジスタ４０は、Ｐウェル３５に対して設けられるＮ型領域であるソース領域４１およびドレイン領域４２の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極４３が設けられて構成される。

画素１２は、Ｎウェル３６が形成される領域に対応する半導体基板２１の下面側に、Ｎウェル３６よりもｎ型の不純物濃度が高いカソード領域４４が設けられて構成される。また、Ｐウェル３５およびＮウェル３６の境界に分離部４５が設けられるとともに、ウェル層３１およびＮウェル３６の境界に分離部４６が設けられている。分離部４５および４６は、例えば、半導体基板２１の下面を浅く彫り込んで形成されるトレンチに、酸化膜などの絶縁物が埋め込まれて構成される。

分離部４５は、半導体基板２１の表面近傍においてＰウェル３５とＮウェル３６とを分離する。分離部４６は、Ｎウェル３６の半導体基板２１の表面近傍に設けられるカソード領域４４と、画素１２の外周に沿って半導体基板２１の表面近傍に設けられるアノード領域３４とを分離する。なお、分離部４６は、アノード領域３４とカソード領域４４とを分離することができれば任意の位置に設けてもよく、図示するようなウェル層３１およびＮウェル３６の境界の位置に限定されることはない。

配線層２３には、複数のメタル配線４７が配置されているとともに、配線層２３および配線層２５の接続面において、複数のCu-Cu接続部４８によって電気的および機械的な接続が行われる。

例えば、メタル配線４７ａは、隣接する画素１２のアノード領域３４どうしを接続するように設けられ、Cu-Cu接続部４８ａを介してロジック基板１４側のブレークダウン電源（VBD）に接続されている。ブレークダウン電源は、アバランシェ増倍が始まるブレークダウン電圧を供給する電源である。メタル配線４７ｂは、NMOSトランジスタ４０のゲート電極４３とCu-Cu接続部４８ｂとの間に設けられ、NMOSトランジスタ４０を駆動するための駆動信号がロジック基板１４から供給される。メタル配線４７ｃは、NMOSトランジスタ４０のドレイン領域４２に接続されており、後述する図２に示すように、Cu-Cu接続部４８ｃを介してロジック基板１４に接続される。メタル配線４７ｄは、NMOSトランジスタ４０のソース領域４１に接続されており、後述する図２に示すように、VSS電源に接続されている。

図２には、第１の実施の形態であるセンサ素子１１が有する４つの画素１２－１乃至１２－４の平面レイアウトの一例が示されている。なお、図２に示すように、画素１２－１乃至１２－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２と称する。

例えば、センサ素子１１は、画素１２ごとにＰウェル３５を形成し、Ｐウェル３５内にNMOSトランジスタ４０が設けられるように構成される。また、Ｐウェル３５と、Ｐウェル３５の外周を囲うように設けられるカソード領域４４との間が分離部４５により分離され、カソード領域４４と、ウェル層３１の外周を囲うように設けられるアノード領域３４との間が分離部４６により分離される。

図３には、画素１２の回路図の一例が示されている。

画素１２は、SPAD３９、NMOSトランジスタ４０、クエンチまたはリチャージ（Quench/Recharge）用のPMOSトランジスタ５１、SPAD３９を非アクティブにするためのNMOSトランジスタ５２、およびインバータ５３が接続されて構成される。

図１および図２を参照して説明したように、SPAD３９およびNMOSトランジスタ４０はセンサ基板１３に形成される。一方、PMOSトランジスタ５１、NMOSトランジスタ５２、およびインバータ５３はロジック基板１４に形成され、ブレークダウン電源やエクセスバイアス電源（VEX）などもロジック基板１４からセンサ基板１３へ供給される。エクセスバイアス電源は、ブレークダウン電圧を超えるエクセスバイアス電圧を供給する電源である。従って、センサ基板１３およびロジック基板１４の間は、Cu-Cu接続部４８ａ乃至４８ｃを介して接続されることになる。

Cu-Cu接続部４８ａは、SPAD３９のアノードとブレークダウン電源とを接続する。Cu-Cu接続部４８ｂは、NMOSトランジスタ４０のゲートをロジック基板１４側に接続する。Cu-Cu接続部４８ｃは、SPAD３９のカソードおよびNMOSトランジスタ４０のドレインと、インバータ５３の入力端子とを接続する。

図４を参照して、SPAD３９の動作について説明する。図４において、縦軸はSPAD３９のカソード電位を示し、横軸は時間の経過を示している。

例えば、SPAD３９のアノードは、SPAD３９の降伏電圧よりも大きな逆電圧を印加するためのブレークダウン電源に接続されており、SPAD３９のカソードには、PMOSトランジスタ５１を介してエクセスバイアス電圧電源が供給されている。そして、SPAD３９に光子が入射するとアバランシェ増幅が発生し、そのタイミングでSPAD３９に電流が流れることにより電圧降下が発生する。このようにSPAD３９がアバランシェ反応したときの電位変動をモニタすることにより、センサ素子１１は、画素１２ごとの光子の入射を検出することができる。

以上のようにセンサ素子１１は構成されており、センサ基板１３側にNMOSトランジスタ４０を設ける構成とすることによって、より小型化かつ高機能化を図ることができる。例えば、センサ素子１１は、画素サイズをシュリンクしてチップサイズを小型化しても、センサ基板１３側にNMOSトランジスタ４０を設けた分だけ、ロジック基板１４におけるトランジスタの占有面積を減らすことができる。これにより、ロジック基板１４に設けられるロジック回路の機能が削減されることを回避することができる結果、小型で高機能なセンサ素子１１を実現することができる。

また、センサ素子１１は、分離部４５によって半導体基板２１の表面近傍におけるＰウェル３５とＮウェル３６とを分離し、分離部４６によってアノード領域３４とカソード領域４４とを分離する構成とすることにより、より耐圧性の向上を図ることができる。これにより、センサ素子１１の高性能化を図ることができる。

＜センサ素子の第２の構成例＞
図５乃至図７を参照して、本技術を適用したセンサ素子の第２の実施の形態について説明する。なお、図５乃至図７に示すセンサ素子１１Ａおよび画素１２Ａにおいて、図１乃至図３のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。

図５には、第２の実施の形態であるセンサ素子１１Ａが有する画素１２Ａの断面的な構成例の一例が示されている。図５に示す画素１２Ａの断面構成は、図６の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。

画素１２Ａは、半導体基板２１の下面に対してPMOSトランジスタ６１が設けられた構成となっている点で、図１の画素１２と異なる構成となっている。画素１２Ａでは、PMOSトランジスタ６１を設けるために、半導体基板２１の下面側に、ｎ型の半導体領域であるＮウェル６２が設けられている。Ｎウェル６２は、側面および上面がＰウェル３５により囲われており、Ｐウェル３５およびＮウェル６２の境界に分離部６３が設けられる。分離部６３は、半導体基板２１の表面近傍においてＰウェル３５とＮウェル６２とを分離する。また、図１の画素１２と同様に、分離部４５および４６も設けられている。

PMOSトランジスタ６１は、Ｎウェル６２に対して設けられるＰ型領域であるソース領域６５およびドレイン領域６４の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極６６が設けられて構成される。

PMOSトランジスタ６１のソース領域６５にはメタル配線４７ｃが接続されており、後述する図６に示すように、Cu-Cu接続部４８ｃを介してロジック基板１４に接続される。PMOSトランジスタ６１のドレイン領域６４にはメタル配線４７ｄが接続されており、後述する図６に示すように、VDD電源に接続される。メタル配線４７ｅは、後述する図６に示すように、VSS電源に接続される。

図６には、第２の実施の形態であるセンサ素子１１Ａが有する４つの画素１２Ａ－１乃至１２Ａ－４の平面レイアウトの一例が示されている。なお、図６に示すように、画素１２Ａ－１乃至１２Ａ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ａと称する。

例えば、センサ素子１１Ａは、画素１２ＡごとにＮウェル６２を形成し、Ｎウェル６２内にPMOSトランジスタ６１が設けられるように構成される。また、Ｎウェル６２と、Ｎウェル６２を囲うように設けられるＰウェル３５との間が分離部６３により分離される。

図７には、画素１２Ａの回路図の一例が示されている。

画素１２Ａは、SPAD３９、PMOSトランジスタ６１、クエンチまたはリチャージ用のPMOSトランジスタ５１、SPAD３９を非アクティブにするためのNMOSトランジスタ５２、およびインバータ５３が接続されて構成される。

図５および図６を参照して説明したように、SPAD３９およびPMOSトランジスタ６１はセンサ基板１３に形成される。一方、PMOSトランジスタ５１、NMOSトランジスタ５２、およびインバータ５３はロジック基板１４に形成され、ブレークダウン電源やエクセスバイアス電源などもロジック基板１４からセンサ基板１３へ供給される。従って、センサ基板１３およびロジック基板１４の間は、Cu-Cu接続部４８ａ乃至４８ｃを介して接続されることになる。

Cu-Cu接続部４８ａは、SPAD３９のアノードとブレークダウン電源とを接続する。Cu-Cu接続部４８ｂは、PMOSトランジスタ６１のゲートをロジック基板１４側に接続する。Cu-Cu接続部４８ｃは、SPAD３９のカソードおよびPMOSトランジスタ６１のソースと、インバータ５３の入力端子とを接続する。

以上のようにセンサ素子１１Ａは構成されており、画素１２Ａのセンサ基板１３側にPMOSトランジスタ６１を設ける構成とすることにより、上述したセンサ素子１１と同様に、より小型化かつ高機能化を図ることができる。

＜センサ素子の第３の構成例＞
図８乃至図１０を参照して、本技術を適用したセンサ素子の第３の実施の形態について説明する。なお、図８乃至図１０に示すセンサ素子１１Ｂおよび画素１２Ｂにおいて、図１乃至図３のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。

図８には、第３の実施の形態であるセンサ素子１１Ｂが有する画素１２Ｂの断面的な構成例の一例が示されている。図８に示す画素１２Ｂの断面構成は、図９の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。

画素１２Ｂは、クエンチまたはリチャージ用のPMOSトランジスタ５１、および、SPAD３９を非アクティブにするためのNMOSトランジスタ５２が半導体基板２１に設けられた構成となっている点で、図１の画素１２と異なる構成となっている。

画素１２Ｂでは、NMOSトランジスタ５２がＰウェル３５内に設けられるとともに、PMOSトランジスタ５１を設けるために、Ｐウェル３５の略半分の領域にＮウェル６２が設けられている。Ｎウェル６２は、側面および上面がＰウェル３５により囲われており、Ｐウェル３５およびＮウェル６２の境界に分離部６３が設けられる。分離部６３は、半導体基板２１の表面近傍においてＰウェル３５とＮウェル６２とを分離する。また、図１の画素１２と同様に、分離部４５および４６も設けられている。

PMOSトランジスタ５１は、Ｎウェル６２に対して設けられるＰ型領域であるソース領域６５およびドレイン領域６４の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極６６が設けられて構成される。NMOSトランジスタ５２は、Ｐウェル３５に対して設けられるＮ型領域であるソース領域４１およびドレイン領域４２の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極４３が設けられて構成される。

図９には、第３の実施の形態であるセンサ素子１１Ｂが有する４つの画素１２Ｂ－１乃至１２Ｂ－４の平面レイアウトの一例が示されている。なお、図９に示すように、画素１２Ｂ－１乃至１２Ｂ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ｂと称する。

例えば、センサ素子１１Ｂでは、画素１２ＢごとにＰウェル３５が形成され、Ｐウェル３５内の略半分の領域にＮウェル６２が形成される。そして、センサ素子１１Ｂは、Ｎウェル６２内にPMOSトランジスタ５１が設けられるとともに、Ｐウェル３５内にNMOSトランジスタ５２が設けられるように構成される。また、Ｎウェル６２と、Ｎウェル６２を囲うように設けられるＰウェル３５との間が分離部６３により分離される。

PMOSトランジスタ５１のドレイン領域６４にはメタル配線４７ｃが接続されており、VDD電源に接続される。NMOSトランジスタ５２のソース領域４１にはメタル配線４７ｅが接続されており、VSS電源に接続される。Ｎウェル６２にはメタル配線４７ｄが接続されており、VDD電源に接続される。

図１０には、画素１２Ｂの回路図の一例が示されている。

画素１２Ｂは、SPAD３９、クエンチまたはリチャージ用のPMOSトランジスタ５１、SPAD３９を非アクティブにするためのNMOSトランジスタ５２、およびインバータ５３が接続されて構成される。

図８および図９を参照して説明したように、SPAD３９、PMOSトランジスタ５１、およびNMOSトランジスタ５２はセンサ基板１３に形成される。一方、インバータ５３はロジック基板１４に形成され、ブレークダウン電源やエクセスバイアス電源などもロジック基板１４からセンサ基板１３へ供給される。従って、センサ基板１３およびロジック基板１４の間は、Cu-Cu接続部４８ａ乃至４８ｄを介して接続されることになる。

Cu-Cu接続部４８ａは、SPAD３９のアノードとブレークダウン電源とを接続する。Cu-Cu接続部４８ｂは、NMOSトランジスタ５２のゲートをロジック基板１４側に接続する。Cu-Cu接続部４８ｃは、SPAD３９のカソードと、インバータ５３の入力端子とを接続する。Cu-Cu接続部４８ｄは、PMOSトランジスタ５１のゲートをロジック基板１４側に接続する。

以上のようにセンサ素子１１Ｂは構成されており、画素１２Ｂのセンサ基板１３側にPMOSトランジスタ５１およびNMOSトランジスタ５２を設ける構成とすることにより、上述したセンサ素子１１と同様に、より小型化かつ高機能化を図ることができる。

なお、PMOSトランジスタ５１およびNMOSトランジスタ５２の配置やメタル配線４７のレイアウトなどは、図９に示すような配置やレイアウトに限定されることなく、図１０に示す回路図の配線を実現するような配置やレイアウトであればよい。

＜センサ素子の第４の構成例＞
図１１乃至図１３を参照して、本技術を適用したセンサ素子の第４の実施の形態について説明する。なお、図１１乃至図１３に示すセンサ素子１１Ｃおよび画素１２Ｃにおいて、図１乃至図３のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。

図１１には、第４の実施の形態であるセンサ素子１１Ｃが有する画素１２Ｃの断面的な構成例の一例が示されている。図１１に示す画素１２Ｃの断面構成は、図１２の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。

画素１２Ｃは、クエンチまたはリチャージ用のPMOSトランジスタ５１、および、SPAD３９を非アクティブにするためのNMOSトランジスタ５２が半導体基板２１に設けられた構成となっている点で、図１の画素１２と異なる構成となっている。さらに、画素１２Ｃでは、後述する図１２に示すように、インバータ５３を構成するPMOSトランジスタ５４およびNMOSトランジスタ５５が半導体基板２１に設けられた構成となっている点でも、図１の画素１２と異なる構成となっている。

画素１２Ｃでは、NMOSトランジスタ５２およびNMOSトランジスタ５５がＰウェル３５内に設けられる。画素１２Ｃでは、PMOSトランジスタ５１およびPMOSトランジスタ５４を設けるために、Ｐウェル３５の略半分の領域にＮウェル６２が設けられている。Ｎウェル６２は、側面および上面がＰウェル３５により囲われており、Ｐウェル３５およびＮウェル６２の境界に分離部６３が設けられる。分離部６３は、半導体基板２１の表面近傍においてＰウェル３５とＮウェル６２とを分離する。また、図１の画素１２と同様に、分離部４５および４６も設けられている。

PMOSトランジスタ５１は、Ｎウェル６２に対して設けられるＰ型領域であるソース領域６５およびドレイン領域６４の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極６６が設けられて構成される。なお、図示しないが、PMOSトランジスタ５４も、PMOSトランジスタ５１と同様に構成される。

NMOSトランジスタ５２は、Ｐウェル３５に対して設けられるＮ型領域であるソース領域４１およびドレイン領域４２の間に、半導体基板２１に対して絶縁膜を介して積層するようにゲート電極４３が設けられて構成される。なお、図示しないが、NMOSトランジスタ５５は、NMOSトランジスタ５２と同様に構成される。

図１２には、第４の実施の形態であるセンサ素子１１Ｃが有する４つの画素１２Ｃ－１乃至１２Ｃ－４の平面レイアウトの一例が示されている。なお、図１２に示すように、画素１２Ｃ－１乃至１２Ｃ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ｃと称する。

例えば、センサ素子１１Ｃは、画素１２ＣごとにＰウェル３５を形成し、Ｐウェル３５に対してNMOSトランジスタ５２およびNMOSトランジスタ５５が設けられるように構成される。さらに、センサ素子１１Ｃは、Ｐウェル３５の略半分の領域にＮウェル６２を形成し、Ｎウェル６２に対してPMOSトランジスタ５１およびPMOSトランジスタ５４が設けられるように構成される。また、Ｎウェル６２と、Ｎウェル６２を囲うように設けられるＰウェル３５との間が分離部６３により分離される。

センサ素子１１Ｃでは、PMOSトランジスタ５１のドレイン領域６４およびPMOSトランジスタ５４のドレイン領域にVDD電源を供給するメタル配線４７ｆと、Ｎウェル６２にVDD電源を供給するメタル配線４７ｈとの間に、VSS電源に接続されたメタル配線４７ｇが配置されるレイアウトとなっている。このようにメタル配線４７ｇを配置することで、隣り合うメタル配線４７ｆおよびメタル配線４７ｈとの間をシールドすることができる。即ち、メタル配線４７ｇは、シールド用の配線である。

図１３には、画素１２Ｃの回路図の一例が示されている。

画素１２Ｃは、SPAD３９、PMOSトランジスタ５１、NMOSトランジスタ５２、並びに、インバータ５３を構成するPMOSトランジスタ５４およびNMOSトランジスタ５５が接続されて構成される。

図１１および図１２を参照して説明したように、PMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５はセンサ基板１３に形成される。従って、センサ基板１３およびロジック基板１４の間は、Cu-Cu接続部４８ａ乃至４８ｄを介して接続される。

Cu-Cu接続部４８ａは、SPAD３９のアノードとブレークダウン電源とを接続する。Cu-Cu接続部４８ｂは、NMOSトランジスタ５２のゲートをロジック基板１４側に接続する。Cu-Cu接続部４８ｃは、インバータ５３の出力端子をロジック基板１４側に接続する。Cu-Cu接続部４８ｄは、PMOSトランジスタ５１のゲートをロジック基板１４側に接続する。

以上のようにセンサ素子１１Ｃは構成されており、画素１２Ｃのセンサ基板１３側にPMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５を設ける構成とすることにより、上述したセンサ素子１１と同様に、より小型化かつ高機能化を図ることができる。

なお、PMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５の配置やメタル配線４７のレイアウトなどは、図１２に示すような配置やレイアウトに限定されることなく、図１３に示す回路図の配線を実現するような配置やレイアウトであればよい。

＜センサ素子の第５の構成例＞
図１４および図１５を参照して、本技術を適用したセンサ素子の第５の実施の形態について説明する。なお、図１４および図１５に示すセンサ素子１１Ｄおよび画素１２Ｄにおいて、図１および図２のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。また、画素１２Ｄの回路図は、図３に示した画素１２の回路図と同様である。

図１４には、第５の実施の形態であるセンサ素子１１Ｄが有する画素１２Ｄの断面的な構成例の一例が示されている。図１４に示す画素１２Ｄの断面構成は、図１５の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。図１５には、４つの画素１２Ｄ－１乃至１２Ｄ－４の平面レイアウトの一例が示されている。なお、図１５に示すように、画素１２Ｄ－１乃至１２Ｄ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ｄと称する。

画素１２Ｄは、半導体基板２１の裏面側からアノード電圧を印加することができるような形状に画素分離部３２Ｄが形成されるとともに、アノード領域３４Ｄが半導体基板２１の裏面側に配置されている点で、図１の画素１２と異なる構成となっている。

このように構成されるセンサ素子１１Ｄは、半導体基板２１の表面側からアノード電圧を印加するような構成（例えば、図１のセンサ素子１１）よりも、エッジ耐圧の向上を図ることができる。また、センサ素子１１Ｄは、半導体基板２１の表面側からアノード電圧を印加するのに用いられていたCu-Cu接続部４８ａを設けることのない構成とすることができる。

以上のようにセンサ素子１１Ｄは構成されており、センサ基板１３側にNMOSトランジスタ４０を設ける構成とすることにより、上述したセンサ素子１１と同様に、より小型化かつ高機能化を図ることができる。

＜センサ素子の第６の構成例＞
図１６および図１７を参照して、本技術を適用したセンサ素子の第６の実施の形態について説明する。なお、図１６および図１７に示すセンサ素子１１Ｅおよび画素１２Ｅにおいて、図１および図２のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。また、画素１２Ｅの回路図は、図３に示した画素１２の回路図と同様である。

図１６には、第６の実施の形態であるセンサ素子１１Ｅが有する画素１２Ｅの断面的な構成例の一例が示されている。図１６に示す画素１２Ｅの断面構成は、図１７の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。図１７には、４つの画素１２Ｅ－１乃至１２Ｅ－４の平面レイアウトの一例が示されている。なお、図１７に示すように、画素１２Ｅ－１乃至１２Ｅ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ｅと称する。

画素１２Ｅは、半導体基板２１の裏面側からアノード電圧を印加することができるような形状に画素分離部３２Ｅが形成されるとともに、アノード領域３４Ｅが半導体基板２１の裏面側に配置されている点で、図１の画素１２と異なる構成となっている。

さらに、画素１２Ｅは、ホール蓄積領域３３Ｅが、半導体基板２１の表面側から所定の深さよりも深い範囲に形成されている構成される点で、図１の画素１２と異なる構成となっている。例えば、ホール蓄積領域３３Ｅは、SPAD３９が設けられている位置よりも深い範囲に形成され、SPAD３９の側方には設けられないような構成とすることができる。

このように構成されるセンサ素子１１Ｅは、半導体基板２１の表面側からアノード電圧を印加するとともに、SPAD３９の側方にホール蓄積領域３３が設けられている構成（例えば、図１のセンサ素子１１）よりも、ガードリングをより確保することができる。これにより、センサ素子１１Ｅは、例えば、よりエッジ耐圧の向上を図ることができる。また、センサ素子１１Ｅは、半導体基板２１の表面側からアノード電圧を印加するのに用いられていたCu-Cu接続部４８ａを設けることのない構成とすることができる。

＜センサ素子の第７の構成例＞
図１８および図１９を参照して、本技術を適用したセンサ素子の第７の実施の形態について説明する。なお、図１８および図１９に示すセンサ素子１１Ｆおよび画素１２Ｆにおいて、図１および図２のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。また、画素１２Ｆの回路図は、図３に示した画素１２の回路図と同様である。

図１８には、第７の実施の形態であるセンサ素子１１Ｆが有する画素１２Ｆの断面的な構成例の一例が示されている。図１８に示す画素１２Ｆの断面構成は、図１９の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応する。図１９には、４つの画素１２Ｆ－１乃至１２Ｆ－４の平面レイアウトの一例が示されている。なお、図１９に示すように、画素１２Ｆ－１乃至１２Ｆ－４は、それぞれ同様に構成されており、それらを区別する必要がない場合には、単に画素１２Ｆと称する。

画素１２Ｆは、半導体基板２１の裏面側からアノード電圧を印加することができるような形状に画素分離部３２Ｆが形成されるとともに、アノード領域３４Ｆが半導体基板２１の裏面側に配置されている点で、図１の画素１２と異なる構成となっている。

さらに、画素１２Ｆは、ホール蓄積領域３３Ｆが、半導体基板２１の表面側から所定の深さよりも深い範囲に形成されるとともに、その所定の深さよりも浅い範囲に絶縁性を備えた酸化膜７１が設けられている構成される点で、図１の画素１２と異なる構成となっている。例えば、ホール蓄積領域３３Ｆは、SPAD３９が設けられている位置よりも深い範囲に形成され、SPAD３９の側方には設けられないようにし、SPAD３９の側方においてホール蓄積領域３３Ｆが設けられていない範囲に酸化膜７１が形成されるような構成とすることができる。

このように構成されるセンサ素子１１Ｆは、半導体基板２１の表面側からアノード電圧を印加するとともに、SPAD３９の側方にホール蓄積領域３３が設けられている構成（例えば、図１のセンサ素子１１）よりも、ガードリングをより確保することができる。これにより、センサ素子１１Ｆは、例えば、さらなるエッジ耐圧の向上を図ることができる。また、センサ素子１１Ｆは、半導体基板２１の表面側からアノード電圧を印加するのに用いられていたCu-Cu接続部４８ａを設けることのない構成とすることができる。

＜センサ素子の第８の構成例＞
図２０乃至図２３を参照して、本技術を適用したセンサ素子の第８の実施の形態について説明する。なお、図２０乃至図２３に示すセンサ素子１１Ｇおよび画素１２Ｇにおいて、図１乃至図３のセンサ素子１１および画素１２とそれぞれ共通する構成については同一の符号を付し、その詳細な説明は省略する。

図２０および図２１には、第８の実施の形態であるセンサ素子１１Ｇが有する画素１２Ｇの断面的な構成例の一例が示されている。図２０に示す画素１２Ｇの断面構成は、図２２の平面レイアウトに図示されている矢印Ａ－Ａに沿った断面に対応し、図２１に示す画素１２の断面構成は、図２２に図示されている矢印Ｂ－Ｂに沿った断面に対応する。図２２には、センサ素子１１Ｇが有する４つの画素１２Ｇ－１乃至１２Ｇ－４の平面レイアウトの一例が示されている。図２３には、画素１２Ｇの回路図の一例が示されている。

図２０に示すように、画素１２Ｇ－１は、クエンチまたはリチャージ用のPMOSトランジスタ５１が半導体基板２１に設けられた構成となっており、画素１２Ｇ－２は、SPAD３９を非アクティブにするためのNMOSトランジスタ５２が半導体基板２１に設けられた構成となっている。

また、図２３に示すように、インバータ５３はPMOSトランジスタ５４およびNMOSトランジスタ５５により構成されている。図２１に示すように、画素１２Ｇ－３は、インバータ５３を構成するPMOSトランジスタ５４が半導体基板２１に設けられた構成となっており、画素１２Ｇ－４は、インバータ５３を構成するNMOSトランジスタ５５が半導体基板２１に設けられた構成となっている。

このように、センサ素子１１Ｇは、４つの画素１２Ｇ－１乃至１２Ｇ－４それぞれに対して、PMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５が配置された構成となっている。

画素１２Ｇ－１では、PMOSトランジスタ５１を設けるために、半導体基板２１の下面側に、ｎ型の半導体領域であるＮウェル６２－１が設けられている。Ｎウェル６２－１は、側面および上面がＰウェル３５－１により囲われており、Ｐウェル３５－１およびＮウェル６２－１の境界に分離部６３－１が設けられる。分離部６３－１は、半導体基板２１の表面近傍においてＰウェル３５－１とＮウェル６２－１とを分離する。また、図１の画素１２と同様に、分離部４５－１および４６－１も設けられている。

画素１２Ｇ－２では、NMOSトランジスタ５２を設けるために、半導体基板２１の下面側に、ｐ型の半導体領域であるＰウェル３５－２が設けられるとともに、Ｐウェル３５－２の側面および上面を囲うように、ｎ型の半導体領域であるＮウェル３６－２が設けられて構成される。また、図１の画素１２と同様に、分離部４５－２および４６－２も設けられている。

画素１２Ｇ－３では、PMOSトランジスタ５４を設けるために、半導体基板２１の下面側に、ｎ型の半導体領域であるＮウェル６２－３が設けられている。Ｎウェル６２－３は、側面および上面がＰウェル３５－３により囲われており、Ｐウェル３５－３およびＮウェル６２－３の境界に分離部６３－３が設けられる。分離部６３－３は、半導体基板２１の表面近傍においてＰウェル３５－３とＮウェル６２－３とを分離する。また、図１の画素１２と同様に、分離部４５－３および４６－３も設けられている。

画素１２Ｇ－４では、NMOSトランジスタ５５を設けるために、半導体基板２１の下面側に、ｐ型の半導体領域であるＰウェル３５－４が設けられるとともに、Ｐウェル３５－４の側面および上面を囲うように、ｎ型の半導体領域であるＮウェル３６－４が設けられて構成される。また、図１の画素１２と同様に、分離部４５－４および４６－４も設けられている。

センサ素子１１Ｇでは、PMOSトランジスタ５１のドレイン領域６４－１およびPMOSトランジスタ５４のドレイン領域６４－３にVDD電源を供給するメタル配線４７ｄと、Ｎウェル６２－１および６２－３にVDD電源を供給するメタル配線４７ｅとの間に、VSS電源に接続されたメタル配線４７ｆが配置されるレイアウトとなっている。このようにメタル配線４７ｆを配置することで、隣り合うメタル配線４７ｄおよびメタル配線４７ｅとの間をシールドすることができる。

以上のようにセンサ素子１１Ｇは構成されており、画素１２Ｇのセンサ基板１３側にPMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５を設ける構成とすることにより、上述したセンサ素子１１と同様に、より小型化かつ高機能化を図ることができる。

図２３には、画素１２Ｇ－１乃至１２Ｇ－４の回路図の一例が示されている。

画素１２Ｇ－１乃至１２Ｇ－４は、SPAD３９－１乃至３９－４、クエンチまたはリチャージ（Quench/Recharge）用のPMOSトランジスタ５１、ゲーティング（Gating）用のSPAD３９を非アクティブにするためのNMOSトランジスタ５２、並びに、インバータ５３を構成するPMOSトランジスタ５４およびNMOSトランジスタ５５が接続されて構成される。図示するように、画素１２Ｇ－１乃至１２Ｇ－４は、PMOSトランジスタ５１、NMOSトランジスタ５２、およびインバータ５３を共有する共有構造となっている。

図２０乃至図２２を参照して説明したように、PMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５はセンサ基板１３に形成される。従って、センサ基板１３およびロジック基板１４の間は、Cu-Cu接続部４８ａ乃至４８ｄを介して接続される。

Cu-Cu接続部４８ａ－１乃至４８ａ－４は、SPAD３９－１乃至３９－４のアノードそれぞれとブレークダウンVRLD電源とを接続する。Cu-Cu接続部４８ｂは、NMOSトランジスタ５２のゲートをロジック基板１４側に接続する。Cu-Cu接続部４８ｃは、インバータ５３の出力端子をロジック基板１４側に接続する。Cu-Cu接続部４８ｄは、PMOSトランジスタ５１のゲートをロジック基板１４側に接続する。

なお、PMOSトランジスタ５１、NMOSトランジスタ５２、PMOSトランジスタ５４、およびNMOSトランジスタ５５の配置（画素１２Ｇ－１乃至１２Ｇ－４への割り当て）やメタル配線４７のレイアウトなどは、図２２に示すような配置やレイアウトに限定されることなく、図２３に示す回路図の配線を実現するような配置やレイアウトであればよい。

ところで、本実施の形態では、SPAD３９のカソード電圧に従って信号が出力される構成について説明したが、SPAD３９のアノード電圧に従って信号が出力される構成（正電圧印加）に本技術を適用してもよい。この場合、上述した各構成例のセンサ素子１１では、アノード領域とカソード領域とが反転した構成となる。

＜測距システムの構成例＞
上述したような各実施の形態のセンサ素子１１は、ToF法を用いて、被写体までの奥行き方向の距離を画素毎に検出し、検出した距離に基づく距離画素信号からなる画像である距離画像の撮像を行う測距システムに適用することができる。

図２４は、本技術を適用した測距システム１１１の一実施の形態の構成例を示すブロック図である。

図２４に示すように、測距システム１１１は、照明装置１２１および撮像装置１２２を備える。

照明装置１２１は、照明制御部１３１および光源１３２を備える。

照明制御部１３１は、撮像装置１２２の制御部１４２の制御の下に、光源１３２が光を照射するパターンを制御する。具体的には、照明制御部１３１は、制御部１４２から供給される照射信号に含まれる照射コードに従って、光源１３２が光を照射するパターンを制御する。例えば、照射コードは、１（High）と０（Low）の２値からなり、照明制御部１３１は、照射コードの値が１のとき光源１３２を点灯させ、照射コードの値が０のとき光源１３２を消灯させる。

光源１３２は、照明制御部１３１の制御の下に、所定の波長域の光を発する。光源１３２は、例えば、赤外線レーザダイオードからなる。なお、光源１３２の種類、及び、照射光の波長域は、測距システム１１１の用途等に応じて任意に設定することが可能である。

撮像装置１２２は、照明装置１２１から照射された光（照射光）が被写体１１２及び被写体１１３等により反射された反射光を受光する装置である。撮像装置１２２は、撮像部１４１、制御部１４２、表示部１４３、及び、記憶部１４４を備える。

撮像部１４１は、レンズ１５１、受光素子１５２、及び、信号処理回路１５３を備える。

レンズ１５１は、入射光を受光素子１５２の受光面に結像させる。なお、レンズ１５１の構成は任意であり、例えば、複数のレンズ群によりレンズ１５１を構成することも可能である。

受光素子１５２には、本技術を適用したセンサ素子１１が適用される。受光素子１５２は、制御部１４２の制御の下に、被写体１１２及び被写体１１３等からの反射光を受光し、その結果得られた画素信号を信号処理回路１５３に供給する。この画素信号は、照明装置１２１が照射光を照射してから、受光素子１５２が受光するまでの時間をカウントしたデジタルのカウント値を表す。光源１３２が発光するタイミングを示す発光タイミング信号は、制御部１４２から受光素子１５２にも供給される。

信号処理回路１５３は、制御部１４２の制御の下に、受光素子１５２から供給される画素信号の処理を行う。例えば、信号処理回路１５３は、受光素子１５２から供給される画素信号に基づいて、画素毎に被写体までの距離を検出し、画素毎の被写体までの距離を示す距離画像を生成する。具体的には、信号処理回路１５３は、光源１３２が光を発光してから受光素子１５２の各画素が光を受光するまでの時間（カウント値）を画素毎に複数回（例えば、数千乃至数万回）取得する。信号処理回路１５３は、取得した時間に対応するヒストグラムを作成する。そして、信号処理回路１５３は、ヒストグラムのピークを検出することで、光源１３２から照射された光が被写体１１２または被写体１１３で反射して戻ってくるまでの時間を判定する。さらに、信号処理回路１５３は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。信号処理回路１５３は、生成した距離画像を制御部１４２に供給する。

制御部１４２は、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）等の制御回路やプロセッサ等により構成される。制御部１４２は、照明制御部１３１、及び、受光素子１５２の制御を行う。具体的には、制御部１４２は、照明制御部１３１に照射信号を供給するとともに、発光タイミング信号を受光素子１５２に供給する。光源１３２は、照射信号に応じて照射光を発光する。発光タイミング信号は、照明制御部１３１に供給される照射信号でもよい。また、制御部１４２は、撮像部１４１から取得した距離画像を表示部１４３に供給し、表示部１４３に表示させる。さらに、制御部１４２は、撮像部１４１から取得した距離画像を記憶部１４４に記憶させる。また、制御部１４２は、撮像部１４１から取得した距離画像を外部に出力する。

表示部１４３は、例えば、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置等のパネル型表示装置からなる。

記憶部１４４は、任意の記憶装置や記憶媒体等により構成することができ、距離画像等を記憶する。

このように構成されている測距システム１１１では、本技術を適用したセンサ素子１１を適用することで、例えば、より小型化かつ高機能化を図ることができる。

＜イメージセンサの使用例＞
図２５は、上述のイメージセンサ（センサ素子１１）を使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
SPAD（Single Photon Avalanche Diode）が画素ごとに半導体基板に設けられたセンサ基板と、
前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、
前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタと
を備え、
複数の前記トランジスタのうちの少なくとも一部の前記トランジスタが、前記センサ基板の前記半導体基板に形成されたウェル内に設けられる
センサ素子。
（２）
前記センサ基板に設けられるトランジスタはNMOS（Negative-channel Metal-Oxide Semiconductor）トランジスタであり、
前記ウェルとして、前記半導体基板の表面側にＰウェルが設けられており、
前記Ｐウェルの側面および上面を囲うようにＮウェルが設けられ、前記Ｎウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
上記（１）に記載のセンサ素子。
（３）
前記半導体基板の表面近傍において前記Ｐウェルと前記Ｎウェルとを分離する第１の分離部と、
前記Ｎウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と
をさらに備える上記（２）に記載のセンサ素子。
（４）
前記センサ基板に設けられるトランジスタはPMOS（Positive-channel Metal-Oxide Semiconductor）トランジスタであり、
前記ウェルとして、前記半導体基板の表面側に第１のＮウェルが設けられており、
前記第１のＮウェルの側面および上面を囲うようにＰウェルが設けられるとともに、前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
上記（１）に記載のセンサ素子。
（５）
前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
をさらに備える上記（４）に記載のセンサ素子。
（６）
前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするためのNMOSトランジスタ、および、クエンチまたはリチャージ用のPMOSトランジスタであり、
前記ウェルとして、前記PMOSトランジスタが配置される第１のＮウェルが前記半導体基板の表面側に設けられるとともに、前記NMOSトランジスタが配置されるＰウェルが前記第１のＮウェルの側面および上面を囲うように設けられており、
前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
上記（１）に記載のセンサ素子。
（７）
前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
をさらに備える上記（６）に記載のセンサ素子。
（８）
前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするための第１のNMOSトランジスタ、クエンチまたはリチャージ用の第１のPMOSトランジスタ、並びに、インバータを構成する第２のNMOSトランジスタおよび第２のPMOSトランジスタであり、
前記ウェルとして、前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタが配置される第１のＮウェルが前記半導体基板の表面側に設けられるとともに、前記第１のNMOSトランジスタおよび前記第２のNMOSトランジスタが配置されるＰウェルが前記第１のＮウェルの側面および上面を囲うように設けられており、
前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
上記（１）に記載のセンサ素子。
（９）
前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
をさらに備える上記（８）に記載のセンサ素子。
（１０）
前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタのドレイン領域にVDD電源を供給する配線と、前記第１のＮウェルにVDD電源を供給する配線との間に、シールド用の配線が配置されている
上記（９）に記載のセンサ素子。
（１１）
前記画素にアノード電圧を印加するためのアノード領域が前記半導体基板の裏面側に配置される
上記（１）から（１０）までのいずれかに記載のセンサ素子。
（１２）
前記アノード領域に接続し、前記画素の側面を囲うように設けられるホール蓄積領域が、前記半導体基板の表面側から所定の深さよりも深い範囲に形成されている
上記（１１）に記載のセンサ素子。
（１３）
前記画素の側面を囲うように、前記半導体基板の表面側から所定の深さよりも浅い範囲に絶縁膜が設けられている
上記（１２）に記載のセンサ素子。
（１４）
前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするための第１のNMOSトランジスタ、クエンチまたはリチャージ用の第１のPMOSトランジスタ、並びに、インバータを構成する第２のNMOSトランジスタおよび第２のPMOSトランジスタであり、
前記第１のNMOSトランジスタ、前記第１のPMOSトランジスタ、前記第２のNMOSトランジスタ、前記第２のPMOSトランジスタが個別に４つの前記画素に配置されている
上記（１）に記載のセンサ素子。
（１５）
照射光を照射する照明装置と、
前記照射光に対する反射光を検出するセンサ素子と
を備え、
前記センサ素子は、
SPAD（Single Photon Avalanche Diode）が画素ごとに半導体基板に設けられたセンサ基板と、
前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、
前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタと
を有し、
複数の前記トランジスタのうち、少なくとも一部の前記トランジスタが前記センサ基板の前記半導体基板に形成されたウェル内に設けられる
測距システム。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

１１ センサ素子， １２ 画素， １３ センサ基板， １４ ロジック基板， ３１ ウェル層， ３２ 画素分離部， ３３ ホール蓄積領域， ３４ アノード領域， ３５ Ｐウェル， ３６ Ｎウェル， ３７ Ｎ型増倍領域， ３８ Ｐ型増倍領域， ３９ SPAD， ４０ NMOSトランジスタ， ４４ カソード領域， ４５および４６ 分離部， ４７ メタル配線， ４８ Cu-Cu接続部， ５１ PMOSトランジスタ， ５２ NMOSトランジスタ， ５３ インバータ

Claims (15)

1. SPAD（Single Photon Avalanche Diode）が画素ごとに半導体基板に設けられたセンサ基板と、
   前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、
   前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタと
   を備え、
   複数の前記トランジスタのうちの少なくとも一部の前記トランジスタが、前記センサ基板の前記半導体基板に形成されたウェル内に設けられる
   センサ素子。
2. 前記センサ基板に設けられるトランジスタはNMOS（Negative-channel Metal-Oxide Semiconductor）トランジスタであり、
   前記ウェルとして、前記半導体基板の表面側にＰウェルが設けられており、
   前記Ｐウェルの側面および上面を囲うようにＮウェルが設けられ、前記Ｎウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
   請求項１に記載のセンサ素子。
3. 前記半導体基板の表面近傍において前記Ｐウェルと前記Ｎウェルとを分離する第１の分離部と、
   前記Ｎウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と
   をさらに備える請求項２に記載のセンサ素子。
4. 前記センサ基板に設けられるトランジスタはPMOS（Positive-channel Metal-Oxide Semiconductor）トランジスタであり、
   前記ウェルとして、前記半導体基板の表面側に第１のＮウェルが設けられており、
   前記第１のＮウェルの側面および上面を囲うようにＰウェルが設けられるとともに、前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
   請求項１に記載のセンサ素子。
5. 前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
   前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
   前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
   をさらに備える請求項４に記載のセンサ素子。
6. 前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするためのNMOSトランジスタ、および、クエンチまたはリチャージ用のPMOSトランジスタであり、
   前記ウェルとして、前記PMOSトランジスタが配置される第１のＮウェルが前記半導体基板の表面側に設けられるとともに、前記NMOSトランジスタが配置されるＰウェルが前記第１のＮウェルの側面および上面を囲うように設けられており、
   前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
   請求項１に記載のセンサ素子。
7. 前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
   前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
   前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
   をさらに備える請求項６に記載のセンサ素子。
8. 前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするための第１のNMOSトランジスタ、クエンチまたはリチャージ用の第１のPMOSトランジスタ、並びに、インバータを構成する第２のNMOSトランジスタおよび第２のPMOSトランジスタであり、
   前記ウェルとして、前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタが配置される第１のＮウェルが前記半導体基板の表面側に設けられるとともに、前記第１のNMOSトランジスタおよび前記第２のNMOSトランジスタが配置されるＰウェルが前記第１のＮウェルの側面および上面を囲うように設けられており、
   前記Ｐウェルの側面および上面を囲うように第２のＮウェルが設けられ、前記第２のＮウェルに対して積層するように前記SPADを構成するＮ型増倍領域およびＰ型増倍領域が配置される
   請求項１に記載のセンサ素子。
9. 前記半導体基板の表面近傍において前記Ｐウェルと前記第２のＮウェルとを分離する第１の分離部と、
   前記第２のＮウェルの前記半導体基板の表面近傍に設けられるカソード領域またはアノード領域の一方と前記画素の外周に沿って前記半導体基板の表面近傍に設けられるアノード領域またはカソード領域の他方とを分離する第２の分離部と、
   前記半導体基板の表面近傍において前記Ｐウェルと前記第１のＮウェルとを分離する第３の分離部と
   をさらに備える請求項８に記載のセンサ素子。
10. 前記第１のPMOSトランジスタおよび前記第２のPMOSトランジスタのドレイン領域にVDD電源を供給する配線と、前記第１のＮウェルにVDD電源を供給する配線との間に、シールド用の配線が配置されている
    請求項９に記載のセンサ素子。
11. 前記画素にアノード電圧を印加するためのアノード領域が前記半導体基板の裏面側に配置される
    請求項１に記載のセンサ素子。
12. 前記アノード領域に接続し、前記画素の側面を囲うように設けられるホール蓄積領域が、前記半導体基板の表面側から所定の深さよりも深い範囲に形成されている
    請求項１１に記載のセンサ素子。
13. 前記画素の側面を囲うように、前記半導体基板の表面側から所定の深さよりも浅い範囲に絶縁膜が設けられている
    請求項１２に記載のセンサ素子。
14. 前記センサ基板に設けられるトランジスタは、前記SPADを非アクティブにするための第１のNMOSトランジスタ、クエンチまたはリチャージ用の第１のPMOSトランジスタ、並びに、インバータを構成する第２のNMOSトランジスタおよび第２のPMOSトランジスタであり、
    前記第１のNMOSトランジスタ、前記第１のPMOSトランジスタ、前記第２のNMOSトランジスタ、前記第２のPMOSトランジスタが個別に４つの前記画素に配置されている
    請求項１に記載のセンサ素子。
15. 照射光を照射する照明装置と、
    前記照射光に対する反射光を検出するセンサ素子と
    を備え、
    前記センサ素子は、
    SPAD（Single Photon Avalanche Diode）が画素ごとに半導体基板に設けられたセンサ基板と、
    前記センサ基板に積層され、ロジック回路が設けられたロジック基板と、
    前記SPADのカソード電圧またはアノード電圧に従った信号を出力するために用いられる複数のトランジスタと
    を有し、
    複数の前記トランジスタのうち、少なくとも一部の前記トランジスタが前記センサ基板の前記半導体基板に形成されたウェル内に設けられる
    測距システム。

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