JP2023107794A - 光検出素子および電子機器 - Google Patents

Abstract

【課題】SPAD画素の特性向上を図る。【解決手段】センサチップは、複数の画素がアレイ状に配置された画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる表面に対して積層される配線層に設けられるメタル配線とを備える。本技術は、例えば、ToF法により距離計測を行う距離画像センサに適用できる。【選択図】図２

Description

本開示は、光検出素子および電子機器に関し、特に、SPAD画素の特性向上を図ることができるようにした光検出素子および電子機器に関する。

近年、ToF（Time-of-Flight）法により距離計測を行う距離画像センサが注目されている。例えば、距離画像センサには、CMOS（Complementary Metal Oxide Semiconductor）半導体集積回路技術を用いて、複数のSPAD（Single Photon Avalanche Diode）画素が平面的に配置されるように形成された画素アレイを利用することができる。SPAD画素では、降伏電圧よりもはるかに大きい電圧を印加した状態で、高電界のＰＮ接合領域へ１個のフォトンが入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れた時間を検出することで、高精度に距離を計測することができる。

例えば、特許文献１には、アバランシェフォトダイオードが配列されたフォトダイオードアレイにおいて、画素間に分離を形成する構造によって、高電界領域での発光による隣接画素へのクロストークの低減を図る技術が開示されている。

また、特許文献２には、シングルフォトンアバランシェダイオードにおいて、高電界領域を形成する層を埋め込んでバイアスにより空乏化させることによって、SPAD画素の感度向上を図る技術が開示されている。

特開２０１３－４８２７８号公報 特開２０１５－４１７４６号公報

しかしながら、特許文献１で開示されている構造では、絶縁膜を用いて物理的に画素間を分離することにより光学的なクロストークを低減させているだけであって、感度の向上までは図られていない。

また、特許文献２で開示されている構造では、画素内の高電界領域で発光することで隣接画素にフォトンが入射してしまい、隣接画素で意図せずフォトンが検出されるクロストークが発生してしまう。さらに、光入射面（裏面）に対して反対側となるゲートおよび配線が形成される面（表面）へ入射光が透過してしまうため、感度の低下が懸念される。

そのため、このようなクロストークの発生を防止し、かつ、感度の向上を図ることによって、より良好な特性を備えたSPAD画素が求められている。

本開示は、このような状況に鑑みてなされたものであり、SPAD画素の特性向上を図ることができるようにするものである。

本開示の一側面の光検出素子は、複数の画素がアレイ状に配置された画素アレイ部と、半導体基板に設けられ、前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、前記アバランシェフォトダイオード素子が形成される前記半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、平面的に見て、前記高電界領域と重畳するように、前記半導体基板の受光面の反対側となる表面に対して積層される第１の配線層に設けられ、前記アバランシェフォトダイオード素子のカソードに第１の電極を介して接続される第１のメタル配線と、前記第１の配線層に設けられ、前記アバランシェフォトダイオード素子のアノードに第２の電極を介して接続される第２のメタル配線とを備え、断面視において、前記第１のメタル配線が、１つの画素領域内で前記第２のメタル配線の間に設けられている。

本開示の一側面の電子機器は、複数の画素がアレイ状に配置された画素アレイ部と、半導体基板に設けられ、前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、前記アバランシェフォトダイオード素子が形成される前記半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、平面的に見て、前記高電界領域と重畳するように、前記半導体基板の受光面の反対側となる表面に対して積層される第１の配線層に設けられ、前記アバランシェフォトダイオード素子のカソードに第１の電極を介して接続される第１のメタル配線と、前記第１の配線層に設けられ、前記アバランシェフォトダイオード素子のアノードに第２の電極を介して接続される第２のメタル配線とを有し、断面視において、前記第１のメタル配線が、１つの画素領域内で前記第２のメタル配線の間に設けられている光検出素子を備える。

本開示の一側面においては、画素アレイ部には、複数の画素がアレイ状に配置され、画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子が半導体基板に設けられ、画素間分離部が、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を分離する。第１のメタル配線は、平面的に見て、高電界領域と重畳するように、半導体基板の受光面の反対側となる表面に対して積層される第１の配線層に設けられ、アバランシェフォトダイオード素子のカソードに第１の電極を介して接続される。第２のメタル配線は、第１の配線層に設けられ、アバランシェフォトダイオード素子のアノードに第２の電極を介して接続される。そして、断面視において、第１のメタル配線が、１つの画素領域内で第２のメタル配線の間に設けられている。

本開示の一側面によれば、SPAD画素の特性向上を図ることができる。

本技術を適用したセンサチップの一実施の形態の構成例を示すブロック図である。 SPAD画素の断面的な第１の構成例を示す図である。 SPAD画素の配線層における平面的な第１の構成例を示す図である。 SPAD画素の断面的な第２の構成例を示す図である。 SPAD画素の配線層における平面的な第２の構成例を示す図である。 SPAD画素の断面的な第３の構成例を示す図である。 SPAD画素の配線層における平面的な第３の構成例を示す図である。 SPAD画素の断面的な第４の構成例を示す図である。 SPAD画素の断面的な第５の構成例を示す図である。 SPAD画素の配線層における平面的な第５の構成例を示す図である。 SPAD画素の断面的な第６の構成例を示す図である。 SPAD画素の断面的な第７の構成例を示す図である。 SPAD画素の断面的な第８の構成例を示す図である。 距離画像センサの構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

＜センサチップの構成例＞

図１は、本技術を適用したセンサチップの一実施の形態の構成例を示すブロック図である。

図１において、センサチップ１１は、画素アレイ部１２、およびバイアス電圧印加部１３を備えて構成される。

画素アレイ部１２は、図示しない光学系により集光される光を受光する受光面であり、複数のSPAD画素２１が行列状に配置されている。図１の右側に示すように、SPAD画素２１は、SPAD素子３１、ｐ型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）３２、およびCMOSインバータ３３を備えて構成される。

SPAD素子３１は、カソードに大きな負電圧ＶＢＤを印加することによってアバランシェ増倍領域を形成し、１フォトンの入射で発生する電子をアバランシェ増倍させることができる。ｐ型MOSFET３２は、SPAD素子３１でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、SPAD素子３１で増倍された電子を放出して、初期電圧に戻すクエンチング（quenting）を行う。CMOSインバータ３３は、SPAD素子３１で増倍された電子により発生する電圧を整形することで、１フォトンの到来時刻を始点としてパルス波形が発生する受光信号（APD OUT）を出力する。

バイアス電圧印加部１３は、画素アレイ部１２に配置される複数のSPAD画素２１それぞれに対してバイアス電圧を印加する。

このように構成されているセンサチップ１１からは、SPAD画素２１ごとに受光信号が出力され、図示しない後段の演算処理部に供給される。例えば、演算処理部は、それぞれの受光信号において１フォトンの到来時刻を示すパルスが発生したタイミングに基づいて、被写体までの距離を求める演算処理を行って、SPAD画素２１ごとに距離を求める。そして、それらの距離に基づいて、複数のSPAD画素２１により検出された被写体までの距離を平面的に並べた距離画像が生成される。

＜SPAD画素の第１の構成例＞

図２および図３を参照して、センサチップ１１に形成されるSPAD画素２１の第１の構成例について説明する。図２には、SPAD画素２１の断面的な構成例が示されており、図３には、SPAD画素２１の配線層における平面的な構成例が示されている。

図２に示すように、センサチップ１１は、センサ基板４１、センサ側配線層４２、およびロジック側配線層４３が積層された積層構造となっており、ロジック側配線層４３に対して、図示しないロジック回路基板が積層されて構成される。ロジック回路基板には、例えば、図１のバイアス電圧印加部１３や、ｐ型MOSFET３２、CMOSインバータ３３などが形成されている。例えば、センサチップ１１は、センサ基板４１に対してセンサ側配線層４２を形成するともに、ロジック回路基板に対してロジック側配線層４３を形成した後、センサ側配線層４２およびロジック側配線層４３を接合面（図２の破線で示す面）で接合する製造方法により製造することができる。

センサ基板４１は、例えば、単結晶のシリコンを薄くスライスした半導体基板であって、ｐ型またはｎ型の不純物濃度が制御されており、SPAD画素２１ごとにSPAD素子３１が形成される。また、図２においてセンサ基板４１の下側を向く面が、光を受光する受光面とされ、その受光面の反対側となる表面に対してセンサ側配線層４２が積層される。

センサ側配線層４２およびロジック側配線層４３には、SPAD素子３１に印加する電圧を供給するための配線や、SPAD素子３１で発生した電子をセンサ基板４１から取り出ための配線などが形成される。

SPAD素子３１は、センサ基板４１に形成されるＮウェル５１、Ｐ型拡散層５２、Ｎ型拡散層５３、ホール蓄積層５４、ピニング層５５、および高濃度Ｐ型拡散層５６により構成される。そして、SPAD素子３１では、Ｐ型拡散層５２とＮ型拡散層５３とが接続する領域に形成される空乏層によって、アバランシェ増倍領域５７が形成される。

Ｎウェル５１は、センサ基板４１の不純物濃度がｎ型に制御されることにより形成され、SPAD素子３１における光電変換により発生する電子をアバランシェ増倍領域５７へ転送する電界を形成する。なお、Ｎウェル５１に替えて、センサ基板４１の不純物濃度をｐ型に制御してＰウェルを形成してもよい。

Ｐ型拡散層５２は、センサ基板４１の表面近傍であってＮ型拡散層５３に対して裏面側（図２の下側）に形成される濃いＰ型の拡散層（Ｐ＋）であり、SPAD素子３１のほぼ全面に亘るように形成される。

Ｎ型拡散層５３は、センサ基板４１の表面近傍であってＰ型拡散層５２に対して表面側（図２の上側）に形成される濃いＮ型の拡散層（Ｎ＋）であり、SPAD素子３１のほぼ全面に亘るように形成される。また、Ｎ型拡散層５３は、アバランシェ増倍領域５７を形成するための負電圧を供給するためのコンタクト電極７１と接続するために、その一部がセンサ基板４１の表面まで形成されるような凸形状となっている。

ホール蓄積層５４は、Ｎウェル５１の側面および底面を囲うように形成されるＰ型の拡散層（Ｐ）であり、ホールを蓄積している。また、ホール蓄積層５４は、SPAD素子３１のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ホール蓄積層５４のホール濃度が強化され、ピニング層５５を含むピニングが強固になることによって、例えば、暗電流の発生を抑制することができる。

ピニング層５５は、ホール蓄積層５４よりも外側の表面（センサ基板４１の裏面や絶縁膜６２と接する側面）に形成される濃いＰ型の拡散層（Ｐ＋）であり、ホール蓄積層５４と同様に、例えば、暗電流の発生を抑制する。

高濃度Ｐ型拡散層５６は、センサ基板４１の表面近傍においてＮウェル５１の外周を囲うように形成される濃いＰ型の拡散層（Ｐ＋＋）であり、ホール蓄積層５４をSPAD素子３１のアノードと電気的に接続するためのコンタクト電極７２との接続に用いられる。

アバランシェ増倍領域５７は、Ｎ型拡散層５３に印加される大きな負電圧によってＰ型拡散層５２およびＮ型拡散層５３の境界面に形成される高電界領域であって、SPAD素子３１に入射する１フォトンで発生する電子（ｅ－）を増倍する。

また、センサチップ１１には、隣接するSPAD素子３１どうしの間に形成されるメタル膜６１および絶縁膜６２による二重構造の画素間分離部６３によって、それぞれのSPAD素子３１が絶縁されて分離される。例えば、画素間分離部６３は、センサ基板４１の裏面から表面まで貫通するように形成される。

メタル膜６１は、光を反射する金属（例えば、タングステンなど）により形成される膜であり、絶縁膜６２は、SiO2などの絶縁性を備えた膜である。例えば、メタル膜６１の表面が絶縁膜６２で覆われるようにセンサ基板４１に埋め込まれることで画素間分離部６３は形成され、画素間分離部６３によって、隣接するSPAD素子３１との間で電気的および光学的に分離される。

センサ側配線層４２には、コンタクト電極７１乃至７３、メタル配線７４乃至７６、コンタクト電極７７乃至７９、および、メタルパッド８０乃至８２が形成される。

コンタクト電極７１は、Ｎ型拡散層５３とメタル配線７４とを接続し、コンタクト電極７２は、高濃度Ｐ型拡散層５６とメタル配線７５とを接続し、コンタクト電極７３は、メタル膜６１とメタル配線７６とを接続する。

メタル配線７４は、例えば、図３に示すように、少なくともアバランシェ増倍領域５７を覆うように、アバランシェ増倍領域５７よりも広く形成される。そして、メタル配線７４は、図２において白抜きの矢印で示すように、SPAD素子３１を透過した光を、SPAD素子３１に反射する。

メタル配線７５は、例えば、図３に示すように、メタル配線７４の外周を囲うように、高濃度Ｐ型拡散層５６と重なるように形成される。メタル配線７６は、例えば、図３に示すように、SPAD画素２１の四隅でメタル膜６１に接続するように形成される。

コンタクト電極７７は、メタル配線７４とメタルパッド８０とを接続し、コンタクト電極７８は、メタル配線７５とメタルパッド８１とを接続し、コンタクト電極７９は、メタル配線７６とメタルパッド８２とを接続する。

メタルパッド８０乃至８２は、ロジック側配線層４３に形成されているメタルパッド１０１乃至１０３と、それぞれを形成する金属（Cu）どうしにより電気的および機械的に接合するのに用いられる。

ロジック側配線層４３には、電極パッド９１乃至９３、絶縁層９４、コンタクト電極９５乃至１００、およびメタルパッド１０１乃至１０３が形成される。

電極パッド９１乃至９３は、それぞれロジック回路基板（図示せず）との接続に用いられ、絶縁層９４は、電極パッド９１乃至９３どうしを絶縁する。

コンタクト電極９５および９６は、電極パッド９１とメタルパッド１０１とを接続し、コンタクト電極９７および９８は、電極パッド９２とメタルパッド１０２とを接続し、コンタクト電極９９および１００は、電極パッド９３とメタルパッド１０３とを接続する。

メタルパッド１０１は、メタルパッド８０と接合され、メタルパッド１０２は、メタルパッド８１と接合され、メタルパッド１０３は、メタルパッド８２と接合される。

このような配線構造により、例えば、電極パッド９１は、コンタクト電極９５および９６、メタルパッド１０１、メタルパッド８０、コンタクト電極７７、メタル配線７４、並びに、コンタクト電極７１を介して、Ｎ型拡散層５３に接続されている。従って、SPAD画素２１では、Ｎ型拡散層５３に印加される大きな負電圧を、ロジック回路基板から電極パッド９１に対して供給することができる。

また、電極パッド９２は、コンタクト電極９７および９８、メタルパッド１０２、メタルパッド８１、コンタクト電極７８、メタル配線７５、並びに、コンタクト電極７２を介して高濃度Ｐ型拡散層５６に接続される接続構成となっている。従って、SPAD画素２１では、ホール蓄積層５４と電気的に接続されるSPAD素子３１のアノードが電極パッド９２に接続されることで、電極パッド９２を介してホール蓄積層５４に対するバイアス調整を可能とすることができる。

さらに、電極パッド９３は、コンタクト電極９９および１００、メタルパッド１０３、メタルパッド８２、コンタクト電極７９、メタル配線７６、並びに、コンタクト電極７３を介して、メタル膜６１に接続される接続構成となっている。従って、SPAD画素２１では、ロジック回路基板から電極パッド９３に供給されるバイアス電圧をメタル膜６１に印加することができる。

そして、SPAD画素２１は、上述したように、メタル配線７４が、少なくともアバランシェ増倍領域５７を覆うように、アバランシェ増倍領域５７よりも広く形成されるとともに、メタル膜６１がセンサ基板４１を貫通するように形成されている。即ち、SPAD画素２１は、メタル配線７４およびメタル膜６１によりSPAD素子３１の光入射面以外を全て取り囲んだ反射構造となるように形成されている。これにより、SPAD画素２１は、メタル配線７４およびメタル膜６１により光を反射する効果によって、光学的なクロストークの発生を防止することができるとともに、SPAD素子３１の感度を向上させることができる。

また、SPAD画素２１は、Ｎウェル５１の側面および底面をホール蓄積層５４で囲み、ホール蓄積層５４をSPAD素子３１のアノードと電気的に接続する接続構成によって、バイアス調整を可能とすることができる。さらに、SPAD画素２１は、画素間分離部６３のメタル膜６１にバイアス電圧を印加することによって、キャリアをアバランシェ増倍領域５７にアシストする電界を形成することができる。

以上のように構成されるSPAD画素２１は、クロストークの発生が防止されるとともに、SPAD素子３１の感度が向上される結果、特性の向上を図ることができる。

＜SPAD画素の第２の構成例＞

図４および図５を参照して、第２の構成例のSPAD画素２１Ａが形成されたセンサチップ１１Ａについて説明する。図４には、SPAD画素２１Ａの断面的な構成例が示されており、図５には、SPAD画素２１Ａの配線層における平面的な構成例が示されている。なお、図４および図５に示すセンサチップ１１ＡおよびSPAD画素２１Ａにおいて、図２および図３のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図４に示すように、センサチップ１１ＡのSPAD画素２１Ａは、センサ側配線層４２Ａにインナーレンズ１１１が配置されている点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

インナーレンズ１１１は、センサ基板４１Ａとメタル配線７４との間に配置され、センサ基板４１Ａ側に向かって凸となる凸形状の集光レンズである。例えば、インナーレンズ１１１は、メタル配線７４で反射する反射光をSPAD素子３１Ａの中央に向かって集光するように形成される。

また、SPAD画素２１Ａでは、インナーレンズ１１１を回避してＮ型拡散層５３Ａとメタル配線７４とを接続するために、図５に示すように、４本のコンタクト電極７１Ａがインナーレンズ１１１よりも外側の四隅に配置されている。また、コンタクト電極７１Ａの位置に対応するように、センサ基板４１ＡのSPAD素子３１Ａに形成されるＮ型拡散層５３Ａは、その一部がセンサ基板４１の表面まで形成されるような凸形状となっている。

このようにSPAD画素２１Ａは構成されており、例えば、ある程度の斜め方向からSPAD素子３１Ａに入射して透過した光は、メタル配線７４で反射した際に、インナーレンズ１１１によってSPAD素子３１Ａの中央に向かうように集光される。従って、SPAD画素２１Ａは、インナーレンズ１１１により集光効率を向上することができるので、クロストークの発生が防止されるとともにSPAD素子３１Ａの感度が向上される結果、特性の向上を図ることができる。

＜SPAD画素の第３の構成例＞

図６および図７を参照して、第３の構成例のSPAD画素２１Ｂが形成されたセンサチップ１１Ｂについて説明する。図６には、SPAD画素２１Ｂの断面的な構成例が示されており、図７には、SPAD画素２１Ｂの配線層における平面的な構成例が示されている。なお、図６および図７に示すセンサチップ１１ＢおよびSPAD画素２１Ｂにおいて、図２および図３のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図６に示すように、センサチップ１１ＢのSPAD画素２１Ｂは、センサ側配線層４２Ｂに遮光膜１２１が配置されている点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

遮光膜１２１は、メタル配線７４および７５とメタルパッド８０乃至８２との間に配置され、メタル配線７４および７５の間の隙間を通過した光を遮光する。遮光膜１２１は、図７に示すように、コンタクト電極７７および７８を貫通させる箇所に開口部が設けられ、その開口部以外のほぼ全面に亘って形成される。

また、遮光膜１２１は、例えば、メタル膜６１と同様に、光を反射する金属（例えば、タングステンなど）により形成することができ、図６の白抜きの矢印で示すように、SPAD素子３１を透過して、メタル配線７４および７５の間の隙間を通過した光を反射する。

さらに、SPAD画素２１Ｂの画素間分離部６３Ｂは、メタル膜６１Ｂおよび絶縁膜６２Ｂが、センサ基板４１を貫通してセンサ側配線層４２Ｂに向かって突出し、遮光膜１２１まで届くように形成される。また、メタル膜６１Ｂは、遮光膜１２１に電気的に接続される。そして、コンタクト電極７９Ｂは、メタルパッド８２と遮光膜１２１との間を接続するように形成され、遮光膜１２１を介してメタル膜６１Ｂにバイアス電圧が印加される。

このようにSPAD画素２１Ｂは構成されており、メタル配線７４および７５が形成される層を覆うように、メタル膜６１Ｂおよび遮光膜１２１が形成されることにより、SPAD素子３１を透過した光が確実に反射される。従って、SPAD画素２１Ｂは、メタル膜６１Ｂおよび遮光膜１２１により、隣接する他のSPAD素子３１への光の混入を防止することができるので、クロストークの発生が防止されるとともにSPAD素子３１の感度が向上される結果、特性の向上を図ることができる。

＜SPAD画素の第４の構成例＞

図８を参照して、第４の構成例のSPAD画素２１Ｃが形成されたセンサチップ１１Ｃについて説明する。図８には、SPAD画素２１Ｃの断面的な構成例が示されている。なお、図８に示すセンサチップ１１ＣおよびSPAD画素２１Ｃにおいて、図２のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図８に示すように、センサチップ１１ＣのSPAD画素２１Ｃは、センサ基板４１ＣのSPAD素子３１ＣにＮ型領域１３１が形成されている点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

Ｎ型領域１３１は、SPAD素子３１Ｃの中央においてＰ型拡散層５２に接するように形成され、例えば、SPAD素子３１Ｃにおいて発生したキャリア（電子）が周囲から中央に向かってドリフトし易くなるようなポテンシャルの勾配を形成する。つまり、SPAD素子３１Ｃでは、Ｎウェル５１に対してＮ型の不純物を注入してＮ型領域１３１を形成することによって、もともとＮ型であることより、キャリアを集めるような電界が形成される。

さらに、SPAD素子３１Ｃでは、画素間分離部６３のメタル膜６１にバイアス電圧を印加することによって、ホール蓄積層５４およびＮウェル５１がバイアス電圧による電位に引っ張られるため、より強固なポテンシャルの井戸を形成することができる。これにより、SPAD素子３１Ｃは、そのような電位が与えられていないときよりも、Ｎ型領域１３１に向かってキャリアをドリフトする電界を強化することができる。従って、SPAD素子３１Ｃは、Ｎ型領域１３１にキャリアが集まり易くなる結果、効率的に、アバランシェ増倍領域５７に電子を到達させることができる。

また、画素間分離部６３は、メタル膜６１および絶縁膜６２により形成されることで二重の反射構造を有することができる。なお、メタル膜６１に印加されるバイアス電圧を調整することによって、ホールを蓄積するホール蓄積層５４がSPAD素子３１Ｃの外周に誘起されるようにしてもよい。

このようにSPAD画素２１Ｃは構成されており、例えば、メタル膜６１で反射した光によって発生した微小なキャリアも、メタル膜６１にバイアス電圧を印加することで、Ｎ型領域１３１におけるポテンシャルの勾配を強化することにより信号として取り込まれる。従って、SPAD画素２１Ｃは、このような微小なキャリアを取り込むことによる感度の向上を図ることができるので、特性の向上を図ることができる。

＜SPAD画素の第５の構成例＞

図９および図１０を参照して、第５の構成例のSPAD画素２１Ｄが形成されたセンサチップ１１Ｄについて説明する。図９には、SPAD画素２１Ｄの断面的な構成例が示されており、図１０には、SPAD画素２１Ｄの配線層における平面的な構成例が示されている。なお、図９および図１０に示すセンサチップ１１ＤおよびSPAD画素２１Ｄにおいて、図２および図３のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図９および図１０に示すように、センサチップ１１ＤのSPAD画素２１Ｄは、センサ側配線層４２Ｄに反射膜１４１および１４２が配置されている点で、図２および図３のセンサチップ１１のSPAD画素２１と異なる構成となっている。

反射膜１４１および１４２は、例えば、センサ基板４１の表面に成膜され、トランジスタのゲート電極として使用されるポリシリコン膜であり、光を反射する特性を備えている。また、図１０に示すように平面的に見て、少なくともアバランシェ増倍領域５７が反射膜１４１により覆い隠されるように、反射膜１４１は、アバランシェ増倍領域５７よりも広い範囲に形成されることが好ましい。即ち、反射膜１４１は、平面的に見たときにメタル配線７４と重なるように形成される。

このようにSPAD画素２１Ｄは構成されており、SPAD素子３１を透過した光は、メタル配線７４よりもセンサ基板４１の近くに配置される反射膜１４１および１４２により反射されることになり、センサ側配線層４２Ｄまで透過する光が削減される。従って、SPAD画素２１Ｄは、反射膜１４１および１４２により効果的に光を囲い込むことができるので、クロストークの発生が防止されるとともにSPAD素子３１の感度が向上される結果、特性の向上を図ることができる。

＜SPAD画素の第６の構成例＞

図１１を参照して、第６の構成例のSPAD画素２１Ｅが形成されたセンサチップ１１Ｅについて説明する。図１１には、SPAD画素２１Ｅの断面的な構成例が示されている。なお、図１１に示すセンサチップ１１ＥおよびSPAD画素２１Ｅにおいて、図２のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図１１に示すように、センサチップ１１ＥのSPAD画素２１Ｅは、センサ基板４１Ｅの表面にホール蓄積層１５１が形成されている点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

また、SPAD画素２１Ｅでは、図１０に示したSPAD画素２１Ｄと同様に反射膜１４１および１４２が配置されており、反射膜１４１にバイアス電圧を印加するための配線などがセンサ側配線層４２Ｅおよびロジック側配線層４３Ｅに形成されている。

即ち、センサ側配線層４２Ｅでは、コンタクト電極１５２、メタル配線１５３、コンタクト電極１５４、およびメタルパッド１５５が接続されて形成され、コンタクト電極１５２が反射膜１４１に接続されている。また、ロジック側配線層４３Ｅでは、電極パッド１５６、コンタクト電極１５７および１５８、並びにメタルパッド１５９が接続されて形成され、メタルパッド１５９およびメタルパッド１５５が接合される。

従って、SPAD画素２１Ｅでは、電極パッド１５６に供給されるバイアス電圧が反射膜１４１に印加されることで、センサ基板４１Ｅの表面における反射膜１４１とＮ型拡散層５３との間に、ホールを蓄積するホール蓄積層１５１が形成される。

このようにSPAD画素２１Ｅは構成されており、SPAD素子３１Ｅを透過した光が反射膜１４１および１４２により反射されるとともに、ホール蓄積層１５１によりアバランシェ増倍領域５７の表面への露出を避けた暗電流が抑制される。従って、SPAD画素２１Ｅは、クロストークの発生が防止されるとともにSPAD素子３１の感度が向上されるのに加えて、暗電流を抑制することができる結果、特性の向上を図ることができる。

＜SPAD画素の第７の構成例＞

図１２を参照して、第７の構成例のSPAD画素２１Ｆが形成されたセンサチップ１１Ｆについて説明する。図１２には、SPAD画素２１Ｆの断面的な構成例が示されている。なお、図１２に示すセンサチップ１１ＦおよびSPAD画素２１Ｆにおいて、図２のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図１２に示すように、センサチップ１１ＦのSPAD画素２１Ｆは、センサ側配線層４２Ｆが２層配線構造となっている点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

即ち、図２のセンサチップ１１のセンサ側配線層４２は、メタル配線７４乃至７６が配置された１層配線構造であったのに対し、センサチップ１１Ｆのセンサ側配線層４２Ｆは、メタル配線７４乃至７６およびメタル配線１６３乃至１６５が積層されて配置された２層配線構造となっている。なお、２層以上の多層配線構造を採用してもよい。

また、メタル配線７４乃至７６およびメタル配線１６３乃至１６５は、平面的に見て、メタル配線７４乃至７６どうしの間に設けられる隙間と、メタル配線１６３乃至１６５どうしの間に設けられる隙間とが重なり合わないように形成される。即ち、メタル配線７４乃至７６およびメタル配線１６３乃至１６５は、それぞれ互い違いに多重となるように形成されている。

さらに、SPAD画素２１Ｆでは、図９のSPAD画素２１Ｄと同様に、センサ基板４１の表面に反射膜１４１および１４２が積層されている。

また、センサチップ１１Ｆのセンサ側配線層４２Ｆには、メタル配線７４とメタル配線１６３とを接続するコンタクト電極１６１および１６２、メタルパッド８１とメタル配線１６４とを接続するコンタクト電極１６６、並びに、メタルパッド８２とメタル配線１６５とを接続するコンタクト電極１６７が形成されている。

このようにSPAD画素２１Ｆは構成されており、アバランシェ増倍領域５７を覆うようにセンサ側配線層４２Ｆにおいて幾重に形成される反射物（即ち、メタル配線７４乃至７６、メタル配線１６３乃至１６５、および反射膜１４１および１４２）によりSPAD素子３１を透過した光が反射される。従って、SPAD画素２１Ｆは、SPAD素子３１を透過した光の回折や散乱反射などを抑制することができるので、クロストークの発生が防止されるとともにSPAD素子３１の感度が向上される結果、特性の向上を図ることができる。

＜SPAD画素の第８の構成例＞

図１３を参照して、第８の構成例のSPAD画素２１Ｇが形成されたセンサチップ１１Ｇについて説明する。図１３には、SPAD画素２１Ｇの断面的な構成例が示されている。なお、図１３に示すセンサチップ１１ＧおよびSPAD画素２１Ｇにおいて、図２のセンサチップ１１およびSPAD画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図１３に示すように、センサチップ１１ＧのSPAD画素２１Ｇは、画素間分離部６３Ｇの高さがセンサ基板４１の表面（バルク表面）と一致するように形成される点で、図２のセンサチップ１１のSPAD画素２１と異なる構成となっている。

例えば、図２のSPAD画素２１では、センサ基板４１の表面からセンサ側配線層４２に若干突出するように画素間分離部６３が形成されている。これに対し、SPAD画素２１Ｇでは、画素間分離部６３Ｇを構成するメタル膜６１Ｇおよび絶縁膜６２Ｇが、センサ基板４１の表面と一致するように形成するように形成される。

このように、画素間分離部６３Ｇの高さを低く形成しても、クロストークの発生を十分に抑制することができるのであれば、センサ基板４１の表面と一致するまで低く形成してもよい。即ち、画素間分離部６３は、センサ基板４１の表面からセンサ側配線層４２に突出するように形成される必要はない。

このように形成されるSPAD画素２１Ｇにおいても、SPAD素子３１を透過する光をメタル配線７４により反射することにより、クロストークの発生が防止されるとともにSPAD素子３１の感度が向上される結果、特性の向上を図ることができる。

なお、SPAD画素２１Ｇと同様に、画素間分離部６３Ｇの高さがセンサ基板４１の表面と一致するように形成される構成を、上述したSPAD画素２１Ａ乃至３１Ｆの構成と組み合わせて用いてもよい。

＜撮像装置の構成例＞

図１４は、センサチップ１１を利用した電子機器である距離画像センサの構成例を示すブロック図である。

図１４に示すように、距離画像センサ２０１は、光学系２０２、センサチップ２０３、画像処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成される。そして、距離画像センサ２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。

光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）をセンサチップ２０３に導き、センサチップ２０３の受光面（センサ部）に結像させる。

センサチップ２０３としては、上述した各実施の形態のセンサチップ１１が適用され、センサチップ２０３から出力される受光信号（APD OUT）から求められる距離を示す距離信号が画像処理回路２０４に供給される。

画像処理回路２０４は、センサチップ２０３から供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。

このように構成されている距離画像センサ２０１では、上述したセンサチップ１１を適用することで、SPAD画素２１の特性向上に伴って、例えば、より正確な距離画像を取得することができる。

＜イメージセンサの使用例＞

図１５は、上述のイメージセンサ（距離画像センサ）を使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素がアレイ状に配置された画素アレイ部と、
前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、
前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる表面に対して積層される配線層に設けられるメタル配線と
を備えるセンサチップ。
（２）
前記メタル配線と前記半導体基板との間に設けられ、前記アバランシェフォトダイオード素子を透過して前記メタル配線で反射した光を前記アバランシェフォトダイオード素子の中央に集光するインナーレンズ
をさらに備える上記（１）に記載のセンサチップ。
（３）
前記画素間分離部は、前記半導体基板の裏面から前記表面まで貫通するように形成される
上記（１）または（２）に記載のセンサチップ。
（４）
前記画素間分離部は、光を反射する金属膜と絶縁性を備えた絶縁膜とによる二重構造とされ、前記金属膜の表面が前記絶縁膜で覆われるように前記半導体基板に埋め込まれて形成される
上記（１）から（３）までのいずれかに記載のセンサチップ。
（５）
前記画素間分離部として前記半導体基板に埋め込まれた金属膜に電圧を印加することによって、ホールを蓄積するホール蓄積層が前記アバランシェフォトダイオード素子の外周に誘起される
上記（１）から（４）までのいずれかに記載のセンサチップ。
（６）
前記画素間分離部として前記半導体基板に埋め込まれた金属膜に電圧を印加することによって、キャリアをドリフトする電界が強化される
上記（１）から（５）までのいずれかに記載のセンサチップ。
（７）
前記高電界領域を少なくとも覆うように、光を反射する反射膜が前記半導体基板の表面に対して形成される
上記（１）から（６）までのいずれかに記載のセンサチップ。
（８）
前記反射膜に対して電圧を印加することによって、前記半導体基板の表面近傍に、ホールを蓄積するホール蓄積層を形成する
上記（７）に記載のセンサチップ。
（９）
前記反射膜は、平面的に見たときに前記第１乃至第３のメタル配線に重なるように形成される
上記（７）または（８）に記載のセンサチップ。
（１０）
前記画素間分離部の高さが、前記半導体基板の表面と略一致するように形成される
上記（１）から（９）までのいずれかに記載のセンサチップ。
（１１）
複数の画素がアレイ状に配置された画素アレイ部と、
前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、
前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる表面に対して積層される配線層に設けられるメタル配線と
を有するセンサチップを備える電子機器。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

１１ センサチップ， １２ 画素アレイ部， １３ バイアス電圧印加部， ２１ SPAD画素， ３１ SPAD素子， ３２ ｐ型MOSFET３２， ３３ CMOSインバータ， ４１ センサ基板， ４２ センサ側配線層， ４３ ロジック側配線層， ５１ Ｎウェル， ５２ Ｐ型拡散層， ５３ Ｎ型拡散層， ５４ ホール蓄積層， ５５ ピニング層， ５６ 高濃度Ｐ型拡散層， ５７ アバランシェ増倍領域， ６１ メタル膜， ６２ 絶縁膜， ６３ 画素間分離部， ７１乃至７３ コンタクト電極， ７４乃至７６ メタル配線， ７７乃至７９ コンタクト電極， ８０乃至８２ メタルパッド， ９１乃至９３ 電極パッド， ９４ 絶縁層， ９５乃至１００ コンタクト電極， １０１乃至１０３ メタルパッド

Claims (15)

1. 複数の画素がアレイ状に配置された画素アレイ部と、
   半導体基板に設けられ、前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、
   前記アバランシェフォトダイオード素子が形成される前記半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
   平面的に見て、前記高電界領域と重畳するように、前記半導体基板の受光面の反対側となる表面に対して積層される第１の配線層に設けられ、前記アバランシェフォトダイオード素子のカソードに第１の電極を介して接続される第１のメタル配線と、
   前記第１の配線層に設けられ、前記アバランシェフォトダイオード素子のアノードに第２の電極を介して接続される第２のメタル配線と
   を備え、
   断面視において、前記第１のメタル配線が、１つの画素領域内で前記第２のメタル配線の間に設けられている
   光検出素子。
2. 平面的に見て、前記第１のメタル配線と前記第２のメタル配線との間の隙間を埋めるように、それぞれ互い違いに多重となるように第２の配線層に設けられた第３のメタル配線
   をさらに備える請求項１に記載の光検出素子。
3. 前記第２の配線層は、複数の前記第３のメタル配線を有している
   請求項２に記載の光検出素子。
4. 前記第１のメタル配線および前記第２のメタル配線と複数の前記第３のメタル配線とは、平面的に見て、前記第１のメタル配線および前記第２のメタル配線どうしの間に設けられる隙間と、複数の前記第３のメタル配線どうしの間に設けられる隙間とが重なり合わないように配置される
   請求項３に記載の光検出素子。
5. 前記第１の配線層は、前記半導体基板と前記第２の配線層との間に配置される
   請求項２に記載の光検出素子。
6. 前記高電界領域に負電圧を供給するためのコンタクト電極と、そのコンタクト電極の周辺とを含む一部分以外を少なくとも覆うように前記高電界領域よりも広い範囲に形成され、光を反射する反射膜であるポリシリコン膜が前記半導体基板の表面に対して形成される
   請求項１に記載の光検出素子。
7. 前記ポリシリコン膜に対して電圧を印加することによって、前記半導体基板の表面近傍に、ホールを蓄積するホール蓄積層を形成する
   請求項６に記載の光検出素子。
8. 前記反射膜は、平面的に見たときに前記第１乃至第３のメタル配線に重なるように形成される
   請求項７に記載の光検出素子。
9. 前記第１のメタル配線と前記半導体基板との間に設けられ、前記アバランシェフォトダイオード素子を透過して前記第１のメタル配線で反射した光を前記アバランシェフォトダイオード素子の中央に集光するインナーレンズ
   をさらに備える請求項１に記載の光検出素子。
10. 前記画素間分離部は、前記半導体基板の裏面から前記表面まで貫通するように形成される
    請求項１に記載の光検出素子。
11. 前記画素間分離部は、光を反射する金属膜と絶縁性を備えた絶縁膜とによる二重構造とされ、前記金属膜の表面が前記絶縁膜で覆われるように前記半導体基板に埋め込まれて形成される
    請求項１に記載の光検出素子。
12. 前記画素間分離部として前記半導体基板に埋め込まれた金属膜に電圧を印加することによって、ホールを蓄積するホール蓄積層が前記アバランシェフォトダイオード素子の外周に誘起される
    請求項１に記載の光検出素子。
13. 前記画素間分離部として前記半導体基板に埋め込まれた金属膜に電圧を印加することによって、キャリアをドリフトする電界が強化される
    請求項１に記載の光検出素子。
14. 前記画素間分離部の高さが、前記半導体基板の表面と略一致するように形成される
    請求項１に記載の光検出素子。
15. 複数の画素がアレイ状に配置された画素アレイ部と、
    半導体基板に設けられ、前記画素ごとに設けられる高電界領域によりキャリアを増倍させるアバランシェフォトダイオード素子と、
    前記アバランシェフォトダイオード素子が形成される前記半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
    平面的に見て、前記高電界領域と重畳するように、前記半導体基板の受光面の反対側となる表面に対して積層される第１の配線層に設けられ、前記アバランシェフォトダイオード素子のカソードに第１の電極を介して接続される第１のメタル配線と、
    前記第１の配線層に設けられ、前記アバランシェフォトダイオード素子のアノードに第２の電極を介して接続される第２のメタル配線と
    を有し、
    断面視において、前記第１のメタル配線が、１つの画素領域内で前記第２のメタル配線の間に設けられている
    光検出素子を備える電子機器。

Images