WO2022158309A1 - 固体撮像装置および電子機器 - Google Patents

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solid
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拓郎 村瀬
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Definitions

  • the present technology (technology according to the present disclosure) relates to a solid-state imaging device and an electronic device, and more particularly to a solid-state imaging device and an electronic device having a charge holding portion.
  • a charge holding portion such as a floating diffusion has been used as a memory that temporarily holds signal charges photoelectrically converted by a photoelectric conversion portion such as a photodiode.
  • PLS parsitic light sensitivity
  • PLS parasitic light sensitivity
  • the position of the floating diffusion is separated from the optical center of the pixel in order to further suppress stray light compared to the conventional art.
  • An object of the present technology is to provide a solid-state imaging device and an electronic device capable of further suppressing PLS.
  • a solid-state imaging device includes a first semiconductor layer provided with a plurality of photoelectric conversion units that perform photoelectric conversion, and a first semiconductor layer provided on a surface opposite to a light incident surface of the first semiconductor layer.
  • a first semiconductor substrate having a wiring layer;
  • a second semiconductor layer provided with a charge holding portion for holding signal charges generated by the photoelectric conversion portion;
  • a second semiconductor substrate having two wiring layers, which is overlapped and joined to the first semiconductor substrate such that the second wiring layer is positioned between the first wiring layer and the second semiconductor layer;
  • At least one of the first wiring layer and the second wiring layer includes a light shielding layer provided at a position facing the charge holding portion in a thickness direction.
  • An electronic device includes the solid-state imaging device and an optical system that forms an image of image light from a subject on the solid-state imaging device.
  • a solid-state imaging device includes a first region made of a first semiconductor material and a second semiconductor material made of a second semiconductor material whose quantum efficiency indicating the probability of converting photons into electrons is lower than that of the first semiconductor material. and a first semiconductor layer including a photoelectric conversion portion that performs photoelectric conversion and a charge holding portion that holds signal charges generated by the photoelectric conversion portion, wherein the photoelectric conversion portion includes the first region. and the second region, the charge holding portion is provided in a region including at least the first region, and the charge holding portion is provided in the second region.
  • An electronic device includes the solid-state imaging device and an optical system that forms an image of image light from a subject on the solid-state imaging device.
  • FIG. 1 is a chip layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. FIG. 2 is an equivalent circuit diagram showing a configuration example of a pixel
  • FIG. 2 is a vertical cross-sectional view showing a cross-sectional structure taken along line AA in FIG. 1
  • FIG. 4B is a cross-sectional view showing the relative relationship between each configuration when FIG. 4A is cross-sectionally viewed from the second plane
  • FIG. 4B is a cross-sectional view showing the relative relationship between each configuration when FIG. 4A is cross-sectionally viewed from the sixth plane
  • FIG. 4B is a vertical cross-sectional view showing the main part of FIG. 4A.
  • 4 is a timing chart for explaining reset operations of the floating diffusion and the light absorbing section of the solid-state imaging device according to the first embodiment of the present technology;
  • FIG. 4D is a cross-sectional view showing another form of relative relationship between the configurations of FIG. 4C;
  • FIG. 4 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 1 of the first embodiment of the present technology;
  • FIG. 5 is a vertical cross-sectional view showing main parts of a solid-state imaging device according to Modification 2 of the first embodiment of the present technology;
  • FIG. 9B is a cross-sectional view showing the relative relationship between each configuration when FIG.
  • FIG. 9A is cross-sectionally viewed from the sixth plane.
  • 9 is a timing chart for explaining the reset operation of the floating diffusion and the light absorbing section of the solid-state imaging device according to Modification 2 of the first embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 2 of the first embodiment of the present technology
  • FIG. 10 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 3 of the first embodiment of the present technology
  • FIG. 12B is a cross-sectional view showing the relative relationship between each configuration when FIG. 12A is cross-sectionally viewed from the sixth plane
  • FIG. 5 is a vertical cross-sectional view showing main parts of a solid-state imaging device according to a second embodiment of the present technology
  • FIG. 13B is a cross-sectional view showing the relative relationship between each configuration when FIG. 13A is cross-sectionally viewed from the second plane
  • FIG. 13B is a cross-sectional view showing the relative relationship between each configuration when FIG. 13A is cross-sectionally viewed from the sixth plane.
  • FIG. 5 is a vertical cross-sectional view showing main parts of another solid-state imaging device according to a second embodiment of the present technology
  • FIG. 10 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 1 of the second embodiment of the present technology
  • FIG. 15B is a cross-sectional view showing the relative relationship between each configuration when FIG. 15A is cross-sectionally viewed from the second plane;
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 1 of the second embodiment of the present technology;
  • FIG. 11 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 2 of the second embodiment of the present technology;
  • FIG. 17B is a cross-sectional view showing the relative relationship between each configuration when FIG. 17A is cross-sectionally viewed from the second plane;
  • FIG. 17B is a cross-sectional view showing another form of relative relationship between the configurations of FIG. 17B;
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 2 of the second embodiment of the present technology
  • FIG. 10 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 3 of the second embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 3 of the second embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to modification 4 of the second embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 4 of the second embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to Modification 4 of the second embodiment of the present technology
  • FIG. 11 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 5 of the second embodiment of the present technology
  • FIG. 24B is a cross-sectional view showing the relative relationship between each configuration when FIG. 24A is cross-sectionally viewed from the second plane
  • FIG. 24B is a cross-sectional view showing the relative relationship between each configuration when FIG. 24A is cross-sectionally viewed from the sixth plane.
  • FIG. 11 is a vertical cross-sectional view showing main parts of another solid-state imaging device according to Modification 5 of the second embodiment of the present technology
  • FIG. 25B is a cross-sectional view showing the relative relationship between each configuration when FIG. 25A is cross-sectionally viewed from the second plane
  • FIG. 11 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to Modification 6 of the second embodiment of the present technology
  • FIG. 26B is a transverse cross-sectional view showing the relative relationship between each configuration when FIG. 26A is cross-sectionally viewed from the second plane
  • FIG. 26B is a cross-sectional view showing the relative relationship between each configuration when FIG. 26A is cross-sectionally viewed from the sixth plane.
  • FIG. 11 is a vertical cross-sectional view showing a main part of another solid-state imaging device according to modification 6 of the second embodiment of the present technology
  • FIG. 27B is a cross-sectional view showing the relative relationship between each configuration when FIG. 27A is cross-sectionally viewed from the second plane;
  • FIG. 10 is a vertical cross-sectional view showing a main part of a solid-state imaging device according to a third embodiment of the present technology. It is a block diagram showing a configuration example of a distance imaging device according to a fourth embodiment using the solid-state imaging device of the present technology.
  • first to fourth embodiments shown below are examples of apparatuses and methods for embodying the technical idea of the present technology, and the technical idea of the present technology is , shape, structure, arrangement, etc. are not specified as follows. Various modifications can be made to the technical idea of the present technology within the technical scope defined by the claims.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1 as a distance image sensor is mounted on the semiconductor chip 2 .
  • the semiconductor chip 2 has a rectangular pixel region 2A arranged in the center in a two-dimensional plane, and a peripheral region 2B arranged outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel area 2A is a light receiving surface that receives light condensed by the optical system 202 in FIG.
  • a plurality of pixels 3 are provided in an array along a row direction (X direction) and a column direction (Y direction) crossing the row direction.
  • Each pixel 3 includes a photoelectric conversion section that performs photoelectric conversion.
  • the thickness direction of the semiconductor chip 2 is parallel to the Z direction.
  • the X direction and the Y direction are orthogonal in the example of FIG. 1, they are not limited to being orthogonal as long as they intersect each other.
  • the Z direction is orthogonal to the X and Y directions.
  • the Z direction is the thickness direction of the semiconductor chip 2, that is, the thickness direction of the first semiconductor substrate 20, which will be described later. It is also the thickness direction of the second semiconductor layer 41 and the second wiring layer 51 .
  • a plurality of electrode pads 14 are arranged in the peripheral region 2B. Each of the plurality of electrode pads 14 is arranged, for example, along four sides in the two-dimensional plane of the semiconductor chip 2 . Each of the plurality of electrode pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device (not shown).
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the logic circuit 13 (specifically, the output circuit 7) outputs the output voltage for each pixel 3 to the outside.
  • the vertical drive circuit 4 for example, sequentially selects a plurality of pixels 3 in units of rows. Further, the vertical driving circuit 4 controls application of a bias voltage VB to the anode 24 of the light absorbing portion 23, which will be described later.
  • the column signal processing circuit 5 performs, for example, correlated double sampling (CDS) processing on pixel signals output from the pixels 3 in the row selected by the vertical driving circuit 4 .
  • CDS correlated double sampling
  • the horizontal driving circuit 6 sequentially outputs the pixel data held in the column signal processing circuit 5 to the horizontal signal line 12, for example.
  • the output circuit 7 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • the control circuit 8 controls driving of each block (the vertical driving circuit 4, the column signal processing circuit 5, the horizontal driving circuit 6, and the output circuit 7) in the logic circuit 13, for example.
  • FIG. 3 is an equivalent circuit diagram showing a configuration example of the pixel 3.
  • a bias voltage VB which is a negative voltage
  • the source of the transfer transistor 43 which is an active element
  • a floating diffusion 44 in a floating state is connected to the drain of the transfer transistor 43 .
  • the floating diffusion 44 is connected to the source of the reset transistor 45, which is an active element, and the gate of the amplification transistor 47, which is an active element.
  • the source of the amplification transistor 47 is connected to the drain of the selection transistor 46, which is an active element, and the drain of the amplification transistor 47 is connected to the power supply Vdd.
  • a source of the selection transistor 46 is connected to the vertical signal line 11 .
  • a drain of the reset transistor 45 is connected to the power supply Vdd.
  • the semiconductor chip 2 includes a first semiconductor substrate (photoelectric conversion substrate portion) 20 and a second semiconductor substrate (circuit substrate portion) 40 that face each other and are joined together.
  • the first semiconductor substrate 20 has the above-described pixel region 2A
  • the second semiconductor substrate 40 has at least part of a logic circuit such as a readout circuit.
  • the first semiconductor substrate 20 and the second semiconductor substrate 40 are overlapped and bonded with the bonding surface S as a boundary.
  • the semiconductor chip 2 also includes a planarizing film 71 and a microlens layer 72 .
  • the first semiconductor substrate 20 includes a first semiconductor layer 21 that is an element-side substrate and a first wiring layer 31 .
  • the first semiconductor layer 21 has a first surface S1 and a second surface S2 located on opposite sides in the thickness direction (Z direction).
  • the first surface S1 is sometimes referred to as the light incident surface or the rear surface
  • the second surface S2 is sometimes referred to as the surface opposite to the light incident surface or the element formation surface.
  • a first wiring layer 31 is provided on the second surface S2 of the first semiconductor layer 21, and a planarizing film 71 and a microlens layer 72 are laminated in that order on the first surface S1.
  • the first wiring layer 31 has a third surface S3 and a fourth surface S4 located opposite to each other in the thickness direction.
  • the third surface S3 is a surface on the first semiconductor layer 21 side and is in contact with the second surface S2.
  • the fourth surface S4 is a surface opposite to the surface (third surface S3) on the first semiconductor layer 21 side. Note that the illustration of the microlens layer 72 is omitted from FIG. 5 onward.
  • the second semiconductor substrate 40 includes a second semiconductor layer 41 that is a circuit side substrate and a second wiring layer 51 .
  • the second semiconductor layer 41 has a fifth surface S5 and a sixth surface S6 located on opposite sides in the thickness direction.
  • the fifth surface S5 is sometimes called the back surface
  • the sixth surface S6 is sometimes called the one surface, the element formation surface, or the surface on the first semiconductor layer 21 side.
  • a second wiring layer 51 is provided on the sixth surface S ⁇ b>6 of the second semiconductor layer 41 .
  • the second wiring layer 51 has a seventh surface S7 and an eighth surface S8 located opposite to each other in the thickness direction.
  • the seventh surface S7 is a surface on the second semiconductor layer 41 side and is in contact with the sixth surface S6.
  • the eighth surface S8 is a surface opposite to the surface on the second semiconductor layer 41 side (seventh surface S7).
  • the second semiconductor substrate 40 is overlapped and joined to the first semiconductor substrate 20 so that the second wiring layer 51 is positioned between the first wiring layer 31 and the second semiconductor layer 41 .
  • the first semiconductor substrate 20 and the second semiconductor substrate 40 are bonded together by overlapping the fourth surface S4 of the first wiring layer 31 and the eighth surface S8 of the second wiring layer 51. Thus, they are superimposed and joined.
  • the first semiconductor substrate 20 and the second semiconductor substrate 40 are also electrically connected.
  • the first semiconductor substrate 20 includes separation portions 22 that divide the first semiconductor layer 21 into a plurality of regions 21a.
  • the isolation part 22 electrically and optically isolates the adjacent regions 21a.
  • the separating portion 22 is, for example, a groove-shaped separating portion.
  • the isolation section 22 has, for example, a single-layer structure made of silicon oxide (SiO2) or a multilayer structure in which both sides of a metal film are sandwiched between insulating films.
  • each region 21a of the first semiconductor layer 21 includes a light absorption portion 23, a first contact region 24 that is a diffusion region of a first conductivity type (for example, p-type), and a first conductivity type and a second contact region 25 which is a diffusion region of a second conductivity type (for example, n-type) different from the second contact region 25 .
  • a semiconductor substrate made of, for example, single crystal silicon is used as the first semiconductor layer 21 .
  • the light absorbing portion 23 When the light L is incident on the light absorbing portion 23 from the first surface S1 side (light incident surface side), the light absorbing portion 23 performs photoelectric conversion. That is, the light absorption portion 23 functions as a photoelectric conversion portion that absorbs the light L and generates electrons (signal charges).
  • the light absorbing portion 23 is a semiconductor region of the first conductivity type or the second conductivity type, it will be described as a semiconductor region of the first conductivity type here.
  • the impurity concentration of the light absorbing portion 23 is lower than that of the first contact region 24 and the second contact region 25 .
  • a bias voltage VB is applied to the first semiconductor layer 21 in order to push out the signal charges generated in the light absorbing portion 23 from the first semiconductor substrate 20 side to the second semiconductor substrate 40 side. More specifically, the bias voltage VB is applied to the first contact region 24, which is the diffusion region of the first conductivity type.
  • the bias voltage VB is a negative voltage.
  • a bias voltage VB is applied to the first contact region 24, a potential gradient is formed in the light absorbing portion 23, and signal charges are collected in the second conductivity type second contact region 25 by the potential gradient.
  • the first contact region 24 is provided in the first semiconductor layer 21 at a position closer to the first surface S1 side, and more specifically, a part thereof faces the first surface S1.
  • bias voltage VB is applied to the first contact via a via 26a provided in the first semiconductor substrate 20, a wiring 26b, a TSV (through-silicon via) 26c penetrating the first semiconductor layer 21, wiring (not shown), and the like. applied to region 24;
  • the first contact region 24 reduces ohmic contact resistance with the via 26a and functions as an anode.
  • the second contact region 25 which is a diffusion region of the second conductivity type, is provided in the first semiconductor layer 21 at a position closer to the second surface S2. facing the surface S2 of .
  • the second contact region 25 reduces ohmic contact resistance with vias 33, which will be described later, and functions as a cathode.
  • the second contact region 25 outputs signal charges from the first semiconductor layer 21 .
  • the first wiring layer 31 has a first interlayer insulating film (insulating film) 32, vias 33, and a first metal film M1 on the element side.
  • the first wiring layer 31 has a structure in which a first metal film M1 on the element side is laminated with a first interlayer insulating film 32 interposed therebetween.
  • the element-side first metal film M1 includes the first connection pads 34 .
  • the first connection pads 34 are connection pads provided on the first wiring layer 31 .
  • the first connection pads 34 face the fourth surface S ⁇ b>4 of the first wiring layer 31 .
  • the first connection pad 34 is provided at a position facing the floating diffusion 44 (hereinafter referred to as FD 44) in the Z direction as shown in the longitudinal sections of FIGS. 4A and 5 .
  • the first connection pads 34 are made of metal.
  • the first connection pads 34 are made of copper (Cu), for example.
  • the first connection pad 34 also functions as a light blocking layer 60 that blocks light incident from the light incident surface side.
  • the via 33 electrically connects between the first semiconductor layer 21 and the first connection pad 34 . More specifically, via 33 electrically connects second contact region 25 and first connection pad 34 .
  • the via 33 is configured using metal.
  • the second semiconductor layer 41 includes a third contact region 42, a transfer transistor 43, an FD 44, a reset transistor 45, a selection transistor 46, an amplification transistor 47, and a well contact 48. and have As the second semiconductor layer 41, a semiconductor substrate made of, for example, single crystal silicon is used.
  • the third contact region 42 is a diffusion region of the same conductivity type as the second contact region 25, that is, the second conductivity type.
  • the third contact region 42 is electrically connected to the second contact region 25 and receives signal charges from the second contact region 25 when the bias voltage VB is applied to the first contact region 24 .
  • the third contact region 42 reduces ohmic contact resistance with vias 53, which will be described later.
  • the transfer transistor 43 is, for example, an n-channel MOSFET.
  • the transfer transistor 43 is provided to form a channel between the third contact region 42 and the FD 44, and has a gate insulating film (not shown) and a transfer gate electrode 43G sequentially stacked on the sixth surface S6.
  • the transfer transistor 43 transfers the signal charge obtained by photoelectric conversion of the light absorbing portion 23 to the FD 44 . More specifically, the transfer transistor 43 transfers signal charges from the third contact region 42 functioning as a source region to the FD 44 functioning as a drain region in accordance with the gate-source voltage.
  • the transfer transistor 43 is conventionally provided in the first semiconductor layer 21, but is transferred to the second semiconductor layer 41 in the present technology.
  • the FD 44 is a charge accumulation region that temporarily accumulates signal charges transferred from the third contact region 42 . That is, the FD 44 functions as a charge holding section.
  • the FD 44 is a floating diffusion region of the same conductivity type as the second contact region 25, that is, the second conductivity type.
  • the FD 44 is provided on the second semiconductor layer 41 . Specifically, the FD 44 is embedded in the second semiconductor layer 41 . Although the FD 44 was conventionally provided in the first semiconductor layer 21 , it is transferred to the second semiconductor layer 41 in the present technology.
  • the reset transistor 45 is, for example, an n-channel MOSFET.
  • the reset transistor 45 has a gate insulating film (not shown) and a reset gate electrode (RST) 45G sequentially stacked on the sixth surface S6.
  • the reset transistor 45 resets the potential of the FD 44 to a predetermined potential according to the gate-source voltage.
  • the selection transistor 46 is, for example, an n-channel MOSFET.
  • the selection transistor 46 has a gate insulating film (not shown) and a selection gate electrode (SEL) 46G sequentially laminated on the sixth surface S6.
  • the selection transistor 46 controls the output timing of the pixel signal from the readout circuit according to the voltage between the gate and the source.
  • the amplification transistor 47 is, for example, an n-channel MOSFET.
  • the amplification transistor 47 has a gate insulating film (not shown) and an amplification gate electrode (AMP) 47G sequentially laminated on the sixth surface S6.
  • the amplification transistor 47 amplifies the potential of the FD 44 when the selection transistor 46 is turned on.
  • the well contact 48 is fixed at a predetermined potential.
  • the second wiring layer 51 has a second interlayer insulating film (insulating film) 52 , first to fifth metal films M 1 to M 5 on the circuit side, and vias 53 .
  • the second wiring layer 51 has a structure in which a first metal film M1 to a fifth metal film M5 on the circuit side are laminated in this order from the seventh surface S7 side with the second interlayer insulating film 52 interposed therebetween. It's becoming
  • the first metal film M1 on the circuit side includes a metal layer 54
  • the second metal film M2 includes a metal layer 55
  • the third metal film M3 includes a metal layer 56
  • the fourth metal film M4 includes a metal layer 57
  • the fifth metal film M5 includes the second connection pad 58
  • the circuit-side first metal film M1 includes a plurality of metal layers 54 . These metal layers 54 are formed by the same process. The same applies to the first metal film M1, the second metal film M2 to the fifth metal film M5 on the element side.
  • the metal layers 54 to 57 are made of metal.
  • the metal layers 54 to 57 are made of, for example, copper (Cu) or aluminum (Al).
  • the second connection pads 58 are made of metal.
  • the second connection pads 58 are made of copper (Cu), for example.
  • the metal layer 54 provided at a position facing the FD 44 in the Z direction is called a metal layer 54a in order to distinguish it from the other metal layers 54.
  • the metal layer 55 provided at a position facing the FD 44 in the Z direction is called a metal layer 55a in order to distinguish it from other metal layers 55.
  • Each of the metal layer 54a, the metal layer 55a, and the second connection pad 58 functions as a light blocking layer 60 that blocks light incident from the light incident surface side.
  • the vias 53 electrically connect metal films of different layers.
  • the via 53 electrically connects any two of the first metal film M1 to the fifth metal film M5 on the circuit side.
  • via 53 electrically connects metal layer 54 and metal layer 55 .
  • the via 53 electrically connects the metal film and the gate electrode.
  • the via 53 electrically connects the metal layer 54 and the transfer gate electrode 43G.
  • the via 53 electrically connects the second semiconductor layer 41, more specifically the third contact region 42 and the first metal film M1.
  • via 53 electrically connects third contact region 42 and metal layer 54 .
  • the via 53 is configured using metal.
  • the second connection pads 58 are connection pads provided on the second wiring layer 51 .
  • the second connection pads 58 face the eighth surface S ⁇ b>8 of the second wiring layer 51 .
  • the second connection pad 58 is provided at a position facing the FD 44 in the Z direction.
  • the second connection pad 58 is electrically connected to the second semiconductor layer 41, more specifically, the third contact region 42 through at least one of vias 53 and wiring.
  • second connection pad 58 is electrically connected to third contact region 42 through metal layers 54 to 57 and vias 53 as shown.
  • the second connection pads 58 are joined to the first connection pads 34 .
  • the first semiconductor layer 21 of the first semiconductor substrate 20 and the second semiconductor layer 41 of the second semiconductor substrate 40 are electrically connected. More specifically, the second contact region 25 and the third contact region 42 are electrically connected.
  • the light blocking layer 60 will be described below with reference to FIGS. 4A, 4C, and 5.
  • FIG. The light blocking layer 60 has a role of blocking at least part of the light incident from the light incident surface before reaching the FD 44 . Therefore, in the thickness direction of the solid-state imaging device 1, the light shielding layer 60 is provided closer to the light incident surface side than the sixth surface S6 of the second semiconductor layer 41 on which the FD 44 is provided. More specifically, the light blocking layer 60 is provided between the first semiconductor layer 21 and the second semiconductor layer 41 , that is, between the first wiring layer 31 and the second wiring layer 51 . Also, the light shielding layer 60 is provided at a position facing the FD 44 in the Z direction. That is, the horizontal position of the light shielding layer 60 is the position facing the FD 44 .
  • the horizontal direction is a direction perpendicular to the Z direction.
  • the light shielding layer 60 is provided in multiple layers.
  • the light shielding layer 60 includes the first metal film M1, the second metal film M2, and the fifth metal film M5 on the circuit side provided in the first wiring layer 31 and the second wiring layer 51, and the first metal film M1 on the element side. It is composed of That is, the light shielding layer 60 includes a metal layer 54a formed of the first metal film M1 on the circuit side, a metal layer 55a formed of the second metal film M2, and a second connection pad 58 formed of the fifth metal film M5. , and a first connection pad 34 formed of a first metal film M1 on the device side.
  • FIG. 4C is a diagram showing the relative relationship between each configuration when the second semiconductor layer 41 is viewed cross-sectionally from the sixth surface S6. 4C, the outline 54b of the metal layer 54a, the outline 34b of the first connection pad 34, and the outline 58b of the second connection pad 58 are projected.
  • the metal layer 54a, the first connection pads 34, and the second connection pads 58 overlap the FD 44 as a whole.
  • the contour 54b and the contours 34b and 58b are outside the contour 44b of the FD 44 in plan view. Further, contours 34b and 58b are outside contour 54b. If the light shielding layer 60 overlaps the entire FD 44, the effect of covering the FD 44 is enhanced.
  • An oblique direction is a direction crossing the Z direction.
  • the light shielding layer 60 is preferably a metal layer closer to the second semiconductor layer 41 , more specifically, the FD 44 in the thickness direction of the second wiring layer 51 .
  • the metal layer 54a is the metal layer closest to the second semiconductor layer 41 in the thickness direction of the second wiring layer 51 among the plurality of light shielding layers 60 provided at a position facing the FD 44 in the Z direction on the second wiring layer 51. is.
  • the light shielding layer 60 is preferably made of a metal film closer to the second semiconductor layer 41 , more specifically, the FD 44 in the thickness direction of the second wiring layer 51 .
  • the metal layer 54a is the second semiconductor layer 41 in the thickness direction of the second wiring layer 51.
  • it is composed of the first metal film M1 on the circuit side, which is the metal film closest to the FD 44 .
  • the metal layer 54a is more advantageous than the other light shielding layers 60 for light shielding.
  • the distance in the thickness direction of the second wiring layer 51 between the metal layer 54a and the FD 44 is represented as distance a.
  • the distance in the thickness direction of the second wiring layer 51 between the metal layer 54a and the second connection pad 58 is expressed as a distance b. Comparing the distance a and the distance b, the distance a is less than or equal to the distance b (a ⁇ b). Furthermore, distance a may be significantly smaller than distance b (a ⁇ b).
  • the second connection pad 58 is the light shielding layer closest to the light incident surface among the light shielding layers 60 provided in the second wiring layer 51 and is the light shielding layer farthest from the FD 44 . be. If a plurality of metal layers exist between the second connection pad 58 and the metal layer 54a, it may be difficult to reduce the distance b. However, increasing the width f and area of the second connection pad 58 is less restrictive than increasing the area of the metal layer 54a. Therefore, the area of the second connection pad 58 can be significantly larger than the area of the metal layer 54a. The second connection pad 58 with a large width f and area is effective as the light shielding layer 60 even if it is far from the FD 44 .
  • the first connection pad 34 is the light shielding layer closest to the light incident surface and the light shielding layer farthest from the FD 44 .
  • the first connection pads 34 also have the same configuration and effects as the second connection pads 58 .
  • the width d of the metal layer 54a in the X direction is larger than the width c of the FD 44 in the X direction.
  • the width e of the metal layer 55a in the X direction is smaller than the width c of the FD 44 in the X direction.
  • the metal layer 54a does not overlap the entire FD 44, but only partially overlaps the FD 44. As shown in FIG. Thus, at least part of the light L can be blocked even when the light shielding layer 60 overlaps only part of the FD 44 . As the overlap between the light shielding layer 60 and the FD 44 increases, the light shielding effect of the light shielding layer 60 increases.
  • the metal layer 54a, the metal layer 55a, the first connection pad 34, and the second connection pad 58 function as the light shielding layer 60 by themselves, but by combining a plurality of the light shielding layers 60, the light shielding effect becomes greater. . This is because the light L is sequentially blocked by the light shielding layers 60 provided at different positions in the thickness direction of the first wiring layer 31 and the second wiring layer 51 when traveling from the light incident surface side to the second semiconductor layer 41 side. is.
  • a combination with at least one of the first connection pads 34 provided on the first wiring layer 31 and the second connection pads 58 provided on the second wiring layer 51 and joined to the first connection pads 34 is useful. be. This is because it is a combination of the first connection pad 34 or the second connection pad 58 having a large area and the metal layer 54a closest to the FD 44, so that the advantages of each other can be utilized.
  • a period from time t0 to t1 is a first reset period for resetting the FD 44 and the light absorbing section 23 .
  • a period from time t1 to t2 is an accumulation period for accumulating signal charges generated by photoelectric conversion.
  • a period from time t2 to t3 is a transfer period during which the signal charge accumulated by the transfer transistor 43 is transferred to the FD44.
  • a period from time t3 to t4 is a second reset period for resetting the light absorbing portion 23 .
  • FIG. 6 also shows the on/off timing of the reset transistor 45 (RST), the application timing of the bias voltage VB to the light absorbing section 23, and the on/off timing of the transfer transistor 43 (TRG). It is shown.
  • the reset transistor 45 is on only during the first reset period.
  • the bias voltage VB is applied to the light absorbing portion 23 only during the accumulation period.
  • the transfer transistor 43 is on only during the transfer period.
  • the reset transistor 45 is turned on, and the signal charge remaining in the FD 44 is discharged.
  • application of the bias voltage VB to the light absorbing portion 23 is stopped.
  • the signal charges generated by photoelectric conversion recombine within the light absorbing portion 23 and disappear.
  • signal charges are generated by photoelectric conversion of the light absorbing portion 23 .
  • a bias voltage VB is applied to the light absorption section 23 in order to push out the signal charges from the first semiconductor substrate 20 side to the second semiconductor substrate 40 side.
  • the transfer transistor 43 transfers the signal charge pushed out to the second semiconductor substrate 40 side to the FD 44 . Further, during the transfer period, the application of the bias voltage VB to the light absorbing portion 23 is stopped, and the signal charges in the light absorbing portion 23 recombine and disappear.
  • the application of the bias voltage VB to the light absorbing section 23 continues to be stopped, and the signal charges in the light absorbing section 23 recombine and disappear.
  • the light shielding layer 60 is provided at a position facing the FD 44 in the Z direction. Therefore, at least part of the light L traveling toward the FD 44 is blocked by the light shielding layer 60, so photoelectric conversion in the FD 44 can be suppressed. This makes it possible to suppress PLS.
  • the light shielding layer 60 overlaps the entire FD 44 in plan view, so the effect of covering the FD 44 is increased.
  • the light L traveling along the thickness direction of the solid-state imaging device 1 can be blocked.
  • the metal layer 54a is the closest to the second semiconductor layer 41 in the thickness direction of the second wiring layer 51 among the plurality of light shielding layers 60 provided at positions facing the FD 44 in the Z direction on the second wiring layer 51. It is a light shielding layer. Also, the metal layer 54 a is formed of a metal film closer to the second semiconductor layer 41 in the thickness direction of the second wiring layer 51 . As a result, the distance a in the thickness direction of the second wiring layer 51 between the metal layer 54a which is the light shielding layer 60 and the FD 44 can be reduced, so that the light L traveling along the oblique direction is less likely to enter the FD 44.
  • the metal layer 54a overlaps the entire FD 44 in plan view, but it may be configured to overlap only a part of the FD 44 like the metal layer 55a.
  • FIG. 7 is an example of such a configuration.
  • Some or all of the four sides 54b-1, 54b-2, 54b-3, and 54b-4 forming the contour 54b of the metal layer 54a are positioned inside the contour 44b of the FD 44. Also good.
  • the metal layer 54a can block at least part of the light L, and thus has a light blocking effect. The greater the overlap between the metal layer 54a and the FD 44, the greater the light shielding effect of the metal layer 54a.
  • the light shielding layer 60 such as the metal layer 54a and the metal layer 55a may be a metal layer dedicated to light shielding or function as an electrical conduction path or terminal. both are fine.
  • the first connection pads 34 and the second connection pads 58 electrically connect the first semiconductor substrate 20 and the second semiconductor substrate 40, but the metal layer dedicated to light shielding can be
  • the solid-state imaging device 1 is a distance image sensor that measures distance by the ToF method.
  • the solid-state imaging device 1 may include a color filter or the like.
  • this technology can be applied to both a global shutter that releases the shutter on all rows at the same time and a rolling shutter that releases the shutter for each row. Since the global shutter has a lower readout speed than the rolling shutter, the effect of applying this technique is greater from the viewpoint of PLS suppression.
  • the bias voltage VB is a negative voltage, but it may be fixed to the ground (reference potential).
  • the number of layers of metal films on the element side and the number of layers of metal films on the circuit side are not limited to the number of layers described in the first embodiment.
  • Modification 1 of the first embodiment Modification 1 of the first embodiment of the present technology shown in FIG. 8 will be described below.
  • the solid-state imaging device 1 according to Modification 1 of the first embodiment differs from the solid-state imaging device 1 according to the above-described first embodiment in the position of the first contact region, and the solid-state imaging device 1 other than that. is basically the same as that of the solid-state imaging device 1 of the first embodiment described above.
  • symbol is attached
  • the first contact region 24 is provided in the first semiconductor layer 21 at a position closer to the second surface S2 side, and more specifically, a part thereof faces the second surface S2. Also, the bias voltage VB is applied to the first contact region 24 through the via 26d of the first semiconductor substrate 20, the wiring 26e, and the like.
  • Modification 2 of the first embodiment Modification 2 of the first embodiment of the present technology shown in FIGS. 9A and 9B will be described below.
  • the solid-state imaging device 1 according to Modification 2 of the present first embodiment differs from the solid-state imaging device 1 according to the above-described first embodiment in that the solid-state imaging device 1 is provided with the discharge transistor 49. is basically the same as that of the solid-state imaging device 1 of the first embodiment described above.
  • symbol is attached
  • the second semiconductor layer 41 has a third contact region 42 , a transfer transistor 43 , an FD 44 , a reset transistor 45 , a selection transistor 46 , an amplification transistor 47 , a well contact 48 and an ejection transistor 49 .
  • the discharge transistor 49 is, for example, an n-channel MOSFET.
  • the ejection transistor 49 has a gate insulating film (not shown) and an ejection gate electrode (OFG) 49G sequentially stacked on the sixth surface S6.
  • the signal charge is discharged from the third contact region 42 according to the voltage of .
  • FIG. 10 further shows the on/off timing of the discharge transistor 49 (OFG).
  • the discharge transistor 49 is on during the first reset period and the second reset period, and off during the accumulation period and the transfer period. Also, unlike the first embodiment described above, the bias voltage VB is applied to the light absorbing portion 23 during all of the first reset period, the accumulation period, the transfer period, and the second reset period.
  • the solid-state imaging device 1 according to Modification 1 of the first embodiment may include an ejection transistor 49 as shown in FIG.
  • Modification 3 of the first embodiment of the present technology shown in FIGS. 12A and 12B will be described below.
  • the solid-state imaging device 1 according to Modification 3 of the first embodiment is obtained by applying the technology of the above-described first embodiment to a memory-holding global shutter. Basically, it has the same configuration as the solid-state imaging device 1 of the first embodiment described above.
  • symbol is attached
  • the second semiconductor layer 41 has a first transfer transistor 431 having a first transfer gate electrode 431G and a second transfer transistor 432 having a second transfer gate electrode 432G instead of the transfer transistor 43 of the first embodiment.
  • the second semiconductor layer 41 further has a memory 44M and an MC gate 44MG. Other configurations conform to those of the first embodiment.
  • the first transfer transistor 431 transfers signal charges from the third contact region 42 to the memory 44M.
  • the memory 44M is a charge accumulation area that temporarily accumulates signal charges transferred from the third contact area 42 . That is, the memory 44M functions as a charge holding unit.
  • the memory 44M is a floating diffusion region of the same conductivity type as the second contact region 25, that is, the second conductivity type.
  • a memory 44M is provided in the second semiconductor layer 41 . Specifically, the memory 44M is embedded in the second semiconductor layer 41 .
  • the memory 44M was conventionally provided in the first semiconductor layer 21, but is transferred to the second semiconductor layer 41 in the present technology.
  • the second transfer transistor 432 transfers the signal charges accumulated in the memory 44M to the FD44.
  • the FD 44 is a charge accumulation region that temporarily accumulates signal charges transferred from the memory 44M. That is, the FD 44 functions as a charge holding section.
  • the light blocking layer 60 blocks at least part of the light incident from the light incident surface before it reaches the FD 44 and the memory 44M.
  • the metal layers 54 to 57 are not shown in FIG. 12A, at least one of them functions as the light shielding layer 60 of the memory 44M.
  • the solid-state imaging device 1 according to the second embodiment differs from the solid-state imaging device 1 according to the above-described first embodiment in that, in the first semiconductor layer 21, the photoelectric conversion portion is the first region made of the first semiconductor material. and the floating diffusion is provided in a second region made of a second semiconductor material having a lower quantum efficiency than the first semiconductor material. has the same configuration as the solid-state imaging device 1 of the first embodiment.
  • symbol is attached
  • the distance imaging device 201 projects light from a light source device 211 toward a subject and receives light (modulated light or pulsed light) reflected from the surface of the subject to determine the distance to the subject. Acquire a distance image according to At that time, the light source device 211 emits light of a specific wavelength or a certain wavelength band, and the solid-state imaging device receives the light.
  • the second embodiment of the present technology utilizes a first semiconductor material and a second semiconductor material that have different sensitivities to the light emitted by the light source device 211 .
  • the first semiconductor layer 21 includes a first region 27 made of a first semiconductor material and a second region 28 made of a second semiconductor material having a lower quantum efficiency than the first semiconductor material.
  • the quantum efficiency indicates the probability (efficiency) of converting photons into electrons. That is, the quantum efficiency of the second semiconductor material is lower than the quantum efficiency of the first semiconductor material for a particular wavelength of light.
  • Combinations of the first semiconductor material and the second semiconductor material include Si (silicon), Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), InGaAs (indium gallium arsenide), and CIGS (copper indium gallium). selenium), and the second semiconductor material is the material with the lower quantum efficiency of the two materials.
  • the second semiconductor material may be silicon and the first semiconductor material combined with the second semiconductor material may be germanium, silicon germanium, gallium arsenide, indium gallium arsenide, and copper indium gallium selenium.
  • the light source device 211 emits IR light (infrared light), and the solid-state imaging device receives IR light.
  • IR light infrared light
  • the solid-state imaging device receives IR light.
  • germanium first semiconductor material
  • silicon second semiconductor material
  • Each of the regions 21a of the first semiconductor layer 21 includes a first region 27 made of germanium and a second region 28 made of silicon. These first area 27 and second area 28 are three-dimensional areas.
  • the second region 28 is formed, for example, by shaving a portion of a germanium wafer and embedding silicon in the shaving portion. As another example, the second region 28 may be formed by, for example, growing silicon on the scraped portion of the germanium wafer. Silicon has lower quantum efficiency and sensitivity to IR light than germanium.
  • the second region 28 is provided in the first semiconductor layer 21 at a position closer to the second surface S2 in the thickness direction of the first semiconductor layer 21 .
  • the second region 28 faces the second surface S2, which is the surface of the first semiconductor layer 21 opposite to the light incident surface. More specifically, as shown in FIG. 13B, the second region 28 faces the second surface S2 only in a first range S21 that is part of the second surface S2.
  • the first range S21 is a region surrounded by the contour line 21b.
  • the first area 27 exists around the surface of the second area 28 other than the surface facing the first range S21.
  • only the first region 27 is provided in a portion of the first semiconductor layer 21 closer to the light incident surface than the second region 28 in the thickness direction.
  • the first region 27 faces the entire partial surface of the second surface S2 other than the first range S21.
  • Each region 21 a of the first semiconductor layer 21 has a photodiode 29 , a transfer transistor 43 , a floating diffusion 441 (hereinafter referred to as FD 441 ), and an ejection transistor 49 .
  • the photodiode 29 is provided within the first region 27 made of germanium. That is, the photodiode 29 is made of a material that is more sensitive to long wavelength bands than silicon.
  • the photodiode 29 performs photoelectric conversion. That is, the photodiode 29 functions as a photoelectric conversion section that absorbs the light L and generates electrons (signal charges).
  • the transfer transistor 43 is, for example, an n-channel MOSFET.
  • the transfer transistor 43 is provided so as to form a channel between the photodiode 29 and the FD 441, and has a gate insulating film (not shown) and a transfer gate electrode 43G sequentially laminated on the second surface S2.
  • the transfer transistor 43 transfers signal charges from the photodiode 29 functioning as a source region to the FD 441 functioning as a drain region according to the voltage between the gate and the source.
  • the FD 441 is provided within the second region 28 made of silicon.
  • the FD 441 is a charge accumulation region that temporarily accumulates signal charges transferred from the photodiode 29 . That is, the FD 441 functions as a charge holding portion.
  • the FD 441 is, for example, a second conductivity type floating diffusion region.
  • the discharge transistor 49 is, for example, an n-channel MOSFET.
  • the ejection transistor 49 has a gate insulating film (not shown) and an ejection gate electrode (OFG) 49G sequentially laminated on the second surface S2.
  • the signal charge is discharged from the photodiode 29 in response to .
  • the first wiring layer 31 has a first interlayer insulating film (insulating film) 32 , vias 33 and first connection pads 34 .
  • the via 33 electrically connects the FD 441 and the first connection pad 34 .
  • the second semiconductor layer 41 includes a floating diffusion 442 (hereinafter referred to as FD 442), a reset transistor 45, a selection transistor 46, an amplification transistor 47, and a well contact 48. have.
  • FD 442 floating diffusion 442
  • a reset transistor 45 reset transistor 45
  • a selection transistor 46 selection transistor 46
  • an amplification transistor 47 and a well contact 48.
  • a semiconductor substrate made of, for example, single crystal silicon is used.
  • the FD 442 is a charge accumulation region that is electrically connected to the FD 441 and temporarily accumulates signal charges generated by photoelectric conversion. That is, the FD 442 functions as a charge holding portion.
  • the FD 442 is, for example, a second conductivity type floating diffusion region.
  • the reset transistor 45 resets the potential of the FD 442 to a predetermined potential according to the gate-source voltage.
  • the second wiring layer 51 has a second interlayer insulating film (insulating film) 52 , a via 53 , a metal layer 59 as wiring, and a second connection pad 58 .
  • the FD 442 and the second connection pad 58 are electrically connected through the via 53 .
  • the FD 442 and the second connection pad 58 may be electrically connected via a metal layer (not shown) in addition to the via 53 .
  • the second connection pads 58 are joined to the first connection pads 34 . Thereby, the FD 441 and the FD 442 are electrically connected. Also, the amplification gate electrode 47G and the second connection pad 58 are electrically connected through the via 53 and the metal layer 59 .
  • IR light is light with a wavelength of about 780 nm to about 1 mm.
  • Germanium mainly exhibits sensitivity to light in the long wavelength band of 1000 nm to 1500 nm. That is, germanium mainly performs photoelectric conversion on light of 1000 nm to 1500 nm.
  • silicon is primarily sensitive to light from 400 nm to 800 nm. That is, silicon mainly performs photoelectric conversion for light of 400 nm to 800 nm. That is, the sensitivity of silicon to IR light is lower than that of germanium. In other words, the quantum efficiency of silicon is lower than that of germanium for IR light.
  • the amount of signal charges generated by photoelectric conversion in silicon is sufficiently smaller than the amount of signal charges generated by photoelectric conversion in germanium. Therefore, when the photodiode 29 provided in the first region 27 made of germanium and the FD 441 provided in the second region 28 made of silicon are irradiated with the same intensity of IR light, the FD 441 photoelectrically converts and generates The amount of generated signal charges is sufficiently smaller than the amount of signal charges generated by photoelectric conversion in the photodiode 29 .
  • the region of the first semiconductor layer 21 that is closer to the light incident surface than the second region 28 in the thickness direction of the first semiconductor layer 21 has a first silicon layer made of germanium.
  • a region 27 exists. Therefore, since the IR light incident on the first semiconductor layer 21 from the light incident surface is first absorbed by germanium, its intensity is weakened before reaching the FD 441 . In this way, the first region 27 made of germanium absorbs light and thus functions as a light shield, so photoelectric conversion in the FD 441 can be further suppressed. Thereby, the influence of PLS can be further suppressed.
  • the solid-state imaging device 1 has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together, but as shown in FIG. It may have only the semiconductor substrate 20 .
  • the reset transistor 45 , the selection transistor 46 and the amplification transistor 47 are also provided in the first semiconductor layer 21 .
  • the reset transistor 45 , the selection transistor 46 , and the amplification transistor 47 are provided in the second region 28 of the first semiconductor layer 21 .
  • Modification 1 of the second embodiment of the present technology shown in FIGS. 15A and 15B will be described below.
  • the solid-state imaging device 1 according to Modification 1 of the second embodiment is different from the solid-state imaging device 1 according to the above-described second embodiment in that the second region 28 faces the entire second surface S2 and the FD 441 and a part of the photodiode 29 have the same film thickness. It is configured.
  • symbol is attached
  • the second region 28 is provided in the first semiconductor layer 21 at a position closer to the second surface S2 in the thickness direction of the first semiconductor layer 21 . Further, as shown in FIG. 15B, the second region 28 faces the entire second surface S2, which is the surface of the first semiconductor layer 21 opposite to the light incident surface. That is, the first semiconductor layer 21 has a first region 27 and a second region 28 provided in layers. The film thickness of the second region 28 is uniform in the first semiconductor layer 21 . Further, as shown in FIG.
  • the thickness h which is the thickness in the Z direction of the FD 441
  • the thickness g which is the thickness (film thickness) in the Z direction of the second region 28 (h ⁇ g).
  • Only the first region 27 is provided as a region in a portion of the first semiconductor layer 21 closer to the light incident surface than the second region 28 in the thickness direction.
  • the photodiode 29 is provided in a region including both the first region 27 made of germanium and the second region 28 made of silicon. That is, photodiode 29 contains both germanium and silicon. Here, the quantum efficiency of silicon for IR light is lower than that of germanium. However, the photodiode 29 has the first region 27 made of germanium at a position closer to the light incident surface in the thickness direction of the first semiconductor layer 21, and is closer to the second surface S2 on the side opposite to the light incident surface. It has a second region 28 made of silicon at the location. Therefore, the photodiode 29 mainly performs photoelectric conversion in the first region 27 .
  • the first region 27 is located far from the light incident surface side in the photodiode 29 , it does not greatly contribute to the photoelectric conversion of the photodiode 29 .
  • the FD 441 is provided within the second region 28 made of silicon. Also, since the second region 28 has a uniform film thickness, the FD 441 and part of the photodiode 29 have the same film thickness.
  • the second region 28 is provided uniformly in a plane, which facilitates the manufacturing process. Thereby, mass productivity of the solid-state imaging device 1 can be improved.
  • the photodiode 29 performs photoelectric conversion using the first region 27 made of germanium formed closer to the light incident surface side than the second region 28, the second region 28 made of silicon is included. A sufficient amount of photoelectric conversion can be obtained even if the
  • the solid-state imaging device 1 according to Modification 1 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together. Alternatively, it may have only the first semiconductor substrate 20 .
  • Modification 2 of the second embodiment of the present technology shown in FIGS. 17A and 17B will be described below.
  • the solid-state imaging device 1 according to Modification Example 2 of the present second embodiment differs from the solid-state imaging device 1 according to the above-described second embodiment in that the second region 28 has a step and is provided with a different film thickness.
  • the configuration of the solid-state imaging device 1 is basically the same as that of the solid-state imaging device 1 of the second embodiment described above.
  • symbol is attached
  • the second region 28 is provided in the first semiconductor layer 21 at a position closer to the second surface S2 in the thickness direction of the first semiconductor layer 21 . Further, as shown in FIG. 17B, the second region 28 includes a first portion 281 facing a first range S21 which is a part of the second surface S2, and a first portion 281 facing a first range S21 of the second surface S2. It has a second portion 282 that faces a second range S22 that is different from the first range S21.
  • the first range S21 is a region surrounded by a contour line 21b indicated by a dashed-dotted line.
  • the second range S22 is the entire partial surface of the second surface S2 other than the first range S21.
  • the thickness g which is the thickness (film thickness) in the Z direction of the first portion 281
  • the thickness i which is the thickness (film thickness) in the Z direction of the second portion 282 (i ⁇ g).
  • the second region 28 has a stepped structure between the first portion 281 provided with the FD 441 and the second portion 282 other than the first portion 281 .
  • FD441 is provided in the 1st part 281 with large thickness.
  • the thickness h of the FD 441 in the Z direction is less than the thickness g of the first portion 281 and greater than the thickness i of the second portion 282 (i ⁇ h ⁇ g).
  • the first region 27 is provided as a region in the portion of the first semiconductor layer 21 closer to the light incident surface than the second region 28 in the thickness direction.
  • a photodiode 29 is provided in the first region 27 .
  • the first region 27 includes a first portion 271 provided closer to the light incident surface than the first portion 281 in the thickness direction, and a portion closer to the light incident surface than the second portion 282 . and a second portion 272 which is closed.
  • a thickness k that is the thickness (film thickness) in the Z direction of the second portion 272 is greater than a thickness j that is the thickness (film thickness) in the Z direction of the first portion 271 (j ⁇ k).
  • the photodiode 29 is provided in the thick second portion 272 .
  • the second portion 282 which is a region other than the first portion 281 in which the FD 441 is provided, of the second region 28 is replaced with the first portion 281 and It is provided thinner than the thickness of the FD441.
  • the thickness k of the second portion 272 of the first region 27 can be made larger than the thickness j of the first portion 271, and the photodiode 29 can be composed of the first region 27 alone.
  • the photodiode 29 is formed so as not to include junctions between dissimilar materials such as silicon (second semiconductor material) and germanium (first semiconductor material), so the performance of the solid-state imaging device 1 is improved. do.
  • the second range S22 was the entire partial surface of the second surface S2 other than the first range S21, but as shown in FIG. It can be part of a part.
  • the second range S22 may be a portion of the second surface S2 that is different from the first range S21.
  • the photodiode 29 is composed of only the first region 27, it may include both the first region 27 made of germanium and the second portion 282 of the second region 28 made of silicon.
  • the photodiode 29 contains silicon, the amount of silicon contained in the photodiode 29 is less than in the case of the first modification of the second embodiment described above. Therefore, the amount of germanium used for photoelectric conversion increases in the photodiode 29, and the performance of the photodiode 29 improves.
  • the solid-state imaging device 1 according to Modification 2 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together. Alternatively, it may have only the first semiconductor substrate 20 .
  • Modification 3 of Second Embodiment Modification 3 of the second embodiment of the present technology shown in FIG. 20 will be described below.
  • the solid-state imaging device 1 according to Modification 3 of the second embodiment differs from the solid-state imaging device 1 according to the above-described second embodiment in that the signal charges generated in the photodiode 29 are transferred to the first semiconductor substrate 20 side. to the second semiconductor substrate 40 side, the bias voltage VB is applied to the first semiconductor layer 21 from the first surface S1 side. Basically, it has the same configuration as the solid-state imaging device 1 of the above-described second embodiment.
  • symbol is attached
  • a bias voltage VB is applied to the first contact region 24 provided in the first semiconductor layer 21 and which is a diffusion region of the first conductivity type.
  • the first contact region 24 is provided in the first semiconductor layer 21 at a position closer to the first surface S1 side, and more specifically, a part thereof faces the first surface S1. Further, the bias voltage VB is applied to the first contact via a via 26a provided in the first semiconductor substrate 20, a wiring 26b, a TSV (through-silicon via) 26c penetrating the first semiconductor layer 21, wiring (not shown), and the like. applied to region 24;
  • the solid-state imaging device 1 according to Modification 3 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together. Alternatively, it may have only the first semiconductor substrate 20 .
  • Modification 4 of the second embodiment of the present technology shown in FIG. 22 will be described below.
  • the solid-state imaging device 1 according to Modification 4 of the second embodiment differs from the solid-state imaging device 1 according to the above-described second embodiment in that the signal charges generated in the photodiode 29 are transferred to the first semiconductor substrate 20 side. to the second semiconductor substrate 40 side, the bias voltage VB is applied to the first semiconductor layer 21 from the second surface S2 side.
  • it has the same configuration as the solid-state imaging device 1 of the above-described second embodiment.
  • symbol is attached
  • the first contact region 24 is provided in the first semiconductor layer 21 at a position closer to the second surface S2 side, and more specifically, a part thereof faces the second surface S2. Also, the bias voltage VB is applied to the first contact region 24 through the via 26d of the first semiconductor substrate 20, the wiring 26e, and the like.
  • the solid-state imaging device 1 according to Modification 4 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together. Alternatively, it may have only the first semiconductor substrate 20 .
  • Modification 5 of the second embodiment of the present technology shown in FIGS. 24A to 24C will be described below.
  • the solid-state imaging device 1 according to Modification 5 of the second embodiment is obtained by applying the technology according to the above-described second embodiment to the solid-state imaging device 1, which is an iToF (indirect Time of Flight) sensor.
  • the configuration of the solid-state imaging device 1 is basically the same as that of the solid-state imaging device 1 of the second embodiment described above.
  • symbol is attached
  • Each of the regions 21a of the first semiconductor layer 21 includes a first region 27, a second region 28L, and a second region 28R. Also, each of the regions 21 a of the first semiconductor layer 21 includes one photodiode 29 . This photodiode 29 is provided in the first region 27 . More specifically, the photodiode 29 is provided in a third portion 273 of the first region 27 located between the second regions 28L and 28R.
  • the solid-state imaging device 1 has two readout circuits 15L and 15R for one photodiode 29.
  • Each of the readout circuits 15L and 15R reads out the signal charge accumulated in the photodiode 29 and outputs a signal (pixel signal) based on the signal charge.
  • Each of the readout circuits 15L and 15R includes a transfer transistor 43, an FD441, an FD442, a reset transistor 45, a selection transistor 46, and an amplification transistor 47. These readout circuits 15L and 15R are provided between the photodiode 29 and the vertical signal line 11 in FIG.
  • the second region 28L is provided at a position on the readout circuit 15L side of the region 21a, and the second region 28R is provided at a position on the readout circuit 15R side of the region 21a. . That is, the second region 28L corresponds to the readout circuit 15L, and the second region 28R corresponds to the readout circuit 15R.
  • the FD 441 of the readout circuit 15L is provided within the second region 28L, and the FD 441 of the readout circuit 15R is provided within the second region 28R. Then, the transfer transistor 43 of the readout circuit 15L transfers the signal charges accumulated in the photodiode 29 to the FD 441 of the readout circuit 15L.
  • the transfer transistor 43 of the readout circuit 15R transfers the signal charges accumulated in the photodiode 29 to the FD 441 of the readout circuit 15R.
  • the solid-state imaging device 1 includes a set of the FD 441 for each photodiode 29, the transfer transistor 43 for transferring the signal charge accumulated in the photodiode 29 to the FD 441, and the second region 28. have two sets of
  • the light source device 211 shown in FIG. 29 flashes and disappears at regular intervals when irradiating the subject with light. Then, the solid-state imaging device 1 alternately turns on and off the transfer transistor 43 of the readout circuit 15L and the transfer transistor 43 of the readout circuit 15R in the same cycle as the light source device 211 . As a result, the solid-state imaging device 1 distributes and transfers the signal charge obtained by photoelectric conversion in the photodiode 29 to the FD 441 of the readout circuit 15L and the FD 441 of the readout circuit 15R. The distance to the object can be obtained from the ratio of the distributed signal charges.
  • the second region 28 is provided corresponding to each of the two readout circuits. Therefore, the FDs 441 of each of the two readout circuits can also be formed in the second region 28 .
  • the number of readout circuits provided for one photodiode 29 may be plural, and is not limited to two, and may be three or more.
  • the solid-state imaging device 1 includes, for each photodiode 29, a set consisting of an FD 441, a transfer transistor 43 for transferring signal charges accumulated in the photodiode 29 to the FD 441, and a second region 28. have more than one.
  • the solid-state imaging device 1 according to Modification 5 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined, as shown in FIGS.
  • the substrate may have only the first semiconductor substrate 20 .
  • Modification 6 of the second embodiment of the present technology shown in FIGS. 26A to 26C will be described below.
  • the solid-state imaging device 1 according to Modification Example 6 of the present second embodiment differs from the solid-state imaging device 1 according to the above-described second embodiment in a pixel sharing structure in which one FD 441 is shared by a plurality of photodiodes 29.
  • the configuration of the solid-state imaging device 1 is basically the same as that of the solid-state imaging device 1 of the second embodiment described above.
  • symbol is attached
  • FIGS. 26A to 26C show examples in which one FD 441 is shared by four photodiodes 29.
  • FIG. Each region 21 a has one photodiode 29 and one transfer transistor 43 .
  • the pixel sharing structure includes multiple photodiodes 29, multiple transfer transistors 43, multiple drain transistors 49, one shared FD 441, and one shared other pixel transistor (reset transistor 45, select transistor 46 , and an amplification transistor 47). That is, in the shared pixel, the photodiodes 29 and the transfer transistors 43 that constitute a plurality of unit pixels share one FD 44 and one other pixel transistor. That is, the FD 44 is provided so as to be able to hold signal charges from the plurality of photodiodes 29 for each photodiode 29 .
  • a shared FD 441 is provided in the second area 28 . Also, each of the photodiodes 29 is provided in the first region 27 .
  • the solid-state imaging device 1 according to Modification 6 of the second embodiment of the present technology has a configuration in which the first semiconductor substrate 20 and the second semiconductor substrate 40 are joined together, as shown in FIGS.
  • the substrate may have only the first semiconductor substrate 20 .
  • the solid-state imaging device 1 according to the third embodiment is a combination of the solid-state imaging device 1 according to the first embodiment and the technology according to the second embodiment.
  • the configuration is basically the same as that of the solid-state imaging device 1 of the second embodiment described above.
  • symbol is attached
  • the first semiconductor layer 21 and the second semiconductor layer 41 use the same material, for example, a semiconductor substrate made of single crystal silicon.
  • the first semiconductor layer 21 includes a first region 27 made of a first semiconductor material
  • the second semiconductor layer 41 includes a second region 28 made of a second semiconductor material.
  • the first semiconductor layer 21 is made of a first semiconductor material (eg, germanium)
  • the second semiconductor layer 41 is made of a second semiconductor material (eg, silicon) that has a lower quantum efficiency than the first semiconductor material.
  • FD 44 is provided in second region 28 .
  • the solid-state imaging device 1 according to the third embodiment has the same configuration as the solid-state imaging device 1 according to the first embodiment except for this.
  • germanium is more sensitive than silicon to light L such as IR light. Since there is such a difference in sensitivity, the light L is absorbed when it first passes through germanium, and the light shielding layer 60 exists, it is possible to suppress the light L from reaching the FD 44, and if the light L can reach the FD 44, photoelectric conversion in silicon can be suppressed due to the difference in sensitivity.
  • a distance imaging device 201 as an electronic device comprises an optical system 202 , a semiconductor chip (sensor chip) 2X, an image processing circuit 203 , a monitor 204 and a memory 205 .
  • the distance image device 201 acquires a distance image corresponding to the distance to the subject by receiving the light (modulated light or pulsed light) projected from the light source device 211 toward the subject and reflected by the surface of the subject. can do.
  • the optical system 202 includes one or more optical lenses, guides image light (incident light) from a subject to the semiconductor chip 2X, and forms an image on the light receiving surface (sensor section) of the semiconductor chip 2X. .
  • the semiconductor chip 2X As the semiconductor chip 2X, the semiconductor chip 2 on which the solid-state imaging device 1 of the first embodiment described above is mounted is applied, and the distance signal indicating the distance obtained from the light receiving signal (APD OUT) output from the semiconductor chip 2X is used as an image. It is supplied to the processing circuit 203 .
  • the image processing circuit 203 performs image processing for constructing a distance image based on the distance signal supplied from the semiconductor chip 2X, and the distance image (image data) obtained by the image processing is supplied to the monitor 204 and displayed. or supplied to the memory 205 to be stored (recorded).
  • the distance image device 201 configured in this manner calculates the distance to the subject based only on the light reception signals from the pixels 3 with high stability, and produces a highly accurate distance image. can be generated. That is, the distance image device 201 can acquire a more accurate distance image.
  • the semiconductor chip 2X As the semiconductor chip 2X, the semiconductor chip 2 on which the solid-state imaging device 1 according to the first embodiment of the present technology is mounted is applied.
  • a semiconductor chip 2 on which a solid-state imaging device 1 according to any one of Modifications 1 to 6 and the third embodiment or a combination thereof is mounted may be applied.
  • the semiconductor chip 2 (image sensor) described above can be used, for example, in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • ⁇ Devices that capture images for viewing purposes such as digital cameras and mobile devices with camera functions
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in household appliances such as televisions, refrigerators, air conditioners, etc., endoscopes, and devices that perform blood vessel imaging by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Equipment used for security purposes such as surveillance cameras for crime prevention and cameras for personal authentication ⁇ Skin measuring instruments for photographing the skin and photographing the scalp Equipment used for beauty, such as microscopes used for sports equipment Equipment used for sports, such as action cameras and wearable cameras for sports equipment Cameras for monitoring the condition of fields and crops, etc. , agricultural equipment
  • the discharge transistor 49 may not be provided in the second embodiment and its modification.
  • the configuration for applying the bias voltage VB described in Modifications 3 and 4 of the second embodiment can be applied to Modifications 1, 2, 5, and 6, which are other modifications of the second embodiment.
  • a configuration in which the bias voltage VB is not applied may be employed.
  • the technical idea of using different semiconductor materials described in the second embodiment is combined with the solid-state imaging device 1 according to the first embodiment.
  • the same idea may be combined with the solid-state imaging devices 1 according to Modifications 1 to 3 of the first embodiment.
  • the technical idea of shielding the FD 44 on the side of the second semiconductor substrate 40 with the light shielding layer 60 described in the above-described first embodiment is applied to the solid-state imaging according to the second embodiment and modifications 1 to 6 thereof. It may be combined with the device 1.
  • the structure of the iToF sensor of Modification 5 of the second embodiment or the structure sharing the FD 441 of Modification 6 of the second embodiment is applied to Modifications 1 to 4 of the second embodiment.
  • various combinations are possible in line with the respective technical ideas.
  • the present technology may be configured as follows. (1) a first semiconductor substrate having a first semiconductor layer provided with a plurality of photoelectric conversion units that perform photoelectric conversion and a first wiring layer provided on a surface opposite to a light incident surface of the first semiconductor layer; a second wiring layer provided on one surface side of the second semiconductor layer provided with a charge holding portion for holding signal charges generated by the photoelectric conversion portion; a second semiconductor substrate overlaid and bonded to the first semiconductor substrate such that a wiring layer is positioned between the first wiring layer and the second semiconductor layer; a light shielding layer provided on at least one of the first wiring layer and the second wiring layer at a position facing the charge holding portion in a thickness direction; A solid-state imaging device with (2) The solid-state imaging device according to (1), wherein the light shielding layer overlaps at least a portion of the charge holding portion in plan view.
  • the light shielding layer is at least one connection pad of a first connection pad provided on the first wiring layer and a second connection pad provided on the second wiring layer and joined to the first connection pad.
  • a solid-state imaging device according to any one of (1) to (3).
  • the solid-state imaging device according to any one of (1) to (3), wherein the light shielding layer is provided in a plurality of layers.
  • the light shielding layer is closest to the second semiconductor layer in the thickness direction of the second wiring layer among a plurality of metal layers provided in the second wiring layer at a position facing the charge holding portion in the thickness direction.
  • the solid-state imaging device comprising: (9) The solid-state imaging device according to any one of (1) to (8), wherein the second semiconductor layer includes a transfer transistor that transfers signal charge obtained by photoelectric conversion to the charge holding portion. (10) (1) wherein the first semiconductor layer is made of a first semiconductor material, and the second semiconductor layer is made of a second semiconductor material having a quantum efficiency lower than that of the first semiconductor material, which indicates the probability that photons are converted into electrons; The solid-state imaging device according to any one of (9) to (9).
  • the solid-state imaging device is a first semiconductor substrate having a first semiconductor layer provided with a plurality of photoelectric conversion units that perform photoelectric conversion and a first wiring layer provided on a surface opposite to a light incident surface of the first semiconductor layer; a second wiring layer provided on one surface of the second semiconductor layer provided with a charge holding portion for holding signal charges generated by the photoelectric conversion portion; and the second wiring.
  • a photoelectric conversion unit that performs photoelectric conversion, including a first region made of a first semiconductor material and a second region made of a second semiconductor material having a lower quantum efficiency indicating the probability of converting photons into electrons than the first semiconductor material.
  • the photoelectric conversion unit is provided in a region including at least the first region out of the first region and the second region;
  • the solid-state imaging device, wherein the charge holding section is provided in the second region.
  • the second region faces a second surface of the first semiconductor layer opposite to the light incident surface.
  • the second area faces the second surface only in a first range that is a part of the second surface.
  • the second region includes a first portion facing a first range that is a part of the second surface and a second region that is a portion of the second surface that is different from the first range. a second portion facing the range; the dimension of the first portion in the thickness direction of the first semiconductor layer is larger than the dimension of the second portion in the thickness direction of the first semiconductor layer;
  • Each photoelectric conversion unit has a plurality of sets each including the charge holding unit, a transfer transistor for transferring the signal charge accumulated in the photoelectric conversion unit to the charge holding unit, and the second region. , (12) or (13).
  • a solid-state imaging device (20) a solid-state imaging device; an optical system for forming image light from a subject on the solid-state imaging device; with The solid-state imaging device is A photoelectric conversion unit that performs photoelectric conversion, including a first region made of a first semiconductor material and a second region made of a second semiconductor material having a lower quantum efficiency indicating the probability of converting photons into electrons than the first semiconductor material. and a first semiconductor layer including a charge holding portion that holds signal charges generated by the photoelectric conversion portion, the photoelectric conversion unit is provided in a region including at least the first region out of the first region and the second region; The charge holding unit is provided in the second region, Electronics.

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Abstract

ＰＬＳをより一層抑制する。固体撮像装置は、光電変換を行う光電変換部が複数設けられた第１半導体層及び第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び第２半導体層の一方の面に設けられた第２配線層を有し、第２配線層が第１配線層と第２半導体層との間に位置するように第１半導体基体と重ね合わされて接合された第２半導体基体と、第１配線層および第２配線層のうちの少なくとも一方に、電荷保持部と厚み方向で対向する位置に設けられた遮光層と、を備える。

Description

固体撮像装置および電子機器
　本技術（本開示に係る技術）は、固体撮像装置および電子機器に関し、特に、電荷保持部を有する固体撮像装置および電子機器に関する。
　従来から、フォトダイオード等の光電変換部で光電変換された信号電荷を一時的に保持するメモリとして、フローティングディフュージョン等の電荷保持部が用いられてきた。しかし、フローティングディフュージョンに一時的に信号電荷を保持する場合、迷光によりＰＬＳ（Parasitic Light Sensitivity、寄生受光感度）が問題になることがある。より具体的には、フローティングディフュージョンに迷光が入射すると、フローティングディフュージョン内部でも光電変換が行われて信号電荷が生成されてしまい、その信号電荷が誤検知されてしまう。そのため、以下の特許文献１では、迷光を従来に比較してより一層抑止できるようにするために、フローティングディフュージョンの位置を画素の光学中心から離している。
特開２０１７－１６８５６６号公報
　本技術は、ＰＬＳをより一層抑制することが可能な固体撮像装置及び電子機器を提供することを目的とする。
　本技術の一態様に係る固体撮像装置は、光電変換を行う光電変換部が複数設けられた第１半導体層及び上記第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、上記光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び上記第２半導体層の一方の面側に設けられた第２配線層を有し、上記第２配線層が上記第１配線層と上記第２半導体層との間に位置するように上記第１半導体基体と重ね合わされて接合された第２半導体基体と、上記第１配線層および上記第２配線層のうちの少なくとも一方に、上記電荷保持部と厚み方向で対向する位置に設けられた遮光層と、を備える。
　本技術の他の態様に係る電子機器は、上記固体撮像装置と、上記固体撮像装置に被写体からの像光を結像させる光学系と、を備える。
　本技術の他の態様に係る固体撮像装置は、第１半導体材料からなる第１領域と光子が電子に変換される確率を示す量子効率が上記第１半導体材料より低い第２半導体材料からなる第２領域とを含み、光電変換を行う光電変換部と上記光電変換部により生成された信号電荷を保持する電荷保持部とを含む第１半導体層を備え、上記光電変換部は、上記第１領域及び上記第２領域のうち少なくとも上記第１領域を含む領域内に設けられ、上記電荷保持部は、上記第２領域内に設けられている。
　本技術の他の態様に係る電子機器は、上記固体撮像装置と、上記固体撮像装置に被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図。 画素の一構成例を示す等価回路図。 図１のＡ－Ａ切断線に沿った断面構造を示す縦断面図。 図４Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 図４Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 図４Ａの要部を示す縦断面図。 本技術の第１実施形態に係る固体撮像装置のフローティングディフュージョン及び光吸収部のリセット動作を説明するタイミングチャート。 図４Ｃの各構成間の相対関係の他の形態を示す横断面図。 本技術の第１実施形態の変形例１に係る固体撮像装置の要部を示す縦断面図。 本技術の第１実施形態の変形例２に係る固体撮像装置の要部を示す縦断面図。 図９Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第１実施形態の変形例２に係る固体撮像装置のフローティングディフュージョン及び光吸収部のリセット動作を説明するタイミングチャート。 本技術の第１実施形態の変形例２に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第１実施形態の変形例３に係る固体撮像装置の要部を示す縦断面図。 図１２Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態に係る固体撮像装置の要部を示す縦断面図。 図１３Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 図１３Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例１に係る固体撮像装置の要部を示す縦断面図。 図１５Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態の変形例１に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例２に係る固体撮像装置の要部を示す縦断面図。 図１７Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 図１７Ｂの各構成間の相対関係の他の形態を示す横断面図。 本技術の第２実施形態の変形例２に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例３に係る固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例３に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例４に係る固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例４に係る他の固体撮像装置の要部を示す縦断面図。 本技術の第２実施形態の変形例５に係る固体撮像装置の要部を示す縦断面図。 図２４Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 図２４Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態の変形例５に係る他の固体撮像装置の要部を示す縦断面図。 図２５Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態の変形例６に係る固体撮像装置の要部を示す縦断面図。 図２６Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 図２６Ａを第６の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第２実施形態の変形例６に係る他の固体撮像装置の要部を示す縦断面図。 図２７Ａを第２の面で断面視した時の各構成間の相対関係を示す横断面図。 本技術の第３実施形態に係る固体撮像装置の要部を示す縦断面図。 本技術の固体撮像装置を利用した、第４実施形態に係る距離画像機器の一構成例を示すブロック図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す第１～第４の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　説明は以下の順序で行う。
１．第１実施形態
２．第１実施形態の変形例１
３．第１実施形態の変形例２
４．第１実施形態の変形例３
６．第２実施形態
７．第２実施形態の変形例１
８．第２実施形態の変形例２
９．第２実施形態の変形例３
１０．第２実施形態の変形例４
１１．第２実施形態の変形例５
１２．第２実施形態の変形例６
１３．第３実施形態
１４．第４実施形態
　［第１実施形態］
　＜固体撮像装置の全体構成＞
　本実施形態では、裏面照射型のＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置１に本技術を適用した一例について説明する。より具体的には、本実施形態では、そのような固体撮像装置１の一例である、ＴｏＦ（Time-of-Flight）法により距離計測を行う距離画像センサに対し、本技術を適用した一例について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１は、平面視したときの二次元平面形状が矩形の半導体チップ２を主体に構成されている。すなわち、距離画像センサである固体撮像装置１は、半導体チップ２に搭載されている。半導体チップ２は、二次元平面において、中央部に配置された矩形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして配置された周辺領域２Ｂとを備えている。
　画素領域２Ａは、図２９の光学系２０２により集光される光を受光する受光面である。そして、図１に示すように、画素領域２Ａには、画素３が行方向（Ｘ方向）及び行方向に交差する列方向（Ｙ方向）に沿ってアレイ状に複数設けられている。各画素３は、光電変換を行う光電変換部を含んでいる。また、半導体チップ２の厚さ方向は、Ｚ方向に平行である。Ｘ方向とＹ方向は、図１の例では直交しているが、互いに交差していれば良く、直交に限定されない。Ｚ方向は、Ｘ方向及びＹ方向に直交している。ここで、Ｚ方向は、半導体チップ２の厚さ方向、すなわち、後述する第１半導体基体２０の厚み方向であり、後述する第２半導体基体４０、第１半導体層２１、第１配線層３１、第２半導体層４１、及び第２配線層５１の厚み方向でもある。
　周辺領域２Ｂには、複数の電極パッド１４が配置されている。複数の電極パッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺に沿って配列されている。複数の電極パッド１４の各々は、半導体チップ２を図示しない外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　ロジック回路１３（具体的には出力回路７）は、画素３ごとの出力電圧を外部に出力する。垂直駆動回路４は、例えば、複数の画素３を行単位で順に選択する。また、垂直駆動回路４は、後述する光吸収部２３のアノード２４へのバイアス電圧ＶＢの印加を制御する。カラム信号処理回路５は、例えば、垂直駆動回路４によって選択された行の各画素３から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路５は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各画素３の受光量に応じた画素データを保持する。水平駆動回路６は、例えば、カラム信号処理回路５に保持されている画素データを順次、水平信号線１２に出力させる。出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。制御回路８は、例えば、ロジック回路１３内の各ブロック（垂直駆動回路４、カラム信号処理回路５、水平駆動回路６及び出力回路７）の駆動を制御する。
　図３は、画素３の一構成例を示す等価回路図である。図３に示すように、光吸収部２３のアノード２４には負電圧であるバイアス電圧ＶＢが印加され、光吸収部２３のカソード２５には能動素子である転送トランジスタ４３のソースが接続されている。転送トランジスタ４３のドレインには、浮遊状態のフローティングディフュージョン４４が接続されている。フローティングディフュージョン４４は、能動素子であるリセットトランジスタ４５のソースと、能動素子である増幅トランジスタ４７のゲートに接続されている。増幅トランジスタ４７のソースは、能動素子である選択トランジスタ４６のドレインに接続され、増幅トランジスタ４７のドレインは電源Ｖｄｄに接続されている。選択トランジスタ４６のソースは垂直信号線１１に接続されている。リセットトランジスタ４５のドレインは電源Ｖｄｄに接続されている。
　＜半導体チップの構成＞
　図４Ａの縦断面図に示すように、半導体チップ２は、互いに向かい合って接合された第１半導体基体（光電変換基板部）２０と第２半導体基体（回路基板部）４０とを備えている。第１半導体基体２０は上述の画素領域２Ａを備え、第２半導体基体４０は読み出し回路等のロジック回路の少なくとも一部を備えている。ここで、第１半導体基体２０と第２半導体基体４０とは、接合面Ｓを境界として、重ね合わされて接合されている。また、半導体チップ２は、平坦化膜７１及びマイクロレンズ層７２を備えている。
　第１半導体基体２０は、素子側基板である第１半導体層２１と、第１配線層３１とを備えている。第１半導体層２１は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する。ここで、第１の面Ｓ１を光入射面又は裏面、第２の面Ｓ２を光入射面とは反対側の面又は素子形成面と呼ぶこともある。第１半導体層２１の第２の面Ｓ２には、第１配線層３１が設けられ、第１の面Ｓ１には、平坦化膜７１及びマイクロレンズ層７２がその順で積層されている。第１配線層３１は、厚さ方向において互いに反対側に位置する第３の面Ｓ３及び第４の面Ｓ４を有する。第３の面Ｓ３は第１半導体層２１側の面であり、第２の面Ｓ２に接している。第４の面Ｓ４は第１半導体層２１側の面（第３の面Ｓ３）とは反対側の面である。なお、図５以降においては、マイクロレンズ層７２の図示を省略する。
　第２半導体基体４０は、回路側基板である第２半導体層４１と、第２配線層５１とを備えている。第２半導体層４１は、厚さ方向において互いに反対側に位置する第５の面Ｓ５及び第６の面Ｓ６を有する。ここで、第５の面Ｓ５を裏面、第６の面Ｓ６を一方の面、素子形成面又は第１半導体層２１側の面と呼ぶこともある。第２半導体層４１の第６の面Ｓ６には、第２配線層５１が設けられている。第２配線層５１は、厚さ方向において互いに反対側に位置する第７の面Ｓ７及び第８の面Ｓ８を有する。第７の面Ｓ７は第２半導体層４１側の面であり、第６の面Ｓ６に接している。第８の面Ｓ８は第２半導体層４１側の面（第７の面Ｓ７）とは反対側の面である。
　第２半導体基体４０は、第２配線層５１が第１配線層３１と第２半導体層４１との間に位置するように第１半導体基体２０と重ね合わされて接合されている。具体的には、第１半導体基体２０と第２半導体基体４０とは、第１配線層３１の第４の面Ｓ４と第２配線層５１の第８の面Ｓ８とが重ね合わされて接合されることにより、重ね合わされて接合されている。そして、第１半導体基体２０と第２半導体基体４０とは、電気的にも接続されている。
　＜第１半導体基体の構成＞
　第１半導体基体２０は、図４Ａ及び図４Ｂに示すように、第１半導体層２１を複数の領域２１ａに区分する分離部２２を備える。分離部２２は、隣り合う領域２１ａの間を電気的及び光学的に分離している。分離部２２は、例えば溝形分離部である。分離部２２は、例えば、酸化シリコン（ＳｉＯ２）からなる単層構造、或いは金属膜の両側を絶縁膜で挟んだ多層構造を有する。
　（第１半導体層の構成）
　図４Ａに示すように、第１半導体層２１の領域２１ａの各々は、光吸収部２３と、第１導電型（例えばｐ型）の拡散領域である第１コンタクト領域２４と、第１導電型とは異なる第２導電型（例えばｎ型）の拡散領域である第２コンタクト領域２５と、を含んでいる。第１半導体層２１としては、例えば単結晶シリコンからなる半導体基板を用いている。
　第１の面Ｓ１側（光入射面側）から光吸収部２３に光Ｌが入射すると、光吸収部２３は光電変換を行う。すなわち、光吸収部２３は、光Ｌを吸収して電子（信号電荷）を生成する光電変換部として機能する。光吸収部２３は、第１導電型又は第２導電型の半導体領域であるが、ここでは第１導電型の半導体領域として説明する。光吸収部２３の不純物濃度は、第１コンタクト領域２４及び第２コンタクト領域２５の不純物濃度より低い。
　第１半導体層２１には、光吸収部２３において生成された信号電荷を第１半導体基体２０側から第２半導体基体４０側へ押し出すために、バイアス電圧ＶＢが印加される。より具体的には、第１導電型の拡散領域である第１コンタクト領域２４にバイアス電圧ＶＢが印加される。バイアス電圧ＶＢは、負電圧である。第１コンタクト領域２４にバイアス電圧ＶＢが印加されると、光吸収部２３に電位勾配が形成され、その電位勾配により信号電荷が第２導電型の第２コンタクト領域２５に集められる。第１コンタクト領域２４は、第１半導体層２１に、第１の面Ｓ１側寄りの位置に設けられていて、より具体的には、その一部が第１の面Ｓ１に臨んでいる。また、バイアス電圧ＶＢは、第１半導体基体２０が備えたビア２６ａ、配線２６ｂ、第１半導体層２１を貫通するＴＳＶ（through-silicon via）２６ｃ、及び図示しない配線等を介して、第１コンタクト領域２４に印加される。第１コンタクト領域２４は、ビア２６ａとのオーミックコンタクト抵抗を低減するとともに、アノードとして機能する。
　第２導電型の拡散領域である第２コンタクト領域２５は、第１半導体層２１に、第２の面Ｓ２側寄りの位置に設けられていて、より具体的には、その一部が第２の面Ｓ２に臨んでいる。第２コンタクト領域２５は、後述するビア３３とのオーミックコンタクト抵抗を低減するとともに、カソードとして機能する。第２コンタクト領域２５は、信号電荷を第１半導体層２１から出力する。
　（第１配線層の構成）
　第１配線層３１は、第１層間絶縁膜（絶縁膜）３２と、ビア３３と、素子側の第１メタル膜Ｍ１と、を有する。第１配線層３１は、第１層間絶縁膜３２を介して素子側の第１メタル膜Ｍ１が積層されて形成された構造になっている。
　素子側の第１メタル膜Ｍ１は第１接続パッド３４を含む。第１接続パッド３４は、第１配線層３１に設けられた接続パッドである。第１接続パッド３４は、第１配線層３１の第４の面Ｓ４に臨んでいる。また、第１接続パッド３４は、図４Ａ及び図５の縦断面に示すようにフローティングディフュージョン４４（以下、ＦＤ４４と表す）とＺ方向で対向する位置に設けられている。第１接続パッド３４は、金属を用いて構成されている。第１接続パッド３４は、例えば銅（Ｃｕ）を用いて構成されている。また、第１接続パッド３４は、光入射面側から入射した光を遮光する遮光層６０としても機能する。
　ビア３３は、第１半導体層２１と第１接続パッド３４との間を電気的に接続している。より具体的には、ビア３３は、第２コンタクト領域２５と第１接続パッド３４との間を電気的に接続している。ビア３３は、金属を用いて構成されている。
　＜第２半導体基体の構成＞
　（第２半導体層の構成）
　図４Ａ及び図４Ｃに示すように、第２半導体層４１は、第３コンタクト領域４２と、転送トランジスタ４３と、ＦＤ４４と、リセットトランジスタ４５と、選択トランジスタ４６と、増幅トランジスタ４７と、ウエルコンタクト４８と、を有する。第２半導体層４１としては、例えば単結晶シリコンからなる半導体基板を用いている。
　第３コンタクト領域４２は、第２コンタクト領域２５と同じ導電型、すなわち第２導電型の拡散領域である。第３コンタクト領域４２は、第２コンタクト領域２５と電気的に接続されていて、第１コンタクト領域２４にバイアス電圧ＶＢが印加されると、第２コンタクト領域２５から信号電荷を受け取る。第３コンタクト領域４２は、後述するビア５３とのオーミックコンタクト抵抗を低減する。
　転送トランジスタ４３は、例えばｎチャネルのＭＯＳＦＥＴである。転送トランジスタ４３は、第３コンタクト領域４２とＦＤ４４との間にチャネルを形成するように設けられ、第６の面Ｓ６上に順次積層された図示しないゲート絶縁膜と転送ゲート電極４３Ｇとを有する。
　転送トランジスタ４３は、光吸収部２３の光電変換により得られた信号電荷をＦＤ４４に転送する。より具体的には、転送トランジスタ４３は、ゲート―ソース間の電圧に応じて、ソース領域として機能する第３コンタクト領域４２からドレイン領域として機能するＦＤ４４へ信号電荷を転送する。転送トランジスタ４３は、従来第１半導体層２１に設けられていたが、本技術では、第２半導体層４１に移設されている。
　ＦＤ４４は、第３コンタクト領域４２から転送されて来た信号電荷を一時的に蓄積する電荷蓄積領域である。つまり、ＦＤ４４は、電荷保持部として機能する。ＦＤ４４は、第２コンタクト領域２５と同じ導電型、すなわち第２導電型の浮遊拡散領域である。ＦＤ４４は、第２半導体層４１に設けられている。具体的には、ＦＤ４４は、第２半導体層４１に埋設されている。ＦＤ４４は、従来第１半導体層２１に設けられていたが、本技術では、第２半導体層４１に移設されている。
　リセットトランジスタ４５は、例えばｎチャネルのＭＯＳＦＥＴである。リセットトランジスタ４５は、第６の面Ｓ６上に順次積層された図示しないゲート絶縁膜とリセットゲート電極（ＲＳＴ）４５Ｇとを有する。リセットトランジスタ４５は、ゲート―ソース間の電圧に応じて、ＦＤ４４の電位を所定の電位にリセットする。
　選択トランジスタ４６は、例えばｎチャネルのＭＯＳＦＥＴである。選択トランジスタ４６は、第６の面Ｓ６上に順次積層された図示しないゲート絶縁膜と選択ゲート電極（ＳＥＬ）４６Ｇとを有する。選択トランジスタ４６は、ゲート―ソース間の電圧に応じて、読み出し回路からの画素信号の出力タイミングを制御する。
　増幅トランジスタ４７は、例えばｎチャネルのＭＯＳＦＥＴである。増幅トランジスタ４７は、第６の面Ｓ６上に順次積層された図示しないゲート絶縁膜と増幅ゲート電極（ＡＭＰ）４７Ｇとを有する。増幅トランジスタ４７は、選択トランジスタ４６がオン状態となると、ＦＤ４４の電位を増幅する。
　ウエルコンタクト４８は、所定の電位に固定される。
　（第２配線層の構成）
　図４Ａに示すように、第２配線層５１は、第２層間絶縁膜（絶縁膜）５２と、回路側の第１メタル膜Ｍ１から第５メタル膜Ｍ５までと、ビア５３と、を有する。第２配線層５１は、回路側の第１メタル膜Ｍ１から第５メタル膜Ｍ５が、第２層間絶縁膜５２を介して第７の面Ｓ７側からこの順序で積層されて形成された構造になっている。
　回路側の第１メタル膜Ｍ１はメタル層５４を含み、第２メタル膜Ｍ２はメタル層５５を含み、第３メタル膜Ｍ３はメタル層５６を含み、第４メタル膜Ｍ４はメタル層５７を含み、第５メタル膜Ｍ５は第２接続パッド５８を含んでいる。例えば、回路側の第１メタル膜Ｍ１は複数のメタル層５４を含んでいる。これら複数のメタル層５４は、同一工程により形成されたものである。素子側の第１メタル膜Ｍ１、第２メタル膜Ｍ２から第５メタル膜Ｍ５についても同様である。
　メタル層５４からメタル層５７は、金属を用いて構成されている。メタル層５４からメタル層５７は、例えば銅（Ｃｕ）やアルミ（Ａｌ）を用いて構成されている。第２接続パッド５８は、金属を用いて構成されている。第２接続パッド５８は、例えば銅（Ｃｕ）を用いて構成されている。
　複数のメタル層５４のうち、ＦＤ４４とＺ方向で対向する位置に設けられたメタル層５４を、他のメタル層５４と区別するために、メタル層５４ａと呼ぶ。また、複数のメタル層５５のうち、ＦＤ４４とＺ方向で対向する位置に設けられたメタル層５５を、他のメタル層５５と区別するために、メタル層５５ａと呼ぶ。メタル層５４ａ、メタル層５５ａ、第２接続パッド５８のそれぞれは、光入射面側から入射した光を遮光する遮光層６０として機能する。
　ビア５３は、異なる層のメタル膜同士を電気的に接続している。ビア５３は、回路側の第１メタル膜Ｍ１から第５メタル膜Ｍ５までのうちのいずれか２つを電気的に接続している。例えば、ビア５３は、メタル層５４とメタル層５５との間を電気的に接続している。また、ビア５３は、メタル膜とゲート電極との間を電気的に接続している。例えば、ビア５３は、メタル層５４と転送ゲート電極４３Ｇとの間を電気的に接続している。さらに、ビア５３は、第２半導体層４１、より具体的には第３コンタクト領域４２と第１メタル膜Ｍ１との間を電気的に接続している。例えば、ビア５３は、第３コンタクト領域４２とメタル層５４との間を電気的に接続している。ビア５３は、金属を用いて構成されている。
　第２接続パッド５８は、第２配線層５１に設けられた接続パッドである。第２接続パッド５８は、第２配線層５１の第８の面Ｓ８に臨んでいる。また、第２接続パッド５８は、ＦＤ４４とＺ方向で対向する位置に設けられている。第２接続パッド５８は、ビア５３、配線の少なくとも１つを介して、第２半導体層４１、より具体的には、第３コンタクト領域４２と電気的に接続されている。例えば、第２接続パッド５８は、図示するように、メタル層５４からメタル層５７、及びビア５３を介して第３コンタクト領域４２と電気的に接続されている。また、第２接続パッド５８は、第１接続パッド３４に接合されている。これにより、第１半導体基体２０の第１半導体層２１と第２半導体基体４０の第２半導体層４１とが、電気的に接続されている。より具体的には、第２コンタクト領域２５と第３コンタクト領域４２とが電気的に接続されている。
　＜遮光層の構成＞
　以下、図４Ａ、図４Ｃ、及び図５を参照して、遮光層６０について説明する。遮光層６０は、光入射面から入射した光がＦＤ４４に達する前に、そのような光の少なくとも一部を遮光する役割を有する。そのため、遮光層６０は、固体撮像装置１の厚み方向において、ＦＤ４４が設けられた第２半導体層４１の第６の面Ｓ６より、光入射面側寄りに設けられている。より具体的には、遮光層６０は、第１半導体層２１と第２半導体層４１との間、すなわち、第１配線層３１及び第２配線層５１に設けられている。また、遮光層６０は、ＦＤ４４とＺ方向で対向する位置に設けられている。つまり、遮光層６０の水平方向の位置は、ＦＤ４４と対向する位置である。ここで、水平方向とはＺ方向と垂直な方向である。
　遮光層６０は、複数層設けられている。遮光層６０は、第１配線層３１及び第２配線層５１に設けられた回路側の第１メタル膜Ｍ１、第２メタル膜Ｍ２、第５メタル膜Ｍ５、及び素子側の第１メタル膜Ｍ１により構成されている。すなわち、遮光層６０は、回路側の第１メタル膜Ｍ１により構成されたメタル層５４ａ、第２メタル膜Ｍ２により構成されたメタル層５５ａ、第５メタル膜Ｍ５により構成された第２接続パッド５８、及び素子側の第１メタル膜Ｍ１により構成された第１接続パッド３４を含む。
　図４Ｃは、第２半導体層４１を第６の面Ｓ６の面で断面視した時の、各構成間の相対関係を示す図である。この図４Ｃには、メタル層５４ａの輪郭５４ｂ、第１接続パッド３４の輪郭３４ｂ、及び第２接続パッド５８の輪郭５８ｂが投影されている。平面視において、メタル層５４ａ、第１接続パッド３４、及び第２接続パッド５８は、ＦＤ４４の全体と重なっている。換言すると、平面視において、輪郭５４ｂ及び輪郭３４ｂ，５８ｂは、ＦＤ４４の輪郭４４ｂより外側にある。さらに、輪郭３４ｂ，５８ｂは、輪郭５４ｂより外側にある。遮光層６０がＦＤ４４の全体と重なっていると、ＦＤ４４を覆う効果が大きくなる。そのため、第２配線層５１の厚み方向に沿って進む光ＬがＦＤ４４に入りにくくなる。さらに、遮光層６０の面積が大きければが大きい程、ＦＤ４４を覆う効果が大きくなる。そのため、斜め方向に沿って進む光ＬがＦＤ４４に入りにくくなる。斜め方向とは、Ｚ方向に交差する方向である。
　遮光層６０は、第２配線層５１の厚み方向において第２半導体層４１、より具体的にはＦＤ４４により近いメタル層であることが好ましい。メタル層５４ａは、第２配線層５１にＦＤ４４とＺ方向で対向する位置に複数層設けられた遮光層６０のうち、第２配線層５１の厚み方向において第２半導体層４１に最も近いメタル層である。
　また、遮光層６０は、第２配線層５１の厚み方向において第２半導体層４１、より具体的にはＦＤ４４により近いメタル膜により構成することが好ましい。メタル層５４ａは、第２配線層５１に複数層設けられた回路側の第１メタル膜Ｍ１から第５メタル膜Ｍ５のうち、第２配線層５１の厚み方向において第２半導体層４１、より具体的にはＦＤ４４に最も近いメタル膜である回路側の第１メタル膜Ｍ１により構成されている。
　遮光層６０の遮光効果は、第２配線層５１の厚み方向における遮光層６０と第２半導体層４１との間の距離、より具体的には遮光層６０とＦＤ４４との間の距離が小さければ小さい程、大きくなる。よって、第２配線層５１の厚み方向における距配の観点から言えば、メタル層５４ａは、他の遮光層６０より遮光に有利である。
　メタル層５４ａとＦＤ４４との間の第２配線層５１の厚み方向における距離を距離ａと表す。距離ａが小さければ小さい程、遮光に有利である。すなわち、距離ａが小さければ小さい程、メタル層５４ａがＦＤ４４に近づき、メタル層５４ａがＦＤ４４を覆う効果が大きくなる。そして斜め方向に沿って進む光ＬがＦＤ４４に入りにくくなる。
　また、メタル層５４ａと第２接続パッド５８との間の第２配線層５１の厚み方向における距離を距離ｂと表す。距離ａと距離ｂとを比較すると、距離ａは距離ｂ以下である（ａ≦ｂ）。さらには、距離ａは距離ｂより大幅に小さくても良い（ａ＜＜ｂ）。
　図４Ａ及び図５に示すように、第２接続パッド５８は、第２配線層５１に設けられた遮光層６０のうち、最も光入射面寄りの遮光層であり、最もＦＤ４４から遠い遮光層である。第２接続パッド５８とメタル層５４ａとの間に複数のメタル層が存在する場合、上述の距離ｂを小さくすることが難しい場合もある。しかし、第２接続パッド５８の幅ｆ及び面積を大きくすることは、メタル層５４ａの面積を大きくすることより制約が少ない。よって、第２接続パッド５８の面積をメタル層５４ａの面積より大幅に大きくすることができる。幅ｆ及び面積が大きい第２接続パッド５８は、たとえＦＤ４４から遠くても、遮光層６０として有効である。
　第１接続パッド３４は、第１配線層３１及び第２配線層５１に設けられた遮光層６０のうち、最も光入射面寄りの遮光層であり、最もＦＤ４４から遠い遮光層である。第１接続パッド３４についても、第２接続パッド５８と同様の構成及び効果を有している。
　図５に示すように、メタル層５４ａのＸ方向の幅ｄは、ＦＤ４４のＸ方向の幅ｃより大きい。一方、メタル層５５ａのＸ方向の幅ｅは、ＦＤ４４のＸ方向の幅ｃより小さい。メタル層５４ａは、ＦＤ４４の全体とは重なっておらず、ＦＤ４４の一部のみと重なっている。このように、遮光層６０がＦＤ４４の一部のみと重なっている場合であっても、光Ｌの少なくとも一部を遮ることができる。そして、遮光層６０とＦＤ４４との重なりが大きくなればなる程、遮光層６０の遮光効果は大きくなる。
　また、メタル層５４ａ、メタル層５５ａ、第１接続パッド３４、及び第２接続パッド５８は、単体でも遮光層６０として機能するが、複数の遮光層６０を組み合わせることにより、より遮光効果が大きくなる。それは、光Ｌが光入射面側から第２半導体層４１側へ進む際に、第１配線層３１及び第２配線層５１の厚み方向の異なる位置に設けられた遮光層６０により順次遮られるからである。
　特に、第２配線層５１にＦＤ４４とＺ方向で対向する位置に複数層設けられたメタル層のうち、第２配線層５１の厚み方向において第２半導体層４１に最も近いメタル層５４ａと、第１配線層３１に設けられた第１接続パッド３４及び第２配線層５１に設けられ第１接続パッド３４と接合された第２接続パッド５８のうちの少なくとも一方の接続パッドとの組み合わせは有用である。それは、面積の大きな第１接続パッド３４又は第２接続パッド５８とＦＤ４４に最も近いメタル層５４ａとの組み合わせであるので、互いの強みを生かせることができるからである。
　＜ＦＤ及び光吸収部のリセット動作＞
　次に、図６のタイミングチャートを参照して、ＦＤ４４及び光吸収部２３のリセット動作について説明する。ＦＤ４４及び光吸収部２３をリセットすることにより、ＰＬＳ（Parasitic Light Sensitivity、寄生受光感度）をより抑制することができる。
　時刻ｔ０からｔ１の期間は、ＦＤ４４及び光吸収部２３をリセットする第１リセット期間である。時刻ｔ１からｔ２の期間は、光電変換により生成された信号電荷を蓄積する蓄積期間である。時刻ｔ２からｔ３の期間は、転送トランジスタ４３により蓄積された信号電荷をＦＤ４４に転送する転送期間である。時刻ｔ３からｔ４の期間は、光吸収部２３をリセットする第２リセット期間である。
　また、この図６には、リセットトランジスタ４５（ＲＳＴ）のオン/オフのタイミングと、光吸収部２３へのバイアス電圧ＶＢの印加のタイミングと、転送トランジスタ４３（ＴＲＧ）のオン/オフのタイミングとが示されている。リセットトランジスタ４５は、第１リセット期間においてのみオン状態である。バイアス電圧ＶＢは、蓄積期間においてのみ光吸収部２３に印加される。そして、転送トランジスタ４３は、転送期間においてのみ、オン状態である。
　第１リセット期間では、リセットトランジスタ４５がオンされ、ＦＤ４４内に残留している信号電荷を排出する。それに加えて、光吸収部２３へのバイアス電圧ＶＢの印加が停止されている。光吸収部２３へのバイアス電圧ＶＢの印加が停止されると、光電変換により生成された信号電荷は、光吸収部２３内で再結合して消滅する。このようにして、ＦＤ４４及び光吸収部２３内に残留していた信号電荷を取り除くことで、ＰＬＳを抑制できる。
　次の蓄積期間においては、光吸収部２３の光電変換により信号電荷を生成する。また、この蓄積期間においては、信号電荷を第１半導体基体２０側から第２半導体基体４０側へ押し出すために、光吸収部２３にバイアス電圧ＶＢが印加される。
　転送期間においては、転送トランジスタ４３により、第２半導体基体４０側へ押し出された信号電荷がＦＤ４４に転送される。また、転送期間においては光吸収部２３へのバイアス電圧ＶＢの印加が停止され、光吸収部２３内の信号電荷は再結合して消滅する。
　最後の第２リセット期間では、光吸収部２３へのバイアス電圧ＶＢの印加が停止されたままの状態が続き、光吸収部２３内の信号電荷は再結合して消滅する。
　＜効果＞
　この第１実施形態に係る固体撮像装置１では、従来第１半導体層２１に設けられていたＦＤ４４を第２半導体層４１に移設したので、第１配線層３１及び第２配線層５１に設けられたメタル層を、ＦＤ４４への光Ｌの入射を抑制する遮光層６０として利用できるようになった。
　また、遮光層６０は、ＦＤ４４とＺ方向で対向する位置に設けられている。そのため、ＦＤ４４へ向けて進む光Ｌの少なくとも一部が遮光層６０により遮られるので、ＦＤ４４内で光電変換が行われることを抑制することができる。これにより、ＰＬＳを抑制することができる。
　また、この第１実施形態に係る固体撮像装置１では、平面視において、遮光層６０はＦＤ４４の全体と重なっているので、ＦＤ４４を覆う効果が大きくなる。固体撮像装置１の厚み方向に沿って進む光Ｌを遮光することができる。
　さらに、メタル層５４ａは、第２配線層５１にＦＤ４４とＺ方向で対向する位置に複数層設けられた遮光層６０のうち、第２配線層５１の厚み方向において第２半導体層４１に最も近い遮光層である。また、メタル層５４ａは、第２配線層５１の厚み方向において第２半導体層４１により近いメタル膜により構成されている。これにより、遮光層６０であるメタル層５４ａとＦＤ４４との間の第２配線層５１の厚み方向における距離ａを小さくできるので、斜め方向に沿って進む光ＬがＦＤ４４に入りにくくなる。
　なお、本第１実施形態においては、平面視において、メタル層５４ａは、ＦＤ４４の全体と重なっていたが、メタル層５５ａのようにＦＤ４４の一部のみと重なっている構成でも良い。図７は、そのような構成の一例である。メタル層５４ａの輪郭５４ｂを構成する辺５４ｂ－１、５４ｂ－２、５４ｂ－３、５４ｂ－４の４つの辺のうち、一部または全部の辺がＦＤ４４の輪郭４４ｂの内側に位置していても良い。このような構成であっても、メタル層５４ａは、光Ｌの少なくとも一部を遮ることができるので、遮光効果を有する。そして、メタル層５４ａとＦＤ４４との重なりが大きくなればなる程、メタル層５４ａの遮光効果は大きくなる。
　また、本第１実施形態においては、メタル層５４ａ及びメタル層５５ａ等の遮光層６０は、遮光専用の金属層であっても、電気的な導通路や端子として機能を有していても、どちらでも良い。また、本第１実施形態においては、第１接続パッド３４及び第２接続パッド５８は、第１半導体基体２０と第２半導体基体４０とを電気的に接続しているが、遮光専用の金属層であっても良い。
　なお、本第１実施形態においては、固体撮像装置１はＴｏＦ法により距離計測を行う距離画像センサであったが、固体撮像装置１は、距離情報を有しない２次元画像を撮像する固体撮像装置であっても良い。その場合、固体撮像装置１は、カラーフィルタ等を備えていても良い。
　また、本技術は、すべての行で同時にシャッタを切るグローバルシャッタ、及び行ごとにシャッタを切るローリングシャッタのいずれにおいても適用可能である。グローバルシャッタは、ローリングシャッタに比べて読み出し速度が遅いので、ＰＬＳ抑制の観点から、本技術を適用した効果はより大きい。
　また、本第１実施形態においては、バイアス電圧ＶＢは負電圧であったが、グラウンド（基準電位）固定であっても良い。
　また、素子側のメタル膜の層数及び回路側のメタル膜の層数は、第１実施形態において説明した層数に限定されない。
　［第１実施形態の変形例１］
　図８に示す本技術の第１実施形態の変形例１について、以下に説明する。本第１実施形態の変形例１に係る固体撮像装置１が上述の第１実施形態に係る固体撮像装置１と相違するのは、第１コンタクト領域の位置であり、それ以外の固体撮像装置１の構成は、基本的に上述の第１実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第１コンタクト領域２４は、第１半導体層２１に、第２の面Ｓ２側寄りの位置に設けられていて、より具体的には、その一部が第２の面Ｓ２に臨んでいる。また、バイアス電圧ＶＢは、第１半導体基体２０のビア２６ｄ、配線２６ｅ等を介して、第１コンタクト領域２４に印加される。
　＜効果＞
　この第１実施形態の変形例１に係る固体撮像装置１であっても、上述の第１実施形態に係る固体撮像装置１と同様の効果が得られる。
　［第１実施形態の変形例２］
　図９Ａ及び図９Ｂに示す本技術の第１実施形態の変形例２について、以下に説明する。本第１実施形態の変形例２に係る固体撮像装置１が上述の第１実施形態に係る固体撮像装置１と相違するのは、排出トランジスタ４９を備える点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第１実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第２半導体層４１は、第３コンタクト領域４２と、転送トランジスタ４３と、ＦＤ４４と、リセットトランジスタ４５と、選択トランジスタ４６と、増幅トランジスタ４７と、ウエルコンタクト４８と、排出トランジスタ４９と、を有する。
　排出トランジスタ４９は、例えばｎチャネルのＭＯＳＦＥＴである。排出トランジスタ４９は、第６の面Ｓ６上に順次積層された図示しないゲート絶縁膜と排出ゲート電極（ＯＦＧ）４９Ｇとを有する排出トランジスタ４９は、第３コンタクト領域４２をソースとし、ゲート―ソース間の電圧に応じて、第３コンタクト領域４２から信号電荷を排出する。
　＜ＦＤ及び光吸収部のリセット動作＞
　次に、図１０のタイミングチャートを参照して、ＦＤ４４及び光吸収部２３のリセット動作について説明する。なお、第１実施形態の図６と同じ構成については、同じ符号を付してその説明を省略する。
　図１０には、排出トランジスタ４９（ＯＦＧ）のオン/オフのタイミングがさらに示されている。そして、排出トランジスタ４９は、第１リセット期間及び第２リセット期間においてはオン状態、蓄積期間及び転送期間においてはオフ状態である。また、バイアス電圧ＶＢは、上述の第１実施形態の場合とは異なり、第１リセット期間、蓄積期間、転送期間、及び第２リセット期間の全ての期間において、光吸収部２３に印加される。
　第１リセット期間及び第２リセット期間において排出トランジスタ４９がオンされることにより、同期間において第３コンタクト領域４２から信号電荷が排出される。これにより、バイアス電圧ＶＢが光吸収部２３に常時印加されても、ＰＬＳを抑制することができる。
　＜効果＞
　この第１実施形態の変形例２に係る固体撮像装置１であっても、上述の第１実施形態に係る固体撮像装置１と同様の効果が得られる。
　なお、図１１に示すように、第１実施形態の変形例１に係る固体撮像装置１が排出トランジスタ４９を備えていても良い。
　［第１実施形態の変形例３］
　図１２Ａ及び図１２Ｂに示す本技術の第１実施形態の変形例３について、以下に説明する。本第１実施形態の変形例３に係る固体撮像装置１は、メモリ保持型のグローバルシャッタに上述の第１実施形態の技術を適用したものであり、それ以外の固体撮像装置１の構成は、基本的に上述の第１実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第２半導体層４１は、第１実施形態の転送トランジスタ４３に替えて、第１転送ゲート電極４３１Ｇを有する第１転送トランジスタ４３１と、第２転送ゲート電極４３２Ｇを有する第２転送トランジスタ４３２とを有する。また、第２半導体層４１は、さらにメモリ４４Ｍ及びＭＣゲート４４ＭＧを有する。それ以外の構成は、第１実施形態に準ずるものである。
　第１転送トランジスタ４３１は、第３コンタクト領域４２からメモリ４４Ｍへ信号電荷を転送する。メモリ４４Ｍは、第３コンタクト領域４２から転送されて来た信号電荷を一時的に蓄積する電荷蓄積領域である。つまり、メモリ４４Ｍは、電荷保持部として機能する。メモリ４４Ｍは、第２コンタクト領域２５と同じ導電型、すなわち第２導電型の浮遊拡散領域である。メモリ４４Ｍは、第２半導体層４１に設けられている。具体的には、メモリ４４Ｍは、第２半導体層４１に埋設されている。メモリ４４Ｍは、従来第１半導体層２１に設けられていたが、本技術では、第２半導体層４１に移設されている。第２転送トランジスタ４３２は、メモリ４４Ｍに蓄積された信号電荷を、ＦＤ４４に転送する。ＦＤ４４は、メモリ４４Ｍから転送されてきた信号電荷を一時的に蓄積する電荷蓄積領域である。つまり、ＦＤ４４は、電荷保持部として機能する。
　＜遮光層の構成＞
　遮光層６０は、光入射面から入射した光がＦＤ４４及びメモリ４４Ｍに達する前に、そのような光の少なくとも一部を遮光する。図１２Ａにおいて、メタル層５４からメタル層５７はその図示が省略されているが、そのうちの少なくとも１つは、メモリ４４Ｍの遮光層６０として機能する。
　＜効果＞
　この第１実施形態の変形例３に係る固体撮像装置１であっても、上述の第１実施形態に係る固体撮像装置１と同様の効果が得られる。
　［第２実施形態］
　図１３Ａから図１３Ｃに示す本技術の第２実施形態について、以下に説明する。本第２実施形態に係る固体撮像装置１が上述の第１実施形態に係る固体撮像装置１と相違するのは、第１半導体層２１において、光電変換部が第１半導体材料からなる第１領域に設けられ、フローティングディフュージョンが、量子効率が第１半導体材料より低い第２半導体材料からなる第２領域に設けられている点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第１実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜第１半導体基体の構成＞
　（第１半導体層の構成）
　図２９に示すように、距離画像機器２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得する。その際、光源装置２１１は特定の波長又はある波長帯域の光を照射し、固体撮像装置はその光を受光する。本技術の第２実施形態では、光源装置２１１が照射する光に対して異なる感度を有する第１半導体材料及び第２半導体材料を利用している。
　第１半導体層２１は、第１半導体材料からなる第１領域２７と、量子効率が第１半導体材料より低い第２半導体材料からなる第２領域２８とを含んでいる。ここで、量子効率とは、光子が電子に変換される確率（効率）を示す。つまり、特定の波長の光に対して、第２半導体材料の量子効率は第１半導体材料の量子効率より低い。第１半導体材料と前記第２半導体材料との組み合わせは、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウム砒素）、ＩｎＧａＡｓ（インジウムガリウムヒ素）、及びＣＩＧＳ（銅インジウムガリウムセレン）のうちの異なる２つの材料の組み合わせであり、第２半導体材料は、それら２つの材料のうちの量子効率が低い方の材料である。また、上述の材料のうち、量子効率が最も低いのはシリコンである。そのため、第２半導体材料をシリコンとし、第２半導体材料と組み合わされる第１半導体材料を、ゲルマニウム、シリコンゲルマニウム、ガリウム砒素、インジウムガリウムヒ素、及び銅インジウムガリウムセレンのいずれかにしても良い。
　本技術の第２実施形態では、光源装置２１１はＩＲ光（赤外光）を照射し、固体撮像装置はＩＲ光を受光するものとして、説明する。また、本技術の第２実施形態では、ゲルマニウム（第１半導体材料）とシリコン（第２半導体材料）の組み合わせを例に、説明する。
　第１半導体層２１の領域２１ａの各々は、ゲルマニウムからなる第１領域２７と、シリコンからなる第２領域２８とを含んでいる。これら第１領域２７及び第２領域２８は、３次元領域である。第２領域２８は、例えば、ゲルマニウムからなるウエハの一部を削り、削られた部分にシリコンを埋め込むことに形成されたものである。また、他の例として、第２領域２８は、ゲルマニウムウエハの削られた部分にシリコンを成長させること等によって形成されても良い。そして、ＩＲ光に対する量子効率や感度は、シリコンの方がゲルマニウムより低い。
　図１３Ａに示すように、第２領域２８は、第１半導体層２１に、第１半導体層２１の厚み方向において第２の面Ｓ２側寄りの位置に設けられている。また、第２領域２８は、第１半導体層２１の面のうち、光入射面とは反対側の面である第２の面Ｓ２に臨んでいる。より具体的には、図１３Ｂに示すように、第２領域２８は、第２の面Ｓ２のうちの一部である第１範囲Ｓ２１においてのみ第２の面Ｓ２に臨んでいる。第１範囲Ｓ２１は、輪郭線２１ｂにより囲まれた領域である。
　第２領域２８の第１範囲Ｓ２１に臨む面以外の面の周囲には、第１領域２７が存在している。特に、第１半導体層２１の、厚み方向において第２領域２８より光入射面寄りの部分には、領域としては第１領域２７のみが設けられている。また、第１領域２７は、第２の面Ｓ２のうちの第１範囲Ｓ２１以外の部分全面に臨んでいる。
　第１半導体層２１の領域２１ａの各々は、フォトダイオード２９と、転送トランジスタ４３と、フローティングディフュージョン４４１（以下、ＦＤ４４１）と、排出トランジスタ４９と、を有する。
　フォトダイオード２９は、ゲルマニウムからなる第１領域２７内に設けられている。つまり、フォトダイオード２９には、シリコンに比べて長波長帯に感度を有する材料が用いられている。第１の面Ｓ１側（光入射面側）からフォトダイオード２９に光Ｌが入射すると、フォトダイオード２９は光電変換を行う。すなわち、フォトダイオード２９は、光Ｌを吸収して電子（信号電荷）を生成する光電変換部として機能する。
　転送トランジスタ４３は、例えばｎチャネルのＭＯＳＦＥＴである。転送トランジスタ４３は、フォトダイオード２９とＦＤ４４１との間にチャネルを形成するように設けられ、第２の面Ｓ２上に順次積層された図示しないゲート絶縁膜と転送ゲート電極４３Ｇとを有する。
　転送トランジスタ４３は、ゲート―ソース間の電圧に応じて、ソース領域として機能するフォトダイオード２９からドレイン領域として機能するＦＤ４４１へ信号電荷を転送する。
　ＦＤ４４１は、シリコンからなる第２領域２８内に設けられている。ＦＤ４４１は、フォトダイオード２９から転送されて来た信号電荷を一時的に蓄積する電荷蓄積領域である。つまり、ＦＤ４４１は、電荷保持部として機能する。ＦＤ４４１は、例えば第２導電型の浮遊拡散領域である。
　排出トランジスタ４９は、例えばｎチャネルのＭＯＳＦＥＴである。排出トランジスタ４９は、第２の面Ｓ２上に順次積層された図示しないゲート絶縁膜と排出ゲート電極（ＯＦＧ）４９Ｇとを有する排出トランジスタ４９は、フォトダイオード２９をソースとし、ゲート―ソース間の電圧に応じて、フォトダイオード２９から信号電荷を排出する。
　（第１配線層の構成）
　第１配線層３１は、第１層間絶縁膜（絶縁膜）３２と、ビア３３と、第１接続パッド３４と、を有する。ビア３３は、ＦＤ４４１と第１接続パッド３４とを電気的に接続している。
　＜第２半導体基体の構成＞
　（第２半導体層の構成）
　図１３Ａ及び図１３Ｃに示すように、第２半導体層４１は、フローティングディフュージョン４４２（以下、ＦＤ４４２と表す）と、リセットトランジスタ４５と、選択トランジスタ４６と、増幅トランジスタ４７と、ウエルコンタクト４８と、を有する。第２半導体層４１としては、例えば単結晶シリコンからなる半導体基板を用いている。
　ＦＤ４４２はＦＤ４４１と電気的に接続され、光電変換により生成された信号電荷を一時的に蓄積する電荷蓄積領域である。つまり、ＦＤ４４２は、電荷保持部として機能する。ＦＤ４４２は、例えば第２導電型の浮遊拡散領域である。
　リセットトランジスタ４５は、ゲート―ソース間の電圧に応じて、ＦＤ４４２の電位を所定の電位にリセットする。
　（第２配線層の構成）
　第２配線層５１は、第２層間絶縁膜（絶縁膜）５２と、ビア５３と、配線であるメタル層５９と、第２接続パッド５８と、を有する。
　ビア５３を介して、ＦＤ４４２と第２接続パッド５８とが電気的に接続されている。ＦＤ４４２と第２接続パッド５８とは、ビア５３以外にも図示しないメタル層を介して電気的に接続されていても良い。
　第２接続パッド５８は、第１接続パッド３４と接合されている。これにより、ＦＤ４４１とＦＤ４４２とが電気的に接続されている。また、ビア５３及びメタル層５９を介して、増幅ゲート電極４７Ｇと第２接続パッド５８とが電気的に接続されている。
　＜効果＞
　ＩＲ光は、波長にしておおよそ７８０ｎｍから１ｍｍ程度までの光である。ゲルマニウムは、主に１０００ｎｍから１５００ｎｍの長波長帯の光に対して感度を示す。すなわち、ゲルマニウムは、主に１０００ｎｍから１５００ｎｍの光に対して光電変換を行う。これに対して、シリコンは、主に４００ｎｍから８００ｎｍの光に対して感度を示す。すなわち、シリコンは、主に４００ｎｍから８００ｎｍの光に対して光電変換を行う。つまり、ＩＲ光に対するシリコンの感度は、ゲルマニウムの感度より低い。換言すると、ＩＲ光に対して、シリコンの量子効率はゲルマニウムの量子効率より低い。
　同じ強さのＩＲ光がゲルマニウムとシリコンとに照射された場合、シリコンで光電変換されて生成された信号電荷は、ゲルマニウムで光電変換されて生成された信号電荷の量より、十分に小さい。よって、同じ強さのＩＲ光がゲルマニウムからなる第１領域２７に設けられたフォトダイオード２９とシリコンからなる第２領域２８に設けられたＦＤ４４１とに照射された場合、ＦＤ４４１で光電変換されて生成された信号電荷の量は、フォトダイオード２９で光電変換されて生成された信号電荷の量より、十分に小さい。
　このように、第２実施形態に係る固体撮像装置１では、ＦＤ４４１とフォトダイオード２９とで異なる材料を使用している。これにより、材料の量子効率の差を利用して、フォトダイオード２９における光電変換を維持しつつ、ＦＤ４４１における光電変換を抑制することができる。これにより、ＰＬＳの影響を抑制することができる。
　それに加えて、第２実施形態に係る固体撮像装置１では、第１半導体層２１の厚み方向において第２領域２８より光入射面寄りの第１半導体層２１の領域には、ゲルマニウムからなる第１領域２７が存在している。それ故、光入射面から第１半導体層２１に入射したＩＲ光は、まずゲルマニウムにより吸収されるので、ＦＤ４４１に到達する前にその強度が弱められる。このように、ゲルマニウムからなる第１領域２７が光を吸収することにより遮光の役割を果たすので、ＦＤ４４１における光電変換をさらに抑制することができる。これにより、ＰＬＳの影響をさらに抑制することができる。
　なお、本技術の第２実施形態に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図１４に示すように、基体としては第１半導体基体２０のみを有していても良い。その場合、リセットトランジスタ４５、選択トランジスタ４６、及び増幅トランジスタ４７も第１半導体層２１に設けられている。また、リセットトランジスタ４５、選択トランジスタ４６、及び増幅トランジスタ４７は、第１半導体層２１の第２領域２８に設けられる。
　［第２実施形態の変形例１］
　図１５Ａ及び図１５Ｂに示す本技術の第２実施形態の変形例１について、以下に説明する。本第２実施形態の変形例１に係る固体撮像装置１が上述の第２実施形態に係る固体撮像装置１と相違するのは、第２領域２８が第２の面Ｓ２の全面に臨み、ＦＤ４４１とフォトダイオード２９の一部とにおいて、同じ膜厚で存在している点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜第１半導体基体の構成＞
　（第１半導体層の構成）
　図１５Ａに示すように、第２領域２８は、第１半導体層２１に、第１半導体層２１の厚み方向において第２の面Ｓ２側寄りの位置に設けられている。また、図１５Ｂに示すように、第２領域２８は、第１半導体層２１の面のうち、光入射面とは反対側の面である第２の面Ｓ２の全面に臨んでいる。つまり、第１半導体層２１は、層状に設けられた第１領域２７と第２領域２８とを有する。第２領域２８の膜厚は、第１半導体層２１において均一に設けられている。また、図１５Ａに示すように、ＦＤ４４１のＺ方向の厚みである厚みｈは、第２領域２８のＺ方向の厚み（膜厚）である厚みｇ以下である（ｈ≦ｇ）。そして、第１半導体層２１の、厚み方向において第２領域２８より光入射面寄りの部分には、領域としては第１領域２７のみが設けられている。
　フォトダイオード２９は、ゲルマニウムからなる第１領域２７とシリコンからなる第２領域２８との両方を含む領域に設けられている。つまり、フォトダイオード２９は、ゲルマニウムとシリコンとの両方を含んでいる。ここで、シリコンのＩＲ光に対する量子効率はゲルマニウムより低い。しかし、フォトダイオード２９は、第１半導体層２１の厚み方向において、光入射面寄りの位置にゲルマニウムからなる第１領域２７を有し、光入射面とは反対側の第２の面Ｓ２寄りの位置にシリコンからなる第２領域２８を有する。このため、フォトダイオード２９は、主に第１領域２７において光電変換を行う。そして、第１領域２７は、フォトダイオード２９の中において光入射面側から遠い場所にあるので、フォトダイオード２９の光電変換に大きく寄与することはない。ＦＤ４４１は、シリコンからなる第２領域２８内に設けられている。また、第２領域２８は均一な膜厚を有するので、ＦＤ４４１とフォトダイオード２９の一部とにおいて、同じ膜厚で存在している。
　＜効果＞
　この第２実施形態の変形例１に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　また、第２実施形態の変形例１に係る固体撮像装置１では、第２領域２８は、平面状に均一に設けられるので、製造プロセスが容易になる。これにより、固体撮像装置１の量産性を高めることができる。
　さらに、フォトダイオード２９は、第２領域２８より光入射面側寄りの位置に形成されたゲルマニウムからなる第１領域２７を利用して光電変換を行うので、シリコンからなる第２領域２８を含んでいても、十分な光電変換量が得られる。
　なお、本技術の第２実施形態の変形例１に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図１６に示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第２実施形態の変形例２］
　図１７Ａ及び図１７Ｂに示す本技術の第２実施形態の変形例２について、以下に説明する。本第２実施形態の変形例２に係る固体撮像装置１が上述の第２実施形態に係る固体撮像装置１と相違するのは、第２領域２８が段差を有して異なる膜厚で設けられている点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜第１半導体基体の構成＞
　（第１半導体層の構成）
　図１７Ａに示すように、第２領域２８は、第１半導体層２１に、第１半導体層２１の厚み方向において第２の面Ｓ２側寄りの位置に設けられている。また、図１７Ｂに示すように、第２領域２８は、第２の面Ｓ２のうちの一部である第１範囲Ｓ２１に臨んでいる第１部分２８１と、第２の面Ｓ２のうちの第１範囲Ｓ２１とは異なる部分である第２範囲Ｓ２２に臨んでいる第２部分２８２とを有している。第１範囲Ｓ２１は、一点鎖線で示す輪郭線２１ｂにより囲まれた領域である。また、第２範囲Ｓ２２は、ここでは第２の面Ｓ２のうちの第１範囲Ｓ２１以外の部分全面である。
　図１７Ａに示すように、第１部分２８１のＺ方向の厚み（膜厚）である厚みｇは、第２部分２８２のＺ方向の厚み（膜厚）である厚みｉより大きい（ｉ＜ｇ）。このように、第２領域２８は、ＦＤ４４１が設けられた第１部分２８１とそれ以外の第２部分２８２とで段差がある構成を有する。そして、ＦＤ４４１は、厚みが大きい第１部分２８１に設けられている。ＦＤ４４１のＺ方向の厚みである厚みｈは、第１部分２８１の厚みｇ以下であり、第２部分２８２の厚みｉより大きい（ｉ＜ｈ≦ｇ）。
　第１半導体層２１の、厚み方向において第２領域２８より光入射面寄りの部分には、領域としては第１領域２７のみが設けられている。そして、フォトダイオード２９は、第１領域２７に設けられている。図１７Ａに示すように、第１領域２７は、厚み方向において第１部分２８１より光入射面寄りの部分に設けられた第１部分２７１と、第２部分２８２より光入射面寄りの部分に設けられた第２部分２７２とを有している。第２部分２７２のＺ方向の厚み（膜厚）である厚みｋは、第１部分２７１のＺ方向の厚み（膜厚）である厚みｊより大きい（ｊ＜ｋ）。そして、フォトダイオード２９は、厚みが大きい第２部分２７２に設けられている。
　＜効果＞
　この第２実施形態の変形例２に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　また、この第２実施形態の変形例２に係る固体撮像装置１では、第２領域２８のうち、ＦＤ４４１が設けられる第１部分２８１以外の領域である第２部分２８２を、第１部分２８１及びＦＤ４４１の厚みより薄く設けている。これにより、第１領域２７の第２部分２７２の厚みｋを第１部分２７１の厚みｊより大きくすることができ、フォトダイオード２９を第１領域２７のみで構成することができる。これにより、フォトダイオード２９が、シリコン（第２半導体材料）とゲルマニウム（第１半導体材料）のような異種材料同士の接合部分を含まないように形成されるので、固体撮像装置１の性能が向上する。
　なお、第２範囲Ｓ２２は、第２の面Ｓ２のうちの第１範囲Ｓ２１以外の部分全面であったが、図１８に示すように、第２の面Ｓ２のうちの第１範囲Ｓ２１以外の部分の一部でも良い。第２範囲Ｓ２２は、第２の面Ｓ２のうちの第１範囲Ｓ２１とは異なる部分であればよい。
　また、フォトダイオード２９を第１領域２７のみで構成していたが、ゲルマニウムからなる第１領域２７とシリコンからなる第２領域２８の第２部分２８２との両方を含んでいても良い。この場合、フォトダイオード２９はシリコンを含むことになるものの、フォトダイオード２９に含まれるシリコンの量は、上述の第２実施形態の変形例１の場合と比べて少なくなる。そのため、光電変換に用いられるゲルマニウムの量がフォトダイオード２９内で増え、フォトダイオード２９の性能が向上する。
　なお、本技術の第２実施形態の変形例２に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図１９に示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第２実施形態の変形例３］
　図２０に示す本技術の第２実施形態の変形例３について、以下に説明する。本第２実施形態の変形例３に係る固体撮像装置１が上述の第２実施形態に係る固体撮像装置１と相違するのは、フォトダイオード２９において生成された信号電荷を第１半導体基体２０側から第２半導体基体４０側へ押し出すのを支援するために、バイアス電圧ＶＢを第１半導体層２１に第１の面Ｓ１側から印加する点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第１半導体層２１に設けられた、第１導電型の拡散領域である第１コンタクト領域２４には、バイアス電圧ＶＢが印加される。第１コンタクト領域２４は、第１半導体層２１に、第１の面Ｓ１側寄りの位置に設けられていて、より具体的には、その一部が第１の面Ｓ１に臨んでいる。また、バイアス電圧ＶＢは、第１半導体基体２０が備えたビア２６ａ、配線２６ｂ、第１半導体層２１を貫通するＴＳＶ（through-silicon via）２６ｃ、及び図示しない配線等を介して、第１コンタクト領域２４に印加される。
　＜効果＞
　この第２実施形態の変形例３に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　なお、本技術の第２実施形態の変形例３に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図２１に示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第２実施形態の変形例４］
　図２２に示す本技術の第２実施形態の変形例４について、以下に説明する。本第２実施形態の変形例４に係る固体撮像装置１が上述の第２実施形態に係る固体撮像装置１と相違するのは、フォトダイオード２９において生成された信号電荷を第１半導体基体２０側から第２半導体基体４０側へ押し出すのを支援するために、バイアス電圧ＶＢを第１半導体層２１に第２の面Ｓ２側から印加する点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第１コンタクト領域２４は、第１半導体層２１に、第２の面Ｓ２側寄りの位置に設けられていて、より具体的には、その一部が第２の面Ｓ２に臨んでいる。また、バイアス電圧ＶＢは、第１半導体基体２０のビア２６ｄ、配線２６ｅ等を介して、第１コンタクト領域２４に印加される。
　＜効果＞
　この第２実施形態の変形例４に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　なお、本技術の第２実施形態の変形例４に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図２３に示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第２実施形態の変形例５］
　図２４Ａから図２４Ｃに示す本技術の第２実施形態の変形例５について、以下に説明する。本第２実施形態の変形例５に係る固体撮像装置１は、上述の第２実施形態に係る技術をiToF（indirect Time of Flight）センサである固体撮像装置１に適用したものであり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第１半導体層２１の領域２１ａの各々は、第１領域２７と、第２領域２８Ｌと、第２領域２８Ｒとを含んでいる。また、第１半導体層２１の領域２１ａの各々は、一つのフォトダイオード２９を含んでいる。このフォトダイオード２９は、第１領域２７に設けられている。より具体的には、フォトダイオード２９は、第１領域２７のうち、第２領域２８Ｌと第２領域２８Ｒとの間に位置する第３部分２７３に設けられている。
　固体撮像装置１は、一つのフォトダイオード２９について、２つの読み出し回路１５Ｌ，１５Ｒを有している。読み出し回路１５Ｌ，１５Ｒのそれぞれは、フォトダイオード２９内に蓄積された信号電荷を読み出し、信号電荷に基づく信号（画素信号）を出力する。読み出し回路１５Ｌ，１５Ｒの各々は、転送トランジスタ４３と、ＦＤ４４１と、ＦＤ４４２と、リセットトランジスタ４５と、選択トランジスタ４６と、増幅トランジスタ４７と、を含む。これら読み出し回路１５Ｌ，１５Ｒは、フォトダイオード２９と図２の垂直信号線１１との間に設けられている。
　図２４Ａに示すように、第２領域２８Ｌは、領域２１ａのうちの読み出し回路１５Ｌ側の位置に設けられ、第２領域２８Ｒは、領域２１ａのうちの読み出し回路１５Ｒ側の位置に設けられている。つまり、第２領域２８Ｌは読み出し回路１５Ｌに対応し、第２領域２８Ｒは読み出し回路１５Ｒに対応している。読み出し回路１５ＬのＦＤ４４１は第２領域２８Ｌ内に設けられ、読み出し回路１５ＲのＦＤ４４１は第２領域２８Ｒ内に設けられている。そして、読み出し回路１５Ｌの転送トランジスタ４３は、フォトダイオード２９に蓄積された信号電荷を、読み出し回路１５ＬのＦＤ４４１に転送する。同様に、読み出し回路１５Ｒの転送トランジスタ４３は、フォトダイオード２９に蓄積された信号電荷を、読み出し回路１５ＲのＦＤ４４１に転送する。このように、固体撮像装置１は、一つのフォトダイオード２９毎に、ＦＤ４４１と、フォトダイオード２９内に蓄積された信号電荷をＦＤ４４１に転送する転送トランジスタ４３と、第２領域２８と、からなる組を二組有する。
　図２９に示す光源装置２１１は、被写体に向かって光を照射する際に、一定周期で光ったり消えたりする。そして、固体撮像装置１は、読み出し回路１５Ｌの転送トランジスタ４３と読み出し回路１５Ｒの転送トランジスタ４３とを、光源装置２１１と同じ周期で交互にオン、オフする。これにより、固体撮像装置１は、フォトダイオード２９で光電変換されて得られた信号電荷を、読み出し回路１５ＬのＦＤ４４１と読み出し回路１５ＲのＦＤ４４１とに振り分けて転送する。この振り分けられた信号電荷の比率により、被写体までの距離が求められる。
　＜効果＞
　この第２実施形態の変形例５に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　また、一つのフォトダイオード２９に対して２つの読み出し回路１５Ｌ，１５Ｒが設けられる場合であっても、２つの読み出し回路の各々につい第２領域２８が対応して設けられている。そのため、２つの読み出し回路の各々のＦＤ４４１についても、第２領域２８に形成することができる。
　なお、一つのフォトダイオード２９に対して設けられる読み出し回路の数は複数であれば良く、２つに限定されず、３つ以上であっても良い。同様に、固体撮像装置１は、一つのフォトダイオード２９毎に、ＦＤ４４１と、フォトダイオード２９内に蓄積された信号電荷をＦＤ４４１に転送する転送トランジスタ４３と、第２領域２８と、からなる組を複数有している。
　また、本技術の第２実施形態の変形例５に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図２５Ａ及び図２５Ｂに示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第２実施形態の変形例６］
　図２６Ａから図２６Ｃに示す本技術の第２実施形態の変形例６について、以下に説明する。本第２実施形態の変形例６に係る固体撮像装置１が上述の第２実施形態に係る固体撮像装置１と相違するのは、複数のフォトダイオード２９で一つのＦＤ４４１を共有する画素共有構造である点であり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　図２６Ａから図２６Ｃは、４つのフォトダイオード２９で一つのＦＤ４４１を共有する例を示している。領域２１ａの各々は、一つのフォトダイオード２９及び一つの転送トランジスタ４３を有する。画素共有構造は、複数のフォトダイオード２９、複数の転送トランジスタ４３、複数の排出トランジスタ４９、共有される１つのＦＤ４４１、および共有される１つずつの他の画素トランジスタ（リセットトランジスタ４５、選択トランジスタ４６、増幅トランジスタ４７）とから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード２９及び転送トランジスタ４３が、１つのＦＤ４４及び他の１つずつの画素トランジスタを共有している。つまり、ＦＤ４４は、複数のフォトダイオード２９からの信号電荷をフォトダイオード２９毎に保持可能に設けられている。
　共有されるＦＤ４４１は、第２領域２８に設けられている。また、フォトダイオード２９の各々は、第１領域２７に設けられている。
　＜効果＞
　この第２実施形態の変形例６に係る固体撮像装置１であっても、上述の第２実施形態に係る固体撮像装置１と同様の効果が得られる。
　また、本技術の第２実施形態の変形例６に係る固体撮像装置１は、第１半導体基体２０と第２半導体基体４０とを接合する構成であったが、図２７Ａ及び図２７Ｂに示すように、基体としては第１半導体基体２０のみを有していても良い。
　［第３実施形態］
　図２８に示す本技術の第３実施形態について、以下に説明する。本第３実施形態に係る固体撮像装置１は、上述の第１実施形態に係る固体撮像装置１に上述の第２実施形態に係る技術を組み合わせたものであり、それ以外の固体撮像装置１の構成は、基本的に上述の第２実施形態の固体撮像装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　上述の第１実施形態においては、第１半導体層２１と第２半導体層４１とは、同じ材料、例えば単結晶シリコンからなる半導体基板を用いていた。本第３実施形態においては、第１半導体層２１は第１半導体材料からなる第１領域２７を含み、第２半導体層４１は、第２半導体材料からなる第２領域２８を含む。例えば、第１半導体層２１は第１半導体材料（例えば、ゲルマニウム）からなり、第２半導体層４１は量子効率が第１半導体材料より低い第２半導体材料（例えば、シリコン）からなる。ＦＤ４４は、第２領域２８に設けられている。本第３実施形態に係る固体撮像装置１は、それ以外は第１実施形態に係る固体撮像装置１と同様の構成になっている。
　＜効果＞
　この第３実施形態に係る固体撮像装置１であっても、上述の第１実施形態に係る固体撮像装置１と同様の効果が得られる。
　さらに、ＩＲ光のような光Ｌに対し、ゲルマニウムはシリコンより高感度である。このような感度の違いがあり、また光Ｌは先にゲルマニウムを通過する際に吸収され、さらには遮光層６０が存在するので、光ＬがＦＤ４４に到達するのを抑制でき、また仮に光ＬがＦＤ４４に到達できたとしても、感度の違いによりシリコンでの光電変換を抑制することができる。
　［第４実施形態］
　本第４実施形態においては、電子機器の構成例について説明する。図２９に示すように、電子機器としての距離画像機器２０１は、光学系２０２、半導体チップ（センサチップ）２Ｘ、画像処理回路２０３、モニタ２０４、及びメモリ２０５を備えて構成される。距離画像機器２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光学系２０２は、１枚または複数枚の光学レンズを有して構成され、被写体からの像光（入射光）を半導体チップ２Ｘに導き、半導体チップ２Ｘの受光面（センサ部）に結像させる。
　半導体チップ２Ｘとしては、上述した第１実施形態の固体撮像装置１を搭載した半導体チップ２が適用され、半導体チップ２Ｘから出力される受光信号（ＡＰＤ　ＯＵＴ）から求められる距離を示す距離信号が画像処理回路２０３に供給される。
　画像処理回路２０３は、半導体チップ２Ｘから供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０４に供給されて表示されたり、メモリ２０５に供給されて記憶（記録）されたりする。
　このように構成された距離画像機器２０１では、上述した半導体チップ２を適用することで、安定性の高い画素３からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。すなわち、距離画像機器２０１は、より正確な距離画像を取得することができる。
　なお、半導体チップ２Ｘとして、本技術の第１実施形態に係る固体撮像装置１を搭載した半導体チップ２が適用されたが、第１実施形態の変形例１から変形例３、第２実施形態及びその変形例１から変形例６、第３実施形態のいずれか又はその組み合わせに係る固体撮像装置１を搭載した半導体チップ２を適用しても良い。
　＜イメージセンサの使用例＞
　上述した半導体チップ２（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜その他の実施形態＞
　上記のように、本技術は第１～第４実施形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第２実施形態及びその変形例において、排出トランジスタ４９を備えていなくても良い。また、第２実施形態の変形例３及び変形例４に記載のバイアス電圧ＶＢを印加する構成は、第２実施形態の他の変形例である変形例１、２、５、６に適用しても良いし、第２実施形態及びその変形例において、バイアス電圧ＶＢを印加しない構成であっても良い。
　又、第１実施形態から第４実施形態及びその変形例で説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、上述の第３実施形態に係る固体撮像装置１では、上述の第２実施形態において説明した異なる半導体材料を用いるという技術的思想を、第１実施形態に係る固体撮像装置１に組み合わせているが、同思想を第１実施形態の変形例１から変形例３に係る固体撮像装置１に組み合わせても良い。また、例えば、上述の第１実施形態において説明した、第２半導体基体４０側のＦＤ４４を遮光層６０で遮光するという技術的思想を、第２実施形態及びその変形例１から６に係る固体撮像装置１に組み合わせても良い。また、例えば、第２実施形態の変形例５のiToFセンサの構造又は第２実施形態の変形例６のＦＤ４４１を共有する構造を、第２実施形態の変形例１から変形例４に適用する等、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　光電変換を行う光電変換部が複数設けられた第１半導体層及び前記第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、
　前記光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び前記第２半導体層の一方の面側に設けられた第２配線層を有し、前記第２配線層が前記第１配線層と前記第２半導体層との間に位置するように前記第１半導体基体と重ね合わされて接合された第２半導体基体と、
　前記第１配線層および前記第２配線層のうちの少なくとも一方に、前記電荷保持部と厚み方向で対向する位置に設けられた遮光層と、
　を備えた固体撮像装置。
（２）
　平面視において、前記遮光層は、前記電荷保持部の少なくとも一部と重なっている、（１）に記載の固体撮像装置。
（３）
　平面視において、前記遮光層は、前記電荷保持部の全体と重なっている、（２）に記載の固体撮像装置。
（４）
　前記遮光層は、前記第２配線層に複数層設けられたメタル膜のうち、前記第２配線層の厚み方向において前記第２半導体層に最も近いメタル膜により構成されている、（１）から（３）のいずれかに記載の固体撮像装置。
（５）
　前記遮光層は、前記第２配線層に前記電荷保持部と厚み方向で対向する位置に複数層設けられたメタル層のうち、前記第２半導体層に最も近い前記メタル層である、（１）から（３）のいずれかに記載の固体撮像装置。
（６）
　前記遮光層は、前記第１配線層に設けられた第１接続パッド及び前記第２配線層に設けられ前記第１接続パッドと接合された第２接続パッドのうちの少なくとも一方の接続パッドである、（１）から（３）のいずれかに記載の固体撮像装置。
（７）
　前記遮光層は複数層設けられている、（１）から（３）のいずれかに記載の固体撮像装置。
（８）
　前記遮光層は、前記第２配線層に前記電荷保持部と厚み方向で対向する位置に複数層設けられたメタル層のうち、前記第２配線層の厚み方向において前記第２半導体層に最も近い前記メタル層と、前記第１配線層に設けられた第１接続パッド及び前記第２配線層に設けられ前記第１接続パッドと接合された第２接続パッドのうちの少なくとも一方の接続パッドと、を含む、（７）に記載の固体撮像装置。
（９）
　前記第２半導体層は、光電変換により得られた信号電荷を前記電荷保持部に転送する転送トランジスタを含む、（１）から（８）のいずれかに記載の固体撮像装置。
（１０）
　前記第１半導体層は第１半導体材料からなり、前記第２半導体層は、光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる、（１）から（９）のいずれかに記載の固体撮像装置。
（１１）
　固体撮像装置と、
　前記固体撮像装置に被写体からの像光を結像させる光学系と、
　を備え、
　前記固体撮像装置は、
　光電変換を行う光電変換部が複数設けられた第１半導体層及び前記第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、
　前記光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び前記第２半導体層の一方の面に設けられた第２配線層を有し、前記第２配線層が前記第１配線層と前記第２半導体層との間に位置するように前記第１半導体基体と重ね合わされて接合された第２半導体基体と、
　前記第１配線層および前記第２配線層のうちの少なくとも一方に、前記電荷保持部と厚み方向で対向する位置に設けられた遮光層と、を有する、
　電子機器。
（１２）
　第１半導体材料からなる第１領域と光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる第２領域とを含み、光電変換を行う光電変換部と前記光電変換部により生成された信号電荷を保持する電荷保持部とを含む第１半導体層を備え、
　前記光電変換部は、前記第１領域及び前記第２領域のうち少なくとも前記第１領域を含む領域内に設けられ、
　前記電荷保持部は、前記第２領域内に設けられている、固体撮像装置。
（１３）
　前記第２領域は、前記第１半導体層の面のうち、光入射面とは反対側の面である第２の面に臨んでいる、（１２）に記載の固体撮像装置。
（１４）
　前記第２領域は、前記第２の面のうちの一部である第１範囲においてのみ第２の面に臨んでいる、（１３）に記載の固体撮像装置。
（１５）
　前記第２領域は、前記第２の面の全面に臨んでいる、（１３）に記載の固体撮像装置。（１６）
　前記第２領域は、前記第２の面のうちの一部である第１範囲に臨んでいる第１部分と、前記第２の面のうちの前記第１範囲とは異なる部分である第２範囲に臨んでいる第２部分と、を有し、
　前記第１半導体層の厚み方向における前記第１部分の寸法は、前記第１半導体層の厚み方向における前記第２部分の寸法より大きく、
　前記電荷保持部は、前記第１部分に設けられている、（１３）に記載の固体撮像装置。（１７）
　一つの前記光電変換部毎に、前記電荷保持部と、前記光電変換部内に蓄積された前記信号電荷を前記電荷保持部に転送する転送トランジスタと、前記第２領域と、からなる組を複数有する、（１２）又は（１３）のいずれかに記載の固体撮像装置。
（１８）
　一つの前記電荷保持部は、複数の前記光電変換部からの前記信号電荷を前記光電変換部毎に保持可能に設けられている、（１２）から（１６）のいずれかに記載の固体撮像装置。
（１９）
　前記第１半導体材料は、ゲルマニウム、シリコンゲルマニウム、ガリウム砒素、インジウムガリウムヒ素、又は銅インジウムガリウムセレンであり、
　前記第２半導体材料はシリコンである、（１２）から（１８）のいずれかに記載の固体撮像装置。
（２０）
　固体撮像装置と、
　前記固体撮像装置に被写体からの像光を結像させる光学系と、
　を備え、
　前記固体撮像装置は、
　第１半導体材料からなる第１領域と光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる第２領域とを含み、光電変換を行う光電変換部と前記光電変換部により生成された信号電荷を保持する電荷保持部とを含む第１半導体層、を備え、
　前記光電変換部は、前記第１領域及び前記第２領域のうち少なくとも前記第１領域を含む領域内に設けられ、
　前記電荷保持部は、前記第２領域内に設けられている、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１…固体撮像装置
　２…半導体チップ
　２Ａ…画素領域
　２Ｂ…周辺領域
　３…画素
　４…垂直駆動回路
　５…カラム信号処理回路
　６…水平駆動回路
　７…出力回路
　８…制御回路
　１３…ロジック回路
　２０…第１半導体基体
　２１…第１半導体層
　２１ａ…領域
　２２…分離部
　２３…光吸収部
　２４…第１コンタクト領域
　２５…第２コンタクト領域
　２７…第１領域
　２８…第２領域
　２９…フォトダイオード
　３１…第１配線層
　３２…第１層間絶縁膜
　３３…ビア
　３４…第１接続パッド
　４０…第２半導体基体
　４１…第２半導体層
　４２…第３コンタクト領域
　４３…転送トランジスタ
　４４…フローティングディフュージョン
　４５…リセットトランジスタ
　４６…選択トランジスタ
　４７…増幅トランジスタ
　４８…ウエルコンタクト
　４９…排出トランジスタ
　５１…第２配線層
　５２…第２層間絶縁膜
　５３…ビア
　５４、５５、５６、５７…メタル層
　５８…第２接続パッド
　６０…遮光層
　７１…平坦化膜
　７２…マイクロレンズ層
　２０１…距離画像機器
　２０２…光学系
　２Ｘ…半導体チップ
　２０３…画像処理回路
　２０４…モニタ
　２０５…メモリ
　２１１…光源装置
　Ｍ１…第１メタル膜
　Ｍ２…第２メタル膜
　Ｍ３…第３メタル膜
　Ｍ４…第４メタル膜
　Ｍ５…第５メタル膜
　Ｍ６…第６メタル膜
 

Claims (20)

  1. 　光電変換を行う光電変換部が複数設けられた第１半導体層及び前記第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、
    　前記光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び前記第２半導体層の一方の面側に設けられた第２配線層を有し、前記第２配線層が前記第１配線層と前記第２半導体層との間に位置するように前記第１半導体基体と重ね合わされて接合された第２半導体基体と、
    　前記第１配線層および前記第２配線層のうちの少なくとも一方に、前記電荷保持部と厚み方向で対向する位置に設けられた遮光層と、
    　を備えた固体撮像装置。
  2. 　平面視において、前記遮光層は、前記電荷保持部の少なくとも一部と重なっている、請求項１に記載の固体撮像装置。
  3. 　平面視において、前記遮光層は、前記電荷保持部の全体と重なっている、請求項２に記載の固体撮像装置。
  4. 　前記遮光層は、前記第２配線層に複数層設けられたメタル膜のうち、前記第２配線層の厚み方向において前記第２半導体層に最も近いメタル膜により構成されている、請求項１に記載の固体撮像装置。
  5. 　前記遮光層は、前記第２配線層に前記電荷保持部と厚み方向で対向する位置に複数層設けられたメタル層のうち、前記第２半導体層に最も近い前記メタル層である、請求項１に記載の固体撮像装置。
  6. 　前記遮光層は、前記第１配線層に設けられた第１接続パッド及び前記第２配線層に設けられ前記第１接続パッドと接合された第２接続パッドのうちの少なくとも一方の接続パッドである、請求項１に記載の固体撮像装置。
  7. 　前記遮光層は複数層設けられている、請求項１に記載の固体撮像装置。
  8. 　前記遮光層は、前記第２配線層に前記電荷保持部と厚み方向で対向する位置に複数層設けられたメタル層のうち、前記第２配線層の厚み方向において前記第２半導体層に最も近い前記メタル層と、前記第１配線層に設けられた第１接続パッド及び前記第２配線層に設けられ前記第１接続パッドと接合された第２接続パッドのうちの少なくとも一方の接続パッドと、を含む、請求項７に記載の固体撮像装置。
  9. 　前記第２半導体層は、光電変換により得られた信号電荷を前記電荷保持部に転送する転送トランジスタを含む、請求項１に記載の固体撮像装置。
  10. 　前記第１半導体層は第１半導体材料からなり、前記第２半導体層は、光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる、請求項１に記載の固体撮像装置。
  11. 　固体撮像装置と、
    　前記固体撮像装置に被写体からの像光を結像させる光学系と、
    　を備え、
    　前記固体撮像装置は、
    　光電変換を行う光電変換部が複数設けられた第１半導体層及び前記第１半導体層の光入射面とは反対の面側に設けられた第１配線層を有する第１半導体基体と、
    　前記光電変換部で生成された信号電荷を保持する電荷保持部が設けられた第２半導体層及び前記第２半導体層の一方の面に設けられた第２配線層を有し、前記第２配線層が前記第１配線層と前記第２半導体層との間に位置するように前記第１半導体基体と重ね合わされて接合された第２半導体基体と、
    　前記第１配線層および前記第２配線層のうちの少なくとも一方に、前記電荷保持部と厚み方向で対向する位置に設けられた遮光層と、を有する、
    　電子機器。
  12. 　第１半導体材料からなる第１領域と光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる第２領域とを含み、光電変換を行う光電変換部と前記光電変換部により生成された信号電荷を保持する電荷保持部とを含む第１半導体層を備え、
    　前記光電変換部は、前記第１領域及び前記第２領域のうち少なくとも前記第１領域を含む領域内に設けられ、
    　前記電荷保持部は、前記第２領域内に設けられている、固体撮像装置。
  13. 　前記第２領域は、前記第１半導体層の面のうち、光入射面とは反対側の面である第２の面に臨んでいる、請求項１２に記載の固体撮像装置。
  14. 　前記第２領域は、前記第２の面のうちの一部である第１範囲においてのみ第２の面に臨んでいる、請求項１３に記載の固体撮像装置。
  15. 　前記第２領域は、前記第２の面の全面に臨んでいる、請求項１３に記載の固体撮像装置。
  16. 　前記第２領域は、前記第２の面のうちの一部である第１範囲に臨んでいる第１部分と、前記第２の面のうちの前記第１範囲とは異なる部分である第２範囲に臨んでいる第２部分と、を有し、
    　前記第１半導体層の厚み方向における前記第１部分の寸法は、前記第１半導体層の厚み方向における前記第２部分の寸法より大きく、
    　前記電荷保持部は、前記第１部分に設けられている、請求項１３に記載の固体撮像装置。
  17. 　一つの前記光電変換部毎に、前記電荷保持部と、前記光電変換部内に蓄積された前記信号電荷を前記電荷保持部に転送する転送トランジスタと、前記第２領域と、からなる組を複数有する、請求項１２に記載の固体撮像装置。
  18. 　一つの前記電荷保持部は、複数の前記光電変換部からの前記信号電荷を前記光電変換部毎に保持可能に設けられている、請求項１２に記載の固体撮像装置。
  19. 　前記第１半導体材料は、ゲルマニウム、シリコンゲルマニウム、ガリウム砒素、インジウムガリウムヒ素、又は銅インジウムガリウムセレンであり、
    　前記第２半導体材料はシリコンである、請求項１２に記載の固体撮像装置。
  20. 　固体撮像装置と、
    　前記固体撮像装置に被写体からの像光を結像させる光学系と、
    　を備え、
    　前記固体撮像装置は、
    　第１半導体材料からなる第１領域と光子が電子に変換される確率を示す量子効率が前記第１半導体材料より低い第２半導体材料からなる第２領域とを含み、光電変換を行う光電変換部と前記光電変換部により生成された信号電荷を保持する電荷保持部とを含む第１半導体層、を備え、
    　前記光電変換部は、前記第１領域及び前記第２領域のうち少なくとも前記第１領域を含む領域内に設けられ、
    　前記電荷保持部は、前記第２領域内に設けられている、
    　電子機器。
     
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