WO2022254773A1 - 光検出装置及び電子機器 - Google Patents

光検出装置及び電子機器 Download PDF

Info

Publication number
WO2022254773A1
WO2022254773A1 PCT/JP2022/001573 JP2022001573W WO2022254773A1 WO 2022254773 A1 WO2022254773 A1 WO 2022254773A1 JP 2022001573 W JP2022001573 W JP 2022001573W WO 2022254773 A1 WO2022254773 A1 WO 2022254773A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
region
photoelectric conversion
photodetector
view
Prior art date
Application number
PCT/JP2022/001573
Other languages
English (en)
French (fr)
Inventor
尚史 寺田
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2022254773A1 publication Critical patent/WO2022254773A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device, and is particularly effective when applied to a photodetector having a photoelectric conversion region partitioned by a separation region in a semiconductor layer and an electronic device including the same. technology.
  • Photodetection devices such as solid-state imaging devices and ranging sensors divide the photoelectric conversion region of the semiconductor layer into separate regions.
  • an isolation region having a trench structure (trench type isolation region) capable of electrically and optically isolating photoelectric conversion regions adjacent to each other on a two-dimensional plane is employed.
  • the trench isolation region includes a trench provided in the semiconductor layer and an embedded film such as an insulating film or a conductive film embedded in the trench. This trench isolation region usually has a lattice plane pattern.
  • the grid plane pattern includes intersections where trench isolation regions extending in different directions (for example, mutually orthogonal X and Y directions) intersect in a two-dimensional plane.
  • the plane size of the intersections tends to expand more than the area other than the intersections due to the microloading effect when the grooves are formed in the semiconductor layer.
  • the expansion of the intersection reduces the planar size of the photoelectric conversion region surrounded by the trench isolation region, and affects the saturation signal amount Qs. Also, the widening of the intersections becomes more pronounced with the depth of the trench isolation regions.
  • the semiconductor layer between the X-direction trench isolation region and the Y-direction trench isolation region is miniaturized, and the X-direction trench isolation region and the Y-direction trench isolation region are separated. It is necessary to reduce the separation distance.
  • the mechanical strength of the semiconductor layer between the X-direction trench-type isolation region and the Y-direction trench-type isolation region decreases with miniaturization. That is, there is a trade-off relationship between the miniaturization of the semiconductor layer and the mechanical strength between the X-direction trench-type isolation region and the Y-direction trench-type isolation region, and there is room for improvement from the viewpoint of reliability.
  • the purpose of this technology is to improve reliability.
  • a photodetector includes a semiconductor layer having a photoelectric conversion region partitioned by an isolation region including a groove.
  • the isolation region includes a first portion and a second portion adjacent to each other with the semiconductor layer interposed therebetween in plan view, and the semiconductor layer between the first portion and the second portion is the first portion.
  • Including a first side portion on the side of the portion and a second side portion on the side of the second portion, the first side portion and the second side portion have different shapes in a cross-sectional view.
  • a photodetector includes a semiconductor layer having a photoelectric conversion region partitioned by an isolation region including a groove, and two transfer transistors provided in the photoelectric conversion region.
  • the isolation region includes a first portion and a second portion adjacent to each other with the semiconductor layer interposed therebetween in plan view, and the semiconductor layer between the first portion and the second portion is the first portion.
  • Including a first side portion on the side of the portion and a second side portion on the side of the second portion, the first side portion and the second side portion have different shapes in a cross-sectional view.
  • An electronic device includes the photodetector.
  • FIG. 1 is a chip layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 3 is a schematic cross-sectional view showing a cross-sectional structure of a pixel array section
  • FIG. 4 is a schematic plan view showing a plane pattern of separation regions in a pixel array section
  • 5 is a schematic plan view showing a first plane pattern included in the plane pattern of FIG. 4
  • FIG. FIG. 6 is a schematic cross-sectional view showing a cross-sectional structure taken along line II-II of FIG.
  • FIG. 5; 5 is a schematic plan view showing a second plane pattern included in the plane pattern of FIG. 4;
  • FIG. FIG. 8 is a schematic cross-sectional view showing a cross-sectional structure taken along line III-III of FIG. 7; It is a principal part typical sectional view which shows the modification of 1st Embodiment. It is a principal part schematic plan view which shows the modification of 1st Embodiment. It is a block diagram showing a configuration example of a ranging sensor according to a second embodiment of the present technology.
  • FIG. 7 is a schematic cross-sectional view of a main part showing a configuration example of a pixel mounted on a distance measuring sensor according to a second embodiment of the present technology; It is a figure showing an equivalent circuit of a pixel carried in a ranging sensor concerning a 2nd embodiment of this art. It is a principal part typical sectional view which shows the modification of 2nd Embodiment.
  • FIG. 11 is a schematic plan view of a main part showing a configuration example of pixels mounted in a solid-state imaging device according to a third embodiment of the present technology; It is a figure showing an example of 1 composition of electronic equipment concerning a 4th embodiment of this art. It is a figure showing an example of 1 composition of electronic equipment concerning a 5th embodiment of this art.
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction (depth direction) of the semiconductor layer 20 to be described later will be described as the Z direction.
  • CMOS complementary metal oxide semiconductor
  • a solid-state imaging device 1A mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2.
  • FIG. 16 this solid-state imaging device 1A (201) takes in image light (incident light 206) from a subject through an optical lens 202, and measures the light amount of the incident light 206 imaged on the imaging surface. Each pixel is converted into an electric signal and output as a pixel signal.
  • a semiconductor chip 2 on which a solid-state imaging device 1A is mounted has a square-shaped pixel array section 2A provided in the center in a two-dimensional plane including X and Y directions orthogonal to each other, A peripheral portion 2B is provided outside the pixel array portion 2A so as to surround the pixel array portion 2A.
  • the pixel array section 2A is a light receiving surface that receives light condensed by an optical lens (optical system) 202 shown in FIG. 16, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 has a logic circuit 13 shown in FIG.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like, as shown in FIG.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical driving circuit 4 sequentially selectively scans the pixels 3 of the pixel array section 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light. is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • Each pixel 3 of the plurality of pixels 3 includes the photoelectric conversion region 27 shown in FIG. 3 and a plurality of pixel transistors (not shown).
  • a plurality of pixel transistors for example, four transistors, a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor, can be employed.
  • the plurality of pixel transistors for example, three transistors excluding the selection transistor may be employed.
  • the semiconductor chip 2 includes a semiconductor layer 20 provided with a plurality of photoelectric conversion regions 27 and first surfaces located on opposite sides of the semiconductor layer 20 in the thickness direction (Z direction). S1 and a color filter layer 40 arranged on the light incident surface side which is the second surface S2 side of the second surface S2.
  • the semiconductor chip 2 further includes a plurality of microlenses 45 (on-chip lenses, wafer lenses) arranged on the light incident surface side of the color filter layer 40 (the side opposite to the semiconductor layer 20 side).
  • the semiconductor chip 2 includes a multilayer wiring layer 30 arranged on the first surface S1 side of the semiconductor layer 20, and a support substrate 34 arranged on the opposite side of the multilayer wiring layer 30 from the semiconductor layer 20 side. more ready.
  • the semiconductor layer 20 is composed of a p-type semiconductor substrate made of single crystal silicon, for example.
  • Each photoelectric conversion region 27 of the plurality of photoelectric conversion regions 27 is arranged in a matrix corresponding to each pixel 3 of the plurality of pixels 3 in the pixel array section 2A.
  • Each photoelectric conversion region 27 is partitioned by an isolation region 24 provided in the semiconductor layer 20 .
  • the separation region 24 extends from the second surface S2 side of the semiconductor layer 20 toward the first surface S1 side, and electrically and optically separates the photoelectric conversion regions 27 adjacent to each other in plan view.
  • the isolation region 24 includes a groove portion 22 extending from the second surface S2 side of the semiconductor layer 20 toward the first surface S1 side, and an insulating film 23 embedded in the groove portion 22 .
  • the isolation region 24 of the first embodiment extends over the second surface S2 and the first surface S1 of the semiconductor layer 20, although not limited thereto.
  • the first surface S1 of the semiconductor layer 20 is sometimes called an element forming surface or main surface, and the second surface S2 side is sometimes called a light incident surface or a rear surface.
  • the solid-state imaging device 1A of the first embodiment photoelectrically converts light incident from the second surface (light incident surface, back surface) S2 of the semiconductor layer 20 in the photoelectric conversion region 27 provided in the semiconductor layer 20.
  • a plan view refers to a case of viewing from a direction along the thickness direction (Z direction) of the semiconductor layer 20 .
  • a cross-sectional view refers to a case where a cross section along the thickness direction (Z direction) of the semiconductor layer 20 is viewed from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the semiconductor layer 20. .
  • the isolation region 24 a sandwich structure in which both sides of a metal film are sandwiched between insulating films in the trench 22 can also be adopted.
  • each photoelectric conversion region 27 of the plurality of photoelectric conversion regions 27 a p-type well region 21 made of, for example, a p-type semiconductor region and an n-type semiconductor region 21a are configured.
  • a photodiode (PD) element is configured as a photoelectric conversion element, and a transfer transistor is further configured.
  • a plurality of pixels 3 including photoelectric conversion elements and transfer transistors embedded in the semiconductor layer 20 are arranged in a matrix (two-dimensional matrix).
  • the photoelectric conversion region 27 signal charges are generated according to the amount of incident light, and the generated signal charges are accumulated.
  • the n-type semiconductor region 21 a is provided within the p-type well region 21 .
  • the photodiode PD includes a p-type well region 21 and an n-type semiconductor region 21a.
  • the multilayer wiring layer 30 is arranged on the first surface S1 side opposite to the light incident surface (second surface S2) side of the semiconductor layer 20, and includes wiring 32.
  • a plurality of layers are stacked with an interlayer insulating film 31 interposed therebetween.
  • a pixel transistor forming each pixel 3 is driven through the wiring 32 of each wiring layer. Since the multilayer wiring layer 30 is arranged on the side opposite to the light incident surface side (second surface S2 side) of the semiconductor layer 20, the layout of the wiring 32 can be freely set.
  • the color filter layer 40 includes, but is not limited to, a first color filter portion 41 for red (R), a second color filter portion 42 for green (G), and a third color filter portion for blue (B). 43.
  • the first to third color filter sections 41 to 43 are arranged in a matrix corresponding to each pixel 3 of the plurality of pixels 3, that is, each photoelectric conversion region 27 of the plurality of photoelectric conversion regions 27 in the pixel array section 2A. arranged in a shape.
  • the first to third color filter portions 41 to 43 are configured to transmit a specific wavelength of incident light that is to be received by the photoelectric conversion region 27 and allow the transmitted incident light to enter the photoelectric conversion region 27 .
  • the microlenses 45 of the plurality of microlenses 45 are arranged in rows and columns corresponding to the respective photoelectric conversion regions 27 of the plurality of pixels 3, that is, the respective photoelectric conversion regions 27 of the plurality of pixels 3 in the pixel array section 2A. are placed.
  • the microlens 45 collects the irradiation light and efficiently makes the collected light enter the photoelectric conversion region 27 of the semiconductor layer 20 via the color filter layer 40 .
  • a plurality of microlenses 45 constitute a microlens array on the light incident surface side of the color filter layer 40 .
  • the support substrate 34 is provided on the surface of the multilayer wiring layer 30 opposite to the side facing the semiconductor layer 20 .
  • the support substrate 34 is a substrate for securing the strength of the semiconductor layer 20 in the manufacturing stage of the solid-state imaging device 1A.
  • Silicon (Si) for example, can be used as the material of the support substrate 34 .
  • a planarizing film 36, a light shielding film 37 and an adhesive film 38 are laminated in this order from the semiconductor layer 20 side.
  • the planarization film 36 covers the entire light incident surface side of the semiconductor layer 20 in the pixel array section 2A so that the light incident surface side of the semiconductor layer 20 is flat without unevenness.
  • a silicon oxide (SiO 2 ) film for example, can be used as the planarization film 36 .
  • the light-shielding film 37 has a grid-like planar pattern in which the light-receiving surface side of each of the plurality of photoelectric conversion regions 27 is opened so that light from a predetermined pixel 3 does not leak into the adjacent pixel 3 .
  • a tungsten (W) film for example, is used as the light shielding film 37 .
  • the adhesive film 38 is arranged between the flattening film 36 and the light shielding film 37 and the color filter layer 40 and mainly enhances the adhesion between the light shielding film 37 and the color filter layer 40 .
  • a silicon oxide film for example, is used as the adhesive film 38 .
  • the solid-state imaging device 1A having the above configuration, light is irradiated from the microlens 45 side of the semiconductor chip 2, and the irradiated light is individually transmitted through the microlens 45 and the color filter portions 41, 42, and 43. Signal charges are generated by photoelectrically converting light in the photoelectric conversion region 27 . Then, the generated signal charges are output as pixel signals by the vertical signal lines 11 composed of the wirings 32 of the multilayer wiring layer 30 via the pixel transistors formed on the first surface S1 side of the semiconductor layer 20 . Also, the distance to the object is calculated based on the difference between the signal charges generated in the photoelectric conversion region 27 .
  • the separation region 24 includes a first portion 24x extending in the X direction and a second portion 24y extending in the Y direction in plan view.
  • the extending directions of the first portion 24x and the second portion 24y are orthogonal to each other.
  • Each photoelectric conversion region 27 of the plurality of photoelectric conversion regions 27 is partitioned by two second portions 24y of the separation region 24 on both ends in the X direction, and by two first portions 24x of the separation region 24 on both ends in the Y direction. partitioned.
  • Each of the first portion 24x and the second portion 24y included in the isolation region 24 extends over the second surface S2 and the first surface S1 of the semiconductor layer 20.
  • Each of the first portion 24x and the second portion 24y includes a groove portion 22 extending over the second surface S2 and the first surface S1 of the semiconductor layer 20, and an insulating film 23 embedded in the groove portion 22. including.
  • the first portions 24x are repeatedly arranged at predetermined intervals in the X direction in plan view.
  • a plurality of first portions 24x repeatedly arranged in the X direction form an X-direction separation row 25x.
  • the X-direction separation rows 25x are repeatedly arranged at predetermined intervals in the Y-direction in plan view.
  • the Y-direction arrangement pitch of the X-direction separation rows 25x is the same as the Y-direction arrangement pitch of the photoelectric conversion regions 27 as a design value.
  • the X-direction separation column 25x is arranged between two photoelectric conversion columns extending in the X direction and including a plurality of photoelectric conversion regions 27 arranged in the X direction.
  • the first portion 24 x is arranged every two photoelectric conversion regions 27 aligned in the X direction and extends across the two photoelectric conversion regions 27 .
  • the second portions 24y are repeatedly arranged at predetermined intervals in the Y direction in plan view.
  • a plurality of second portions 24y repeatedly arranged in the Y direction form a Y-direction separation row 25y.
  • the Y-direction separation rows 25y are repeatedly arranged at predetermined intervals in the X-direction in plan view.
  • the X-direction arrangement pitch of the Y-direction separation rows 25y is the same as the X-direction arrangement pitch of the photoelectric conversion regions 27 as a design value.
  • the Y-direction separation column 25y is arranged between two photoelectric conversion columns extending in the Y direction, each including a plurality of photoelectric conversion regions 27 arranged in the Y direction.
  • the second portion 24 y is arranged every two photoelectric conversion regions 27 aligned in the Y direction and extends across the two photoelectric conversion regions 27 .
  • the isolation region 24 As shown in FIG. 4, the first portion 24x and the second portion 24y are adjacent to each other with the semiconductor layer 20 interposed therebetween in plan view. In other words, the first portion 24x and the second portion 24y face each other with the semiconductor layer 20 interposed therebetween in plan view. That is, the isolation region 24 includes a first portion 24x and a second portion 25y that are adjacent to each other with the semiconductor layer 20 interposed therebetween in plan view. 5 and a second planar pattern 26a shown in FIG. 26b and .
  • the first planar pattern 26a has an end portion in the longitudinal direction (X direction) of the first portion 24x and an intermediate portion in the longitudinal direction (Y direction) of the second portion 24y with the semiconductor layer 20 therebetween. facing each other.
  • the first portion 24x is arranged on both sides of the second portion 24y in the short direction (width direction: X direction) in a plan view, and is spaced apart from the second portion 24y.
  • the second planar pattern 26b has an end portion in the longitudinal direction (Y direction) of the second portion 24y and an intermediate portion in the longitudinal direction (X direction) of the first portion 24x with the semiconductor layer 20 therebetween. facing each other.
  • the second portions 24y are arranged on both sides of the first portion 24x in the short direction (width direction: Y direction) in a plan view, spaced apart from the first portion 24x.
  • the two photoelectric conversion regions 27 arranged in the Y direction via the first portion 24x of the separation region 24 in plan view are the longitudinal ends of the first portion 24x and the length of the second portion 24y. They are connected to each other through the semiconductor layer 20 between them in the middle of the direction.
  • each photoelectric conversion region 27 of the plurality of photoelectric conversion regions 27 is partitioned by two second portions 24y of the separation regions 24 on both ends in the X direction, and separated by separation regions on both ends in the Y direction. 24 are partitioned by two first portions 24x.
  • the first portion 24x extending in the X direction and the second portion 24y extending in the Y direction are separated from each other in plan view, and the intersection portion where the first portion 24x and the second portion 24y intersect is formed. It has a grid-like plane pattern of the abolished intersection abolished structure.
  • the semiconductor layer 20 between the first portion 24x and the second portion 24y of the isolation region 24 is the first side portion 20y1 on the side of the first portion 24x. and a second side portion 20y2 on the side of the second portion 24y.
  • the second side surface portion 20y2 has a width Wy2 in the same direction as the width Wy1 of the first side surface portion 20y1 in the Y direction in plan view, which is larger than the width Wy1 of the first side surface portion 20y1. is also wider.
  • the Y-direction width Wy1 of the first side portion 20y1 is defined by the Y-direction width of the first separating portion 24x
  • the Y-direction width Wy2 of the second side portion 20y2 is defined by the Y-direction width of the second portion 24y. Defined by the length in the direction.
  • the first side surface portion 20y1 and the second side surface portion 20y2 have different surface shapes.
  • the first side portion 20y1 is formed in a planar shape
  • the second side portion 20y2 is formed in a curved shape.
  • the curved shape of the second side surface portion 20y2 is a concave shape in which the second side surface portion 20y2 is recessed toward the first side surface portion 20y1 .
  • the planar shape of the first side surface portion 20y1 and the curved shape of the second side surface portion 20y2 can be formed by devising the type and conditions of etching when processing the groove portion 22 of the isolation region 24 into the semiconductor layer 20. can be done.
  • the width Wy2 of the second side surface portion 20y2 is wider than the width Wy1 of the first side surface portion 20y1, the second side surface portion 20y2 is more easily curved than the first side surface portion 20y1. be able to.
  • the semiconductor layer 20 between the first portion 24x and the second portion 24y of the isolation region 24 is the first side portion 20x1 on the second portion 24y side. and a second side portion 20x2 on the side of the first portion 24x.
  • the second side surface portion 20x2 has a width Wx2 in the same direction as the width Wx1 in the X direction of the first side surface portion 20x1 in plan view, which is larger than the width Wx1 of the first side surface portion 20x1 . is also wider.
  • the X-direction width Wx1 of the first side portion 20x1 is defined by the X-direction width of the second separating portion 24y
  • the X-direction width Wx2 of the second side portion 20x2 is defined by the X-direction width of the first portion 24x. Defined by the length in the direction. As shown in FIG. 8, the first side portion 20x1 and the second side portion 20x2 have different surface shapes. In the first embodiment, like the first pattern 26a, the first side portion 20x1 is formed in a plane shape, and the second side portion 20x2 is formed in a curved shape.
  • the curved shape of the second side surface portion 20x2 is a concave shape in which the second side surface portion 20x2 is recessed toward the first side surface portion 20x1 .
  • the planar shape of the first side surface portion 20x1 and the curved shape of the second side surface portion 20x2 can also be formed by devising the type and conditions of etching when processing the groove portion 22 of the isolation region 24 into the semiconductor layer 20. be able to.
  • the separation region 24 separates a first portion 24x extending in the X direction and a second portion 24y extending in the Y direction from each other in plan view.
  • a grid plane pattern is formed in which the intersections of the first portion 24x and the second portion 24y are eliminated by spacing them apart. Therefore, in the isolation region 24 of the first embodiment, it is possible to suppress the reduction in the planar size of the photoelectric conversion region 27 due to the influence of the microloading effect when the trench 22 of the isolation region 24 is formed in the semiconductor layer 20. Therefore, it is possible to improve the saturation signal amount Qs.
  • the isolation region 24 has a grid-like plane pattern with no intersections, stress concentration applied to the film embedded in the groove 22 can be alleviated, and film cracking can be suppressed, thereby improving reliability. It becomes possible to plan
  • the semiconductor layer 20 between the first portion 24x and the second portion 24y of the isolation region 24 is, as shown in FIG . and the second side surface portion 20y2 on the side of the second portion 24y.
  • the semiconductor layer 20 between the second portion 24y and the first portion 24x of the isolation region 24 is, as shown in FIG . and the flat shape of the second side surface portion 20x2 on the first portion 24x side.
  • the first side surface portions 20y 1 and 20x 1 have a planar shape
  • the second side surface portions 20y 2 and 20x 2 have a concave curved shape.
  • the first portion 24x of the isolation region 24 is and the second portion 24y can be enhanced in mechanical strength.
  • the reliability can be further improved, and the photoelectric conversion region 27 is maintained while ensuring the mechanical strength of the semiconductor layer 20 between the first portion 24x and the second portion 24y of the isolation region 24. It is possible to promote the miniaturization of
  • the second side portions 20y 2 and 20x 2 of the semiconductor layer 20 between the first portion 24x and the second portion 24y of the isolation region 24 are curved, the second side portions 20y 2 and 20x 2 are curved.
  • the periodicity of the transmitted light that passes through is weakened, and color mixture can be suppressed.
  • the second side portions 20y 2 and 20x 2 are configured to have concave curved shapes.
  • the present technology is not limited to the first embodiment described above.
  • the first side portions 20y 1 and 20x 1 are formed in concave curved shapes
  • the second side portions 20y 2 and 20x 2 may be configured in a planar shape.
  • both the first side surface portions 20y 1 and 20x 1 and the second side surface portions 20y 2 and 20x 2 may be configured with curved shapes having different flatnesses.
  • the first side portions 20y 1 and 20x 1 and the second side portions 20y 2 and 20x 2 are configured with different shapes.
  • the second side surface portions 20y 2 and 20x 2 are configured to have concave curved shapes, but the second side surface portions 20y 2 and 20x 2 are configured to have convex curved shapes. You may
  • the isolation region 24 extending over the second surface S2 and the first surface S1 of the semiconductor layer 20 has been described.
  • the present technology is not limited to the isolation regions 24 shown in FIG. 3 of the first embodiment described above.
  • the present technology is also applied to an isolation region 24A that extends from the second surface S2 side of the semiconductor layer 20 toward the first surface S1 side and is spaced apart from the first surface S1. It is possible.
  • the depth of the isolation region 24A in this case is shallower than the thickness of the semiconductor layer 20 .
  • the separation region extends from the first surface S1 side of the semiconductor layer 20 toward the second surface S2 side and is separated from the second surface S2. It is also possible to apply the present technology to a separation region that Also in this case, the depth of the isolation region 24A is shallower than the thickness of the semiconductor layer 20.
  • the first portions 24x of the isolation regions 24 are repeatedly arranged at predetermined intervals in the X direction, and the second portions 24y of the isolation regions 24 are repeatedly arranged at predetermined intervals in the Y direction.
  • the lattice-like plane pattern of the intersection abolition structure was explained.
  • the present technology is not limited to the grid-like planar pattern of the intersection elimination structure shown in FIG. 4 of the above-described first embodiment.
  • the present technology can also be applied to a grid-like plane pattern of a structure in which the second portions 24y of the separation regions 24 are continuously extended in the Y direction.
  • the isolation region 24 including the first portion 24x and the second portion 24y is expressed, but the first portion 24x is referred to as the first isolation region 24x. , and the second portion 24y may be expressed as the second isolation region 24y.
  • the present technology is called a ToF (Time of Flight) sensor, and can be applied to light detection devices in general, including distance sensors that measure distance.
  • a distance measuring sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and detects the time from when the irradiation light is emitted to when the reflected light is received.
  • the structure of the separation region of this distance measuring sensor the structure of the separation region described above can be adopted.
  • An example in which the present technology (technology according to the present disclosure) is applied to a distance measuring sensor that is a back-illuminated CAPD sensor will be described below with reference to FIGS. 11 to 13 .
  • FIG. 11 is a block diagram showing one configuration example of the distance measuring sensor according to the second embodiment.
  • FIG. 12 is a schematic cross-sectional view of a main part showing one configuration example of a pixel mounted on the distance measuring sensor according to the second embodiment.
  • FIG. 13 is a diagram showing an equivalent circuit of pixels mounted on the distance measuring sensor according to the second embodiment.
  • a distance measuring sensor 50 shown in FIG. 11 is a back-illuminated CAPD sensor, and is provided in an electronic device having a distance measuring function.
  • the distance measuring sensor 50 has a pixel array section 51 formed on a semiconductor substrate (not shown) and a peripheral circuit section integrated on the same semiconductor substrate as the pixel array section 51. It's becoming The peripheral circuit section includes, for example, a vertical drive section 52, a column processing section 53, a horizontal drive section 54, and a system control section 55.
  • FIG. 11 The peripheral circuit section includes, for example, a vertical drive section 52, a column processing section 53, a horizontal drive section 54, and a system control section 55.
  • a signal processing unit 56 and a data storage unit 57 are also provided in the ranging sensor 50 .
  • the signal processing unit 56 and the data storage unit 57 may be mounted on the same board as the distance measuring sensor 50, or may be arranged on a different board from the distance measuring sensor 50. FIG.
  • the pixel array section 51 unit pixels (hereinafter simply referred to as pixels) that generate electric charges corresponding to the amount of received light and output signals corresponding to the electric charges are arranged two-dimensionally in the row and column directions, that is, in a matrix. It has an arranged configuration. That is, the pixel array section 51 has a plurality of pixels that photoelectrically convert incident light and output signals corresponding to the resulting charges.
  • the row direction is the direction in which pixels are arranged in a pixel row (that is, the horizontal direction)
  • the column direction is the direction in which pixels are arranged in a pixel column (that is, the vertical direction). That is, the row direction is the horizontal direction in the drawing, and the column direction is the vertical direction in the drawing.
  • pixel drive lines 58 are wired along the row direction for each pixel row with respect to the matrix-like pixel arrangement, and two vertical signal lines 59 are wired along the column direction for each pixel column. ing.
  • the pixel drive line 58 transmits drive signals for driving when reading out signals from pixels.
  • the pixel drive line 58 is shown as one wiring in FIG. 11, it is not limited to one.
  • One end of the pixel drive line 58 is connected to an output terminal corresponding to each row of the vertical drive section 52 .
  • the vertical driving section 52 is composed of a shift register, an address decoder, etc., and drives each pixel of the pixel array section 51 simultaneously or in units of rows. That is, the vertical drive section 52 constitutes a drive section that controls the operation of each pixel of the pixel array section 51 together with the system control section 55 that controls the vertical drive section 52 .
  • a solid-state imaging device (ranging sensor) used for ranging in the indirect ToF method is often a horizontally elongated pixel array. Therefore, in such a case, the vertical signal line 59 or another vertically long control line may be used as the control line for the elements to be driven at high speed. In this case, for example, a plurality of pixels arranged in the vertical direction are connected to the vertical signal line 59 or another control line elongated in the vertical direction.
  • a drive unit provided separately from the drive unit 52, a horizontal drive unit 54, and the like drive the pixels, that is, drive the CAPD sensor.
  • a signal output from each pixel in the pixel row according to the drive control by the vertical drive section 52 is input to the column processing section 53 through the vertical signal line 59 .
  • the column processing unit 53 performs predetermined signal processing on the signal output from each pixel through the vertical signal line 59, and temporarily holds the pixel signal after the signal processing.
  • the column processing unit 53 performs noise removal processing and AD (Analog to Digital) conversion processing as signal processing.
  • AD Analog to Digital
  • the horizontal driving section 54 is composed of a shift register, an address decoder, etc., and selects unit circuits corresponding to the pixel columns of the column processing section 53 in order. By selective scanning by the horizontal driving section 54, pixel signals that have undergone signal processing for each unit circuit in the column processing section 53 are sequentially output.
  • the system control unit 55 includes a timing generator that generates various timing signals, and controls the vertical driving unit 52, the column processing unit 53, and the horizontal driving unit 54 based on the various timing signals generated by the timing generator. and other drive control.
  • the signal processing unit 56 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing based on the pixel signals output from the column processing unit 53 .
  • the data storage unit 57 temporarily stores data necessary for signal processing in the signal processing unit 56 .
  • Pixels 51a provided in the pixel array section 51 are configured, for example, as shown in FIG.
  • FIG. 12 shows a cross section of one pixel 51a provided in the pixel array section 51.
  • This pixel 51a receives incident light from the outside, particularly infrared light, photoelectrically converts it, and the resulting charge is Outputs a signal according to
  • the pixel 51a has a substrate 61 (semiconductor layer), which is a P-type semiconductor substrate made of a silicon substrate, that is, a P-type semiconductor region, and an on-chip lens 62 formed on the substrate 61, for example.
  • substrate 61 semiconductor layer
  • semiconductor layer is a P-type semiconductor substrate made of a silicon substrate, that is, a P-type semiconductor region, and an on-chip lens 62 formed on the substrate 61, for example.
  • the thickness of the substrate 61 in the vertical direction that is, the thickness in the direction perpendicular to the surface of the substrate 61 is 20 ⁇ m or less.
  • the thickness of the substrate 61 may of course be 20 ⁇ m or more, and the thickness may be determined according to the target characteristics of the solid-state imaging device 11 .
  • the substrate 61 is, for example, a high-resistance P-Epi substrate having a substrate concentration of 1E+13 order or less, and the resistance (resistivity) of the substrate 61 is set to, for example, 500 [ ⁇ cm] or more.
  • the relationship between the substrate concentration and the resistance of the substrate 61 is, for example, the resistance is 2000 [ ⁇ cm] when the substrate concentration is 6.48E+12 [cm3], the resistance is 1000 [ ⁇ cm] when the substrate concentration is 1.30E+13 [cm3], When the substrate concentration is 2.59E+13 [cm3], the resistance is 500 [ ⁇ cm], and when the substrate concentration is 1.30E+14 [cm3], the resistance is 100 [ ⁇ cm].
  • the upper surface of the substrate 61 that is, the surface of the substrate 61 on which the light from the outside is incident (hereinafter also referred to as the incident surface), collects the light incident from the outside and enters the substrate 61 .
  • An on-chip lens 62 for incidence is formed.
  • an inter-pixel light-shielding portion 63-1 and an inter-pixel light-shielding portion 63-2 are formed at the end portion of the pixel 51a on the incident surface of the substrate 61 to prevent color mixture between adjacent pixels. ing.
  • the inter-pixel light-shielding portion 63-1 and the inter-pixel light-shielding portion 63-2 are also simply referred to as the inter-pixel light-shielding portion 63 when there is no particular need to distinguish between them.
  • the incident surface of the substrate 61 is the so-called back surface, and no wiring layer composed of wiring or the like is formed on this back surface.
  • wirings for driving transistors and the like formed in the pixels 51a and wirings for reading out signals from the pixels 51a are formed. Layers are formed by lamination.
  • an oxide film 64 On the side of the substrate 61 opposite to the incident surface, that is, on the inner side of the lower surface in the drawing, there are an oxide film 64, a signal extraction portion 65-1 and a signal extraction portion 65 called Tap. -2 are formed.
  • an oxide film 64 is formed in the central portion of the pixel 51 in the vicinity of the surface of the substrate 61 opposite to the incident surface. 65-2 is formed.
  • the signal extracting portion 65-1 includes an N+ semiconductor region 71-1, which is an N-type semiconductor region, an N ⁇ semiconductor region 72-1 having a lower donor impurity concentration than the N+ semiconductor region 71-1, and a P-type semiconductor region. It has a P+ semiconductor region 73-1 and a P ⁇ semiconductor region 74-1 whose acceptor impurity concentration is lower than that of the P+ semiconductor region 73-1.
  • the donor impurities include, for example, elements belonging to Group 5 of the periodic table of elements such as phosphorus (P) and arsenic (As) for Si
  • the acceptor impurities include, for example, elements for Si.
  • Elements belonging to Group 3 in the periodic table of elements such as boron (B) can be mentioned.
  • An element that serves as a donor impurity is called a donor element
  • an element that serves as an acceptor impurity is called an acceptor element.
  • an N+ semiconductor region 71-1 is formed at a position adjacent to the right side of the oxide film 64 in the figure on the inner surface portion of the surface of the substrate 61 opposite to the incident surface.
  • An N- semiconductor region 72-1 is formed above the N+ semiconductor region 71-1 in the figure so as to cover (enclose) the N+ semiconductor region 71-1.
  • a P+ semiconductor region 73-1 is formed at a position adjacent to the right side of the N+ semiconductor region 71-1 in the drawing, in the inner surface portion of the surface of the substrate 61 opposite to the incident surface.
  • a P ⁇ semiconductor region 74-1 is formed above the P+ semiconductor region 73-1 in the drawing so as to cover (enclose) the P+ semiconductor region 73-1.
  • N+ semiconductor region 71-1 and an N ⁇ semiconductor region 72-1 are formed to surround the P+ semiconductor region 73-1 and P ⁇ semiconductor region 74-1.
  • the signal extracting portion 65-2 includes an N+ semiconductor region 71-2, which is an N-type semiconductor region, an N ⁇ semiconductor region 72-2 having a lower donor impurity concentration than the N+ semiconductor region 71-2, and a P-type semiconductor region. and a P ⁇ semiconductor region 74-2 with a lower acceptor impurity concentration than the P+ semiconductor region 73-2.
  • an N+ semiconductor region 71-2 is formed at a position adjacent to the left side of the oxide film 64 in the drawing, in the inner surface portion of the surface of the substrate 61 opposite to the incident surface. Further, an N- semiconductor region 72-2 is formed above the N+ semiconductor region 71-2 in the figure so as to cover (enclose) the N+ semiconductor region 71-2.
  • a P+ semiconductor region 73-2 is formed at a position adjacent to the left side of the N+ semiconductor region 71-2 in the drawing, in the inner surface portion of the surface of the substrate 61 opposite to the incident surface.
  • a P- semiconductor region 74-2 is formed above the P+ semiconductor region 73-2 in the figure so as to cover (enclose) the P+ semiconductor region 73-2.
  • N+ semiconductor region 71-2 and an N ⁇ semiconductor region 72-2 are formed to surround the P+ semiconductor region 73-2 and P ⁇ semiconductor region 74-2.
  • the signal extracting section 65-1 and the signal extracting section 65-2 are also simply referred to as the signal extracting section 65 when there is no particular need to distinguish them.
  • the N+ semiconductor region 71 is simply referred to as the N- semiconductor region 72-1 and the N- semiconductor region 72-2. If there is no particular need to distinguish between them, they will simply be referred to as the N ⁇ semiconductor regions 72 as well.
  • the P+ semiconductor regions 73 are simply referred to as the P ⁇ semiconductor regions 74-1 and the P ⁇ semiconductor regions 74-2. If there is no particular need to distinguish between them, they will simply be referred to as the P- semiconductor regions 74 as well.
  • an isolation portion 75-1 is formed of an oxide film or the like between the N+ semiconductor region 71-1 and the P+ semiconductor region 73-1 for separating these regions.
  • an isolation portion 75-2 for separating these regions is formed of an oxide film or the like.
  • the separation section 75-1 and the separation section 75-2 are also simply referred to as the separation section 75 when there is no particular need to distinguish between them.
  • the N+ semiconductor region 71 provided on the substrate 61 functions as a charge detection unit for detecting the amount of light incident on the pixel 51a from the outside, that is, the amount of signal carriers generated by photoelectric conversion by the substrate 61.
  • the N ⁇ semiconductor region 72 having a low donor impurity concentration can also be regarded as the charge detection portion.
  • the P+ semiconductor region 73 functions as a voltage applying section for injecting majority carrier current into the substrate 61 , that is, for applying a voltage directly to the substrate 61 to generate an electric field in the substrate 61 .
  • the P ⁇ semiconductor region 74 having a low acceptor impurity concentration can also be regarded as the voltage applying portion.
  • the N + semiconductor region 71-1 is directly connected to an FD (Floating Diffusion) portion (hereinafter also referred to as the FD portion A), which is a floating diffusion region (not shown). are connected to a vertical signal line 59 via an amplification transistor or the like (not shown).
  • FD Floating Diffusion
  • the N + semiconductor region 71-2 is directly connected to another FD section (hereinafter also referred to as an FD section B) that is different from the FD section A, and the FD section B is not shown. It is connected to a vertical signal line 59 via an amplifying transistor or the like.
  • the FD section A and the FD section B are connected to different vertical signal lines 59 .
  • infrared light is emitted from an imaging device provided with the solid-state imaging device 11 toward the object. Then, when the infrared light is reflected by the object and returns to the imaging device as reflected light, the substrate 61 of the solid-state imaging device 11 receives the incident reflected light (infrared light) and photoelectrically converts it.
  • the vertical driving section 52 drives the pixel 51a, and distributes the signal corresponding to the charge obtained by the photoelectric conversion to the FD section A and the FD section B.
  • the pixels 51a are not driven by the vertical driving section 52, but by a separately provided driving section, horizontal driving section 54, etc. via the vertical signal line 59 and other vertically long control lines. You may do so.
  • the vertical driving section 52 applies voltage to the two P+ semiconductor regions 73 via contacts or the like. Specifically, for example, the vertical drive unit 52 applies a voltage of 1.5 V to the P+ semiconductor region 73-1 and a voltage of 0 V to the P+ semiconductor region 73-2.
  • infrared light reflected light
  • the infrared light is photoelectrically converted in the substrate 61 to produce electrons and holes.
  • the resulting electrons are guided by the electric field between the P+ semiconductor regions 73 toward the P+ semiconductor region 73-1 and move into the N+ semiconductor region 71-1.
  • electrons generated by photoelectric conversion are used as signal carriers for detecting a signal corresponding to the amount of infrared light incident on the pixel 51a, that is, the amount of received infrared light.
  • the N+ semiconductor region 71-1 accumulates electric charges corresponding to the electrons that have moved into the N+ semiconductor region 71-1, and this electric charge is accumulated in the FD section A, the amplifying transistor, and the vertical signal line. 29 or the like and detected by the column processing unit 53 .
  • the accumulated charge in the N+ semiconductor region 71-1 is transferred to the FD section A directly connected to the N+ semiconductor region 71-1, and the signal corresponding to the charge transferred to the FD section A is transferred to the amplification transistor or the vertical signal. It is read out by the column processor 53 via line 59 . Then, the read signal is subjected to processing such as AD conversion processing in the column processing section 53 , and the resulting pixel signal is supplied to the signal processing section 26 .
  • This pixel signal is a signal indicating the amount of charge corresponding to the electrons detected by the N+ semiconductor region 71-1, that is, the amount of charge accumulated in the FD portion A.
  • the pixel signal can also be said to be a signal indicating the amount of infrared light received by the pixel 51a.
  • pixel signals corresponding to electrons detected in the N+ semiconductor region 71-2 may also be appropriately used for distance measurement in the same manner as in the case of the N+ semiconductor region 71-1.
  • a voltage is applied to the two P+ semiconductor regions 73 via contacts or the like by the vertical drive unit 22 so that an electric field opposite to the electric field that has been generated in the substrate 61 until now is generated. Specifically, for example, a voltage of 1.5 V is applied to the P+ semiconductor region 73-2, and a voltage of 0 V is applied to the P+ semiconductor region 73-1.
  • infrared light reflected light
  • the infrared light is photoelectrically converted in the substrate 61 to form pairs of electrons and holes.
  • the resulting electrons are guided by the electric field between P+ semiconductor regions 73 toward P+ semiconductor region 73-2 and move into N+ semiconductor region 71-2.
  • the N+ semiconductor region 71-2 accumulates electric charges corresponding to the electrons that have moved into the N+ semiconductor region 71-2. 29 or the like and detected by the column processing unit 53 .
  • the accumulated charges in the N+ semiconductor region 71-2 are transferred to the FD portion B directly connected to the N+ semiconductor region 71-2, and the signals corresponding to the charges transferred to the FD portion B are transferred to the amplifying transistor and the vertical signal. It is read out by the column processor 53 via line 59 . Then, the read signal is subjected to processing such as AD conversion processing in the column processing section 53 , and the resulting pixel signal is supplied to the signal processing section 56 .
  • pixel signals corresponding to electrons detected in the N+ semiconductor region 71-1 may also be appropriately used for distance measurement in the same manner as in the case of the N+ semiconductor region 71-2.
  • the signal processing unit 56 calculates distance information indicating the distance to the object based on these pixel signals. and output to the next stage.
  • a method of distributing signal carriers to different N+ semiconductor regions 71 in this way and calculating distance information based on signals corresponding to those signal carriers is called an indirect ToF method.
  • the distance measurement sensor 50 may be provided with a drive section (block) that functions as a voltage application control section that performs the above.
  • isolation regions 441-1 and 441-2 are provided in the substrate 61.
  • the substrate 61 has a first surface S1 and a second surface S2 located opposite to each other.
  • an isolation region 441-1 and an isolation region 441-2 are formed of a light shielding film or the like.
  • the isolation regions 441-1 and 441-2 are simply referred to as the isolation regions 441 when there is no particular need to distinguish between them.
  • the isolation region 441 when the isolation region 441 is formed, a long trench is formed from the light incident surface side of the substrate 61, that is, the upper surface in the drawing toward the lower direction in the drawing (direction perpendicular to the surface of the substrate 61). , and a light shielding film is embedded in the trench to form an isolation region 441 .
  • the isolation region 441 functions as a pixel isolation region that blocks infrared light that enters the substrate 61 from the incident surface and travels to other pixels adjacent to the pixel 51a.
  • the embedded separation region 441 By forming the embedded separation region 441 in this way, the separation characteristics of infrared light between pixels can be improved, and the occurrence of color mixture can be suppressed.
  • a plurality of photoelectric conversion regions 27 partitioned by separation regions 441 are provided on the substrate 61 .
  • the photoelectric conversion region 27 is provided for each pixel 51a, and the photoelectric conversion region of each pixel 51a includes a signal extracting portion 65-1 including the N+ semiconductor region 71-1 and the P+ semiconductor region 73-1, and the N+ semiconductor region.
  • a signal extracting portion 65-2 including 71-2 and a P+ semiconductor region 73-2 is provided.
  • the isolation region 441 is configured in a grid plane pattern similar to that of the isolation region 24 of the first embodiment described above. That is, in the separation region 441 of the second embodiment as well, referring to FIGS. 5 to 8 of the first embodiment described above, the first portion 24x extending in the X direction and the second portion 24x extending in the Y direction will be explained. In a plan view, the portions 24y are spaced apart from each other to form a grid-like planar pattern in which the intersections of the first portions 24x and the second portions 24y are eliminated. In the first planar pattern 26a, the semiconductor layer 20 (substrate 61) between the first portion 24x and the second portion 24y of the isolation region 24 (isolation region 441) is, as shown in FIG.
  • the shape of the first side portion 20y1 on the side of 24x and the shape of the second side portion 20y2 on the side of the second portion 24y are different.
  • the semiconductor layer 20 between the second portion 24y and the first portion 24x of the isolation region 24 is, as shown in FIG . and the second side surface portion 20x2 on the side of the first portion 24x.
  • the first side surface portions 20y 1 and 20x 1 have a planar shape
  • the second side surface portions 20y 2 and 20x 2 have a concave curved shape.
  • the distance measuring sensor 50 according to the second embodiment can also obtain the same effect as the solid-state imaging device 1A according to the first embodiment.
  • the isolation region 441 of the second embodiment extends from the second surface S2 side of the substrate 61 toward the first surface S1 side, similarly to the isolation region 24A of the modified example 1-1 of the first embodiment. , and is spaced apart from the first surface S1.
  • the depth of the isolation region 441 in this case is shallower than the thickness of the substrate 61 .
  • FIG. 13 is a diagram showing an equivalent circuit of pixels mounted on the distance measuring sensor according to the second embodiment.
  • the pixel 51a includes a transfer transistor 721A, an FD 722A, a reset transistor 723A, an amplification transistor 724A, and a selection transistor 725A for a signal extraction section 65-1 including an N+ semiconductor region 71-1 and a P+ semiconductor region 73-1. have.
  • the pixel 51a includes a transfer transistor 721B, an FD 722B, a reset transistor 723B, an amplification transistor 724B, and a selection transistor for a signal extraction portion 65-2 including an N+ semiconductor region 71-2 and a P+ semiconductor region 73-2. 725B.
  • the vertical drive section 22 applies a predetermined voltage MIX0 (first voltage) to the P+ semiconductor region 73-1, and applies a predetermined voltage MIX1 (second voltage) to the P+ semiconductor region 73-2.
  • MIX0 first voltage
  • MIX1 second voltage
  • one of voltages MIX0 and MIX1 is 1.5V and the other is 0V.
  • the P+ semiconductor regions 73-1 and 73-2 are voltage application units to which the first voltage or the second voltage is applied.
  • the N+ semiconductor regions 71-1 and 71-2 are charge detection units that detect and accumulate charges generated by photoelectric conversion of light incident on the substrate 61.
  • the transfer transistor 721A becomes conductive in response to the activation of the drive signal TRG supplied to the gate electrode, thereby transferring the charges accumulated in the N+ semiconductor region 71-1 to the FD722A.
  • the transfer transistor 721B becomes conductive in response to the activation of the drive signal TRG supplied to its gate electrode, thereby transferring the charges accumulated in the N+ semiconductor region 71-2 to the FD 722B.
  • the FD 722A temporarily holds charges supplied from the N+ semiconductor region 71-1.
  • the FD 722B temporarily holds charges supplied from the N+ semiconductor region 71-2.
  • the FD 722A corresponds to the FD section A described with reference to FIG. 2, and the FD 722B corresponds to the FD section B.
  • the reset transistor 723A becomes conductive in response to the activation of the drive signal RST supplied to the gate electrode, thereby resetting the potential of the FD 722A to a predetermined level (reset voltage VDD).
  • the reset transistor 723B becomes conductive in response to the active state of the drive signal RST supplied to the gate electrode, thereby resetting the potential of the FD 722B to a predetermined level (reset voltage VDD).
  • the amplification transistor 724A has a source electrode connected to the vertical signal line 29A via the selection transistor 725A, thereby connecting the load MOS and the source follower circuit of the constant current source circuit section 726A connected to one end of the vertical signal line 29A.
  • the amplification transistor 724B has its source electrode connected to the vertical signal line 29B via the selection transistor 725B, thereby connecting the load MOS and the source follower circuit of the constant current source circuit section 726B connected to one end of the vertical signal line 29B.
  • the selection transistor 725A is connected between the source electrode of the amplification transistor 724A and the vertical signal line 29A.
  • the selection transistor 725A becomes conductive in response to the activation of the selection signal SEL supplied to the gate electrode, and outputs the pixel signal output from the amplification transistor 724A to the vertical signal line 29A.
  • the selection transistor 725B is connected between the source electrode of the amplification transistor 724B and the vertical signal line 29B.
  • the selection transistor 725B becomes conductive in response to the activation of the selection signal SEL supplied to the gate electrode, and outputs the pixel signal output from the amplification transistor 724B to the vertical signal line 29B.
  • the transfer transistors 721A and 721B, reset transistors 723A and 723B, amplification transistors 724A and 724B, and selection transistors 725A and 725B of the pixel 51a are controlled by the vertical driver 52, for example.
  • the isolation region 441 extending from the second surface S2 side of the substrate 61 toward the first surface S1 side and separated from the first surface S1 has been described.
  • the present technology is not limited to the isolation region 441 shown in FIG. 12 of the second embodiment described above.
  • the present technology can also be applied to isolation regions 471-1 and 471-2 penetrating through the second surface S2 and the first surface S1 of the substrate 61. is.
  • the solid-state imaging device includes pixels 3a shown in FIG.
  • the pixel 3 a has a photoelectric conversion region 28 provided in the semiconductor layer 20 .
  • the photoelectric conversion region 28 is partitioned by a first separation region (pixel separation region) 29 a provided in the semiconductor layer 20 .
  • the photoelectric conversion region 28 includes a first photoelectric conversion section 28L and a second photoelectric conversion section 28R.
  • a second isolation region (in-pixel isolation region) 28b is provided between the first photoelectric conversion portion 28L and the second photoelectric conversion portion 28R.
  • Each of the first photoelectric conversion section 28L and the second photoelectric conversion section 28R is provided with, for example, a photodiode as a photoelectric conversion element.
  • Each of the first separation region 29a and the second separation region 29b is formed in the first separation region 29a and the second separation region 29b on the opposite side from the second surface S2 of the semiconductor layer 20, similarly to the separation region 24 shown in FIG. 3 of the above-described first embodiment. It includes a trench extending toward the surface S1 and an insulating film embedded in the trench.
  • the first separation region 29a has a square annular planar pattern in plan view.
  • the second separation region 29b extends in the Y direction in plan view within the first separation region 29a.
  • the second separation region 29b is separated from the first separation region 29a, and the end of the second separation region 29b faces the first separation region 29a with the semiconductor layer 20 interposed therebetween in plan view.
  • the semiconductor layer 20 between the first isolation region 29a and the second isolation region 29b has a first side portion 20x1 on the side of the second isolation region 29b and a second side portion 20x2 on the side of the first isolation region 29a.
  • the first side portion 20x1 and the second side portion 20x2 have the same configuration as the first side portion 20x1 and the second side portion 20x2 of the above-described first embodiment. That is, in the second side surface portion 20x2 , the width Wx2 in the same direction as the width Wx1 in the X direction of the first side surface portion 20x1 in plan view is wider than the width Wx1 of the first side surface portion 20x1.
  • the first side portion 20x1 is formed in a planar shape
  • the second side portion 20x2 is formed in a curved shape.
  • FIG. 16 is a diagram showing a schematic configuration of an electronic device (for example, camera) according to the fourth embodiment of the present technology.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a driving circuit 104, and a signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which a solid-state imaging device and a distance measuring sensor according to the embodiment of the present technology are used as a solid-state imaging device 101 in an electronic device (for example, a camera).
  • the optical lens 102 forms an image of image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101.
  • image light incident light 106
  • a shutter device 103 controls a light irradiation period and a light shielding period for the solid-state imaging device 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103 .
  • Signal transfer of the solid-state imaging device 101 is performed by a driving signal (timing signal) supplied from the driving circuit 104 .
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the light reflection suppression unit in the solid-state imaging device 101 suppresses light reflection from the light shielding film and the insulating film in contact with the air layer. This can be suppressed, and the image quality can be improved.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones and tablet terminals.
  • a distance imaging device 201 as an electronic device is configured with an optical system 202, a sensor chip 2X, an image processing circuit 203, a monitor 204, and a memory 205.
  • the distance image device 201 acquires a distance image corresponding to the distance to the subject by receiving the light (modulated light or pulsed light) projected from the light source device 211 toward the subject and reflected by the surface of the subject. can do.
  • the optical system 202 is configured with one or more lenses, guides the image light (incident light) from the subject to the sensor chip 2X, and forms an image on the light receiving surface (sensor section) of the sensor chip 2X.
  • the sensor chip 2X As the sensor chip 2X, the sensor chip (semiconductor chip) on which the solid-state imaging device and the distance measuring sensor of the above-described embodiment are mounted is applied, and the distance obtained from the received light signal (APD OUT) output from the sensor chip 2X is indicated. A distance signal is supplied to the image processing circuit 203 .
  • the image processing circuit 203 performs image processing to construct a distance image based on the distance signal supplied from the sensor chip 2X, and the distance image (image data) obtained by the image processing is supplied to the monitor 204 and displayed. or supplied to the memory 205 to be stored (recorded).
  • the distance imaging device 201 configured as described above, by applying the sensor chip equipped with the solid-state imaging device and the distance measuring sensor of the above-described embodiment, the subject is detected based only on the received light signals from the highly stable pixels. It is possible to calculate the distance to and generate a highly accurate distance image. That is, the distance image device 201 can acquire a more accurate distance image.
  • the sensor chip equipped with the solid-state imaging device and distance measuring sensor of the above-described embodiments can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows. can be used.
  • ⁇ Devices that capture images for viewing purposes such as digital cameras and mobile devices with camera functions
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in household appliances such as televisions, refrigerators, air conditioners, etc., endoscopes, and devices that perform blood vessel imaging by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Equipment used for security purposes such as surveillance cameras for crime prevention and cameras for personal authentication ⁇ Skin measuring instruments for photographing the skin and photographing the scalp Equipment used for beauty, such as microscopes used for sports equipment Equipment used for sports, such as action cameras and wearable cameras for sports equipment Cameras for monitoring the condition of fields and crops, etc. , agricultural equipment
  • the photodetector, wherein the first side portion and the second side portion have different shapes in a cross-sectional view.
  • a photodetector an optical lens that forms an image of image light from a subject on an imaging surface of the photodetector, and a signal processing circuit that performs signal processing on a signal output from the photodetector
  • the photodetector is A semiconductor layer having a photoelectric conversion region partitioned by an isolation region including a groove, the isolation region includes a first portion and a second portion adjacent to each other with the semiconductor layer interposed therebetween in plan view; the semiconductor layer between the first portion and the second portion includes a first side portion on the first portion side and a second side portion on the second portion side;
  • the electronic device wherein the first side portion and the second side portion have different shapes in a cross-sectional view.
  • a photodetector an optical lens that forms an image of image light from a subject on an imaging surface of the photodetector, and a signal processing circuit that performs signal processing on a signal output from the photodetector
  • the photodetector is a semiconductor layer having a photoelectric conversion region partitioned by an isolation region including a groove; two transfer transistors provided in the photoelectric conversion region; with the isolation region includes a first portion and a second portion adjacent to each other with the semiconductor layer interposed therebetween in plan view; the semiconductor layer between the first portion and the second portion includes a first side portion on the first portion side and a second side portion on the second portion side;
  • the electronic device wherein the first side portion and the second side portion have different shapes in a cross-sectional view.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

信頼性の向上を図る。光検出装置は、溝部を含む分離領域で区画された光電変換領域を有する半導体層を備え、分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、第１部分と第２部分との間の半導体層は、第１部分側の第１側面部と、第２部分側の第２側面部とを含み、第１側面部及び第２側面部は、平面形状が異なっている。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、半導体層に分離領域で区画された光電変換領域を有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　固体撮像装置や測距センサなどの光検出装置は、半導体層の光電変換領域を分離領域で区画している。分離領域としては、二次元平面において互いに隣り合う光電変換領域間を電気的及び光学的に分離することが可能なトレンチ構造の分離領域（トレンチ型分離領域）が採用されている。このトレン型分離領域は、半導体層に設けられた溝部と、この溝部内に埋め込まれた絶縁膜や導電膜などの埋込膜を含んでいる。そして、このトレンチ型分離領域は、通常、格子状平面パターンになっている。
　格子状平面パターンは、二次元平面において異なる方向（例えば互いに直交するＸ方向及びＹ方向）に延伸するトレンチ型分離領域が交差する交差部を含む。このような格子状平面パターンにおいては、半導体層に溝部を形成するときのマイクロローディング効果によって交差部の平面サイズが交差部以外の領域よりも拡張し易い。交差部の拡張は、トレンチ型分離領域で囲まれた光電変換領域の平面サイズを縮小し、飽和信号量Ｑｓに影響する。また、交差部の拡張は、トレンチ型分離領域の深さに伴って顕著になる。
　そこで、二次元平面において、例えばＸ方向に延伸するトレンチ型分離領域と、Ｙ方向に延伸するトレンチ型分離領域とを離間させて交差部を廃止した交差部廃止構造の格子状平面パターンが特許文献１に開示されている。
特開２０２１－３４５９８号公報
　ところで、交差部廃止構造の格子状平面パターンでは、Ｙ方向に延伸するトレンチ型分離領域を介して互いに隣り合う光電変換領域間での混色を抑制する必要がある。混色を抑制するためには、Ｘ方向のトレンチ型分離領域とＹ方向のトレンチ型分離領域との間の半導体層を微細化し、Ｘ方向のトレンチ型分離領域とＹ方向のトレンチ型分離領域との離間距離を小さくする必要がある。
　しかしながら、Ｘ方向のトレンチ型分離領域とＹ方向のトレンチ型分離領域との間の半導体層は微細化に伴って機械的強度が低下する。即ち、Ｘ方向のトレンチ型分離領域とＹ方向のトレンチ型分離領域との間における半導体層の微細化と機械的強度はトレードオフの関係にあり、信頼性の観点から改良の余地があった。
　本技術の目的は、信頼性の向上を図ることにある。
　（１）本技術の一態様に係る光検出装置は、溝部を含む分離領域で区画された光電変換領域を有する半導体層を備えている。そして、上記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、上記第１部分と上記第２部分との間の上記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、断面視で上記第１側面部及び上記第２側面部は、形状が異なっている。
　（２）本技術の他の態様に係る光検出装置は、溝部を含む分離領域で区画された光電変換領域を有する半導体層と、上記光電変換領域に設けられた２つの転送トランジスタとを備えている。そして、上記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、上記第１部分と上記第２部分との間の上記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、断面視で上記第１側面部及び上記第２側面部は、形状が異なっている。
　（３）本技術の他の態様に係る電子機器は、上記光検出装置を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 画素アレイ部の断面構造を示す模式的断面図である。 画素アレイ部における分離領域の平面パターンを示す模式的平面図である。 図４の平面パターンに含まれる第１平面パターンを示す模式的平面図である。 図５のII－II線に沿った断面構造を示す模式的断面図である。 図４の平面パターンに含まれる第２平面パターンを示す模式的平面図である。 図７のIII－III線に沿った断面構造を示す模式的断面図である。 第１実施形態の変形例を示す要部模式的断面図である。 第１実施形態の変形例を示す要部模式的平面図である。 本技術の第２実施形態に係る測距センサの一構成例を示すブロック図である。 本技術の第２実施形態に係る測距センサに搭載された画素の一構成例を示す要部模式的断面図である。 本技術の第２実施形態に係る測距センサに搭載された画素の等価回路を示す図である。 第２実施形態の変形例を示す要部模式的断面図である。 本技術の第３実施形態に係る固体撮像装置に搭載された画素の一構成例を示す要部模式的平面図である。 本技術の第４実施形態に係る電子機器の一構成例を示す図である。 本技術の第５実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２０の厚さ方向（深さ方向）をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　＜固体撮像装置の全体構成＞
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（２０１）は、図１６に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　画素アレイ部２Ａは、例えば図１６に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　半導体チップ２は、図２に示すロジック回路１３を備えている。ロジック回路１３は、図２に示すように、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　複数の画素３の各々の画素３は、図３に示す光電変換領域２７と、図示していないが複数の画素トランジスタとを含む。複数の画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタの４つのトランジスタを採用できる。また、複数の画素トランジスタとしては、例えば選択トランジスタを除いた３つのトランジスタを採用してもよい。
　＜固体撮像装置の具体的な構成＞
　次に、固体撮像装置１Ａの具体的な構成について説明する。
　図３に示すように、半導体チップ２は、複数の光電変換領域２７が設けられた半導体層２０と、この半導体層２０の厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２のうちの第２の面Ｓ２側である光入射面側に配置されたカラーフィルタ層４０とを備えている。
　また、半導体チップ２は、カラーフィルタ層４０の光入射面側（半導体層２０側とは反対側）に配置された複数のマイクロレンズ４５（オンチップレンズ、ウエハレンズ）を更に備えている。
　また、半導体チップ２は、半導体層２０の第１の面Ｓ１側に配置された多層配線層３０と、この多層配線層３０の半導体層２０側とは反対側に配置された支持基板３４とを更に備えている。
　半導体層２０は、例えば単結晶シリコンからなるｐ型の半導体基板で構成されている。複数の光電変換領域２７の各々の光電変換領域２７は、画素アレイ部２Ａにおいて、複数の画素３の各々の画素３に対応して行列状に配置されている。そして、各光電変換領域２７は、半導体層２０に設けられた分離領域２４によって区画されている。分離領域２４は、半導体層２０の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、平面視で互に隣り合う光電変換領域２７間を電気的及び光学的に分離している。分離領域２４は、半導体層２０の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸する溝部２２と、この溝部２２内に埋め込まれた絶縁膜２３とを含む。絶縁膜２３としては、例えば酸化シリコン膜を用いることができる。この第１実施形態の分離領域２４は、これに限定されないが、半導体層２０の第２の面Ｓ２及び第１の面Ｓ１に亘って延伸している。
　ここで、半導体層２０の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２０の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２０に設けられた光電変換領域２７で光電変換する。
　また、平面視とは、半導体層２０の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、半導体層２０の厚さ方向（Ｚ方向）に沿う断面を半導体層２０の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。
　なお、分離領域２４としては、溝部２２内において、金属膜の両側を絶縁膜で挟んだサンドイッチ構造を採用することもできる。
　図３に示すように、複数の光電変換領域２７の各々の光電変換領域２７には、例えばｐ型の半導体領域からなるｐ型のウエル領域２１と、ｎ型の半導体領域２１ａとが構成されている。また、複数の光電変換領域２７の各々の光電変換領域２７には、詳細に図示していないが、光電変換素子として例えばホトダイオード（ＰＤ：Photo Diode）素子が構成され、更に転送トランジスタが構成されている。即ち、画素アレイ部２Ａには、半導体層２０に埋設された光電変換素子及び転送トランジスタを含む画素３が行列状（二次元マトリクス状）に複数配置されている。光電変換領域２７では、入射光の光量に応じた信号電荷が生成され、生成された信号電荷が蓄積される。ｎ型の半導体領域２１ａはｐ型のウエル領域２１内に設けられている。ホトダイオードＰＤは、ｐ型のウエル領域２１及びｎ型の半導体領域２１ａを含む。
　図３に示すように、多層配線層３０は、半導体層２０の光入射面（第２の面Ｓ２）側とは反対側の第１の面Ｓ１側に配置されており、配線３２を含む配線層が層間絶縁膜３１を介して複数段積層された構成になっている。各配線層の配線３２を介して各画素３を構成する画素トランジスタが駆動される。多層配線層３０は、半導体層２０の光入射面側（第２の面Ｓ２側）とは反対側に配置されているので、配線３２のレイアウトを自由に設定することができる。
　カラーフィルタ層４０は、これに限定されないが、例えば、赤色（Ｒ）の第１カラーフィルタ部４１と、緑色（Ｇ）の第２カラーフィルタ部４２と、青色（Ｂ）の第３カラーフィルタ部４３とを含む。この第１～第３カラーフィルタ部４１～４３は、画素アレイ部２Ａにおいて、複数の画素３の各々の画素３、即ち、複数の光電変換領域２７の各々の光電変換領域２７に対応して行列状に配置されている。第１～第３カラーフィルタ部４１～４３は、光電変換領域２７に受光させたい入射光の特定の波長を透過し、透過させた入射光を光電変換領域２７に入射させる構成になっている。
　複数のマイクロレンズ４５の各々のマイクロレンズ４５は、画素アレイ部２Ａにおいて、複数の画素３の各々の画素３、即ち複数の光電変換領域２７の各々の光電変換領域２７に対応して行列状に配置されている。マイクロレンズ４５は、照射光を集光し、集光した光を、カラーフィルタ層４０を介して半導体層２０の光電変換領域２７に効率よく入射させる。複数のマイクロレンズ４５は、カラーフィルタ層４０の光入射面側においてマイクロレンズアレイを構成している。
　支持基板３４は、多層配線層３０の半導体層２０に面する側とは反対側の面に設けられている。支持基板３４は、固体撮像装置１Ａの製造段階において、半導体層２０の強度を確保するための基板である。支持基板３４の材料としては、例えば、シリコン（Ｓｉ）を用いることができる。
　図３に示すように、半導体層２０とカラーフィルタ層４０との間には、半導体層２０側から平坦化膜３６、遮光膜３７及び接着膜３８がこの順で積層されている。
　平坦化膜３６は、半導体層２０の光入射面側が凹凸のない平坦面となるように、画素アレイ部２Ａにおいて、半導体層２０の光入射面側全体を覆っている。平坦化膜３６としては、例えば酸化シリコン（ＳｉＯ２）膜を用いることができる。
　遮光膜３７は、所定の画素３の光が隣の画素３へ漏れ込まないように、平面視の平面パターンが複数の光電変換領域２７のそれぞれの受光面側を開口する格子状平面パターンになっている。この遮光膜３７としては、例えばタングステン（Ｗ）膜が用いられている。
　接着膜３８は、平坦化膜３６及び遮光膜３７と、カラーフィルタ層４０との間に配置され、主に遮光膜３７とカラーフィルタ層４０との密着性を高めている。接着膜３８としては、例えば酸化シリコン膜が用いられている。
　以上の構成を有する固体撮像装置１Ａでは、光が半導体チップ２のマイクロレンズ４５側から照射され、照射された光がマイクロレンズ４５及びカラーフィルタ部４１，４２，４３を個別に透過し、透過した光が光電変換領域２７で光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、半導体層２０の第１の面Ｓ１側に形成された画素トランジスタを介して、多層配線層３０の配線３２からなる垂直信号線１１によって画素信号として出力される。また、光電変換領域２７で生成された信号電荷間の差に基づき、被写体までの間の距離が算出される。
　＜分離領域及び光電変換領域＞
　次に、分離領域２４及び光電変換領域２７の具体的な構成について説明する。
　図４に示すように、分離領域２４は、平面視でＸ方向に延伸する第１部分２４ｘと、Ｙ方向に延伸する第２部分２４ｙと、を含む。第１部分２４ｘと第２部分２４ｙとは、各々の延伸方向が直交している。複数の光電変換領域２７の各々の光電変換領域２７は、Ｘ方向の両端側が分離領域２４の２つの第２部分２４ｙで区画され、Ｙ方向の両端側が分離領域２４の２つの第１部分２４ｘで区画されている。分離領域２４に含まれる第１部分２４ｘ及び第２部分２４ｙの各々は、半導体層２０第２の面Ｓ２及び第１の面Ｓ１に亘って延伸している。そして、第１部分２４ｘ及び第２部分２４ｙの各々は、半導体層２０の第２の面Ｓ２及び第１の面Ｓ１に亘って延伸する溝部２２と、この溝部２２内に埋め込まれた絶縁膜２３とを含む。
　分離領域２４において、図４に示すように、第１部分２４ｘは、平面視でＸ方向に所定の間隔を空けて繰り返し配置されている。そして、Ｘ方向に繰り返し配置された複数の第１部分２４ｘは、Ｘ方向分離列２５ｘを構成している。このＸ方向分離列２５ｘは、平面視でＹ方向に所定の間隔を空けて繰り返し配置されている。Ｘ方向分離列２５ｘのＹ方向配列ピッチは、光電変換領域２７のＹ方向配列ピッチと設計値で同一である。Ｘ方向分離列２５ｘは、Ｘ方向に配列された複数の光電変換領域２７を含んでＸ方向に延伸する２つの光電変換列の間に配置されている。第１部分２４ｘは、Ｘ方向に並ぶ２つの光電変換領域２７毎に配置され、この２つの光電変換領域２７に亘って延伸している。
　分離領域２４において、図４に示すように、第２部分２４ｙは、平面視でＹ方向に所定の間隔を空けて繰り返し配置されている。そして、Ｙ方向に繰り返し配置された複数の第２部分２４ｙは、Ｙ方向分離列２５ｙを構成している。このＹ方向分離列２５ｙは、平面視でＸ方向に所定の間隔を空けて繰り返し配置されている。Ｙ方向分離列２５ｙのＸ方向配列ピッチは、光電変換領域２７のＸ方向配列ピッチと設計値で同一である。Ｙ方向分離列２５ｙは、Ｙ方向に配列された複数の光電変換領域２７を含んでＹ方向に延伸する２つの光電変換列の間に配置されている。第２部分２４ｙは、Ｙ方向に並ぶ２つの光電変換領域２７毎に配置され、この２つの光電変換領域２７に亘って延伸している。
　分離領域２４において、図４に示すように、第１部分２４ｘと第２部分２４ｙとは、平面視で半導体層２０を介して互いに隣り合っている。換言すれば、第１部分２４ｘと第２部分２４ｙとは、平面視で半導体層２０を介して互いに向かい合っている。即ち、分離領域２４は、平面視で半導体層２０を介して互いに隣り合う第１部分２４ｘ及び第２部分２５ｙを含んでいる。そして、分離領域２４は、第１部分２４ｘと第２部分２４ｙとが半導体層２０を介して互いに隣り合う平面パターンとして、図５に示す第１平面パターン２６ａと、図７に示す第２平面パターン２６ｂと、を含んでいる。
　第１平面パターン２６ａは、図５に示すように、第１部分２４ｘの長手方向（Ｘ方向）の端部が半導体層２０を介して第２部分２４ｙの長手方向（Ｙ方向）の中間部と向かい合っている。そして、第１部分２４ｘは、平面視で第２部分２４ｙの短手方向（幅方向：Ｘ方向）の両側に第２部２４ｙから離間して配置されている。
　第２平面パターン２６ｂは、図７に示すように、第２部分２４ｙの長手方向（Ｙ方向）の端部が半導体層２０を介して第１部分２４ｘの長手方向（Ｘ方向）の中間部と向かい合っている。そして、第２部分２４ｙは、平面視で第１部分２４ｘの短手方向（幅方向：Ｙ方向）の両側に第１部２４ｘから離間して配置されている。
　図５に示すように、平面視で分離領域２４の第１部分２４ｘを介してＹ方向に並ぶ２つの光電変換領域２７は、第１部分２４ｘの長手方向の端部と第２部分２４ｙの長手方向の中間部との間の半導体層２０を介して互いに連結されている。
　また、図７に示すように、平面視で分離領域２４の第２部分２４ｙを介してＸ方向に並ぶ２つの光電変換領域２７は、第２部分２４ｙの長手方向の端部と第１部分２４ｘの長手方向の中間部との間の半導体層２０を介して互いに連結されている。即ち、複数の光電変換領域２７の各々の光電変換領域２７は、図４に示すように、Ｘ方向の両端側が分離領域２４の２つの第２部分２４ｙで区画され、Ｙ方向の両端側が分離領域２４の２つの第１部分２４ｘで区画されている。そして、分離領域２４は、Ｘ方向に延伸する第１部分２４ｘとＹ方向に延伸する第２部分２４ｙとを平面視で互いに離間させて第１部分２４ｘ及び第２部分２４ｙが交差する交差部を廃止した交差部廃止構造の格子状平面パターンになっている。
　第１パターン２６ａにおいて、図５及び図６に示すように、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０は、第１部分２４ｘ側の第１側面部２０ｙ１と、第２部分２４ｙ側の第２側面部２０ｙ２とを含む。
　図５に示すように、第２側面部２０ｙ２は、平面視で第１側面部２０ｙ１のＹ方向の幅Ｗｙ１と同一方向の幅Ｗｙ２が第１側面部２０ｙ１の幅Ｗｙ１よりも幅広になっている。第１側面部２０ｙ１のＹ方向の幅Ｗｙ１は、第１分離部２４ｘのＹ方向の幅で規定され、第２側面部２０ｙ２のＹ方向の幅Ｗｙ２は、第２部分２４ｙのＹ方向の長さで規定される。
　そして、図６に示すように、この第１側面部２０ｙ１及び第２側面部２０ｙ２は、面形状が異なっている。この第１実施形態では、第１側面部２０ｙ１が平面形状で構成され、第２側面部２０ｙ２が湾曲形状で構成されている。また、この第１実施形態では、第２側面部２０ｙ２の湾曲形状は、第２側面部２０ｙ２が第１側面部２０ｙ１側に窪む凹面形状になっている。この第１側面部２０ｙ１の平面形状及び第２側面部２０ｙ２の湾曲形状は、分離領域２４の溝部２２を半導体層２０に加工するときのエッチングの種類や条件を工夫することにより形成することができる。特に、第２側面部２０ｙ２の幅Ｗｙ２が第１側面部２０ｙ１の幅Ｗｙ１よりも幅広の場合、第１側面部２０ｙ１と比較して第２側面部２０ｙ２を容易に湾曲形状とすることができる。
　第２パターン２６ｂにおいて、図７及び図８に示すように、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０は、第２部分２４ｙ側の第１側面部２０ｘ１と、第１部分２４ｘ側の第２側面部２０ｘ２とを含む。
　図７に示すように、第２側面部２０ｘ２は、平面視で第１側面部２０ｘ１のＸ方向の幅Ｗｘ１と同一方向の幅Ｗｘ２が第１側面部２０ｘ１の幅Ｗｘ１よりも幅広になっている。第１側面部２０ｘ１のＸ方向の幅Ｗｘ１は、第２分離部２４ｙのＸ方向の幅で規定され、第２側面部２０ｘ２のＸ方向の幅Ｗｘ２は、第１部分２４ｘのＸ方向の長さで規定される。
　そして、図８に示すように、この第１側面部２０ｘ１及び第２側面部２０ｘ２は、面形状が異なっている。この第１実施形態では、第１パターン２６ａと同様に、第１側面部２０ｘ１が平面形状で構成され、第２側面部２０ｘ２が湾曲形状で構成されている。そして、第１パターン２６ａと同様に、第２側面部２０ｘ２の湾曲形状は、第２側面部２０ｘ２が第１側面部２０ｘ１側に窪む凹面形状になっている。この第１側面部２０ｘ１の平面形状及び第２側面部２０ｘ２の湾曲形状においても、分離領域２４の溝部２２を半導体層２０に加工するときのエッチングの種類や条件を工夫することにより形成することができる。
　＜第１実施形態の主な効果＞
　次に、この第１実施形態の主な効果について説明する。
　図４に示すように、この第１実施形態に係る固体撮像装置１Ａは、分離領域２４が、Ｘ方向に延伸する第１部分２４ｘとＹ方向に延伸する第２部分２４ｙとを平面視で互いに離間させて第１部分２４ｘと第２部分２４ｙとの交差部を廃止した格子状平面パターンになっている。したがって、この第１実施形態の分離領域２４においては、半導体層２０に分離領域２４の溝部２２を形成するときのマイクロローディング効果の影響による光電変換領域２７の平面サイズの縮小を抑制することができるため、飽和信号量Ｑｓを改善することが可能となる。
　また、分離領域２４は交差部を廃止した格子状平面パターンになっているので、溝部２２に埋め込んだ膜にかかる応力集中を緩和でき、膜割れなどを抑制することができるため、信頼性の向上を図ることが可能となる。
　また、第１平面パターン２６ａにおいて、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０は、図６に示すように、第１部分２４ｘ側の第１側面部２０ｙ１と第２部分２４ｙ側の第２側面部２０ｙ２との面形状が異なっている。また、第２平面パターン２６ｂにおいて、分離領域２４の第２部分２４ｙと第１部分２４ｘとの間の半導体層２０は、図８に示すように、第２部分２４ｙ側の第１側面部２０ｘ１と第１部分２４ｘ側の第２側面部２０ｘ２との平形状が異なっている。この第１実施形態では、第１側面部２０ｙ１，２０ｘ１が平面形状であり、第２側面部２０ｙ２，２０ｘ２が凹状の湾曲形状になっている。したがって、半導体層２０の第１側面部２０ｙ１，２０ｘ１及び第２側面部２０ｙ２，２０ｘ２の両方が凹状の湾曲形状になっている場合と比較して、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０の機械的強度を高めることができる。これにより、信頼性の向上をより一層図ることが可能となると共に、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０の機械的強度を確保しつつ光電変換領域２７の微細化を促進することが可能となる。
　また、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０の第２側面部２０ｙ２，２０ｘ２が湾曲形状になっているので、第２側面部２０ｙ２，２０ｘ２を透過する透過光の周期性が弱まり、混色を抑制することができる。
　なお、上述の第１実施形態では、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０において、第２側面部２０ｙ２，２０ｘ２を凹状の湾曲形状で構成した場合について説明した。しかしながら、本技術は、上述の第１実施形態に限定されない。例えば、分離領域２４の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０において、第１側面部２０ｙ１，２０ｘ１を凹状の湾曲形状で構成し、第２側面部２０ｙ２，２０ｘ２を平面形状で構成してもよい。また、第１側面部２０ｙ１，２０ｘ１及び第２側面部２０ｙ２，２０ｘ２の両方を平面度が異なる湾曲形状で構成してもよい。要は、第１側面部２０ｙ１，２０ｘ１及び第２側面部２０ｙ２，２０ｘ２を異なる形状で構成する。
　また、上述の第１実施形態では、第２側面部２０ｙ２，２０ｘ２を凹状の湾曲形状で構成した場合について説明したが、第２側面部２０ｙ２，２０ｘ２を凸状の湾曲形状で構成してもよい。
　≪第１実施形態の変形例≫
　＜変形例１－１＞
　上述の第１実施形態では、半導体層２０の第２の面Ｓ２及び第１の面Ｓ１に亘って延伸する分離領域２４について説明した。しかしながら、本技術は、上述の第１実施形態の図３に示す分離領域２４に限定されるものではない。例えば、図９に示すように、半導体層２０の第２面Ｓ２側から第１の面Ｓ１側に向かって延伸し、第１の面Ｓ１から離間する分離領域２４Ａにおいても、本技術を適用することが可能である。この場合の分離領域２４Ａの深さは、半導体層２０の厚さよりも浅くなる。
　また、図示していないが、図９に示す分離領域２４Ａとは逆で、半導体層２０の第１の面Ｓ１側から第２の面Ｓ２側に向かって延伸し、第２の面Ｓ２から離間する分離領域においても、本技術を適用することが可能である。この場合においても、分離領域２４Ａの深さは、半導体層２０の厚さよりも浅くなる。
　＜変形例１－２＞
　上述の第１実施形態では、分離領域２４の第１部分２４ｘがＸ方向に所定の間隔を空けて繰り返し配置され、分離領域２４の第２部分２４ｙがＹ方向に所定の間隔を空けて繰り返し配置された交差部廃止構造の格子状平面パターンについて説明した。しかしながら、本技術は、上述の第１実施形態の図４に示す交差部廃止構造の格子状平面パターンに限定されるものではない。例えば図１０に示すように、分離領域２４の第２部分２４ｙがＹ方向に連続的に延伸する交差部廃止構造の格子状平面パターンにおいても、本技術を適用することが可能である。
　また、図示していないが、図１０に示す交差部廃止構造の格子状平面パターンとは逆で、分離領域２４の第１部分２４ｘがＸ方向に連続的に延伸する交差部廃止構造の格子状平面パターンにおいても、本技術を適用することが可能である。
　なお、上述の第１実施形態及び第１実施形態の変形例では、第１部分２４ｘ及び第２部分２４ｙを含む分離領域２４として表現しているが、第１部分２４ｘを第１分離領域２４ｘと表現し、第２部分２４ｙを第２分離領域２４ｙと表現してもよいことは勿論である。
　〔第２実施形態〕
　本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの分離領域の構造として、上述した分離領域の構造を採用することができる。以下、裏面照射型のＣＡＰＤセンサである測距センサに本技術（本開示に係る技術）を適用した一例について、図１１から図１３を用いて説明する。
　図１１は、この第２実施形態に係る測距センサの一構成例を示すブロック図である。図１２は、この第２実施形態に係る測距センサに搭載された画素の一構成例を示す要部模式的断面図である。図１３は、この第２実施形態に係る測距センサに搭載された画素の等価回路を示す図である。
　＜測距センサの全体構成＞
　図１１に示す測距センサ５０は、裏面照射型のＣＡＰＤセンサであり、測距機能を有する電子機器に設けられている。
　図１１に示すように、測距センサ５０は、図示せぬ半導体基板上に形成された画素アレイ部５１と、画素アレイ部５１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば垂直駆動部５２、カラム処理部５３、水平駆動部５４、およびシステム制御部５５から構成されている。
　測距センサ５０には、さらに信号処理部５６およびデータ格納部５７も設けられている。なお、信号処理部５６およびデータ格納部５７は、測距センサ５０と同じ基板上に搭載してもよいし、測距センサ５０とは別の基板上に配置するようにしてもよい。
　画素アレイ部５１は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する単位画素（以下、単に画素とも称する）が行方向および列方向に、すなわち行列状に２次元配置された構成となっている。すなわち、画素アレイ部５１は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素を複数有している。
　ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）をいい、列方向とは画素列の画素の配列方向（すなわち、垂直方向）をいう。つまり、行方向は図中、横方向であり、列方向は図中、縦方向である。
　画素アレイ部５１において、行列状の画素配列に対して、画素行ごとに画素駆動線５８が行方向に沿って配線され、各画素列に２つの垂直信号線５９が列方向に沿って配線されている。例えば画素駆動線５８は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１１では、画素駆動線５８について１本の配線として示しているが、１本に限られるものではない。画素駆動線５８の一端は、垂直駆動部５２の各行に対応した出力端に接続されている。
　垂直駆動部５２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部５１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部５２は、垂直駆動部５２を制御するシステム制御部５５とともに、画素アレイ部５１の各画素の動作を制御する駆動部を構成している。
　なお、間接ＴｏＦ方式での測距においては、１つの制御線に接続されている、高速駆動させる素子（ＣＡＰＤ素子）の数が高速駆動の制御性や駆動の精度へ影響を及ぼす。間接ＴｏＦ方式での測距に用いる固体撮像素子（測距センサ）は、水平方向に長い画素アレイとされることが多い。したがって、そのようなときには高速駆動させる素子の制御線に関しては、垂直信号線５９や他の垂直方向に長い制御線が用いられるようにしてもよい。この場合、例えば垂直信号線５９や垂直方向に長い他の制御線に対して、垂直方向に配列された複数の画素が接続され、それらの垂直信号線５９や他の制御線を介して、垂直駆動部５２とは別に設けられた駆動部や水平駆動部５４等により画素の駆動、すなわちＣＡＰＤセンサの駆動が行われる。
　垂直駆動部５２による駆動制御に応じて画素行の各画素から出力される信号は、垂直信号線５９を通してカラム処理部５３に入力される。カラム処理部５３は、各画素から垂直信号線５９を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部５３は、信号処理としてノイズ除去処理やＡＤ（Analog to Digital）変換処理などを行う。
　水平駆動部５４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５３の画素列に対応する単位回路を順番に選択する。この水平駆動部５４による選択走査により、カラム処理部５３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部５５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部５２、カラム処理部５３、および水平駆動部５４などの駆動制御を行う。
　信号処理部５６は、少なくとも演算処理機能を有し、カラム処理部５３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部５７は、信号処理部５６での信号処理にあたって、その処理に必要なデータを一時的に格納する。
　＜画素の構成＞
　次に、画素アレイ部５１に設けられた画素の構成例について説明する。画素アレイ部５１に設けられた画素５１ａは、例えば図１２に示すように構成される。
　図１２は画素アレイ部５１に設けられた１つの画素５１ａの断面を示しており、この画素５１ａは外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
　画素５１ａは、例えばシリコン基板、すなわちP型半導体領域からなるP型半導体基板である基板６１（半導体層）と、その基板６１上に形成されたオンチップレンズ６２とを有している。
　例えば基板６１は図中、縦方向の厚さ、つまり基板６１の面と垂直な方向の厚さが２０μｍ以下となるようになされている。なお、基板６１の厚さは２０μｍ以上であっても勿論よく、その厚さは固体撮像素子１１の目標とする特性等に応じて定められればよい。
　また、基板６１は、例えば１Ｅ＋１３オーダー以下の基板濃度とされた高抵抗のＰ‐Ｅｐｉ基板などとされ、基板６１の抵抗（抵抗率）は例えば５００［Ωｃｍ］以上となるようになされている。
　ここで、基板６１の基板濃度と抵抗との関係は、例えば基板濃度６．４８Ｅ＋１２［ｃｍ３］のときに抵抗２０００［Ωｃｍ］、基板濃度１．３０Ｅ＋１３［ｃｍ３］のときに抵抗１０００［Ωｃｍ］、基板濃度２．５９Ｅ＋１３［ｃｍ３］のときに抵抗５００［Ωｃｍ］、および基板濃度１．３０Ｅ＋１４［ｃｍ３］のときに抵抗１００［Ωｃｍ］などとされる。
　基板６１の図中、上側の表面、つまり基板６１における外部からの光が入射する側の面（以下、入射面とも称する）上には、外部から入射した光を集光して基板６１内に入射させるオンチップレンズ６２が形成されている。
　さらに画素５１ａでは、基板６１の入射面上における画素５１ａの端部分には、隣接する画素間での混色を防止するための画素間遮光部６３－１および画素間遮光部６３－２が形成されている。
　この例では、外部からの光はオンチップレンズ６２を介して基板６１内に入射するが、外部から入射した光がオンチップレンズ６２や基板６１の一部を通り、基板６１における画素５１ａに隣接して設けられた他の画素の領域に入射しないようになされている。すなわち、外部からオンチップレンズ６２に入射し、画素５１ａと隣接する他の画素内へと向かう光が、画素間遮光部６３－１や画素間遮光部６３－２で遮光されて、隣接する他の画素内へと入射しないようになされている。以下、画素間遮光部６３－１および画素間遮光部６３－２を特に区別する必要のない場合、単に画素間遮光部６３とも称する。
　測距センサ５０は裏面照射型のＣＡＰＤセンサであるため、基板６１の入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板６１における入射面とは反対側の面の部分には、画素５１ａ内に形成されたトランジスタ等を駆動するための配線や、画素５１ａから信号を読み出すための配線などが形成された配線層が積層により形成されている。
　基板６１内における入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、Ｔａｐ（タップ）と呼ばれる信号取り出し部６５－１および信号取り出し部６５－２とが形成されている。
　この例では、基板６１の入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５－１および信号取り出し部６５－２が形成されている。
　ここで、信号取り出し部６５－１は、N型半導体領域であるN+半導体領域７１－１およびN+半導体領域７１－１よりもドナー不純物の濃度が低いN-半導体領域７２－１と、P型半導体領域であるP+半導体領域７３－１およびP+半導体領域７３－１よりもアクセプター不純物濃度が低いP-半導体領域７４－１とを有している。ここで、ドナー不純物とは、例えばＳｉに対してのリン（Ｐ）やヒ素（Ａｓ）等の元素の周期表で５族に属する元素が挙げられ、アクセプター不純物とは、例えばＳｉに対してのホウ素（Ｂ）等の元素の周期表で３族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
　すなわち、基板６１の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、右側に隣接する位置にN+半導体領域７１－１が形成されている。また、N+半導体領域７１－１の図中、上側に、そのN+半導体領域７１－１を覆うように（囲むように）N-半導体領域７２－１が形成されている。
　さらに、基板６１の入射面とは反対側の面の表面内側部分における、N+半導体領域７１－１の図中、右側に隣接する位置にP+半導体領域７３－１が形成されている。また、P+半導体領域７３－１の図中、上側に、そのP+半導体領域７３－１を覆うように（囲むように）P-半導体領域７４－１が形成されている。
　なお、ここでは図示はされていないが、より詳細には基板６１を基板６１の面と垂直な方向から見たときに、P+半導体領域７３－１およびP-半導体領域７４－１を中心として、それらのP+半導体領域７３－１およびP-半導体領域７４－１の周囲を囲むように、N+半導体領域７１－１およびN-半導体領域７２－１が形成されている。
　同様に信号取り出し部６５－２は、N型半導体領域であるN+半導体領域７１－２およびN+半導体領域７１－２よりもドナー不純物の濃度が低いN-半導体領域７２－２と、P型半導体領域であるP+半導体領域７３－２およびP+半導体領域７３－２よりもアクセプター不純物濃度が低いP-半導体領域７４－２とを有している。
　すなわち、基板６１の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、左側に隣接する位置にN+半導体領域７１－２が形成されている。また、N+半導体領域７１－２の図中、上側に、そのN+半導体領域７１－２を覆うように（囲むように）N-半導体領域７２－２が形成されている。
　さらに、基板６１の入射面とは反対側の面の表面内側部分における、N+半導体領域７１－２の図中、左側に隣接する位置にP+半導体領域７３－２が形成されている。また、P+半導体領域７３－２の図中、上側に、そのP+半導体領域７３－２を覆うように（囲むように）P-半導体領域７４－２が形成されている。
　なお、ここでは図示はされていないが、より詳細には基板６１を基板６１の面と垂直な方向から見たときに、P+半導体領域７３－２およびP-半導体領域７４－２を中心として、それらのP+半導体領域７３－２およびP－半導体領域７４－２の周囲を囲むように、N+半導体領域７１－２およびN-半導体領域７２－２が形成されている。
　以下、信号取り出し部６５－１および信号取り出し部６５－２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。
　また、以下、N+半導体領域７１－１およびN+半導体領域７１－２を特に区別する必要のない場合、単にN+半導体領域７１とも称し、N-半導体領域７２－１およびN-半導体領域７２－２を特に区別する必要のない場合、単にN-半導体領域７２とも称することとする。
　さらに、以下、P+半導体領域７３－１およびP+半導体領域７３－２を特に区別する必要のない場合、単にP+半導体領域７３とも称し、P-半導体領域７４－１およびP-半導体領域７４－２を特に区別する必要のない場合、単にP-半導体領域７４とも称することとする。
　また、基板６１では、N+半導体領域７１－１とP+半導体領域７３－１との間には、それらの領域を分離するための分離部７５－１が酸化膜等により形成されている。同様にN+半導体領域７１－２とP+半導体領域７３－２との間にも、それらの領域を分離するための分離部７５－２が酸化膜等により形成されている。以下、分離部７５－１および分離部７５－２を特に区別する必要のない場合、単に分離部７５とも称することとする。
　基板６１に設けられたN+半導体領域７１は、外部から画素５１ａに入射してきた光の光量、すなわち基板６１による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N+半導体領域７１の他に、ドナー不純物濃度が低いN-半導体領域７２も含めて電荷検出部とみなすこともできる。また、P+半導体領域７３は、多数キャリア電流を基板６１に注入するための、すなわち基板６１に直接電圧を印加して基板６１内に電界を発生させるための電圧印加部として機能する。なお、P+半導体領域７３の他に、アクセプター不純物濃度が低いP-半導体領域７４も含めて電圧印加部とみなすこともできる。
　画素５１ａでは、N+半導体領域７１－１には、直接、図示せぬ浮遊拡散領域であるＦＤ（Floating Diffusion）部（以下、特にＦＤ部Ａとも称する）が接続されており、さらにそのＦＤ部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線５９に接続されている。
　同様に、N+半導体領域７１－２には、直接、ＦＤ部Ａとは異なる他のＦＤ部（以下、特にＦＤ部Ｂとも称する）が接続されており、さらにそのＦＤ部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線５９に接続されている。ここで、ＦＤ部ＡとＦＤ部Ｂとは互いに異なる垂直信号線５９に接続されている。
　例えば間接ＴｏＦ方式により対象物までの距離を測定しようとする場合、固体撮像素子１１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、固体撮像素子１１の基板６１は入射してきた反射光（赤外光）を受光して光電変換する。
　このとき、垂直駆動部５２は画素５１ａを駆動させ、光電変換により得られた電荷に応じた信号をＦＤ部ＡとＦＤ部Ｂとに振り分ける。なお、上述したように画素５１ａの駆動は垂直駆動部５２ではなく、垂直信号線５９や他の垂直方向に長い制御線を介して、別に設けられた駆動部や水平駆動部５４等により行われるようにしてもよい。
　例えばあるタイミングでは、垂直駆動部５２はコンタクト等を介して２つのP+半導体領域７３に電圧を印加する。具体的には、例えば垂直駆動部５２はP+半導体領域７３－１に１．５Ｖの電圧を印加し、P+半導体領域７３－２には０Ｖの電圧を印加する。
　すると、基板６１における２つのP+半導体領域７３の間に電界が発生し、P+半導体領域７３－１からP+半導体領域７３－２へと電流が流れる。この場合、基板６１内の正孔（ホール）はP+半導体領域７３－２の方向へと移動することになり、電子はP+半導体領域７３－１の方向へと移動することになる。
　したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域７３間の電界によりP+半導体領域７３－１の方向へと導かれ、N+半導体領域７１－１内へと移動する。
　この場合、光電変換で発生した電子が、画素５１ａに入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
　これにより、N+半導体領域７１－１には、N+半導体領域７１－１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がＦＤ部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部５３で検出される。
　すなわち、N+半導体領域７１－１の蓄積電荷が、そのN+半導体領域７１－１に直接接続されたＦＤ部Ａに転送され、ＦＤ部Ａに転送された電荷に応じた信号が増幅トランジスタや垂直信号線５９を介してカラム処理部５３により読み出される。そして、読み出された信号に対して、カラム処理部５３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。
　この画素信号は、N+半導体領域７１－１により検出された電子に応じた電荷量、すなわちＦＤ部Ａに蓄積された電荷の量を示す信号となる。換言すれば、画素信号は画素５１ａで受光された赤外光の光量を示す信号であるともいうことができる。
　なお、このときN+半導体領域７１－１における場合と同様にしてN+半導体領域７１－２で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
　また、次のタイミングでは、これまで基板６１内で生じていた電界と反対方向の電界が発生するように、垂直駆動部２２によりコンタクト等を介して２つのP+半導体領域７３に電圧が印加される。具体的には、例えばP+半導体領域７３－２に１．５Ｖの電圧が印加され、P+半導体領域７３－１には０Ｖの電圧が印加される。
　これにより、基板６１における２つのP+半導体領域７３の間で電界が発生し、P+半導体領域７３－２からP+半導体領域７３－１へと電流が流れる。
　このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が基板６１内に入射し、その赤外光が基板６１内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域７３間の電界によりP+半導体領域７３－２の方向へと導かれ、N+半導体領域７１－２内へと移動する。
　これにより、N+半導体領域７１－２には、N+半導体領域７１－２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がＦＤ部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部５３で検出される。
　すなわち、N+半導体領域７１－２の蓄積電荷が、そのN+半導体領域７１－２に直接接続されたＦＤ部Ｂに転送され、ＦＤ部Ｂに転送された電荷に応じた信号が増幅トランジスタや垂直信号線５９を介してカラム処理部５３により読み出される。そして、読み出された信号に対して、カラム処理部５３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部５６へと供給される。
　なお、このときN+半導体領域７１－２における場合と同様にしてN+半導体領域７１－１で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
　このようにして、同じ画素５１ａにおいて互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部５６は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
　このように互いに異なるN+半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ＴｏＦ方式と呼ばれている。
　なお、ここでは垂直駆動部５２によりP+半導体領域７３への電圧の印加制御が行われる例について説明したが、上述したように垂直駆動部５２とは別に、P+半導体領域７３への電圧の印加制御を行う電圧印加制御部として機能する駆動部（ブロック）が測距センサ５０に設けられてもよい。
　図１２に示す画素５１ａの構成は、基板６１内に分離領域４４１－１および分離領域４４１－２が設けられている。基板６１は、互いに反対側に位置する第１の面Ｓ１と第２の面Ｓ２とを有する。
　図１２に示す画素５１ａでは、基板６１内における画素５１ａとその画素５１ａに隣接する他の画素との境界部分、つまり画素５１ａの図中、左右の端部分に基板６１の少なくとも一部を貫通する分離領域４４１－１および分離領域４４１－２が遮光膜等により形成されている。なお、以下、分離領域４４１－１および分離領域４４１－２を特に区別する必要のない場合、単に分離領域４４１とも称することとする。
　例えば、分離領域４４１の形成時には、基板６１の光入射面側、つまり図中、上側の面から図中、下方向（基板６１の面と垂直な方向）に長い溝（トレンチ）部が形成され、その溝部分に遮光膜が埋め込みにより形成されて分離領域４４１とされる。この分離領域４４１は、入射面から基板６１内に入射し、画素５１ａに隣接する他の画素へと向かう赤外光を遮光する画素分離領域として機能する。
　このように埋め込み型の分離領域４４１を形成することで、画素間における赤外光の分離特性を向上させることができ、混色の発生を抑制することができる。
　基板６１には、分離領域４４１で区画された複数の光電変換領域２７が設けられている。光電変換領域２７は画素５１ａ毎に設けられ、各画素５１ａの光電変換領域には、上述したN+半導体領域７１－１およびP+半導体領域７３－１等を含む信号取り出し部６５－１やN+半導体領域７１－２およびP+半導体領域７３－２等を含む信号取り出し部６５－２が設けられている。
　分離領域４４１は、上述の第１実施形態の分離領域２４と同様の格子状平面パターンで構成されている。即ち、この第２実施形態の分離領域４４１においても、上述の第１実施形態の図５から図８を参照して説明すると、Ｘ方向に延伸する第１部分２４ｘとＹ方向に延伸する第２部分２４ｙとを平面視で互いに離間させて第１部分２４ｘと第２部分２４ｙとの交差部を廃止した格子状平面パターンになっている。そして、第１平面パターン２６ａにおいて、分離領域２４（分離領域４４１）の第１部分２４ｘと第２部分２４ｙとの間の半導体層２０（基板６１）は、図６に示すように、第１部分２４ｘ側の第１側面部２０ｙ１と第２部分２４ｙ側の第２側面部２０ｙ２との形状が異なっている。また、第２平面パターン２６ｂにおいて、分離領域２４の第２部分２４ｙと第１部分２４ｘとの間の半導体層２０は、図８に示すように、第２部分２４ｙ側の第１側面部２０ｘ１と第１部分２４ｘ側の第２側面部２０ｘ２との平面形状が異なっている。この第２実施形態においても、第１側面部２０ｙ１，２０ｘ１が平面形状であり、第２側面部２０ｙ２，２０ｘ２が凹状の湾曲形状になっている。
　この第２実施形態に係る測距センサ５０においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　なお、この第２実施形態の分離領域４４１は、上述の第１実施形態の変形例１－１の分離領域２４Ａと同様に、基板６１の第２面Ｓ２側から第１の面Ｓ１側に向かって延伸し、第１の面Ｓ１から離間する構成になっている。この場合の分離領域４４１の深さは、基板６１の厚さよりも浅くなる。
　＜画素の等価回路構成＞
　図１３は、この第２実施形態に係る測距センサに搭載された画素の等価回路を示す図である。　画素５１ａは、N+半導体領域７１－１およびP+半導体領域７３－１等を含む信号取り出し部６５－１に対して、転送トランジスタ７２１Ａ、ＦＤ７２２Ａ、リセットトランジスタ７２３Ａ、増幅トランジスタ７２４Ａ、及び、選択トランジスタ７２５Ａを有する。
　また、画素５１ａは、N+半導体領域７１－２およびP+半導体領域７３－２等を含む信号取り出し部６５－２に対して、転送トランジスタ７２１Ｂ、ＦＤ７２２Ｂ、リセットトランジスタ７２３Ｂ、増幅トランジスタ７２４Ｂ、及び、選択トランジスタ７２５Ｂを有する。
　垂直駆動部２２は、P+半導体領域７３－１に所定の電圧ＭＩＸ０（第１の電圧）を印加し、P+半導体領域７３－２に所定の電圧ＭＩＸ１（第２の電圧）を印加する。上述した例では、電圧ＭＩＸ０およびＭＩＸ１の一方が１．５Ｖで、他方が０Ｖである。P+半導体領域７３－１および７３－２は、第１の電圧または第２の電圧が印加される電圧印加部である。
　N+半導体領域７１－１および７１－２は、基板６１に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
　転送トランジスタ７２１Ａは、ゲート電極に供給される駆動信号ＴＲＧがアクティブ状態になるとこれに応答して導通状態になることで、Ｎ＋半導体領域７１－１に蓄積されている電荷をＦＤ７２２Ａに転送する。転送トランジスタ７２１Ｂは、ゲート電極に供給される駆動信号ＴＲＧがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域７１－２に蓄積されている電荷をＦＤ７２２Ｂに転送する。
　ＦＤ７２２Ａは、N+半導体領域７１－１から供給された電荷を一時保持する。ＦＤ７２２Ｂは、N+半導体領域７１－２から供給された電荷を一時保持する。ＦＤ７２２Ａは、図２を参照して説明したＦＤ部Ａに対応し、ＦＤ７２２Ｂは、ＦＤ部Ｂに対応するものである。
　リセットトランジスタ７２３Ａは、ゲート電極に供給される駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ７２２Ａの電位を所定のレベル（リセット電圧ＶＤＤ）にリセットする。リセットトランジスタ７２３Ｂは、ゲート電極に供給される駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ７２２Ｂの電位を所定のレベル（リセット電圧ＶＤＤ）にリセットする。なお、リセットトランジスタ７２３Ａおよび７２３Ｂがアクティブ状態とされるとき、転送トランジスタ７２１Ａおよび７２１Ｂも同時にアクティブ状態とされる。
　増幅トランジスタ７２４Ａは、ソース電極が選択トランジスタ７２５Ａを介して垂直信号線２９Ａに接続されることにより、垂直信号線２９Ａの一端に接続されている定電流源回路部７２６Ａの負荷ＭＯＳとソースフォロワ回路を構成する。増幅トランジスタ７２４Ｂは、ソース電極が選択トランジスタ７２５Ｂを介して垂直信号線２９Ｂに接続されることにより、垂直信号線２９Ｂの一端に接続されている定電流源回路部７２６Ｂの負荷ＭＯＳとソースフォロワ回路を構成する。
　選択トランジスタ７２５Ａは、増幅トランジスタ７２４Ａのソース電極と垂直信号線２９Ａとの間に接続されている。選択トランジスタ７２５Ａは、ゲート電極に供給される選択信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Ａから出力される画素信号を垂直信号線２９Ａに出力する。
　選択トランジスタ７２５Ｂは、増幅トランジスタ７２４Ｂのソース電極と垂直信号線２９Ｂとの間に接続されている。選択トランジスタ７２５Ｂは、ゲート電極に供給される選択信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Ｂから出力される画素信号を垂直信号線２９Ｂに出力する。
　画素５１ａの転送トランジスタ７２１Ａおよび７２１Ｂ、リセットトランジスタ７２３Ａおよび７２３Ｂ、増幅トランジスタ７２４Ａおよび７２４Ｂ、並びに、選択トランジスタ７２５Ａおよび７２５Ｂは、例えば、垂直駆動部５２によって制御される。
　＜第２実施形態の変形例＞
　上述の第２実施形態では、基板６１の第２面Ｓ２側から第１の面Ｓ１側に向かって延伸し、第１の面Ｓ１から離間する分離領域４４１について説明した。本技術は、上述の第２実施形態の図１２に示す分離領域４４１に限定されるものではない。例えば、図１４に示すように、基板６１の第２の面Ｓ２及び第１の面Ｓ１に亘って貫通する分離領域４７１－１および分離領域４７１－２においても、本技術を適用することが可能である。
　〔第３実施形態〕
　個体撮像装置においては、１つのオンチップレンズの下側に光電変換素子を複数個埋め込むことで瞳分割を行う方式があり、例えば一眼レフカメラやスマートフォンなどの電子機器の内蔵カメラ向けに採用されている。また、固体撮像装置には、位相差検出時に、１つのオンチップレンズの下に配置された複数の光電変換素子で光電変換された信号電荷を、それぞれ独立の信号として読み出すことによって位相差検出を行う方式が知られている。この第３実施形態では、２つの光電変換部を含む光電変換領域を備えた固体撮像装置に本技術を提供した一例について説明する。
　この第３実施形態に係る固体撮像装置は、図１５に示す画素３ａを備えている。
　画素３ａは、半導体層２０に設けられた光電変換領域２８を備えている。光電変換領域２８は、半導体層２０に設けられた第１分離領域（画素分離領域）２９ａによって区画されている。
　光電変換領域２８は、第１光電変換部２８Ｌ及び第２光電変換部２８Ｒを含む。第１光電変換部２８Ｌと第２光電変換部２８Ｒとの間には、第２分離領域（画素内分離領域）２８ｂが設けられている。第１光電変換部２８Ｌ及び第２光電変換部２８Ｒの各々には、光電変換素子として例えばホトダイオードが設けられている。
　第１分離領域２９ａ及び第２分離領域２９ｂの各々は、上述の第１実施形態の図３に示す分離領域２４と同様に、半導体層２０の第２の面Ｓ２側から反対側の第１の面Ｓ１側に向かって延伸する溝部と、この溝部内に埋め込まれた絶縁膜とを含む。
　図１５に示すように、第１分離領域２９ａは、平面視で方形状の環状平面パターンになっている。第２分離領域２９ｂは、第１分離領域２９ａ内において、平面視でＹ方向に延伸している。第２分離領域２９ｂは第１分離領域２９ａから離間し、平面視で第２分離領域２９ｂの端部が半導体層２０を介して第１分離領域２９ａと向かい合っている。
　第１分離領域２９ａと第２分離領域２９ｂとの間の半導体層２０は、第２分離領域２９ｂ側の第１側面部２０ｘ１と、第１分離領域２９ａ側の第２側面部２０ｘ２とを含む。この第１側面部２０ｘ１及び第２側面部２０ｘ２は、上述の第１実施形態の第１側面部２０ｘ１及び第２側面部２０ｘ２と同様の構成になっている。即ち、第２側面部２０ｘ２は、平面視で第１側面部２０ｘ１のＸ方向の幅Ｗｘ１と同一方向の幅Ｗｘ２が第１側面部２０ｘ１の幅Ｗｘ１よりも幅広になっている。そして、第１側面部２０ｘ１が平面形状で構成され、第２側面部２０ｘ２が湾曲形状で構成されている。
　この第３実施形態の係る固体撮像装置においても、上述の第１実施形態と同様の効果が得られる。
　〔第４実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１６は、本技術の第４実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１６に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の実形態に係る固体撮像装置及び測距センサを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第４実施形態の電子機器１００では、固体撮像装置１０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　〔第５実施形態〕
　≪電子機器への応用例≫
　図１７に示すように、電子機器としての距離画像機器２０１は、光学系２０２、センサチップ２Ｘ、画像処理回路２０３、モニタ２０４、及びメモリ２０５を備えて構成される。距離画像機器２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）をセンサチップ２Ｘに導き、センサチップ２Ｘの受光面（センサ部）に結像させる。
　センサチップ２Ｘとしては、上述した実施形態の固体撮像装置や測距センサを搭載したセンサチップ（半導体チップ）が適用され、センサチップ２Ｘから出力される受光信号（ＡＰＤ　ＯＵＴ）から求められる距離を示す距離信号が画像処理回路２０３に供給される。
　画像処理回路２０３は、センサチップ２Ｘから供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０４に供給されて表示されたり、メモリ２０５に供給されて記憶（記録）されたりする。
　このように構成された距離画像機器２０１では、上述した実施形態の固体撮像装置や測距センサが搭載されたセンサチップを適用することで、安定性の高い画素からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。すなわち、距離画像機器２０１は、より正確な距離画像を取得することができる。
　≪イメージセンサの使用例≫
　上述した実施形態の固体撮像装置や測距センサが搭載されたセンサチップは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は、以下のような構成としてもよい。
（１）
　溝部を含む分離領域で区画された光電変換領域を有する半導体層を備え、
　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、光検出装置。
（２）
　前記第１側面部は、平面形状であり、前記第２側面部は、湾曲形状である、上記（１）に記載の光検出装置。
（３）
　前記第２側面部は、平面視で前記第１側面部の幅と同一方向の幅が前記第１側面部の幅よりも幅広になっている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記第１部分は、平面視で前記第２部分の幅方向の両側にそれぞれ設けられている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
　前記第１部分は、平面視で第１の方向に延伸し、
　前記第２部分は、平面視で前記第１の方向と直交する第２の方向に延伸している、上記（１）から（４）の何れかに記載の光検出装置。
（６）
　前記分離領域は、前記半導体層の互いに反対側に位置する第１の面及び第２の面のうちの前記第２の面側から前記第１の面側に向かって延伸している、上記（１）から（５）の何れかに記載の光検出装置。
（７）
　前記半導体層の光入射面側に設けられた多層配線層と、
　前記多層配線層の前記半導体層側とは反対側に設けられたマイクロレンズと、
　を更に備えている、上記（１）から（６）の何れかに記載の光検出装置。
（８）
　溝部を含む分離領域で区画された光電変換領域を有する半導体層と、
　前記光電変換領域に設けられた２つの転送トランジスタと、
　を備え、
　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、光検出装置。
（９）
　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
　前記光検出装置は、
　溝部を含む分離領域で区画された光電変換領域を有する半導体層を備え、
　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、電子機器。
（１０）
　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
　前記光検出装置は、
　溝部を含む分離領域で区画された光電変換領域を有する半導体層と、
　前記光電変換領域に設けられた２つの転送トランジスタと、
　を備え、
　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ　固体撮像装置
　２　半導体チップ
　２Ａ　画素アレイ部
　３Ｂ　周辺部
　２　半導体チップ
　２Ａ　画素アレイ部
　２Ｂ　周辺部
　２Ｃ　パッド配置部
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動配線、
　１１　垂直信号線
　１２　水平信号線
　１３　ロジック回路
　１４　ボンディングパッド
　２０　半導体層
　２０ｘ１，２０ｙ１　第１側面部
　２０ｘ２，２０ｙ２　第２側面部
　２１　ｐ型のウエル領域
　２２　溝部
　２３　絶縁膜
　２４　分離領域
　２４ｘ　第１部分
　２４ｙ　第２部分
　２５ｘ　Ｘ方向分離列
　２５ｙ　Ｙ方向分離列
　２６ａ　第１パターン
　２６ｂ　第２パターン
　２７　光電変換領域
　２８　光電変換領域
　２８Ｌ　第１光電変換部
　２８Ｒ　第２光電変換部
　２９ａ　第１分離領域
　２９ｂ　第２分離領域
　３０　多層配線層
　３１　層間絶縁膜
　３２　配線
　３４　支持基板
　３６　平坦化膜
　３７　遮光膜
　３８　接着膜
　４０　カラーフィルタ層
　４１　赤色（Ｒ）の第１カラーフィルタ部
　４２　緑（Ｇ）色の第２カラーフィルタ部
　４３　青色（Ｂ）の第３カラーフィルタ部
　４５　マイクロレンズ
　５０　測距センサ
　５１　画素アレイ部
　５１ａ　画素
　６１　基板
　６２　オンチップレンズ
　６５－１，６５－２　信号取り出し部
　７１－１，７１－２，７１　N+半導体領域
　７３－１，７３－２，７３　P+半導体領域
　４４１－１，４４１－２，４４１　分離領域
　４７１－１，４７２，４７１　分離領域

Claims (10)

  1. 　溝部を含む分離領域で区画された光電変換領域を有する半導体層を備え、
    　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
    　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
    　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、光検出装置。
  2. 　前記第１側面部は、平面形状であり、前記第２側面部は、湾曲形状である、請求項１に記載の光検出装置。
  3. 　前記第２側面部は、平面視で前記第１側面部の幅と同一方向の幅が前記第１側面部の幅よりも幅広になっている、請求項１に記載の光検出装置。
  4. 　前記第１部分は、平面視で前記第２部分の幅方向の両側にそれぞれ設けられている、請求項１に記載の光検出装置。
  5. 　前記第１部分は、平面視で第１の方向に延伸し、
    　前記第２部分は、平面視で前記第１の方向と直交する第２の方向に延伸している、請求項１に記載の光検出装置。
  6. 　前記分離領域は、前記半導体層の互いに反対側に位置する第１の面及び第２の面のうちの前記第２の面側から前記第１の面側に向かって延伸している、請求項１に記載の光検出装置。
  7. 　前記半導体層の光入射面側に設けられた多層配線層と、
    　前記多層配線層の前記半導体層側とは反対側に設けられたマイクロレンズと、
    　を更に備えている、請求項１に記載の光検出装置。
  8. 　溝部を含む分離領域で区画された光電変換領域を有する半導体層と、
    　前記光電変換領域に設けられた２つの転送トランジスタと、
    　を備え、
    　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
    　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
    　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、光検出装置。
  9. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、
    　溝部を含む分離領域で区画された光電変換領域を有する半導体層を備え、
    　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
    　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
    　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、電子機器。
  10. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、
    　溝部を含む分離領域で区画された光電変換領域を有する半導体層と、
    　前記光電変換領域に設けられた２つの転送トランジスタと、
    　を備え、
    　前記分離領域は、平面視で前記半導体層を介して互いに隣り合う第１部分及び第２部分を含み、
    　前記第１部分と前記第２部分との間の前記半導体層は、前記第１部分側の第１側面部と、前記第２部分側の第２側面部とを含み、
    　断面視で前記第１側面部及び前記第２側面部は、形状が異なっている、電子機器。
PCT/JP2022/001573 2021-06-03 2022-01-18 光検出装置及び電子機器 WO2022254773A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021093812A JP2022185900A (ja) 2021-06-03 2021-06-03 光検出装置及び電子機器
JP2021-093812 2021-06-03

Publications (1)

Publication Number Publication Date
WO2022254773A1 true WO2022254773A1 (ja) 2022-12-08

Family

ID=84324064

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/001573 WO2022254773A1 (ja) 2021-06-03 2022-01-18 光検出装置及び電子機器

Country Status (2)

Country Link
JP (1) JP2022185900A (ja)
WO (1) WO2022254773A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081015A (ja) * 2005-09-13 2007-03-29 Sony Corp 固体撮像素子及びその製造方法
JP2013243324A (ja) * 2012-05-23 2013-12-05 Sony Corp 撮像素子、および撮像装置
JP2015170732A (ja) * 2014-03-07 2015-09-28 株式会社東芝 レーザ加熱処理方法、及び、固体撮像装置の製造方法
JP2021048158A (ja) * 2019-09-17 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081015A (ja) * 2005-09-13 2007-03-29 Sony Corp 固体撮像素子及びその製造方法
JP2013243324A (ja) * 2012-05-23 2013-12-05 Sony Corp 撮像素子、および撮像装置
JP2015170732A (ja) * 2014-03-07 2015-09-28 株式会社東芝 レーザ加熱処理方法、及び、固体撮像装置の製造方法
JP2021048158A (ja) * 2019-09-17 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置

Also Published As

Publication number Publication date
JP2022185900A (ja) 2022-12-15

Similar Documents

Publication Publication Date Title
US11532659B2 (en) Solid-state imaging device, manufacturing method thereof, and electronic device
US20200350358A1 (en) Solid-state imaging device, drive method thereof and electronic apparatus
KR102437162B1 (ko) 이미지 센서
JP7006268B2 (ja) 撮像素子、電子機器、並びに、製造装置および方法
US9123603B2 (en) Photoelectric conversion device and imaging system
TWI495095B (zh) 固態攝像裝置及照相機
CN107851649B (zh) 成像设备、制造方法、半导体设备和电子设备
WO2016098624A1 (ja) 固体撮像素子、撮像装置、および電子機器
JP6732730B2 (ja) 固体撮像素子、駆動方法、および電子機器
JP5326507B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、及び電子機器
JP5320989B2 (ja) 固体撮像装置、及び電子機器
JP6045250B2 (ja) 固体撮像装置および撮像装置
JP2015012127A (ja) 固体撮像素子および電子機器
WO2008065952A1 (fr) Dispositif d'imagerie semi-conducteur, son procédé de fabrication, et dispositif d'informations électroniques
JP2008060476A (ja) 固体撮像装置および電子情報機器
JP2010245100A (ja) 固体撮像素子
JP5677238B2 (ja) 固体撮像装置
WO2022254773A1 (ja) 光検出装置及び電子機器
JP2018006666A (ja) 光電変換装置及び撮像システム
WO2020070887A1 (ja) 固体撮像装置
WO2022158309A1 (ja) 固体撮像装置および電子機器
US20240089619A1 (en) Light detection device and electronic apparatus
US20230232135A1 (en) Solid-state imaging device
US20240170525A1 (en) Sensor device
WO2016163242A1 (ja) 固体撮像素子および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22815534

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22815534

Country of ref document: EP

Kind code of ref document: A1