TW201528487A - 用於互補金氧半導體堆疊晶片應用的單光子崩潰二極體成像感測器 - Google Patents

用於互補金氧半導體堆疊晶片應用的單光子崩潰二極體成像感測器 Download PDF

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Abstract

本發明揭示一種成像感測器系統,其包含一單光子崩潰二極體(SPAD)成像陣列,該SPAD成像陣列包含形成於一第一晶圓之一第一半導體層中之N個像素。每一像素之該第一半導體層之實質上一整個厚度係全空乏的,以使得包含於每一像素中靠近一前側之一倍增區域經組態為透過一背側及透過該全空乏第一半導體層之該實質上整個厚度用光子進行照明。深n型隔離區域安置於該第一半導體層中在該等像素之間以隔離該等像素。N個數位計數器形成於接合至該第一晶圓之一第二晶圓之一第二半導體層中。該N個數位計數器中之每一者耦合至該SPAD成像陣列且經耦合以計數由該等像素中之一各別者產生之輸出脈衝。

Description

用於互補金氧半導體堆疊晶片應用的單光子崩潰二極體成像感測器
本發明一般而言係關於光偵測器,且更具體而言,本發明針對於包含單光子崩潰二極體成像感測器之成像系統。
影像感測器已變得普遍存在。其廣泛用於數位靜態相機、蜂巢式電話、安全攝影機以及醫療、汽車及其他應用中。用以製造影像感測器之技術已不斷快速地發展。舉例而言,對較高解析度及較低電力消耗之需求已促進此等影像感測器之進一步小型化及整合。
可在一影像感測器中或在一光偵測器中使用之一種類型之光偵測器係一單光子崩潰二極體(SPAD)。一SPAD(亦稱為一蓋革(Geiger)模式崩潰光電二極體(GM-APD))係能夠偵測一低強度信號(諸如低至一單光子)之一固態光偵測器。SPAD成像感測器係由製作於一矽基板上之SPAD區域之一陣列構成之半導體光敏裝置。SPAD區域在由一光子撞擊時產生一輸出脈衝。SPAD區域具有一p-n接面,該p-n接面經反向偏壓至高於崩潰電壓以使得一單個光生載子可觸發一崩潰倍增程序,此崩潰倍增程序致使在光子偵測單元之輸出處之電流快速達到其最終值。此崩潰電流繼續直至使用一淬滅元件來藉由減小偏壓電壓而 使崩潰程序淬滅為止。藉由在一時間窗內計數此等輸出脈衝之數目來獲得由影像感測器所接收之光子信號之強度。
然而,當藉助一標準互補金氧半導體(CMOS)程序製作一SPAD時,難以針對優良偵測效率、光譜回應及計時解析度來使該SPAD最佳化。舉例而言,使SPAD以全空乏操作在標準CMOS程序中通常係不可能的,此乃因使SPAD以全空乏操作可致使金氧半導體場效電晶體(MOSFET)無法正確地起作用。另外,使SPAD配置於與CMOS電路之MOSFET相同之平面中減小填充因子。此外,亦難以在任何單個CMOS程序中達成具有高填充因子及優良SPAD效能之相對小間距光子計時感測器。
100‧‧‧堆疊裝置晶圓/裝置晶圓/頂部裝置晶圓
100’‧‧‧堆疊裝置晶圓/裝置晶圓/單獨底部裝置晶圓
102‧‧‧積體電路系統
111‧‧‧半導體晶粒/晶粒
112‧‧‧半導體晶粒/晶粒
113‧‧‧半導體晶粒/晶粒
114‧‧‧半導體晶粒/晶粒
115‧‧‧半導體晶粒/晶粒
116‧‧‧半導體晶粒/晶粒
117‧‧‧半導體晶粒/晶粒
118‧‧‧半導體晶粒/晶粒
119‧‧‧半導體晶粒/晶粒
202‧‧‧輸出脈衝/所接收輸出脈衝/所得輸出脈衝
204‧‧‧數位信號
300A‧‧‧積體電路系統
300B‧‧‧積體電路系統
302A‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/各別單光子崩潰二極體區域
302B‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/各別單光子崩潰二極體區域
302C‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/ 各別單光子崩潰二極體區域
304‧‧‧第一裝置晶圓/堆疊裝置晶圓
306‧‧‧第二裝置晶圓/堆疊裝置晶圓
307‧‧‧接合界面
308A‧‧‧數位計數器
308B‧‧‧數位計數器
308C‧‧‧數位計數器
310‧‧‧第一半導體層/半導體層/全空乏半導體層
312‧‧‧第一互連層
314‧‧‧第二半導體層/半導體層
316‧‧‧第二互連層
318‧‧‧金屬跡線
319‧‧‧金屬跡線
320‧‧‧深n型隔離區域/深隔離區域
322‧‧‧p+層/背側p+層/層
324‧‧‧p層/層
326‧‧‧n+層/層
328‧‧‧氧化物層
330‧‧‧導通體/微型穿矽導通體
340‧‧‧堆疊裝置晶圓/第三裝置晶圓/額外第三晶圓/第三晶圓
344‧‧‧接合界面
346‧‧‧半導體裝置/裝置
400‧‧‧實例性單光子崩潰二極體成像感測器系統/單光子崩潰二極體成像感測器系統
405‧‧‧單光子崩潰二極體成像陣列/成像陣列
410‧‧‧高速讀出電路/讀出電路
415‧‧‧功能邏輯
420‧‧‧控制電路
C1-CX‧‧‧行
P1-Pn‧‧‧像素
Q1-QN‧‧‧淬滅元件/實例性淬滅元件
R1-Ry‧‧‧列
VBIAS‧‧‧偏壓電壓
參考以下各圖闡述本發明之非限制性及非窮盡性實施例,其中貫穿各種視圖相似參考編號係指相似部件,除非另有規定。
圖1係根據本發明之教示之一單光子崩潰二極體(SPAD)成像感測器系統之具有積體電路晶粒之堆疊半導體晶圓之一項實例之一分解視圖。
圖2係根據本發明之教示之圖解說明包含淬滅元件之一堆疊晶片SPAD成像感測器系統之一項實例之一電路圖。
圖3A係根據本發明之教示之包含具有堆疊裝置晶圓之一SPAD成像感測器系統之一積體電路系統之一項實例之一剖視圖。
圖3B係根據本發明之教示之包含具有三個堆疊裝置晶圓之一SPAD成像感測器系統之一積體電路系統之一項實例之一剖視圖。
圖4係根據本發明之教示之展示具有一實例性SPAD成像感測器系統之一積體電路系統之一項實例之一方塊圖。
貫穿圖式之數個視圖,對應參考字符指示對應組件。熟習此項技術者將瞭解,圖中之元件係為簡單及清晰起見而圖解說明,且未必 按比例繪製。舉例而言,為有助於改良對本發明之各項實施例之理解,圖中之元件中之某些元件之尺寸可相對於其他元件而誇大。此外,通常不繪示在一商業上可行之實施例中有用或必需之常見而眾所周知之元件以便促進對本發明之此等各項實施例之一較不受阻擋之觀察。
在以下說明中,陳述眾多特定細節以便提供對本發明之一透徹理解。然而,熟習此項技術者將明瞭不需要採用特定細節來實踐本發明。在其他例項中,未詳細闡述眾所周知之材料或方法以避免使本發明模糊。
貫穿此說明書對「一項實施例」、「一實施例」、「一項實例」或「一實例」之提及意指結合實施例或實例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此,在貫穿此說明書之各個地方中出現之片語「在一項實施例中」、「在一實施例中」、「一項實例」或「一實例」未必全部係指相同實施例或實例。此外,在一或多項實施例或實例中,可以任何適合組合及/或子組合來組合特定特徵、結構或特性。特定特徵、結構或特性可包含於一積體電路、一電子電路、一組合邏輯電路或提供所闡述功能性之其他適合組件中。另外,應瞭解,隨本文一起提供之圖係出於向熟習此項技術者闡釋之目的且圖式未必按比例繪製。
如將論述,根據本發明之教示之一實例性單光子崩潰二極體(SPAD)成像感測器系統包含全空乏SPAD區域,該等全空乏SPAD區域已在其自身之製造程序中以具有使用一標準CMOS程序製作之一定製互補金氧半導體(CMOS)處理器晶片之一背側照明式(BSI)堆疊晶片組態而最佳化。舉例而言,在各項實例中,每一像素之半導體層之實質上整個厚度係全空乏的,以使得包含於每一像素中靠近半導體層之 一前側之一倍增區域經組態為透過全空乏半導體層之實質上整個厚度用光子進行背側照明。此全空乏SPAD設計亦允許具有高藍色效能之極高近紅外線(NIR)敏感度。全空乏SPAD達成極好之計時解析度,此乃因電子可漂移穿過SPAD中之空乏半導體層之實質上整個厚度而非在被偵測到之前擴散,此減少計時抖動。根據本發明之教示之實例性全空乏SPAD設計包含SPAD之間的深n型隔離,此允許形成至每一SPAD之端子之單獨直流(DC)或交流(AC)連接,此達成裝置晶圓上之電路靈活性。因此,在一項實例中,每一SPAD像素連接至堆疊CMOS晶圓上之其自身CMOS電路。根據本發明之教示,此組合使得具有高填充因子及優良SPAD效能之一相對小間距光子計時感測器成為可能。
為圖解說明,圖1係根據本發明之教示之將接合在一起以形成一積體電路系統102之堆疊裝置晶圓100及100'之一分解視圖。裝置晶圓100及100'可包含矽、砷化鎵或其他適合半導體材料。在所圖解說明實例中,裝置晶圓100包含半導體晶粒111至119,而裝置晶圓100'包含對應半導體晶粒(在圖1中觀察被遮擋)。如下文將較詳細地論述,在某些實例中,裝置晶圓100之每一晶粒111至119可包含全空乏SPAD之一陣列,而具有CMOS電路之裝置晶圓100'之每一對應晶粒包含(舉例而言)使用標準CMOS程序製作之數位計數器及相關聯讀出電子器件之一陣列。數位計數器在單獨底部裝置晶圓100'上之放置允許在頂部裝置晶圓100上之全空乏SPAD陣列中之一極高填充因子。此外,由於裝置晶圓100係與裝置晶圓100'單獨地形成,因此根據本發明之教示,可利用定製製作程序來使SPAD陣列中之全空乏SPAD區域在裝置晶圓100上之形成最佳化,同時可在於裝置晶圓100'上形成CMOS電路時保留傳統CMOS程序。
圖2係根據本發明之教示之圖解說明包含淬滅元件之一堆疊SPAD 成像感測器系統之一項實例之一電路圖。應注意,圖2中所圖解說明之像素電路(例如,PIXEL1、PIXEL2、...PIXELN)係用於實施具有一成像陣列之每一像素之一SPAD像素電路架構之一項可能實例。在圖2中所繪示之實例中,將像素PIXEL1至PIXELN圖解說明為配置於一單個列中。然而,在其他實例中,應瞭解,一成像陣列之像素可配置至一單個行中或配置至若干行與列之一個二維陣列中。
如實例中所展示,每一實例性像素包含耦合至安置於一堆疊晶片系統之一頂部晶片中之一各別淬滅元件(例如,淬滅元件Q1至QN)之一全空乏SPAD(例如,SPAD1至SPADN)。在各項實例中,亦應注意,根據本發明之教示,耦合至每一各別SPAD1至SPADN之實例性淬滅元件Q1至QN可包含於頂部晶片或底部晶片中。亦應瞭解,根據本發明之教示,可使用被動或主動淬滅元件來實施實例性淬滅元件Q1至QN
如實例中所展示,存在N數目個SPAD、N數目個被動淬滅元件及N數目個數位計數器(例如,數位計數器1至N)。在所繪示實例中,數位計數器1至N使用安置於使用堆疊晶片系統之一標準CMOS程序製作之一底部晶片上之CMOS電路來實施且經電耦合以回應於一所接收光子而接收由一各別SPAD產生之輸出脈衝202。數位計數器1至N可經啟用以計數由每一各別SPAD在一時間窗期間產生之輸出脈衝202之數目且輸出表示該計數之一數位信號204。雖然圖2中所繪示之實例圖解說明像素電路與數位計數器之間的一直接連接,但根據本發明教示可利用像素電路與數位計數器之間的任何連接,包含以AC耦合之方式。此外,可實施任何已知SPAD偏壓極性及/或定向。在一項實例中,每一數位計數器包含用以放大所接收輸出脈衝202之一放大器。在一項實例中,其他電路可安置於底部晶片上且經由金屬跡線而耦合至一各別SPAD區域。諸如計時電路之數位或類比電路可用於其中需 要來自所偵測光子之計時資訊(諸如飛行時間)之應用。
在操作中,經由高於每一SPAD1至SPADN之崩潰電壓之一偏壓電壓VBIAS來反向偏壓每一SPAD1至SPADN。回應於一單個光生載子,觸發在每一SPAD1至SPADN之輸出處導致一崩潰電流之一崩潰倍增程序。此崩潰電流回應於跨越淬滅元件(例如,Q1至QN)形成之一電壓降而自淬滅,該電壓降導致跨越SPAD之偏壓電壓下降。在崩潰電流之淬滅之後,跨越SPAD之電壓恢復至高於偏壓電壓且然後SPAD準備好再次被觸發。每一SPAD1至SPADN之所得輸出脈衝202由一各別數位計數器1至N接收,該各別數位計數器回應於該所得輸出脈衝而使其計數遞增。
在與使用一標準CMOS程序製作之CMOS數位計數器相同之晶片上併入SPAD之習用SPAD設計由於由CMOS電路本身所佔據之面積而具有成像平面上之經減小填充因子。另外,使習用SPAD設計以全空乏操作在標準CMOS程序中通常係不可能的,此乃因其可致使CMOS電路中之MOSFET無法正確地起作用。因此,實施根據本發明之教示之一堆疊晶片結構之一個優點係,根據本發明之教示,頂部晶片上之SPAD係全空乏的,且CMOS電路係一單獨底部晶片,此因此不減小頂部晶片上之全空乏SPAD成像陣列之填充因子。
應注意,圖2之電路圖係出於闡釋之目的而隨本文提供且未詳細展示某些電路元件(例如,諸如電阻器及電容器之被動組件及例如電晶體之主動組件)以便不使本發明之教示模糊。舉例而言,圖2之所圖解說明像素電路可產生在由數位計數器之輸入感測之前需要放大之一輸出脈衝。在另一實例中,淬滅元件Q1與SPAD1之間的節點處之連接將處於一高電壓,此可需要AC耦合。
圖3A係根據本發明之教示之包含具有堆疊裝置晶圓之一SPAD成像感測器系統之一積體電路系統300A之一項實例之一剖視圖。積體 電路系統300A係以上在圖1至圖2中所圖解說明之實例性積體電路系統之部分之一項可能實施方案。圖3A中所展示之積體電路系統300A之所圖解說明實例包含一第一裝置晶圓304、一第二裝置晶圓306及在其處第一裝置晶圓304接合至第二裝置晶圓306之一接合界面307。第一裝置晶圓304包含一第一半導體層310及一第一互連層312,而第二裝置晶圓306展示為包含一第二半導體層314及一第二互連層316。在實例中,半導體層310之實質上整個厚度係全空乏的且包含一SPAD成像陣列,該SPAD成像陣列包含全空乏SPAD區域302A、302B及302C,如所圖解說明。在一項實例中,SPAD成像陣列之SPAD區域302A、302B及302C配置至複數個列及行中。在一項實例中,根據本發明之教示,SPAD成像陣列之SPAD區域302A、302B及302C各自包含靠近半導體層310之一前側形成之倍增區域以使得SPAD區域302A、302B及302C之倍增區域經組態為透過半導體層310之背側及透過全空乏半導體層310之實質上整個厚度進行照明。
在所繪示實例中,第二裝置晶圓306係使用一標準CMOS程序而製作且包含第二半導體層314之一CMOS邏輯晶片,該第二半導體層展示為包含數位計數器308A、308B及308C。如實例中所展示,數位計數器308A、308B及308C靠近第二半導體層314之一前側而形成,且每一數位計數器308A、308B及308C藉助金屬跡線318及319以及導通體330耦合至一各別SPAD區域302A、302B及302C。換言之,在所繪示實例中,每一SPAD區域302A、302B及302C皆耦合至其本身之各別CMOS電路(例如,數位計數器308A、308B及308C)。在一項實例中,其他電路可形成於第二半導體層314中且經由金屬跡線耦合至一各別SPAD區域。諸如計時電路之數位或類比電路可用於諸如飛行時間之應用。
在一項實例中,導通體330係安置於一個氧化物層328中之微型 穿矽導通體(μTSV)。在一項實例中,金屬跡線318及319可包含一系列堆疊導通體及金屬互連件。在一項實例中,金屬跡線318及319可包含包括用於再路由及再分佈SPAD區域302A、302B及302C與數位計數器308A、308B及308C之間的電連接之一薄膜(例如,鋁、銅等)之一再分佈層(RDL)。在一項實例中,μTSV 330可包含沈積於其中之一導電材料(例如,銅、多晶矽等)。
在一項實例中,半導體層310及半導體層314中之任一者或兩者可係磊晶生長之矽層。在所繪示實例中,半導體層310係全空乏的以使得每一SPAD區域302A、302B及302C係全空乏的。在所圖解說明實例中,每一SPAD區域302A、302B及302C實質上類似於彼此。舉例而言,如圖3A中所展示,SPAD區域302A包含安置於半導體層310中之一p層324及一n+層326。SPAD區域302A之一倍增層定義於p層324與一n+層326之間的界面處。在一項實例中,亦將SPAD區域302A展示為包含形成於半導體層310之背側處之一p+層322。在實例中,SPAD區域302A之一pn接面定義於p層324與一n+層326之間的界面處。在一項實例中,SPAD區域302A之寬度小於約100μm,且p層324及n+層326中之每一者具有約0.5μm之厚度。在一項實例中,形成於半導體層310之背側處之p+層322具有小於約500nm之一厚度。因此,根據本發明之教示,圖3A中所展示之與一單獨CMOS晶片堆疊在一起之實例性全空乏SPAD成像陣列提供具有高填充因子及優良SPAD效能之一相對小間距光子計時感測器。
如在所繪示實例中所展示,根據本發明之教示,SPAD區域302A、302B及302C之p層與n+層之間的倍增區域適於透過半導體層310之背側及透過全空乏半導體層310之實質上整個厚度用光子進行照明。在一項實例中,全空乏SPAD區域302A、302B及302C達成極好之計時解析度,此乃因電子漂移穿過SPAD區域之半導體層310而非在被 偵測到之前擴散。在一項實例中,第一半導體層310之背側上之p+層322亦可提供經改良藍色效能。在另一實例中,根據本發明之教示,具有/不具有背側p+層322之一帶電層亦可提供經改良效能。
如在所繪示實例中所展示,深n型隔離區域320橫跨SPAD區域302A、302B與302C之間的第一半導體層310之厚度而安置以將SPAD成像陣列之複數個像素中之每一者彼此隔離。根據本發明之教示,由深n型隔離區域320提供之隔離允許形成至每一SPAD區域302A、302B及302C之端子(例如,陽極及陰極)之單獨DC或AC連接,此達成裝置晶圓上之電路靈活性。應瞭解,全空乏SPAD區域302A、302B及302C允許極高NIR敏感度。在另一實例中,可使積體電路系統300A之經摻雜區域之極性反向。舉例而言,深隔離區域320及層326分別為p型及p+型且層322及層324分別為n+型及n型。
圖3B係根據本發明之一實施例之具有堆疊裝置晶圓304、306及340之一積體電路系統300B之一剖視圖。積體電路系統300B係圖1之積體電路系統102之一部分之一項可能實施方案。積體電路系統300B之所圖解說明實例包含第一裝置晶圓304、第二裝置晶圓306、第三裝置晶圓340以及接合界面307及344。第一裝置晶圓304及第二裝置晶圓306如以上所論述而接合及操作。然而,積體電路系統300B包含接合至第二裝置晶圓306之一額外第三晶圓340。如所展示,第三晶圓340包含形成於第三裝置晶圓340中或其上之一第三半導體層342及半導體裝置346。在一項實施例中,裝置346包含用以充當一圖框儲存器之一儲存裝置(諸如隨機存取記憶體(RAM))以達成高速叢發成像能力。在此實施例中,裝置346可經耦合以接收且儲存包含於第二半導體層314中之數位計數器之輸出。
圖4係根據本發明之教示之展示具有一實例性SPAD成像感測器系統400之一積體電路系統之一項實例之一方塊圖。SPAD成像感測器系 統400可係以上在圖1至圖3中所圖解說明之實例性積體電路系統之部分之一項實例性實施方案。圖4中所展示之SPAD成像感測器系統400之所圖解說明實施例包含一SPAD成像陣列405、高速讀出電路410、功能邏輯415及控制電路420。
如在所繪示實例中所展示,成像陣列405係背側照明式成像感測器或像素(例如,像素P1、P2、...、Pn)之一個二維(「2D」)陣列。在一項實例中,每一像素包含根據本發明之教示之一全空乏SPAD。如所繪示實例中所圖解說明,每一像素配置至一列(例如,列R1至Ry)及一行(例如,行C1至Cx)中以獲取一人、地點或物件之影像資料,然後可使用該影像資料來再現該人、地點或物件之一2D影像。
由成像陣列405之SPAD區域產生之輸出脈衝由高速讀出電路410讀出且傳送至功能邏輯415。讀出電路410包含用於SPAD區域中之每一者之至少一個數位計數器且亦可包含放大電路及/或淬滅電路。功能邏輯415可僅將影像資料儲存於記憶體中或甚至藉由施加後影像效應(例如,剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。控制電路420耦合至成像陣列405及/或讀出電路410以控制成像陣列405之操作特性。舉例而言,控制電路420可在一時間窗內同時啟用包含於高速讀出電路410中之數位計數器中之每一者以便實施一全域快門操作。因此,本文中所論述之SPAD堆疊晶片影像感測器之實施例提供既高速又為低光敏感之成像,此藉助習用感測器架構通常無法達成。
包含發明摘要中所闡述內容之本發明之所圖解說明實例之以上說明並非意欲為窮盡性或限制於所揭示之精確形式。儘管出於說明性目的而在本文中闡述本發明之特定實施例及實例,但可在不背離本發明之較寬廣精神及範疇之情況下做出各種等效修改。
依據以上詳細說明可對本發明之實例做出此等修改。以下申請 專利範圍中所使用之術語不應理解為將本發明限制於說明書及申請專利範圍中所揭示之特定實施例。而是,該範疇將完全由以下申請專利範圍來判定,該等申請專利範圍將根據申請專利範圍解釋之既定原則加以理解。因此,應將本發明說明書及各圖視為說明性而非限制性。
300A‧‧‧積體電路系統
302A‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/各別單光子崩潰二極體區域
302B‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/各別單光子崩潰二極體區域
302C‧‧‧全空乏單光子崩潰二極體區域/單光子崩潰二極體區域/各別單光子崩潰二極體區域
304‧‧‧第一裝置晶圓/堆疊裝置晶圓
306‧‧‧第二裝置晶圓/堆疊裝置晶圓
307‧‧‧接合界面
308A‧‧‧數位計數器
308B‧‧‧數位計數器
308C‧‧‧數位計數器
310‧‧‧第一半導體層/半導體層/全空乏半導體層
312‧‧‧第一互連層
314‧‧‧第二半導體層/半導體層
316‧‧‧第二互連層
318‧‧‧金屬跡線
319‧‧‧金屬跡線
320‧‧‧深n型隔離區域/深隔離區域
322‧‧‧p+層/背側p+層/層
324‧‧‧p層/層
326‧‧‧n+層/層
328‧‧‧氧化物層
330‧‧‧導通體/微型穿矽導通體

Claims (18)

  1. 一種成像感測器系統,其包括:一第一晶圓之一第一半導體層;一單光子崩潰二極體(SPAD)成像陣列,其包含形成於該第一半導體層中之複數個像素,其中該複數個像素包含N數目個像素,其中每一像素之該第一半導體層之實質上一整個厚度係全空乏的,以使得包含於每一像素中靠近該第一半導體層之一前側之一倍增區域經組態為透過該第一半導體層之一背側及透過該全空乏第一半導體層之該實質上整個厚度用光子進行照明;深n型隔離區域,其安置於該第一半導體層中在該等像素之間以將該複數個像素中之每一者彼此隔離;接合至該第一晶圓之一第二晶圓之一第二半導體層;複數個數位計數器,其形成於該第二半導體層中且電耦合至該SPAD成像陣列,其中該複數個數位計數器包含至少N數目個數位計數器,其中該N數目個數位計數器中之每一者經耦合以計數由該複數個像素中之一各別者產生之輸出脈衝。
  2. 如請求項1之成像感測器系統,其中形成於該第二半導體層中之該複數個數位計數器中之每一者包括安置於該第二晶圓之該第二半導體層中之一單獨互補金氧半導體(CMOS)電路。
  3. 如請求項1之成像感測器系統,其進一步包括安置於該第一半導體層之該背側上之一p+摻雜區域。
  4. 如請求項1之成像感測器系統,其中該N數目個數位計數器中之每一者透過至該等像素之該等各別SPAD區域之各別端子之單獨連接而耦合至該複數個像素中之該各別者。
  5. 如請求項1之成像感測器系統,其進一步包括: 一第一互連層,其安置於該第一半導體層之該前側上;及一第二互連層,其安置於該第二半導體層上,其中該第一晶圓在該第一互連層與該第二互連層之間的一接合界面處接合至該第二晶圓。
  6. 如請求項5之成像感測器系統,其中該第一互連層包含一第一氧化物,該第二互連層包含一第二氧化物,且其中該接合界面包含該第一氧化物與該第二氧化物之間的一界面。
  7. 如請求項5之成像感測器系統,其中該第一互連層包括至少N數目個導通體,其中該N數目個導通體中之每一者耦合至該SPAD成像陣列之一各別像素以在該接合界面處將該等輸出脈衝傳送至該第二互連層。
  8. 如請求項7之成像感測器系統,其中該等導通體包括微型穿矽導通體(μTSV)。
  9. 如請求項1之成像感測器系統,其中每一像素包括一淬滅元件,該淬滅元件耦合至一各別SPAD區域以藉由降低一偏壓電壓而使該各別SPAD區域之崩潰淬滅。
  10. 一種積體電路系統,其包括:一第一晶圓,其具有複數個第一晶粒,每一第一晶粒包含:一單光子崩潰二極體(SPAD)成像陣列,其包含形成於一第一半導體層中之複數個像素,其中該複數個像素包含N數目個像素,其中每一像素之該第一半導體層之實質上一整個厚度係全空乏的,以使得包含於每一像素中靠近該第一半導體層之一前側之一倍增區域經組態為透過該第一半導體層之一背側及透過該全空乏第一半導體層之該實質上整個厚度用光子進行照明;深n型隔離區域,其安置於該第一半導體層中在該等像素之 間以將該複數個像素中之每一者彼此隔離;一第一互連層,其安置於該第一半導體層之該前側上;及一第二晶圓,其具有複數個第二晶粒,每一第二晶粒包含:一第二互連層,其安置於第二半導體層上,其中該第一晶圓在該第一互連層與該第二互連層之間的一接合界面處接合至該第二晶圓;複數個數位計數器,其形成於該第二半導體層中且藉助該第一互連層及該第二互連層而電耦合至該SPAD成像陣列,其中該複數個數位計數器包含至少N數目個數位計數器,其中該N數目個數位計數器中之每一者經耦合以計數由一各別SPAD區域產生之輸出脈衝;及控制電路,其耦合至該SPAD成像陣列以控制該SPAD成像陣列之操作。
  11. 如請求項10之積體電路系統,其中每一第二晶粒進一步包含耦合至該複數個數位計數器以儲存自該SPAD成像陣列讀出之資料之功能邏輯。
  12. 如請求項10之積體電路系統,其中形成於該第二半導體層中之該複數個數位計數器中之每一者包括安置於該第二晶圓之該第二半導體層中之一單獨互補金氧半導體(CMOS)電路。
  13. 如請求項10之積體電路系統,其中每一第一晶粒進一步包含安置於該第一半導體層之該背側上之一p+摻雜區域。
  14. 如請求項10之積體電路系統,其中該N數目個數位計數器中之每一者透過至該等像素之該等各別SPAD區域之各別端子之單獨連接而耦合至該複數個像素中之各別者。
  15. 如請求項10之積體電路系統,其中該第一互連層包含一第一氧化物,該第二互連層包含一第二氧化物,且其中該接合界面包 含該第一氧化物與該第二氧化物之間的一界面。
  16. 如請求項10之積體電路系統,其中該第一互連層包括至少N數目個導通體,其中該N數目個導通體中之每一者耦合至該SPAD成像陣列之一各別像素以在該接合界面處將該等輸出脈衝傳送至該第二互連層。
  17. 如請求項16之積體電路系統,其中該等導通體包括微型穿矽導通體(μTSV)。
  18. 如請求項10之積體電路系統,其中每一像素包括一淬滅元件,該淬滅元件耦合至一各別SPAD區域以藉由降低一偏壓電壓而使該各別SPAD區域之崩潰淬滅。
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