TWI528537B - 具有在底部晶片上之光敏電路元件之堆疊晶片影像感測器 - Google Patents
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Description
本申請案主張2012年10月16日申請之美國臨時申請案第61/714,665號的權利。
本申請案係關於影像感測器，更具體而言，係關於堆疊晶片形成中之CMOS影像感測器。頂部晶片包括CMOS成像陣列。底部晶片包括需要進行屏蔽以免受光之光敏電路元件。
影像感測器已變得普遍存在。其廣泛地用於數位靜態相機、蜂巢式電話、監控攝影機以及醫學、汽車及其他應用中。用以製造影像感測器(且詳言之，互補金屬氧化物半導體(「CMOS」)影像感測器)之技術繼續以較大步幅進步。舉例而言，對較高解析度及較低功率消耗之需求激勵此等影像感測器之進一步小型化及整合。
一些習知影像感測器併有像素內記憶體。舉例而言，以引用之方式併入本文中之美國專利第8,445,828號描述了一種在變化之積分週期內併有像素內記憶體之高動態範圍CMOS影像感測器。亦即，部分地藉由儲存於像素內記憶體中之信號自先前積分週期判定積分週期。每一像素包括儲存關於彼像素之積分週期資訊的記憶體鎖存電路。可個別地存取此等記憶體元件中之每一者。然而，併入於像素內記憶體
中之電路元件中的一些電路元件可能對光誘發洩漏敏感。
100‧‧‧堆疊裝置晶圓
100'‧‧‧堆疊裝置晶圓
102‧‧‧積體電路系統
111‧‧‧半導體晶粒
112‧‧‧半導體晶粒
113‧‧‧半導體晶粒
114‧‧‧半導體晶粒
115‧‧‧半導體晶粒
116‧‧‧半導體晶粒
117‧‧‧半導體晶粒
118‧‧‧半導體晶粒
119‧‧‧半導體晶粒
170‧‧‧儲存區
300‧‧‧積體電路系統
304‧‧‧第一裝置晶圓
306‧‧‧第二裝置晶圓
307‧‧‧前側
308‧‧‧結合界面/底部裝置晶圓
309‧‧‧前側
310‧‧‧第一半導體層
312‧‧‧第一金屬堆疊
314‧‧‧第二半導體層
316‧‧‧第二金屬堆疊
318‧‧‧半導體裝置
320‧‧‧半導體裝置
322‧‧‧半導體裝置
326D‧‧‧介電層
328D‧‧‧介電層
340‧‧‧儲存電晶體
400‧‧‧像素電路
500‧‧‧像素電路
600‧‧‧背側照明成像感測器系統
700‧‧‧像素電路
710‧‧‧選擇1電晶體
715‧‧‧選擇2電晶體
720‧‧‧光電二極體
730‧‧‧轉移電晶體
740‧‧‧儲存電晶體
750‧‧‧輸出電晶體
760‧‧‧重設電晶體
780‧‧‧放大電晶體
790‧‧‧列選擇電晶體
800‧‧‧背側照明成像感測器系統
900‧‧‧像素電路
1000‧‧‧背側照明成像感測器系統
1100‧‧‧像素電路
1102‧‧‧讀出電路
1104‧‧‧全域隨機存取儲存網路
1106‧‧‧記憶體控制器/讀出電路
1300‧‧‧互補金屬氧化物半導體(CMOS)影像感測器
1305‧‧‧像素陣列
1310‧‧‧讀出電路
1315‧‧‧功能邏輯
1320‧‧‧控制電路
C‧‧‧儲存電容器
C1‧‧‧儲存電容器
Cn‧‧‧儲存電容器
CNTRL‧‧‧控制電晶體
FD‧‧‧浮動擴散節點
Gsh‧‧‧快門閘極
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
Pa‧‧‧BSI像素
Pb‧‧‧BSI像素
PD‧‧‧光電二極體
RST‧‧‧重設閘極
Sd‧‧‧第二釘紮二極體或儲存二極體
St‧‧‧儲存電晶體
T1‧‧‧轉移電晶體
T2‧‧‧重設電晶體
T3‧‧‧源極隨耦器(「SF」)電晶體
T4‧‧‧選擇電晶體
T5‧‧‧控制電晶體
TX‧‧‧轉移閘極
VDD‧‧‧電力軌
參看以下諸圖描述本發明之非限制性且非詳盡實施例，其中除非另有指定，否則相似參考數字貫穿各視圖指相似部分。
圖1為根據本發明之實施例的具有積體電路晶粒之堆疊半導體晶圓的分解圖。
圖2為根據本發明之實施例的具有堆疊裝置晶圓之積體電路系統的截面圖。
圖3為根據本發明之實施例的隨機存取記憶體網路之電路圖。
圖4為說明根據本發明之實施例的BSI成像陣列內之兩個四-電晶體(「4T」)像素的像素電路400之實施例的電路圖。
圖5為說明根據本發明之實施例的包括儲存電容器之背側照明成像陣列內的一像素之像素電路的電路圖。
圖6為併有圖5之像素電路的背側照明成像感測器系統之混合截面/電路說明。
圖7為說明根據本發明之實施例的包括儲存電容器之背側照明成像陣列內的像素之像素電路的電路圖。
圖8為併有圖7之像素電路的背側照明成像感測器系統之混合截面/電路說明。
圖9為說明根據本發明之實施例的包括儲存二極體之背側照明成像陣列內的像素之像素電路的電路圖。
圖10為併有圖9之像素電路的背側照明成像感測器系統之混合截面/電路說明。
圖11為說明根據本發明之實施例的BSI成像陣列內之像素的像素電路以及耦接至浮動擴散區之全域隨機存取儲存網路的電路圖。
圖12為說明根據本發明之實施例的BSI成像陣列內之像素的像素
電路以及耦接至行讀出線之全域隨機存取儲存網路的電路圖。
圖13為說明根據本發明之實施例的CMOS影像感測器之實施例的功能方塊圖。
本文中描述具有在底部晶片上之光敏電路元件之堆疊晶片影像感測器的實施例。在以下描述中，闡述眾多特定細節以提供對實施例之透徹理解。然而，熟習相關技術者將認識到，本文中描述之技術可在無特定細節中之一或多者的情況下加以實踐，或藉由其他方法、組件、材料等來實踐。在其他例子中，未詳細展示或描述熟知之結構、材料或操作以避免混淆某些態樣。
貫穿本說明書的對「一實施例」(one embodiment或an embodiment)之參考意謂結合實施例描述之特定特徵、結構或特性包括於本發明之至少一實施例中。因此，在貫穿本說明書之各處的片語「在一實施例中」(in one embodiment或in an embodiment)之呈現未必全部指同一實施例。此外，可在一或多個實施例中以任何合適方式來組合特定特徵、結構或特性。諸如「頂部」、「向下」、「上方」、「下方」之方向術語參考所描述之圖的定向來使用。
圖1為根據本發明之實施例的待結合在一起以形成積體電路系統102之堆疊裝置晶圓100及100'的分解圖。裝置晶圓100及100'可包括矽，或砷化鎵或其他半導體材料。在所說明之實例中，裝置晶圓100包括半導體晶粒111至119，而裝置晶圓100'包括對應半導體晶粒(圖1中模糊可見的)。如下文將更詳細論述，在一些實施例中，裝置晶圓100之每一晶粒111至119可包括背側照明CMOS成像陣列，而裝置晶圓100'之每一對應晶粒包括用於儲存由CMOS成像陣列之每一光電二極體累積之影像電荷信號的儲存裝置。儲存裝置可包括光敏(例如，對光誘發洩漏敏感)電路元件。因此，將儲存裝置定位於底部裝置晶
圓100'上可自然地對此等光敏電路元件提供有效光屏蔽，而不需要製造專用光屏蔽件。
圖2為根據本發明之實施例的具有堆疊裝置晶圓304及306之積體電路系統300的截面圖。積體電路系統300為圖1之積體電路系統102之一部分的一可能的實施。積體電路系統300之所說明的實例包括第一裝置晶圓304、第二裝置晶圓306，及結合界面308。第一裝置晶圓304包括第一半導體層310及第一金屬堆疊312，而第二裝置晶圓306經展示為包括第二半導體層314及第二金屬堆疊316。半導體層310經展示為包括半導體裝置322及320，且金屬堆疊312經展示為包括金屬層M1、M2及M3，以及介電層326D。半導體層314經展示為包括半導體裝置318，且金屬堆疊316經展示為包括金屬層M1、M2及M3，以及介電層328D。
在一實施例中，半導體層310及半導體層314中之任一者或兩者為磊晶生長矽層。如所展示，半導體層314包括形成於半導體層314之前側中的半導體裝置318，而半導體層310包括形成於半導體層310之前側中的裝置322及320。在一實施例中，如下文將更詳細論述，半導體裝置322包括CMOS成像陣列，且裝置320包括相關聯之周邊電路，諸如讀出電路、控制電路或包括於CMOS影像感測器中之其他功能電路。繼續此實例，諸如光敏區(例如，光電二極體區)之組件包括於裝置322之CMOS成像陣列中。CMOS影像感測器之光敏區(例如，光電二極體區)可形成於前側中且經組態以接收來自半導體層310之背側的光。裝置318可包括儲存裝置，諸如下文參看圖3論述之隨機存取記憶體。因此，裝置晶圓304及306可結合在一起以形成積體電路系統，諸如包括第一裝置晶圓304上之裝置以及第二裝置晶圓306上之裝置的成像感測器系統。如下文將展示，在將裝置晶圓304及306結合在一起之前，裝置318、320及322可形成於其各別半導體層中。在一實施例
中，藉由化學機械拋光來使前側307及前側309中之一者或兩者平坦化。在一實施例中，介電層326D及328D各自包含氧化物且結合在一起以形成結合界面308。
本文中所揭示之實施例之每一CMOS影像感測器像素使用堆疊晶片形成。頂部晶片包括接收光以產生電信號之光電偵測器。底部晶片包括需要進行屏蔽以免受光之光敏電路元件。堆疊晶片可藉由諸如混合結合(例如，結合界面308)之手段實體地且在電學上結合在一起。
與此對比，一些習知影像感測器使用單一晶片形成。當習知影像感測器使用單一晶片形成時，必須藉由光屏蔽件對光敏電路元件進行屏蔽以免受光。不足的屏蔽將造成來自此等電路元件之不合需要的洩漏。本文中揭示的使用堆疊晶片形成之實施例允許將光敏電路元件定位於底部晶片上，而不需要專用光屏蔽件。舉例而言，在圖2之實施例中，裝置318之光敏電路元件安置於半導體層314中，在半導體層310之背側與裝置318之間未安置有專用光屏蔽件。此置放對此等電路元件提供有效自然光屏蔽。
在一實施例中，藉由混合結合(其為技術領域中之術語)將頂部晶片(例如，晶圓304)及底部晶片(例如，晶圓306)實體地且在電學上結合在一起。舉例而言，混合結合將銅結合至銅，且將氧化物結合至氧化物。
積體電路系統之一實施例，底部晶片包括隨機存取記憶體網路。習知CMOS影像感測器使用逐個列地讀出像素信號之讀出電路。在本發明中，由每一像素之光電偵測器產生之電信號儲存於與彼像素相關聯的記憶體裝置(亦即，儲存單元)中。記憶體裝置配置於網路中以准許隨機存取。由於光可對記憶體裝置造成洩漏，因此將記憶體裝置定位於底部晶片上，使得其被屏蔽而免受光。
圖3展示在一些實施例中定位於底部晶片上之隨機存取記憶體網
路。每一記憶體電晶體連接至定位於頂部晶片上的其相關聯之光電偵測器。諸如X1及X2之X線為字線，且連接至每一記憶體之閘極。諸如Y1及Y2之Y線為位元線，且用於自每一記憶體讀出。每一記憶體與諸如(X1,Y1)等之單一有序對相關聯。隨機存取記憶體網路允許個別地讀出來自每一CMOS影像感測器像素之信號。此情形比傳統的逐個列讀出更有利，此係因為其對影像信號處理提供更多靈活性及通用性。
除儲存來自每一像素之影像信號之外，隨機存取記憶體網路亦可經設計以用作其他目的。舉例而言，其可經設計以控制每一個別像素之積分週期(如美國專利申請公開案2012/0001060中所揭示)，其中區別在於：在本發明實施例中，記憶體元件(例如，包括M1、M2及節點MEM之記憶體鎖存電路)定位於底部晶片上。
另一實施例係關於全域快門CMOS影像感測器。習知CMOS影像感測器藉由電子滾動快門操作。在滾動快門操作模式中，像素陣列之積分自上而下逐個列地發生。當每一列之積分結束時，讀出該列之電信號，因此，像素陣列之讀出亦自上而下逐個列地發生。滾動快門傾向於為運動相關假影。與此對比，在全域快門中，整個像素陣列之所有列的積分同時開始及結束。儲存電信號，且接著逐個列地讀出電信號。全域快門並不具有運動相關假影。
在全域快門CMOS影像感測器中，電信號儲存於儲存裝置中。以引用之方式併入本文中之美國專利7,361,877揭示使用釘紮二極體(例如，儲存區170)來儲存由光電二極體產生之光電荷。亦以引用之方式併入本文中之美國專利8,089,036揭示使用電晶體(例如，儲存電晶體340)來儲存光電荷。再次以引用之方式併入本文中之美國專利申請案2009/0201400揭示使用電容器(例如，儲存電容器C1)來儲存光電荷。在下文進一步論述之一些實施例中，光電荷(亦即，由光電二極體區累積之影像電荷)可儲存於任何類型之儲存裝置中，諸如釘紮二極
體、電晶體及電容器。當在以下實施例中使用電容器時，使用電晶體作為開關來存取此等電容器。光可造成二極體及電晶體洩漏，藉此使效能降級。因此，將此等光敏儲存裝置元件(諸如，充當開關之電晶體)定位於底部晶片上，以使得其被自然地屏蔽而免受光。
圖4為說明根據本發明之實施例的BSI成像陣列內之兩個四-電晶體(「4T」)像素的像素電路400之實施例的電路圖。像素電路400為用於實施像素陣列(例如，圖13之像素陣列1305)內之每一像素的一可能的像素電路架構，但應瞭解，本發明之實施例不限於4T像素架構；更確切而言，受益於本發明之一般熟習此項技術者將理解，本發明教示亦適用於3T設計、5T設計及各種其他像素架構。在圖4中，BSI像素Pa及Pb配置於兩列及一行中。每一像素電路400之所說明的實施例包括光電二極體PD、轉移電晶體T1、重設電晶體T2、源極隨耦器(「SF」)電晶體T3及選擇電晶體T4。在操作期間，轉移電晶體T1接收轉移信號TX，其將光電二極體PD中累積之電荷轉移至浮動擴散節點FD。在一實施例中，浮動擴散節點FD可耦接至儲存裝置，諸如先前提及的位於底部晶片上之隨機存取記憶體，以用於臨時儲存影像電荷。重設電晶體T2耦接於電力軌VDD與浮動擴散節點FD之間以在重設信號RST之控制下重設(例如，將FD放電或充電至預設電壓)。浮動擴散節點FD經耦接以控制SF電晶體T3之閘極。SF電晶體T3耦接於電力軌VDD與選擇電晶體T4之間。SF電晶體T3作為提供來自像素之高阻抗輸出的源極隨耦器操作。最後，選擇電晶體T4在選擇信號SEL之控制下選擇性地將像素電路400之輸出耦接至讀出行線。在一實施例中，由控制電路產生TX信號、RST信號及SEL信號。
圖5為說明根據本發明之實施例的背側照明成像陣列內之一像素的像素電路500的電路圖。像素電路500為用於實施像素陣列內之每一像素的一可能的像素電路架構。在圖5中，像素電路500包括光電二極
體PD、轉移電晶體T1、重設電晶體T2、源極隨耦器(「SF」)電晶體T3、選擇電晶體T4、控制電晶體T5，及儲存電容器C。在操作期間，轉移電晶體T1接收轉移信號TX，其將光電二極體PD中累積之電荷信號U轉移至儲存電容器C。雖然浮動擴散節點FD具有本質電容，但其大體而言並非儲存電容器C之足夠替換。舉例而言，達成足夠電容所必要的浮動擴散FD之大小將導致無法接受之漏電流及其他非線性特性。
控制電晶體T5耦接至儲存電容器以回應於控制信號CNTRL而控制所儲存之信號U自儲存電容器至浮動擴散節點FD的轉移。重設電晶體T2耦接於電力軌VDD與浮動擴散節點FD之間以在重設信號RST之控制下重設(例如，將FD放電或充電至預設電壓)。浮動擴散節點FD經耦接以控制SF電晶體T3之閘極。SF電晶體T3耦接於電力軌VDD與選擇電晶體T4之間。SF電晶體T3作為提供來自浮動擴散FD之高阻抗輸出的源極隨耦器操作。最後，選擇電晶體T4在選擇信號SEL之控制下選擇性地將像素電路500之輸出耦接至讀出行線。
在一實施例中，由控制電路產生TX信號、RST信號、CNTRL信號及SEL信號。在實施例中，其中像素陣列藉由全域快門操作，全域快門信號耦接至整個像素陣列中之每一轉移電晶體的閘極，以同時開始每一像素之光電二極體PD與儲存電容器C之間的電荷轉移。在一實施例中，全域快門信號由影像感測器之控制電路內所包括的全域快門電路產生。
圖6為根據本發明之實施例的具有儲存裝置318之背側照明成像感測器系統600的混合截面/電路說明。成像感測器系統600之所說明的實施例類似於積體電路系統300且說明具有儲存單元之儲存裝置318之實施例的其他細節，該等儲存單元各自包括一儲存電容器Cn及一控制電晶體CNTRL。在一實施例中，成像陣列322包括n數目個像
素，其中每一像素包括形成於半導體層310之前側上的一光電二極體區。因此，儲存裝置318之所說明的實施例包括至少n數目個儲存單元(亦即，儲存電容器及控制電晶體)。因此，儲存裝置318至少包括對應於成像陣列322中所包括的像素中之每一者的一儲存單元。
如所說明，成像感測器系統600對入射於半導體層310之背側上的光敏感。藉由使用背側照明感測器，儲存裝置318中所包括的儲存單元可定位於成像陣列322下方，而不阻礙光到達成像陣列322。藉由將儲存電容器C置放於裝置晶圓306上，成像陣列322及儲存單元不會爭奪有價值之晶粒面積。更確切而言，可將儲存電容器C放大以增加其電容，而不減損影像感測器之填充因數。本發明之實施例使得能夠將大容量儲存電容器C置放於接近於其各別光電二極體區處，而不降低像素之靈敏度。此外，背側照明組態提供在金屬堆疊312及316內的半導體層310之前側上投送信號而不干擾由成像陣列322接收之光的較大靈活性。在一實施例中，在金屬堆疊312內將全域快門信號投送至成像陣列322內之所有像素。在一實例中，儲存裝置318憑藉金屬堆疊312與316兩者電耦接至成像陣列322及/或周邊電路320。
將儲存裝置318置放於底部裝置晶圓306上之另一優點為與入射光子之增加的隔離。到達儲存電容器C及/或控制電晶體CNTRL之光子可導致增加之漏電流。然而，入射於裝置晶圓304之背側上的大部分光子終止於成像陣列322內。滲透穿過成像陣列322之彼等光子進一步被金屬堆疊312及316阻擋。
圖7為說明根據本發明之實施例的具有全域快門之七個或八個電晶體像素之像素電路700的電路圖。像素電路700為用於實施成像陣列內之每一像素的一可能的像素電路架構。
成像像素700之所說明的實施例包括選擇1電晶體710、選擇2電晶體715、光電二極體720、轉移電晶體730、儲存電晶體740、輸出電
晶體750、重設電晶體760、放大電晶體780，及列選擇電晶體790(亦稱作讀出電晶體)。在一實施例中，除了轉移電晶體730以外，該等電晶體經類似地設定大小，此情形減少了空間(習知技術之大快門電晶體所需的)且增加了填充因數。
在一實施例中，可藉由在啟動重設電晶體760及轉移電晶體730時選擇性地啟動選擇2電晶體715來完全重設光電二極體720。選擇2電晶體715為可選的且可在將負閘極電壓施加至儲存電晶體740時使用。
在操作中，可如下使用諸如控制電路之控制器來控制像素電路700。重設電晶體760耦接至諸如Vdd之電壓源。啟動重設電晶體760，其對節點FD預先充電。啟動選擇2電晶體715及轉移電晶體730，此對光電二極體720預先充電。撤銷啟動選擇2電晶體715及轉移電晶體730，此允許光電二極體720藉由在影像獲取窗期間累積光伏打產生之電子來積分。可在積分之前將負電壓(例如，-1.2V)施加至儲存電晶體740之閘極，以在閘極之下的區中累積電洞。在積分之後，轉移電晶體730接收轉移信號且啟動選擇1電晶體710及儲存電晶體740，此操作將光電二極體720中累積之電荷轉移至儲存電晶體740，電荷被保持在儲存電晶體740中直至其準備好被讀出為止。在一實施例中，例如，可使用大約2.8伏特至3.2伏特之電壓啟動儲存電晶體740之閘極。
當撤銷啟動重設電晶體760時，存在於FD節點處之電荷由於洩露(例如，歸因於暗電流)而逐漸減小。FD節點經耦接以控制放大電晶體780之閘極。放大電晶體780耦接於電力軌Vdd與列選擇電晶體790之間。放大電晶體780作為源極隨耦器操作。可藉由在選擇信號SEL之控制下啟動列選擇電晶體790以選擇性地將像素電路700之輸出耦接至讀出行位元線來量測FD節點處之「暗」電壓。可藉由啟動輸出電晶體750來讀取「信號」電荷(當前儲存於儲存電晶體740處)，輸出電晶
體750將電荷耦接至FD節點，FD節點又對放大電晶體780之閘極加偏壓以產生經由列選擇電晶體790耦接至行位元線的電壓。在一實施例中，可省略列選擇電晶體790，使得可將放大電晶體780之汲極直接耦接至行位元線。在此實施例中，放大電晶體780可被稱作「讀出電晶體」。當存在列選擇電晶體790時，其被稱作「讀出電晶體」。在一實施例中，可將放大電晶體780與列選擇電晶體790兩者自成像像素700中移除，在該狀況下，輸出電晶體750作為「讀出電晶體」操作。
在一實施例中，由控制電路產生轉移信號、重設信號及選擇信號。在成像陣列藉由全域快門操作之實施例中，全域快門信號(例如，Tx信號)耦接至整個像素陣列中之每一轉移電晶體730的閘極，以同時開始自每一像素之光電二極體720的電荷轉移。在一實施例中，全域快門信號由控制電路內所包括的全域快門電路產生。因而，轉移電晶體730及Tx信號提供影像快門或快門信號與電荷轉移者或轉移信號(用於讀出來自光電二極體720之影像電荷)雙重目的。此外，經由轉移電晶體730及選擇2電晶體715(當存在時)重設光電二極體720。
圖8為根據本發明之實施例的具有儲存裝置318之背側照明成像感測器系統800的混合截面/電路說明。成像感測器系統800之所說明的實施例類似於積體電路系統300且說明具有儲存單元之儲存裝置318之實施例的其他細節，該等儲存單元各自包括一儲存電晶體St，如上文圖7中所論述。在一實施例中，成像陣列322包括n數目個像素，其中每一像素包括形成於半導體層310之前側上的光電二極體區。因此，儲存裝置318之所說明的實施例包括至少n數目個儲存單元(亦即，儲存電晶體St)。因此，儲存裝置318至少包括對應於成像陣列322中所包括的像素中之每一者的一儲存單元。
如所說明，成像感測器系統600對入射於半導體層310之背側上的光敏感。藉由使用背側照明感測器，儲存裝置318中所包括的儲存
單元可定位於成像陣列322下方，而不阻礙光到達成像陣列322。藉由將儲存電晶體St置放於裝置晶圓306上，成像陣列322及儲存單元不會爭奪有價值之晶粒面積。更確切而言，可將儲存電晶體St之閘極放大以增加其電容，而不減損影像感測器之填充因數。在一實例中，儲存裝置318憑藉金屬堆疊312與316兩者電耦接至成像陣列322及/或周邊電路320。
將儲存裝置318置放於底部裝置晶圓306上之另一優點為與入射光子之增加的隔離。到達儲存電晶體St之光子可導致增加之漏電流。然而，入射於裝置晶圓304之背側上的大部分光子終止於成像陣列322內。滲透穿過成像陣列322之彼等光子進一步被金屬堆疊312及316阻擋。
圖9為說明根據本發明之實施例的具有全域快門之像素的像素電路900之電路圖。像素電路900為用於實施成像陣列內之每一像素的一可能的像素電路架構。
如所說明，像素電路包括光電二極體PD。在一實施例中，光電二極體PD為釘紮光電二極體，其具有用於收集自入射光產生之電荷的一經摻雜層及另一經摻雜釘紮層。快門閘極Gsh將累積之電荷轉移至第二釘紮二極體或儲存二極體Sd以用於儲存經轉移之電荷。轉移閘極TX將電荷轉移至感測節點，較佳浮動擴散FD，其鄰近儲存二極體Sd。感測節點(例如，FD)將電荷轉換成電壓，接著由放大器(較佳為源極隨耦器SF)來感測該電壓。重設電晶體RST將浮動擴散FD重設至參考電壓。溢出汲極(未圖示)鄰近光電二極體PD以用於將過量電荷自光電二極體PD排掉。
像素電路900之操作涉及組合使用快門閘極Gsh、轉移閘極TX及重設閘極RST以將光電二極體PD排空。重設閘極RST亦用以將浮動擴散FD重設至大於光電二極體PD之設定偏壓的設定偏壓且，結合快門
閘極Gsh，以將來自儲存二極體Sd之所有電荷排空。對所有像素接通快門閘極Gsh且接著斷開轉移閘極TX，以同時開始快門窗。來自入射光之信號在整合於儲存二極體Sd上之光電二極體PD上產生電荷。為了結束快門窗，斷開快門閘極Gsh且保持信號電荷在儲存二極體Sd上。接著藉由對重設電晶體RST接通及斷開計時且接著讀出輸出來將浮動擴散FD重設至參考電壓。接著接通轉移閘極TX，以便將信號電荷轉移至浮動擴散FD且讀出輸出。影像信號為兩個讀出之間的差。
圖10為根據本發明之實施例的具有儲存裝置318之背側照明成像感測器系統1000的混合截面/電路說明。成像感測器系統1000之所說明的實施例類似於積體電路系統300且說明具有儲存單元之儲存裝置318的實施例之其他細節，該等儲存單元各自包括一儲存二極體Sd，如上文圖9中所論述。在一實施例中，成像陣列322包括n數目個像素，其中每一像素包括形成於半導體層310之前側上的一光電二極體區。因此，儲存裝置318之所說明的實施例包括至少n數目個儲存單元(亦即，儲存二極體Sd)。因此，儲存裝置318至少包括對應於成像陣列322中所包括的像素中之每一者的一儲存單元。
如所說明，成像感測器系統600對入射於半導體層310之背側上的光敏感。藉由使用背側照明感測器，儲存裝置318中所包括的儲存單元可定位於成像陣列322下方，而不阻礙光到達成像陣列322。藉由將儲存二極體Sd置放於裝置晶圓306上，成像陣列322及儲存單元不會爭奪有價值之晶粒面積。更確切而言，可將儲存二極體Sd放大以增加其儲存容量，而不減損影像感測器之填充因數。在一實例中，儲存裝置318憑藉金屬堆疊312與316兩者電耦接至成像陣列322及/或周邊電路320。
將儲存裝置318置放於底部裝置晶圓306上之另一優點為與入射光子之增加的隔離。到達儲存二極體Sd之光子可導致增加之漏電流。
然而，入射於裝置晶圓304之背側上的大部分光子終止於成像陣列322內。滲透穿過成像陣列322之彼等光子進一步被金屬堆疊312及316阻擋。
圖11為說明根據本發明之實施例的BSI成像陣列內之像素的像素電路1100以及全域隨機存取儲存網路1104之實施例的電路圖。像素電路1100為用於實施成像陣列(例如，圖13之像素陣列1305)內之每一像素的一可能的像素電路架構，但應瞭解，本發明之實施例不限於4T像素架構；更確切而言，受益於本發明之一般熟習此項技術者將理解，本發明教示亦適用於3T設計、5T設計及各種其他像素架構。
在圖11中，每一像素電路1100包括光電二極體PD、轉移電晶體T1、重設電晶體T2、源極隨耦器(「SF」)電晶體T3及選擇電晶體T4。像素電路1100類似於圖4之像素電路400而耦接及操作。然而，如圖11中所展示，在此實施例中，每一浮動擴散FD耦接至全域隨機存取儲存網路1104，全域隨機存取儲存網路1104接收並儲存自成像陣列之每一光電二極體區PD讀出的影像電荷。
隨機存取儲存網路1104為圖2之儲存裝置318的一可能的實施，且定位於底部裝置晶圓308內，使得隨機存取儲存網路之光敏元件實質上被屏蔽而免受入射於頂部裝置晶圓304之背側上的光。
在一實施例中，隨機存取儲存網路1104包括圖3之隨機存取儲存網路。因此，在此實施例中，Y線(例如，Y1、Y2，……，Yn)中之每一者耦接至成像陣列中所包括的對應像素之浮動擴散區。類似地，X線(例如，X1、X2等)中之每一者耦接至記憶體控制器/讀出電路1106。記憶體控制器/讀出電路1106經耦接以產生信號以控制隨機存取儲存網路1104之寫入與讀取操作兩者。隨機存取儲存網路1104允許同時儲存來自每一光電二極體區之信號，同時亦允許個別地且以任何次序讀出每一所儲存之信號。
圖12為說明根據本發明之實施例的BSI成像陣列內之像素的像素電路1100以及耦接至行讀出線之全域隨機存取儲存網路1104的實施例的電路圖。像素電路1100類似於參看圖11所描述之像素電路而耦接及操作。然而，如圖12中所展示，在此實施例中，並非耦接至每一浮動擴散FD，而是全域隨機存取儲存網路1104耦接至成像陣列之每一行讀出線以接收並儲存自成像陣列之每一浮動擴散FD讀出的影像電荷。
在一實施例中，隨機存取儲存網路1104包括圖3之隨機存取儲存網路。因此，在此實施例中，Y線(例如，Y1、Y2，……，Yn)中之每一者耦接至成像陣列中所包括的一行像素之行讀出線(亦即，位元線)。類似地，X線(例如，X1、X2等)中之每一者耦接至記憶體控制器/讀出電路1106。隨機存取儲存網路1104允許同時儲存來自每一浮動擴散區之信號，同時亦允許個別地以任何次序讀出每一所儲存之信號。
圖13為說明根據本發明之實施例的CMOS影像感測器1300之實施例的功能方塊圖。CMOS影像感測器1300可為先前所提及之半導體裝置(包括裝置300)中的至少一者之一實施。影像感測器1300之所說明的實施例包括成像陣列1305、讀出電路1310、功能邏輯1315，及控制電路1320。
成像陣列1305為背側照明成像感測器或像素(例如，像素P1、P2，……，Pn)之二維(「2D」)陣列。在一實施例中，每一像素為主動式像素感測器(「APS」)，諸如互補金屬氧化物半導體(「CMOS」)成像像素。如所說明，每一像素配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以獲取人、地方或物體之影像資料，可接著使用該影像資料來顯現人、地方或物體之2D影像。
在每一像素已獲取其影像資料或影像電荷之後，由讀出電路
1310讀出影像資料且將影像資料傳送至功能邏輯1315。讀出電路1310可包括放大電路、類比轉位(「ADC」)轉換電路或其他電路。功能邏輯1315可簡單地儲存影像資料或甚至藉由應用影像後效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度，或其他方法)來操縱影像資料。控制電路1320耦接至像素陣列1305以控制像素陣列1305之操作特性。
本發明之所說明的實施例之上述描述(包括「發明摘要」中所描述之內容)不意欲為詳盡的或將本發明限於所揭示之精確形式。雖然本文中出於說明性目的而描述了本發明之特定實施例及實例，但如熟習相關技術者將認識到，在本發明之範疇內，各種修改係可能的。
可根據上述詳細描述對本發明作出此等修改。以下申請專利範圍中所使用之術語不應被解釋為將本發明限於本說明書中所揭示之特定實施例。更確切而言，本發明之範疇完全藉由以下申請專利範圍來判定，申請專利範圍將根據請求項解譯之已確定之原則來解釋。
300‧‧‧積體電路系統
304‧‧‧第一裝置晶圓
306‧‧‧第二裝置晶圓
307‧‧‧前側
308‧‧‧結合界面/底部裝置晶圓
309‧‧‧前側
310‧‧‧第一半導體層
312‧‧‧第一金屬堆疊
314‧‧‧第二半導體層
316‧‧‧第二金屬堆疊
318‧‧‧半導體裝置
320‧‧‧半導體裝置
322‧‧‧半導體裝置
326D‧‧‧介電層
328D‧‧‧介電層
Claims (20)
- 一種成像感測器系統，其包含：一第一晶圓之一第一半導體層；一互補金屬氧化物半導體(CMOS)成像陣列，其形成於該第一半導體層中，其中該CMOS成像陣列包括N數目個像素，每一像素包括形成於該第一半導體層之一前側中的一光電二極體區，且其中該光電二極體區經組態以接收來自該第一半導體層之一背側的光；一第一金屬堆疊，其安置於該第一半導體層之該前側上；一第二晶圓之一第二半導體層；一第二金屬堆疊，其安置於該第二半導體層上，其中該第一晶圓在該第一金屬堆疊與該第二金屬堆疊之間的一結合界面處結合至該第二晶圓；及一儲存裝置，其形成於該第二半導體層中且憑藉該第一金屬堆疊及該第二金屬堆疊電耦接至該CMOS成像陣列，其中該儲存裝置包括至少N數目個儲存單元，其中該N數目個儲存單元中之每一者經組態以儲存表示由一各別光電二極體區累積之影像電荷的一信號，且其中該N數目個儲存單元中之每一者包括一光敏電路元件。
- 如請求項1之成像感測器系統，其中該等光敏電路元件安置於該第二半導體層中，在該第一半導體層之該背側與該等光敏電路元件之間無一光屏蔽件。
- 如請求項1之成像感測器系統，其中該CMOS成像陣列之每一像素進一步包含形成於該第一半導體層中之一浮動擴散區，其中該浮動擴散區選擇性地耦接至一各別光電二極體以用於將該累 積之影像電荷轉換成一電壓信號。
- 如請求項3之成像感測器系統，其中每一光敏電路元件包含一儲存電晶體以儲存表示該影像電荷之該信號。
- 如請求項3之成像感測器系統，其中每一光敏電路元件包含一釘紮光電二極體以儲存表示該影像電荷之該信號。
- 如請求項3之成像感測器系統，其中該N數目個儲存單元中之每一者包括一儲存電容器以儲存表示該影像電荷之該信號，且其中每一光敏電路元件包含一控制電晶體，該控制電晶體耦接至一各別儲存電容器以控制該所儲存信號自該儲存電容器之向外傳送。
- 如請求項3之成像感測器系統，其中該儲存裝置為儲存單元之一隨機存取儲存網路，其經組態以允許同時儲存表示由每一光電二極體區累積之影像電荷的信號且允許隨機存取每一所儲存信號。
- 如請求項7之成像感測器系統，其中該隨機存取儲存網路耦接至該CMOS成像陣列之每一浮動擴散區，使得該隨機存取儲存網路之每一儲存單元經耦接以接收及儲存自一各別光電二極體區讀出之該影像電荷。
- 如請求項7之成像感測器系統，其中該N數目個像素配置成行及列，該CMOS成像陣列進一步包含複數個行讀出線以用於讀出表示由同一行之光電二極體區累積的影像電荷之信號，其中該隨機存取儲存網路耦接至該複數個行讀出線中之每一者以接收及儲存該等信號。
- 如請求項1之成像感測器系統，其中：該第一金屬堆疊包括至少一第一金屬層及至少一第一介電層， 該第二金屬堆疊包括至少一第二金屬層及至少一第二介電層，且該結合界面包括該第一介電層與該第二介電層之間的一界面。
- 一種積體電路系統，其包含：一第一晶圓，其具有複數個第一晶粒，每一第一晶粒包括：一互補金屬氧化物半導體(CMOS)成像陣列，其形成於一第一半導體層中，其中該CMOS成像陣列包括N數目個像素，每一像素包括形成於該第一半導體層之一前側中的一光電二極體區，且其中該光電二極體區經組態以接收來自該第一半導體層之一背側的光；一第一金屬堆疊，其安置於該第一半導體層之該前側上；及一第二晶圓，其具有複數個第二晶粒，每一第二晶粒包括：一第二金屬堆疊，其安置於一第二半導體層上，其中該第一晶圓在該第一金屬堆疊與該第二金屬堆疊之間的一結合界面處結合至該第二晶圓；及一儲存裝置，其形成於該第二半導體層中且憑藉該第一金屬堆疊及該第二金屬堆疊電耦接至該CMOS成像陣列，其中該儲存裝置包括至少N數目個儲存單元，其中該N數目個儲存單元中之每一者經組態以儲存表示由一各別光電二極體區累積之影像電荷的一信號，且其中該N數目個儲存單元中之每一者包括一光敏電路元件。
- 如請求項11之積體電路系統，其中該光敏電路元件安置於該第二半導體層中，在該第一半導體層之該背側與該等光敏電路元件之間無一光屏蔽件。
- 如請求項11之積體電路系統，其中該CMOS成像陣列之每一像素 進一步包含形成於該第一半導體層中之一浮動擴散區，其中該浮動擴散區選擇性地耦接至一各別光電二極體以用於將該累積之影像電荷轉換成一電壓信號。
- 如請求項13之積體電路系統，其中每一光敏電路元件包含一儲存電晶體以儲存表示該影像電荷之該信號。
- 如請求項13之積體電路系統，其中每一光敏電路元件包含一釘紮光電二極體以儲存表示該影像電荷之該信號。
- 如請求項13之積體電路系統，其中該N數目個儲存單元中之每一者包括一儲存電容器以儲存表示該影像電荷之該信號，且其中每一光敏電路元件包含一控制電晶體，該控制電晶體耦接至一各別儲存電容器以控制該所儲存信號自該儲存電容器之向外傳送。
- 如請求項13之積體電路系統，其中該儲存裝置為儲存單元之一隨機存取儲存網路，其經組態以允許同時儲存表示由每一光電二極體區累積之影像電荷的信號且允許隨機存取每一所儲存信號。
- 如請求項17之積體電路系統，其中該隨機存取儲存網路耦接至該CMOS成像陣列之每一浮動擴散區，使得該隨機存取儲存網路之每一儲存單元經耦接以接收及儲存自一各別光電二極體區讀出之該影像電荷。
- 如請求項17之積體電路系統，其中該N數目個像素配置成行及列，該CMOS成像陣列進一步包含複數個行讀出線以用於讀出表示由同一行之光電二極體區累積的影像電荷之信號，其中該隨機存取儲存網路耦接至該複數個行讀出線中之每一者以接收及儲存該等信號。
- 如請求項11之積體電路系統，其中： 該第一金屬堆疊包括至少一第一金屬層及至少一第一介電層，該第二金屬堆疊包括至少一第二金屬層及至少一第二介電層，且該結合界面包括該第一介電層與該第二介電層之間的一界面。
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