KR20170097748A - 모놀리식 cmos 통합된 픽셀 검출기와, 다양한 적용예를 포함하는 입자 검출 및 이미지화를 위한 시스템 및 방법 - Google Patents
모놀리식 cmos 통합된 픽셀 검출기와, 다양한 적용예를 포함하는 입자 검출 및 이미지화를 위한 시스템 및 방법 Download PDFInfo
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Abstract
질량이 있거나 질량이 없을(X선 광자들과 같은) 수 있는 활동적 입자들의 형태로 된 복사선의 검출 및 이미지화를 위한 모놀리식 픽셀 검출기, 시스템, 및 방법은 전하 수집용 임플란트들을 통해, 흡수체에 입사하는 복사선에 의해 발생된 전기 신호들을 모아서 처리하기 위한 Si 웨이퍼가 있는 모놀리식 유닛을 형성하는 흡수체와 신호를 주고받는 CMOS 처리된 판독 전자장치가 있는 Si 웨이퍼를 포함한다. 이러한 픽셀 검출기, 시스템, 및 방법은 다양한 의료, 산업, 및 과학적 타입의 적용예들에서 사용된다.
Description
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 전문이 참조로서 통합되고, 2014년 12월 19일에 출원된 미국 가출원 62/094,188호와 2015년 8월 31일에 출원된 미국 가출원 62/211,958호의 우선권과 이익을 주장한다.
본 발명은 질량을 가지거나 질량이 없을 수 있는 에너지(energetic) 입자들의 형태를 갖는 방사선의 검출과 이미징(imaging)을 위한 모놀리식(monolithic) CMOS(Complementary Metal Oxide Semiconductor) 집적(integrated) 구조물로 만들어진 픽셀 검출기와, 그러한 구조물을 형성하기 위한 방법에 관한 것이다.
픽셀 검출기라고도 부르는, 에너지 입자 검출을 위한 현재의 디지털 이미징 디바이스들은 충돌하는 에너지가 전기 신호들로 전환되는 방식에 의해 구별된, 2가지 넓은 클래스(class)로 분류될 수 있다. X선 광자를 예로 들면, 이들 클래스 중 첫 번째 것에서는, X선 광자가 처음에 신틸레이션(scintillation) 층에서 에너지 측면에서 가시 광자로 하향 전환(down-convert)된다는 점에서 볼 때, 전환이 간접적으로 일어난다. 그 후 가시 광자는 포토다이오드의 배열(array)에 의해 검출되고, 그러한 경우 전자-종공 쌍들의 광학적 발생이 전기 신호들을 생기게 하며, 이후 그러한 전기 신호들은 판독 전자장치에 의해 추가로 처리되고, 컴퓨터 스크린상에 이미지로서 나타내어진다. 간접적인 X선 이미징 장치들의 2단(two-stage) 전환 프로세스는 제한된 전환 효율과 공간 해상도의 결점을 갖는데, 이는 가시 광자로의 X선의 전환 동안과 그것들의 검출시 모두에서 일어나는 손실과 산란(scattering) 때문에 그러하다. 보통 약 25개의 전자-정공 쌍이 입사된 X선 에너지의 1keV 마다 판독 전자장치에 의해 최종적으로 측정된다.
이들 픽셀 검출기 중 두 번째 클래스에서는, 반도체 흡수체(absorber)들이 판독 전자장치에 의해 전기 신호로서 측정될 수 있는 전자-정공 쌍들로 X선들을 직접 전환하는 것을 허용한다. 신틸레이터(scintillator) 기반의 간접적인 전환에 비해 더 우수한 감도와 더 높은 공간 및 시간 해상도 외에, 그러한 흡수체는 분광 해상도도 제공하는데, 이는 입사하는 X선 광자의 에너지가 발생된 전자-정공 쌍들의 개수에 비례하고 따라서 펄스 높이 분석에 의해 측정 가능하기 때문이다. 실리콘(Si)의 경우, 단일 전자-정공 쌍을 생성하기 위해서는 평균적으로 3.6eV를 필요로 한다(예를 들면 R.C.Alig 등의 in Phys. Rev. B 22, 5565(1980)과 R.C.Alig의 in Phys. Rev. B 27, 968(1983)을 참고하고, 이들의 전문은 본 명세서에 참조로 통합되어 있다). 평균적으로, 이는 흡수된 X선 에너지의 keV당 280개의 전자-정공 쌍들에 이르고, 이로부터 변환 효율이 10인 인자보다 많이 신틸레이터-포토다이오드 조합(combination)의 것을 초과하는 것을 볼 수 있다.
일반적으로 반도체 흡수체에 의한 직접 변환을 이용하는 X선 이미징 검출기 또는 픽셀 센서들은, 본질적으로 2가지 상이한 방식으로 구현될 수 있다. 제1 방식에서는, 모든 흡수체 픽셀로부터의 전기 신호를 처리하기 위해 필요로 하는 연결들을 구현하기 위해, 흡수체 웨이퍼가 판독 칩(readout chip)에 접착된다. 가장 흔한 접착 기술은 범프 접착으로서, 예를 들면 Medipix 컬레버레이션(collaboration)(http://medipix.web.cern.ch)) 또는 Dectris AG(http://www.dectros/ch)에 의해 사용된 것과 같은 것이다. 흡수체는 원칙적으로는 예를 들면 Si, Ge, GaAs 및 CdTe와 같은 큰 결정이 성장될 수 있는 에너지 입자 검출에 적합한 반도체 재료로 이루어질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는 Collins 등의 유럽 특허 0571135호를 참고하라).
직접적인 X선 이미징 검출기의 제2 구현예는 판독 전자장치와 흡수체의 모놀리식 집적화에 기초한다. Si 흡수체가 있는 그러한 모놀리식 픽셀 센서들은 또한 고에너지 물리학에서의 X선들 외의 이온화 방사선의 검출을 위해 개발되어 왔다. 그것들은 표준 Si CMOS-웨이퍼의 뒷면(backside)에서 에피텍셜 방식으로(epitaxial way) 성장한 약 1㏀㎝과 8㏀㎝ 사이의 저항률을 갖는 고저항률 흡수체 층을 포함한다. 그 후 웨이퍼는 앞쪽(front side)에 판독 전자장치를 제작하기 위해 CMOS 가공된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.Mattiazzo 등의 in Nucl. Instrum. Meth. Phys. Res. A 718, 288(2013)을 참고하라). 이들 디바이스가 입자 검출에 있어서 매우 유망하지만, 에피텍셜 층들의 것들을 훨씬 초과하는 두께를 갖는 흡수체들이 X선 검출을 위해 필요하다. 게다가, Si 보다 높은 원자 번호 Z를 갖는 원소들("더 무거운 원소들")을 포함하는 흡수체들은 약 40keV 위의 에너지들을 갖는 X선들에 관해서 더 적합한데, 이는 그것들의 더 효율적인 흡수 때문이다.
하지만, Si 판독 전자장치로 모놀리식 유닛에서의 더 높은 Z를 갖는 요소들로부터 입자 흡수체와 단결정 X선을 모놀리식 통합하는 것은 상이한 격자 파라미터들과 열팽창 계수들과 같은, 재료의 비호환성(incompatibility)에 의해 복잡해진다. 그러므로 상용 디바이스들은 다결정 또는 비정질 재료들에 기초하고, 박막 트랜지스터를 갖는 판독 회로들이다. 비정질 셀레늄으로부터의 그러한 평판 X선 이미징 검출기들은 이미 의료 적용을 위해 사용되는데, 이는 그것들이 큰 사이즈를 제공하고, 제작 비용이 비교적 고가이지 않기 때문이다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.Kasap 등의 in Sensors 11, 5112(2011)를 참고하라). 단결정들의 형태로 되어 있는 재료들이 그것들의 다결정질과 비정질 대응부(counterpart)와 비교해서 훨씬 더 나은 운반성을 제공하기 때문에, 그것들로부터 만들어진 모놀리식 센서들은 훨씬 더 나은 성과를 제공하는 것으로 기대된다. 반면에, 그러한 구조물의 실제 구현은 전술한 재료 비호환성 이슈들에 의해 지금까지 방해를 받았다.
단결정의 높은 Z를 갖는 재료로부터의 모놀리식 픽셀 센서가 아마도 만들어질 수 있는 다수의 상이한 방식이 존재한다. 한 가지 접근법은 직접적인 웨이퍼 본딩(bonding)에 기초하고, 이 경우 흡수체 웨이퍼는 판독 전자장치를 담고 있는 웨이퍼 상에 접착된다. 실제로, 이러한 판독 전자장치는 CMOS 처리된 Si 웨이퍼를 포함한다. 예를 들면, 접착된 부품들 사이의 전기적 접속을 확보하기 위해 소수성 본딩이 사용될 수 있지만, 이는 검출기 적용예 용으로 부적당한 트렌치 에칭(trench etching)과 같은 임의의 저온 어닐링(annealing) 단계 동안에 수소 기포 형성을 회피하기 위해 특별한 예방책을 요구한다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, Esser 등에 의한 미국 특허 6,787,885를 참고하라).
또 다른 접근법에서는, 판독 웨이퍼와 흡수체의 재료들이 Si와는 상이하지만 본질적으로는 같다. 예를 들면, SiGe 합금을 생기게 하는 Ge와 같은 더 무거운 원소로 Si를 풍부하게 하는 것이 제안되었다. 20% 미만의 Ge 함유량을 갖는 벌크 성장(bulk grown) Sil - xGex 합금들에 기초한 이미징 및 입자 검출 시스템이 Ruzin에 의한 국제 특허 출원 WO02/067271호에서 개시되었다. 이러한 제안된 접근법에서는, 판독 전자장치와 흡수체가 모두 동일한 SiGe 웨이퍼에서 제작된다. 하지만, 그것은 충분한 품질을 갖는 큰 SiGe 웨이퍼들이 이용 가능하게 될 것을 요구한다.
또 다른 접근법에서는, 흡수체가 판독 전자장치를 담고 있는 CMOS 가공된 웨이퍼에 직접적으로 에피텍셜 성장된다. 이는 본 명세서에 그 전문이 참조로 통합되어 있는, von Kanel 에 의한 미국 특허 8,237,126호에서의 에피텍셜 Ge 흡수체의 예를 통해 개시되어 있다. 약 4.2%의 격자 파라미터들과, 실온에 가까운 약 130%의 Ge 및 Si의 열팽창 계수들의 큰 부정합(mismatch)이 크게 문제가 되지만, 그것들이 높은 결함 밀도(부적합과 스레딩 전위(threading dislocation) 및 스태킹 폴트(stacking fault)와 같은)를 초래하기 때문에, 웨이퍼가 휘어지는 상태와 층이 쪼개지는 것 모두가 효과적인 디바이스를 만드는 방식에서 심각한 장애물이다. 이러한 접근법이 지닌 또 다른 어려움은 CMOS 판독 회로들이 노출될 수 있는 제한된 온도 예산이다. 일반적으로 표준 알루미늄 금속화 온도들은 450℃ 미만으로 유지되어야 한다. 이는 고에너지 X선 광자들의 효율적인 흡수를 위해 필요한 수십 ㎛의 두께를 가진 층으로 고품질의 Ge 에피텍시가 유지되어야 하는 데 있어서는 너무 낮다. 따라서 두꺼운 Ge 층들을 백엔드(backend) 프로세스에서 적층하는 유일한 방법은, 예를 들면 몇몇 회사들에 의해 제공된 것과 같은 텅스텐 금속화와 같은 수정된 온도 저항성 금속화의 사용을 통해 존재하는 것으로 나타난다.
제조 비용상의 이유로, 평판 검출기의 제작용으로 적합한, 큰 면적을 갖는 흡수체 웨이퍼들에 스케일링(scaling)하는 것이 픽셀 검출기의 설계 세부 사항에 관계없이 크게 바람직하다. 우수한 품질을 갖는 Si 웨이퍼들이 300㎜ 이상인 사이즈를 가지고 바로 이용 가능하기 때문에, Si 기판들 상의 높은 Z 재료들의 두꺼운 에피텍셜 층들을 사용하는 것은 벌크 결정 성장에 대한 매력적인 대안인 것으로 나타난다. 하지만, 대부분의 복합 반도체들의 에피텍셜 성장은 Ge의 것보다 훨씬 더 어려운데, 이는 격자 및 열적 부정합 외에, 기판과 에피레이어(epilayer)의 상이한 단차 높이(step height)들 때문에 역위상 구역 형성이라는 문제에 직면한다. X선 이미징 검출기에서의 적용예에 관한 것은, 이들 문제점이 크게 무시되었다는 점이다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, Yasuda에 의한 유럽 특허 출원 1691422를 참고하라).
웨이퍼가 휘어지는 상태와 층이 쪼개지는 문제는 균형에서 벗어난 상태(far-from-equilibrium) 에피텍셜 성장과 함께, 예를 들면 작은 틈새들에 의해 분리된 공간을 채우는 Ge-결정들을 생기게 하는 미크론(micron) 크기(scale)로 깊은 Si-기판 패터닝을 수반하는 방법에 의해 해결되었다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, von Kanel에 의한 국제 특허 출원 WO2011/135432호를 참고하라). 작은 면이 있는 표면들에 관한 결정들의 충분히 큰 종횡비(aspect ratio)에 관해서, 접촉면으로부터 수 미크론의 거리에 있는 결정 구역들이 완전히 결점이 없도록, 더구나 이러한 방법은 모든 스레딩 전위의 배제를 가져온다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, C.V.Falub 등의 in Sci. Rpts. 3, 2276(2013)을 참고하라). von Kanel에 의한 미국 특허 8,237,126(본 명세서에 그 전문이 참조로 통합되어 있는, Kreiliger의 Physica Status Solidi A 211, 131-135(2014)를 참고하라)의 검출기 개념의 수정예에서는, 격리된 조밀하게 공간을 차지하고 있는 Ge 결정들로 이루어지는 Ge-흡수체가 CMOS 가공 처리에 의해 판독 전자장치들이 통합되어 있는 앞쪽에서 Si 웨이퍼의 뒷면에 위치한다. 그러므로 Ge-흡수체 내에서 발생된 전자-정공 쌍들은 분리될 필요가 있고, 판독측 상의 임플란트(implant)들에 의해 모아지도록 하기 위해, Si-웨이퍼를 통한 드리프트(drift)와 공핍된(depleted) Si/Ge 이종접합(Si 웨이퍼와 Ge 흡수체는 이종접합 다이오드를 형성한다)을 극성에 따라서 전자들이나 정공들이 교차해야 하고, 이러한 임플란트들 사이의 간격이 픽셀 사이즈를 정한다. 이러한 개념은 2가지 주요 결점을 가지는데, 즉 (1) Si/Ge 접촉면이 4%의 격자 부정합(mismatch) 때문에 매우 높은 밀도의 부적합 전위를 반드시 숨겨야 한다. 이들 전위는 생성/재조합 센터(center)들로서 작용하여, 어둠 속에서 Si-Ge 다이오드의 역방향 전류에 대한 중요한 기여를 형성한다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는 Colace 등의 in IEEE Photonics Technology Letters 19, 1813(2007)을 참고하라); (2) 순수한 Ge는 오직 50Ω㎝의 낮은 실온 저항성 때문에, 큰 면적을 갖는 검출기들에서의 적용에 있어서 이상적인 재료가 아니다. 이러한 이유로, Ge 검출기는 일반적으로 액체 질소 온도까지 냉각되어야 한다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, Harada에 의한 미국 특허 5,712,484와 http://www.canberra.com/products/detectors/germanium-detectors.asp를 참고하라).
본 발명의 목적은 어떤 특별한 고온의 금속화 층들에 대한 필요없이, 부정합된 흡수체 층들뿐만 아니라, CMOS 처리된 판독 전자장치들에 기초한 모놀리식 픽셀 센서들과, 격자와 열적으로 정합된 흡수체 층들을 제공하는 것이다. 모놀리식 유닛에서의 판독 전자장치들의 웨이퍼와 흡수체 웨이퍼의 결합물은 실온의 공유 결합에 의해 얻어진 전기 전도성 접착에 의해 제공된다. 실온 부근에서 행해진 강한 공유 웨이퍼 본딩은 예를 들면 EV 그룹에 의해 제작된 장비에 의해 가능하다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, C. Flotgen 등에 의한 in ECS Transactions 64, 103(2014)를 참고하라). 본 발명은 Si 흡수체들과, 높은 Z를 갖는 재료들로부터 만들어진 흡수체를 갖는 모놀리식 픽셀 검출기들에 동등하게 적용 가능하다. 특히, 본 발명은 심지어 높은 Z를 갖는 흡수체 재료들에 관해서도, 예를 들면 평판 검출기들에서 사용하기 위한 넓은 면적을 가진 모놀리식 픽셀 센서들을 제공하고, 이 경우 높은 Z를 갖는 흡수체 재료들로는 현재 감내할 수 있는 비용으로 제작될 수 있는 큰 웨이퍼들이 없다. 적용예에 따라서, 이는 흡수체로서 작용하는 얇아진 Si 웨이퍼, 에피텍셜 흡수체 층을 운반하는 얇아진 Si 웨이퍼나 고품질의 임의의 반도체 재료로부터 만들어진 두꺼운 흡수체 웨이퍼와, 판독 전자장치를 담고 있는 얇아진 Si 웨이퍼의 공유 결합에 기초한다.
본 발명의 목적은 고에너지 X선, 입자 검출, 및 이미징에 적합한 모놀리식 CMOS 통합된 픽셀 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 고에너지 X선, 입자 검출, 및 이미징에 적합한 모놀리식 픽셀 센서를 제공하는 것으로, 이 경우 판독 전자장치와 단결정 흡수체가 CMOS 처리된 실리콘 웨이퍼의 동일한 쪽 또는 반대쪽에 나란히 놓여 있다.
본 발명의 또 다른 목적은 저온 웨이퍼 본딩에 의해 제작되는 이미징, 입자 검출, 및 고에너지 X선에 관해 적합한 모놀리식 CMOS 통합된 픽셀 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 판독 전자장치를 가지고 흡수체 웨이퍼 상에 CMOS 처리된 웨이퍼를 저온 웨이퍼 본딩함으로써 제작되는 이미징, 입자 검출, 및 고에너지 X선에 관해 적합한 모놀리식 CMOS 통합된 픽셀 센서를 제공하는 것이다.
본 발명의 추가 목적은 에피텍셜 흡수체 층이 있는 기판상으로 판독 전자장치들에 의해 CMOS 처리된 웨이퍼를 접착함으로서 제작되는 이미징, 입자 검출, 및 고에너지 X선에 관해 적합한 모놀리식 픽셀 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 에너지 분해(energy-resolved) X선과, 입자 검출, 및 이미징에 관해 적합한 모놀리식 픽셀 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 단일 광자 또는 단일 입자 검출을 행할 수 있는 모놀리식 픽셀 센서를 제공하는 것이다.
본 발명은 질량을 가지거나 질량이 없는(X선 광자들과 같은) 에너지 입자들의 형태를 갖는 방사선의 이미징 및 검출을 위한 모놀리식 픽셀 검출기들의 구조물과 제작 방법들을 제시한다. 픽셀 검출기들은 모놀리식 유닛을 형성하는 단결정 흡수체가 있는 금속 패드(pad)들이나 임플란트들의 형태를 갖는 전하 컬렉터(collector)들을 통해 정보를 주고받는 CMOS 처리된 판독 전자장치를 갖는 Si 웨이퍼를 포함한다. 이러한 모놀리식 유닛은 흡수체에 입사한 방사선에 의해 발생된 전기 신호들을 모으고 처리하기 위해, 흡수체 웨이퍼 상으로 CMOS 처리된 Si 판독 웨이퍼를 웨이퍼 접착함으로써 형성된다. 본 발명의 이들 및 다른 목적은 도면, 명세서, 및 청구항에서 설명된다.
도 1은 Ge 함유량 x의 함수로서 Sil - xGex 합금들의 밴드 갭(band gap)의 의존 관계를 보여주는 그래프.
도 2는 웨이퍼의 뒷면에 흡수체가 있고, 앞면에 CMOS 처리된 전자장치가 있는 모놀리식 픽셀 검출기의 단면도.
도 3의 (A)는 CMOS 처리된 판독 전자장치의 뒤에 접착된 흡수체 결정이 있는 모놀리식 픽셀 검출기의 단면도.
도 3의 (B)는 CMOS 처리된 판독 전자장치의 뒤에 접착된 화소로 된(pixelated) 흡수체 결정을 갖는 모놀리식 픽셀 검출기의 단면도.
도 3의 (C)는 CMOS 처리된 판독 전자장치의 뒤에 에피텍셜 흡수체 층이 접착된 기판을 갖는 모놀리식 픽셀 검출기의 단면도.
도 3의 (D)는 CMOS 처리된 판독 전자장치의 뒤에 화소로 된 에피텍셜 흡수체 층이 접착된 기판을 갖는 모놀리식 픽셀 검출기의 단면도.
도 4의 (A)는 판독 전자장치를 갖는 CMOS 처리된 웨이퍼의 단면도.
도 4의 (B)는 판독 전자장치와 핸들링(handling) 웨이퍼가 있는 CMOS 처리된 웨이퍼의 단면도.
도 4의 (C)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (D)는 판독 전자장치와 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (E)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (F)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된, 화소로 되고 부동태화된(passivated) 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (G)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된, 화소로 되고 부동태화되며 접촉된 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (A)는 판독 전자장치들을 갖는 CMOS 처리된 웨이퍼의 단면도.
도 5의 (B)는 화소로 되고 부동태화된 에피텍셜 흡수체 층을 갖는 웨이퍼의 단면도.
도 5의 (C)는 판독 전자장치와 핸들링 웨이퍼를 갖는 CMOS 처리된 웨이퍼의 단면도.
도 5의 (D)는 화소로 되고 부동태화된 에피텍셜 흡수체 층과 핸들링 웨이퍼를 갖는 웨이퍼의 단면도.
도 5의 (E)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (F)는 핸들링 웨이퍼에 접착된, 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판의 단면도.
도 5의 (G)는 핸들링 웨이퍼에 접착된, 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판 위에서 뒤집힌 것(flipped)의 단면도.
도 5의 (H)는 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (I)는 핸들링 웨이퍼를 제거한 후 화소로 된 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (J)는 핸들링 웨이퍼와 본딩 찌꺼기(bonding residues)를 제거한 후 화소로 된 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (K)는 화소로 된, 전기적으로 접촉한 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (A)는 판독 전자장치가 있는 CMOS 처리된 웨이퍼의 단면도.
도 6의 (B)는 화소로 되고 부동태화된 에피텍셜 흡수체 층이 있는 웨이퍼의 단면도.
도 6의 (C)는 판독 전자장치와 핸들링 웨이퍼가 있는 CMOS 처리된 웨이퍼의 단면도.
도 6의 (D)는 화학적 기계적 연마 후 화소로 되고 부동태화된 에피텍셜 흡수체 층이 있는 웨이퍼의 단면도.
도 6의 (E)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (F)는 화소로 된 에피텍셜 흡수체 층에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (G)는 기판 제거 후 화소로 된 에피텍셜 흡수체 층에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (H)는 기판 제거와 전기 접점 형성 후 화소로 된 에피텍셜 흡수체 층에 접착된 판독 전자장치가 있는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 7의 (A)는 모놀리식 픽셀 검출기를 생성하기 위해 접착 전의 흡수체 웨이퍼와 CMOS 처리된 판독 웨이퍼의 단면도.
도 7의 (B)는 CMOS 처리된 판독 웨이퍼에 접착된 흡수체 웨이퍼를 포함하는 모놀리식 픽셀 검출기의 단면도.
도 2는 웨이퍼의 뒷면에 흡수체가 있고, 앞면에 CMOS 처리된 전자장치가 있는 모놀리식 픽셀 검출기의 단면도.
도 3의 (A)는 CMOS 처리된 판독 전자장치의 뒤에 접착된 흡수체 결정이 있는 모놀리식 픽셀 검출기의 단면도.
도 3의 (B)는 CMOS 처리된 판독 전자장치의 뒤에 접착된 화소로 된(pixelated) 흡수체 결정을 갖는 모놀리식 픽셀 검출기의 단면도.
도 3의 (C)는 CMOS 처리된 판독 전자장치의 뒤에 에피텍셜 흡수체 층이 접착된 기판을 갖는 모놀리식 픽셀 검출기의 단면도.
도 3의 (D)는 CMOS 처리된 판독 전자장치의 뒤에 화소로 된 에피텍셜 흡수체 층이 접착된 기판을 갖는 모놀리식 픽셀 검출기의 단면도.
도 4의 (A)는 판독 전자장치를 갖는 CMOS 처리된 웨이퍼의 단면도.
도 4의 (B)는 판독 전자장치와 핸들링(handling) 웨이퍼가 있는 CMOS 처리된 웨이퍼의 단면도.
도 4의 (C)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (D)는 판독 전자장치와 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (E)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (F)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된, 화소로 되고 부동태화된(passivated) 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 4의 (G)는 판독 전자장치와, 앞에 접착된 핸들링 웨이퍼, 및 뒤에 접착된, 화소로 되고 부동태화되며 접촉된 흡수체 층을 갖는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (A)는 판독 전자장치들을 갖는 CMOS 처리된 웨이퍼의 단면도.
도 5의 (B)는 화소로 되고 부동태화된 에피텍셜 흡수체 층을 갖는 웨이퍼의 단면도.
도 5의 (C)는 판독 전자장치와 핸들링 웨이퍼를 갖는 CMOS 처리된 웨이퍼의 단면도.
도 5의 (D)는 화소로 되고 부동태화된 에피텍셜 흡수체 층과 핸들링 웨이퍼를 갖는 웨이퍼의 단면도.
도 5의 (E)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (F)는 핸들링 웨이퍼에 접착된, 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판의 단면도.
도 5의 (G)는 핸들링 웨이퍼에 접착된, 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판 위에서 뒤집힌 것(flipped)의 단면도.
도 5의 (H)는 화소로 된 에피텍셜 흡수체 층을 갖는 얇아진 기판에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (I)는 핸들링 웨이퍼를 제거한 후 화소로 된 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (J)는 핸들링 웨이퍼와 본딩 찌꺼기(bonding residues)를 제거한 후 화소로 된 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 5의 (K)는 화소로 된, 전기적으로 접촉한 에피텍셜 흡수체 층이 있는 얇아진 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (A)는 판독 전자장치가 있는 CMOS 처리된 웨이퍼의 단면도.
도 6의 (B)는 화소로 되고 부동태화된 에피텍셜 흡수체 층이 있는 웨이퍼의 단면도.
도 6의 (C)는 판독 전자장치와 핸들링 웨이퍼가 있는 CMOS 처리된 웨이퍼의 단면도.
도 6의 (D)는 화학적 기계적 연마 후 화소로 되고 부동태화된 에피텍셜 흡수체 층이 있는 웨이퍼의 단면도.
도 6의 (E)는 핸들링 웨이퍼에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (F)는 화소로 된 에피텍셜 흡수체 층에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (G)는 기판 제거 후 화소로 된 에피텍셜 흡수체 층에 접착된 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 6의 (H)는 기판 제거와 전기 접점 형성 후 화소로 된 에피텍셜 흡수체 층에 접착된 판독 전자장치가 있는 얇아진 CMOS 처리된 웨이퍼의 단면도.
도 7의 (A)는 모놀리식 픽셀 검출기를 생성하기 위해 접착 전의 흡수체 웨이퍼와 CMOS 처리된 판독 웨이퍼의 단면도.
도 7의 (B)는 CMOS 처리된 판독 웨이퍼에 접착된 흡수체 웨이퍼를 포함하는 모놀리식 픽셀 검출기의 단면도.
본 발명의 목적은, 예를 들면 약 20×20㎠ 또는 심지어 약 40×40㎠까지의 사이즈를 갖는 평판 검출기들과 같은, 민감하고 큰 면적을 갖는 모놀리식 픽셀 검출기들의 제작을 방해하는 재료의 비호환성 문제를 해결하는 것이다. Si 흡수체가 있는 검출기의 경우, 이러한 비호환성은 CMOS 처리된 판독 웨이퍼들과 흡수체 층들에 관해 필요한 매우 상이한 도핑 레벨로 이루어질 수 있다. 일반적으로, CMOS 처리를 위한 웨이퍼 기판들은 약 최대 30Ω㎝의 저항성을 가지는데 반해, 흡수체 층들은 비교적 낮은 전압들에서 전하 캐리어들이 고갈되도록 하기 위해, 약 500Ω㎝ 위, 또는 더 바람직하게는 1000Ω㎝ 위 또는 10,000Ω㎝ 위 또는 심지어 최대 30,000Ω㎝까지 높은 저항성을 가지는 것이 바람직하다. 특히 약 40keV 위의 에너지들을 갖는 X선 광자들의 효율적인 검출을 위해 적합한 검출기들의 경우, 그 비호환성은 흡수를 증대시키기 위해 높은 Z 재료들을 이용할 필요성으로 인한 것이다. 본 발명은 이러한 비호환성을 저온 직접 웨이퍼 본딩 기술을 통해 극복하는데, 이러한 기술에 의해 CMOS 처리된 판독 전자장치들과 단결정 흡수체 웨이퍼가 검출기 구조물에서 결합되어 모놀리식 유닛을 형성한다. CMOS 처리된 판독 전자장치와 흡수체 웨이퍼 사이의 접착된 계면들에 걸친 효율적인 전하 수집은 예를 들면 EV 그룹에 의해 제작된 것과 같은 높은 진공 상태의 본딩 장비에 의해 가능해진다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는, C.Flotgen 등의 in ECS Transactions 64, 103(2014)를 참고하라). 억제되지 않은 전하 수집은 또한, 웨이퍼 본딩을 위해 깨끗한 산화물이 없는 표면들을 제공하는 원 위치 외(ex situ)에 있고/있거나 원 위치(in situ)에 있는 표면 마련 기술들을 요구한다. 본 발명은 원칙적으로 큰 웨이퍼들이 Si, GaAs, CdTe, CdZnTe, 및 SiGe와 같은, 이용 가능하거나 앞으로 이용 가능하게 될 수 있는 높은 품질의 단결정들로 이루어지는 임의의 흠수체 재료에 적용 가능하다. 대안적으로, 본 발명은 큰 Si 웨이퍼들에서 에피텍셜 방식으로 성장될 수 있는 흡수체 재료들에 적용 가능한데, 이는 그것들이 실질적으로 결점이 없다면, 즉 이들 재료의 에피텍셜 층들이 약 105 내지 106 ㎝-2 미만, 또는 심지어 약 104 내지 105 ㎝-2 미만인 전위 밀도를 바람직하게 포함한다면 그러하다. 재료들의 한 가지 바람직한 클래스는, 약 0.2≤x≤0.8 사이 또는 더 바람직하게는 약 0.6≤x≤0.8 사이에 있는 Ge 함유량 x를 갖는 Sil - xGex 합금들인 것으로 확인되었다. Sil - xGex 합금들의 밴드 구조는 도 1에 따른 0≤x≤0.8에 관한 0.9eV 위인 밴드 갭(band gap)들을 갖는 Si와 같은 것이다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, J. Weber 등에 의한 in Phys. Rev. B 40, 5683(1989)를 참고하라). 이들 밴드 갭은 0.66eV에 이르는 Ge의 밴드 갭에 비해 크다. 그러므로 전하 캐리어들의 열적 발생은 그에 따라 낮아져서, 훨씬 더 높은 저항성을 초래하고, 따라서 그러한 합금 흡수체들에 기초한 검출기들의 더 낮은 다크 전류(dark current)를 초래한다. 이는 또한 이들 검출기에 관한 냉각 요구 사항을 크게 완화시키는 것으로 기대된다.
구성에 의해, 본 발명의 모놀리식 픽셀 검출기들은 단일 광자 또는 단일 입자 검출을 제공할 것으로 기대된다. 그러므로 본 발명의 모놀리식 픽셀 검출기들은 또한 에너지 구별에 적합하여, 이로 인해 흡수체 상에 입사하는 입자들의 에너지가 판독 전자장치에 의해 처리된 전기 펄스들의 펄스 높이 분석을 이용함으로써 측정될 수 있다.
이제, 모놀리식 CMOS 통합된 픽셀 검출기를 포함하는 모놀리식 유닛의 일반적인 구현예(100)를 참조하면, 도 2는 앞쪽(16)에 판독 전자장치(14)가 있고, 뒤쪽(20)에 흡수체(18)가 있는 CMOS 처리된 웨이퍼(12)로 이루어지는 디바이스(10)의 단면을 보여준다. CMOS 처리된 웨이퍼(12)는 바람직하게는 관련 분야에 공지된 것과 같은 Si 웨이퍼이다. 흡수체(18)는 구현예들에서 전적으로 단일 결정의 형태로 된 흡수체 재료로 이루어지는 흡수체 웨이퍼일 수 있는 일반적인 흡수체이다. 대안적으로, 흡수체(18)는 여러 다른 종류들로 이루어질 수 있는 흡수체 웨이퍼 상의 단결정 흡수체 층일 수 있고, 이는 흡수체 층에 관한 지지체로서 작용하고 총 흡수에 거의 기여하지 않는 재료로 부분적으로 구성된다. 흡수체(18) 상에 입사하는 X선 또는 고에너지 입자(22)들은 뽑아 내어질 수 있는 전자-정공 쌍(24)들을 생성할 수 있고, 전기장 라인(26)들에 의해 나타내어지는 전기장이 두께가 h인 흡수체(18)와, 두께가 d인 Si 웨이퍼(12)의 드리프트(drift) 구역(28)에서 제공될 때, 개별 전하들(42, 44)(전자들, 정공들)은 웨이퍼(12)의 앞측(16)과 흡수체(18)의 표면(34) 쪽으로 표류한다. 흡수체(18)의 금속화된 백 접점(back contact)(32)에 인가된 전압(30)의 부호에 따라, 사이즈가 L인 검출기의 픽셀(41)들을 한정하는 전하 컬렉터 임플란트(38)들에 의해 모아질 웨이퍼(12)의 앞측(16) 쪽으로 전기장 라인(26)들을 따라서 정공(42)이나 전자(44)가 표류할 수 있다. 픽셀 사이즈 L은 약 5 내지 200㎛의 범위에 있을 수 있고, 바람직한 값은 적용예에 따라 달라진다. 계산된 단층 촬영(CT)과 다른 의료 적용예들에 관해, 바람직한 픽셀 사이즈는, 예를 들면 100 내지 200㎛ 또는 50 내지 100㎛의 범위에 있을 수 있다. 비파괴 검사(NDT) 적용예의 경우에는, 바람직한 픽셀 사이즈가 50 내지 100㎛의 범위에 있을 수 있다. 핵 입자에 관해서는 검출(L)이 바람직하게는 약 20 내지 50㎛의 범위에 있을 수 있다. TEM(tramission electron microscopy) 및 SIMS(secondary ion mass spectroscopy)에서의 전자 검출은, 바람직하게는 약 5 내지 25㎛의 범위에 있을 수 있다. 전하 컬렉터 임플란트(38)에 의해 모아진 전하들(42 또는 44)에 의해 유도된 전기 신호들은 판독 전자장치(14)를 포함하는 픽셀(41)들에 관한 국부적인 판독 회로(40)들에 의해 계속해서 디지털 신호들로 처리될 수 있다. 디바이스(10)는 예를 들면 신호 라우팅(routing), 추가 처리, 및 관련 분야에 알려진 것과 같은 데이터 수집(collection), 조작, 및 표시 유닛들과의 통신을 위해 설계된 PCB 보드(board)와 통신을 행한다는 점이 이해된다. 흡수체(18)의 공핍과 함께, 그것의 공핍을 위해 요구된 전압(30)을 제한하기 위해, 드리프트 구역(28)의 두께(d)를 낮게 유지하는 것이 바람직하다. 디바이스(10)의 감도를 최대로 하고 확산에 의한 캐리어 수집을 회피하기 위해 구역들(18, 28) 모두를 완전히 공핍시키는 것이 바람직하다. 바람직하게, 두께(d)는 10 내지 100㎛의 범위에 있거나 더 바람직하게는 약 10 내지 50㎛의 범위 또는 더 바람직하게는 약 10 내지 20㎛의 범위에 있다. 흡수체(18)의 최적의 두께(h)는 검출될 입자들의 에너지들과 흡수체 재료에 따라 달라진다. 그것은 약 20㎛로부터 200㎛까지 또는 200㎛로부터 1㎜까지, 또는 심지어 수㎜까지의 범위에 있을 수 있다. 일반적으로, 흡수체(18)의 공핍 한계는 디바이스(10)의 작동 온도, 흡수체 재료의 저항성, 및 인가된 전압(30)에 의존적이다. 그러므로 전압(30)을 제한하기 위해서는 흡수체의 실온 저항성을 가능한 높게 유지하는 것이 바람직하다. Si 흡수체들의 경우, 그 저항성은 약 5000 내지 10000Ω㎝ 또는 10000 내지 20000Ω㎝ 또는 심지어 20000 내지 30000Ω㎝의 범위에 있을 수 있다. SiGe 흡수체들의 경우, 밴드 구조가 Si의 것과 비슷하도록, Ge 함유량이 약 80% 미만으로 유지되는 한, SiGe 흡수체들의 개수는 Si의 개수들에 상당할 수 있다. Cr 보상된 GaAs의 경우, 실온 저항성은 예를 들면 2.5×109Ω㎝만큼이나 높은 것처럼 훨신 더 높을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.C.Veale 등의 in Nucl. Instr. Meth. Phys. Res. A 752, 6(2014)를 참고하라). CdTe 흡수체들과, x=0.1인 예에 관한 Cdl - xZnxTe 합금 흡수체들은 각각 약 109Ω㎝과 1010Ω㎝의 저항성을 가질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S. Del Sordo 등의 in Sensors 9, 3491(2009)를 참고하라).
본 발명의 모놀리식 CMOS 통합된 검출기들의 장점들 중 한 가지는 20×20㎠인 사이즈 또는 최대 약 40×40㎠까지의 더 큰 사이즈를 취할 수 있는 평판 검출기들에 관한 예를 위해 요구된 것과 같은 큰 면적으로의 그것들의 확장성(scalability)이다.
본 발명의 모놀리식 COMS 통합된 검출기들의 또 다른 장점은 단일 광자 또는 단일 입자 검출을 제공하는 그것들의 능력이다. 검출기 감도의 이러한 궁극적인 한계는, 관련 분야에 알려진 비정질 흡수체 또는 다결정의 전형적인 것들과 비교해서, 본 발명의 단결정 흡수체들의 훨씬 더 나은 전기 수송성(높은 캐리어 이동도, 트랩(trap)들의 부재, 및 재결합 중심들)의 결과이다.
본 발명의 모놀리식 CMOS 통합된 검출기들의 또 다른 장점은, 검출된 질량이 없는 광자들과 질량이 있는 입자들의 에너지 분해능을 제공하는 능력이다.
이제, 도 3의 (A)를 참조하면, 모놀리식으로 통합된 픽셀 검출기(210)의 제1 구현예(200)는 그것의 앞쪽(216)에는 판독 전자장치(214)가 있는 CMOS 처리된 웨이퍼(212)와, 그것의 뒤쪽(220)으로의 저온 웨이퍼 본딩에 의해 접착된 흡수체 웨이퍼(218)를 포함한다. 300℃의 적당한 온도 변화예들에 관한 열적으로 유도된 변형(strain)이 약 10-4 미만이 되도록, 열팽창 계수 α가 Si의 열팽창 계수로부터 크게 벗어나지 않는 재료들이나 Si로부터 만들어진 흡수체 웨이퍼(218)에 관해서 구현예(200)가 특별히 적합할 수 있다. SiC에 관한 예에서는, 열팽창 계수인 (αSiC-αSi)/αSi의 부정합(mismatch)이 실온에서 약 8%에 이르러서, 300℃의 온도 변화(ΔT)에 관해 약 6×10-5의 열적 변형(εth)을 만든다. 구현예(200)는 또한, 예를 들면 Ge, GaAs, CdTe, 및 Cdl - xZnxTe 합금들과 같이 Si와 열적으로 미스매치된 흡수체 웨이퍼(218)에 적용될 수 있고, 이 경우 웨이퍼 본딩이 저온에서 행해진다고 했을 때 그러한 미스매치된 것은 120%를 넘는다. 그러므로 본딩 공정을 위해 사용된 온도들은 바람직하게는 400℃ 미만, 더 바람직하게는 300℃ 미만, 훨씬 더 바람직하게는 200℃ 미만으로 선택된다. 가장 바람직한 온도들은 100℃ 미만이거나 심지어 실온이다. 100℃만큼의 온도 변화는 Ge/Si, GaAs/Si, Ge/Si, 및 CdTe/Si 본드들에 관해서는 오직 약 3×10-4인 열적 변형(εth)을 초래하고, 300℃만큼의 온도 변화(ΔT)에 관해서는 약 10-3인 열적 변형(εth)을 초래한다. 단결정 흡수체 웨이퍼(218)는 CMOS 처리된 웨이퍼(212)의 뒤쪽 표면(220)에 직접적인 웨이퍼 본드(250)에 의해 접착된다. 웨이퍼(212)의 뒤쪽 표면(220)과 흡수체 웨이퍼(218)의 표면(219) 사이의 직접적인 웨이퍼 본드(250)는 바람직하게는 공유 본드로서, 전도성인 접점을 제공하고, 바람직하게는 인터페이스 상태가 거의 없거나 전혀 없으며, 웨이퍼(212)의 전체 뒤쪽 표면(220)에 걸쳐 흡수체 웨이퍼(218)와 드리프트 구역(228) 사이에는 어떠한 산화물도 존재하지 않는다. 바람직하게는, 드리프트 구역(228)의 두께(d)는 10 내지 100㎛의 범위, 더 바람직하게는 약 10 내지 50㎛의 범위, 또는 더 바람직하게는 약 10 내지 20㎛의 범위에 있다. 밀착된(intimate) 전기 접점이 확립되도록 하기 위해, 웨이퍼(212)의 뒤쪽 표면과 흡수체 웨이퍼(218)의 본딩 표면은 자동으로 평평해야 하고, 입자가 없어야 한다. 웨이퍼(212)의 뒤쪽 표면(220)과 흡수체 웨이퍼(218)의 본딩 표면(219)이 공유 결합을 위해 요구된 표면 처리에 앞서, 화학적 기계적 연마 단계를 거치는 것이 바람직할 수 있다. 본딩 공정은 공유 결합을 위해 적합한 산화물이 없는 표면들을 제공하는 임의의 제자리 표면 처리 전에 습기를 감소시키기 위해 본딩 장치에서의 선택적인(optional) 제자리 사전 본딩 어닐링의 단계들을 포함할 수 있다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위에 있을 수 있다. 공유 결합을 위해 요구된 표면 처리는, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기(dip)에 의한 수소 부동태화와 제자리 외(ex situ) 습식(wet) 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 제자리 외(본딩 장치 외측) 단계와 제자리(본딩 장치 내측) 단계를 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온 충격에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식(recoil implantation) 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)를 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 제자리 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한(energetic) 희가스 또는 질소 입자 충격(스퍼터링)일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치(threshold)에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
전도성 본드를 초래하는 공유 결합은, 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만, 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 본딩 온도는 100℃ 미만이거나 실온이다. 공유 결합 다음에는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이의 어닐링 온도에서 선택적인 포스트(post)-본딩 어닐링이 이어질 수 있다. 어느 경우든 CMOS 처리된 웨이퍼(212)의 금속화의 분해를 회피하기 위해, 온도는 약 450℃ 미만이어야 한다.
흡수체 웨이퍼에는 금속화된 백 접점(232)이 제공된다. CMOS 처리된 웨이퍼(212)의 드리프트 구역(228)과 흡수체 웨이퍼(218)의 공핍을 실질적으로 초래하는 큰 전압(230)이 백 접점(232)과 전하 컬렉터 임플란트(238) 사이에 인가될 때에는, 흡수된 고에너지 재료 입자들 또는 광자들에 의해 발생된 전자-정공 쌍들이 연관된 전기장에서 분리되고, 확산성 수송에 의하기보다는 전기장 라인(26)들을 따라 이동한다. 전압(230)의 부호에 따라서, 전하 컬렉터 임플란트(238)와 금속 전극(232)에 의해 전자들이나 정공들이 모아진다. 그로 인해, 모놀리식으로 통합된 픽셀 검출기(210)의 픽셀(241)들의 사이즈는 임플란트(238)들의 간격(spacing)(L)에 의해 정해진다.
이제, 도 3의 (B)를 참조하면, 모놀리식으로 통합된 픽셀 검출기(210')의 제2 구현예(200')는 앞쪽(216)에 판독 전자장치(214)가 있고, 뒤쪽(220)에 저온 웨이퍼 본딩에 의해 접착된, 화소로 된 흡수체 웨이퍼(218')가 있는 CMOS 처리된 웨이퍼(212)를 포함한다. 구현예(200')는 예를 들면 GaP와 같이, Si와 격자 매칭되지만 열적으로는 미스매치(mismatch)되는 흡수체 웨이퍼(218')용으로 특히 적합할 수 있고, 이 경우 격자 파라미터 미스매치인 (aGaP-aSi)/aSi는 약 3.5×10-3이고, 열적 팽창계수의 미스매치인 (αGaP-αSi)/αSi는 약 81%이다. 보다 적게는, 예를 들면 Ge, GaAs, CdTe, CdZnTe, 및 SiC와 같이, Si와 열적으로 그리고 격자 미스매치되는 흡수체 웨이퍼(218')에 또한 적용 가능할 수 있고, 그러한 경우 격자 파라미터 미스매치는 처음 2개의 재료에 관해서는 약 4.2%이고, 마지막 3개의 재료에 관해서는 약 19%이다. SiC를 제외하고는, 이들 재료에 관해서 열적 팽창계수들의 미스매치는 약 130%이다. Si 흡수체들을 포함하는 화소로 된 흡수체들은, 전하 컬렉터로 가는 도중에 그렇게 많이 펼쳐질 수 없기 때문에, 향상된 공간 분해능의 추가적인 이익을 가진다. 흡수체 웨이퍼(218')가 화소로 되는데, 즉 그것은 폭이 w2인 트렌치(254)들에 의해 분리된 폭이 w1인 별개인 흡수체 패치(252)들로 구성된다. 흡수체 패치(252)의 측벽(274)들은 바람직하게는 제1 유전체 층(236)에 의해 부동태화되고, 그 다음에는 검출기(210')가 작동중일 때, 측벽(274)을 따라서 표면 누설을 방지하기 위해, 추가 유전체 층이 이어진다. 별개인 흡수체 패치(252)들의 폭(w1)은 전하 컬렉터 임플란트(238)에 의해 정해진 픽셀 사이즈인 L보다 크거나 같거나 더 작을 수 있다. 따라서 폭(w1)은 약 200㎛와 500㎛ 사이, 또는 약 100㎛와 200㎛ 사이, 또는 50㎛와 100㎛ 사이의 범위에 있을 수 있다. 이러한 폭은 본딩 공정 동안 또는 선택적인 포스트-본딩 어닐(post-bonding anneal) 동안에 열적 크랙(crack)의 형성을 회피하기 위해, 열적 미스매치의 사이즈에 따라서 바람직하게 선택된다. 트렌치(254)들의 폭(w2)은 바람직하게는 별개인 흡수체 패치(252)들의 폭(w1)보다 작거나 더 바람직하게는 훨씬 더 작다. 트렌치(254)들의 폭(w2)은, 예를 들면 1㎛ 내지 5㎛ 또는 심지어 0.1㎛ 내지 1㎛와 같이, 관련 분야에 공지된 리소그라피(lithography) 및 깊은 반응성(deep reactive) 이온 에칭 기술들에 의해 달성할 수 있는 최소 폭만큼이나 좁을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, X.Li 등의 in Sensors and Actuators A87, 139(2001)와, E.H.Klaassen, in Sensors and Actuators A52, 132(1996)를 참고하라). 바람직하게, CMOS 처리된 웨이퍼(212)의 뒤쪽 표면(220)과, 흡수체 패치(252)가 있는 흡수체 웨이퍼(218')의 표면(219')은 바람직하게는 인터페이스 상태들이 거의 없거나 전혀 없고, 웨이퍼(212)의 전체 뒤쪽(220)에 걸쳐 흡수체 웨이퍼(218')와 드리프트 구역(228) 사이에 산화물이 없는, 친밀한 전기 전도성 접점을 제공하는 공유 직접 웨이퍼 본드(250')에 의해 접착된다. 바람직하게, 드리프트 구역(228)의 두께(d)는 10㎛와 100㎛ 사이의 범위, 또는 더 바람직하게는 약 10㎛와 50㎛ 사이의 범위, 또는 더 바람직하게는 약 10㎛와 20㎛ 사이의 범위에 있다. 밀착된 전기적 접촉이 확립되도록 하기 위해서, 웨이퍼(212)의 뒤측 면과 흡수체 웨이퍼(218')의 접착 면이 자동으로 평평해야 하고, 입자가 없어야 한다. 흡수체 웨이퍼(218')의 접착 면과 웨이퍼(212)의 뒤측 면(220)이 공유 접착을 위해 요구된 표면 처리에 앞서 화학적 기계적 연마 단계를 거치게 하는 것이 좋을 수 있다. 본딩 공정은 바람직하게는 공유 접착에 적합한 산화물이 없는 표면을 제공하는 임의의 제자리 표면 처리 전에 습기를 감소시키기 위해 제자리 사전 접착 어닐링에서 선택적인 단계들을 포함한다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위를 가질 수 있다. 흡수체 웨이퍼(218')를 흡수체 패치(252)로 패턴화하는 것은, 웨이퍼(212)와 흡수체 웨이퍼(218')의 상이한 열적 팽창 계수들 때문에 포스트-본딩 어닐 동안 가해진 스트레스를 회피하기 위해, 임의의 저온 포스트-본딩 어닐 후 행해진다. 공유 결합을 위해 요구된 표면 처리는 예를 들면, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온들에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)을 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 제자리 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2에 의한 강력한 희가스 또는 질소 입자 충격(스퍼터링)일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중상 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
전도성 본드를 초래하는 공유 결합은, 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만, 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 본딩 온도는 100℃ 미만이거나 실온이다. 공유 결합 다음에는 선택적인 포스트-본딩 어닐링이 이어질 수 있다. 포스트-본딩 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이의 온도 범위를 가질 수 있다. 어느 경우든 그것들은 CMOS 처리된 웨이퍼(212)의 금속화의 분해를 회피하기 위해, 온도는 약 450℃ 미만이어야 한다. 흡수체 웨이퍼(218')에는 금속화된 뒤쪽 접점(back contact)(232')가 제공된다. 그러므로 별개인 흡수체 패치(252)들은 실질적으로 흡수체 웨이퍼의 전체 표면에 걸쳐 연장하는 금속화된 뒤쪽 접점(232')에 의해 전기적으로 접속될 수 있다.
실질적으로 CMOS 처리된 웨이퍼(212)의 드리프트 구역(228)과 흡수체 웨이퍼(218')의 공핍을 실질적으로 초래하는, 흡수체 웨이퍼(218')의 금속화된 뒤쪽 접점(232')에 큰 전압(230)이 인가될 때에는, 흡수된 높은 에너지 재료 입자들 또는 광자들에 의해 발생된 전자-정공 쌍들은 연관된 전계에서 분리되고, 확산 수송(diffusive transport)에 의한 것보다는 전계 라인(26)들을 따라 이동한다. 전압(230)의 부호에 따라서, 전하 컬렉터 임플란트(238)에 의해 전자들 또는 정공들이 모아지고, 픽셀(241)들의 사이즈(L)와 금속 전극(232')을 한정한다.
이제, 도 3의 (C)를 참조하면, 제3 구현예(200")는 구조상으로는 제1 구현예(도 3의 (A))를 닮았지만, Si 기판 상에서 에피텍셜 층을 포함하는 흡수체 웨이퍼가 있는 점이 다르다. 모놀리식으로 통합된 픽셀 검출기(210")의 제3 구현예는 앞측(216)에 판독 전자장치(214)가 있는 CMOS 처리된 웨이퍼(212)와, 뒤측(220)에 저온 웨이퍼 본딩에 의해 접착된 흡수체 웨이퍼(257")로 구성된다. 구현예(200")는 웨이퍼 제조에 적합한 큰 단결정들의 형태로 성장할 수는 없지만 큰 Si 기판(256) 상에서 에피텍셜 층들의 형태로 성장할 수 있는 흡수 층(218")들에 특히 적합할 수 있다. 에피텍셜 흡수 층(218")은 바람직하게는, 예를 들면 GaP와 같이, Si 기판에 실질적으로 격자 매치되는 반도체 재료로부터 만들어지고, 이러한 GaP의 경우 기판과 에피텍셜 층 사이의 계면(258)에 높은 밀도를 갖는 미스피트 전위(misfit dislocation)들이 존재하는 것을 회피하기 위해, 그 격자 파라미터 미스매치인 (aGaP-aSi)/aSi는 약 3.5×10-3이다. 또한, 합성적으로 등급이 나뉜(compositionally graded) 층들을 포함할 수 있고, 이 경우 Si 기판과의 계면에 가장 가까운 층들이 격자 매치되는데, 약 3 내지 5㎛ 또는 약 5 내지 10㎛와 같이, 가령 x가 수㎛의 두께 내에서 0부터 1까지의 범위를 갖는 GaPl - xAsx 합금이 있고, 그 다음에는 순수한 GaAs의 약 4% 특징의 전체(full) 격자 미스매치에 도달하고, 예를 들면 약 10 내지 50㎛, 또는 바람직하게는 약 50 내지 100㎛ 또는 심지어 100 내지 200㎛의 두께를 포함하는 두꺼운 GaAs 캡(cap) 층이 추가될 수 있다. 등급선별률(grading rate)에 따라서, 즉 층 두께의 함수로서 구성 x가 변하는 비율에 따라서, 전위가 등급이 나누어진 층의 더 작거나 더 큰 부피에 걸쳐 분포된다. 등급선별률이 더 작을수록 층의 용적분율당 미스피트 전위들의 밀도가 더 낮아진다. 등급이 나누어진 층의 성장 프론트(front)로 연장하는 관통전위(threading dislocation)의 밀도는 당업자에게 공지된 바와 같이, 등급선별률이 감소함에 따라 대응하여 감소된다.
기판(256)과 에피텍셜 흡수체 층(218")의 상이한 표면 단차(step) 높이들 때문에, 역위상 경계들이 형성되는 것을 회피하기 위해, 기판(256)은 예를 들면 바람직하게는 [110] 방향으로 약 2°내지 4°또는 심지어 4°내지 6°만큼 바람직하게 (001) 배향될 수 있는 보통의 정확한 축상(on-axis) 웨이퍼 배향으로부터 약간 오프컷(offcut)될 수 있다.
기판(256)은 바람직하게는 CMOS 처리된 웨이퍼(212)를 갖는 직접적인 웨이퍼 접착이 형성되기 전에 얇아진다. 얇아진 기판(256)의 바람직한 두께는 약 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있다.
구현예(200")에서, 직접적인 웨이퍼 접착(250")은 에피텍셜 흡수체 층(218")이 성장하는 기판(256)의 표면(219")과 CMOS 처리된 웨이퍼(212)의 뒷면(220) 사이의 공유 Si-Si 접착이다. 밀착하는 전도성인 접촉이 이루어지도록 하기 위해, 웨이퍼(212)의 뒤쪽 면(220)과 기판(256)의 본딩 표면(219")은 자동으로 평평해야 하고 입자가 없어야 한다. 바람직하게, 드리프트 구역(228)의 두께(d)는 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있다. 웨이퍼(212)의 뒤쪽 표면(220)과 기판(256)의 본딩 표면이 공유 결합을 위해 요구된 표면 처리 전에 화학적 기계적 연마 단계를 거치게 하는 것이 좋을 수 있다. 이러한 본딩 공정은 바람직하게는, 공유 결합에 관해 적합한 산화물이 없는 표면들을 제공하는 제자리 표면 처리 전에 습기를 제거하기 위해 선택적인 제자리 사전 본딩 어닐링의 단계들을 포함한다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위를 가질 수 있다. 공유 결합을 위해 요구된 표면 처리는, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온들에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)을 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 질소 또는 희가스 입자 충격일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중상 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
전도성인 본드를 초래하는 공유 결합은, 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만, 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 본딩 온도는 100℃ 미만 또는 심지어 실온이다. 본딩 다음에는 바람직하게는 예를 들면 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 많아 봐야 300℃와 400℃ 사이의 범위에 있는 낮은 온도들에서의 임의의 포스트-본딩 어닐링이 이어질 수 있다. 어느 경우든 그것들은 CMOS 처리된 웨이퍼(212)의 금속화의 분해를 회피하기 위해, 약 450℃ 미만이어야 한다.
흡수체 웨이퍼(257")에는 에피텍셜 흡수체 층(218") 상의 금속화된 뒤쪽 접점(232)이 제공된다. 실질적으로 CMOS 처리된 웨이퍼(212)의 드리프트 구역(228)과 흡수체 웨이퍼(257")의 공핍을 실질적으로 초래하는, 흡수체 웨이퍼의 금속화된 뒤쪽 접점(232)에 큰 전압(230)이 인가될 때에는, 흡수된 높은 에너지 재료 입자들 또는 광자들에 의해 발생된 전자-정공 쌍들은 연관된 전계에서 분리되고, 확산 수송에 의한 것보다는 전계 라인(26)들을 따라 이동한다. 전압(230)의 부호에 따라서, 전하 컬렉터 임플란트(238)에 의해 전자들 또는 정공들이 모아지고, 각각 픽셀(241)들의 사이즈(L)와 금속 전극(232)을 한정한다.
이제, 도 3의 (D)를 참조하면, 제4 구현예(200'")가 제2 구현예와 제3 구현예의 특징들을 결합한다. 모놀리식으로 통합된 픽셀 검출기(210'")의 제4 구현예는 그것의 앞측(216)에는 판독 전자장치(214)가 있는 CMOS 처리된 웨이퍼(212)와 화소로 된 흡수체 웨이퍼(257'")를 포함하고, 이는 큰 Si 기판(256) 상에 화소로 된 흡수체 층(218'")을 포함하는 것이며, 상기 기판은 CMOS 웨이퍼(212)의 뒤측(220) 상에 접착하는 저온 웨이퍼에 의해 접착된다. 구현예(200'")는 웨이퍼 제조에 관해 적합한 큰 단결정들의 형태로 성장할 수는 없지만, 에피텍셜 흡수체 패치(252')의 형태로 화소로 된 에피텍셜 흡수체 층(218'")들로서 성장할 수 있는 흡수체 층(218'")에 관한 바람직한 구현예이고, 이 경우 에피텍셜 흡수체 패치(252')는 큰 Si 기판(256) 상에서 폭이 w4인 트렌치(254')들에 의해 폭(w3)만큼 분리되어 있다. Si 흡수체들을 포함하는 픽셀로 된 흡수체들은 개선된 공간 해상도의 추가적인 이득을 가지는데, 이는 전하 캐리어들이 전하 컬렉터들로 가는 길에서 많이 펼쳐질 수 없기 때문이다. 흡수체 패치(252')들의 측벽(274')들은 제1 유전체 층(236')에 의해 바람직하게 부동태화되고, 그 다음에는 검출기(210'")가 동작 중일 때 측벽(274')들을 따라서 표면 누설을 방지하기 위해, 추가 유전체 층들이 임의로 이어진다. 별개인 흡수체 패치(252')들의 폭(w3)은 전하 컬렉터 임플란트(238)에 의해 정해진 픽셀 사이즈(L)보다 크거나 같거나 더 작을 수 있다. 폭(w3)은 약 50 내지 100㎛ 또는 바람직하게는 20 내지 50㎛, 또는 더 바람직하게는 5 내지 20㎛ 또는 심지어 1 내지 5㎛의 범위를 가질 수 있다. 폭(w3)의 바람직한 값은 결점이 없게 유지하기 위해, 흡수체 패치(252')들의 탄력적 이완(elastic relaxation)에 의해 미스피트 스트레스가 해제되도록 선택될 수 있다. 트렌치(254')들의 폭(w4)은 바람직하게는 흡수체 패치(252')들의 폭(w3)보다 작고, 더 바람직하게는 훨씬 더 작다. ART에서의 유전체 마스크 개구들의 간격(spacing)에 의해 정해진 흡수체 패치(252')들의 경우, 예를 들면 1 내지 5㎛ 또는 심지어 약 0.1 내지 1㎛와 같은 리소그라피 및 깊은 반응성 이온 에칭 기술들에 의해 달성할 수 있는 최소 폭만큼이나 좁을 수 있다. 흡수체 패치(252')의 자체 한정적인 측면 성장에 의해 얻어진 트렌치들의 폭(w4)은, 예를 들면 100㎚ 내지 1㎛, 또는 심지어 20㎚ 내지 100㎚와 같이 훨씬 더 작을 수 있다.
구현예(200'")는 Si 기판(256)과 격자 및 열적으로 미스매치되는 흡수체 층들에 관한 가장 바람직한 구현예이지만, Si 흡수체들 자체와 같이 격자 매치된 흡수체들에도 적용 가능할 수 있다. 에피텍셜 흡수체 층(218'")들의 가장 바람직한 재료는 바람직하게는 20%를 넘는 Ge 함유량을 가질 수 있고, 바람직하게는 예를 들면 순수한 Si로부터 최종 Ge 함유량까지 구성상 등급이 나뉠 수 있는 Sil - xGex 합금일 수 있다. 이러한 구현예의 바람직한 일 양태에서는, Sil - xGex 합금이 구성상 약 0.6≤x≤0.8인 높은 Ge 함유량으로 등급이 매겨질 수 있고, 임의로 예를 들면 선형적으로 등급이 매겨질 수 있는, 등급이 매겨진 부품의 최종 구성에 대해 예를 들면 1 내지 2% 내에서 같거나 거의 같은 일정한 구성을 갖는 캡 구역(cap region)을 가질 수 있다. 구현예(200'")의 가장 바람직한 양태에서는, Si 기판(256)과 픽셀로 된 에피텍셜 흡수체 층(218'") 사이의 계면(258)이 실질적으로 결함이 없는데, 즉 약 105㎝-2과 106㎝-2 사이 또는 심지어 104㎝-2과 105㎝-2 사이, 또는 심지어 그 미만인 전위 밀도를 보여준다. 당업자에게 공지된 것처럼, 이는 예를 들면 픽셀로 된 에피텍셜 흡수체 층(218'")을 형성하는 반도체 패치(252')의 폭(w3)과, 흡수체 층(218'")의 에피텍셜 성장 동안 미스피트 스트레스의 탄력적 이완을 허용하기에 충분히 작은 등급선별률을 선택함으로써 달성될 수 있다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 M. Salvalaglio, J. Appl. Phys. 116, 104306(2014)을 참고하라). 등급선별률은 바람직하게는 약 2%와 3% 사이, 더 바람직하게는 약 1%와 2% 사이, 또는 심지어 0.5%와 1% 사이에서 선택될 수 있다. 구현예의 다른 양태들에서는, 기판(256)과, 픽셀로 된 흡수체 층(218'")의 패치(252') 사이의 계면 영역들은 실질적으로 결함이 없을 수 없지만, 흡수체층(218'")의 금속화된 뒤쪽 접점(232')과 CMOS 처리된 웨이퍼(212)의 임플란트(238)에 큰 전압(230)이 인가될 때, 받아들일 수 있는 레벨들에서 어두운 전류들을 유지하기에 충분히 작은 사이즈를 가진다. 당업자에게 알려진 것처럼, 그러한 작은 계면 구역들은 예를 들면 반도체가 선택적으로 성장하는 유전체 마스크에서 윈도우들의 측벽들에 스레딩 전위가 갇히는 ART(aspect ratio trapping)의 기술에서 흔히 이용된다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 I. Aberg 등의 IEDM San Francisco, 2010을 참고하라). ART의 도움으로, SiGe 외에도 GaAs, CdTe 또는 Cdl - xZnxTe 합금들과 같은 다른 흡수체 재료들도 사용될 수 있다.
트렌치(254')의 폭(w4)은 흡수체 패치(252')의 사이즈(w3) 보다 바람직하게는 더 작거나, 심지어 더 바람직하게는 훨씬 더 작다. 트렌치들의 폭(w4)은 관련 분야에 알려진 것처럼 흡수체 패치(252')의 사이즈(w3)를 정하기 위해 자체 한정적인 에피텍셜 성장 공정과 깊게 패턴화된 기판들이 사용될 때에는 1㎛ 미만 또는 200㎚일 수 있거나, 심지어 100㎚ 미만일 수 있다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 von Kanel의 국제 특허 출원 WO2011/135432호를 참고하라). 대안적으로, 흡수체 패치(252')의 사이즈(w3)를 정하기 위해 ART의 방법이 사용될 때에는, 트렌치(254')의 폭(w4)이 유전체 윈도우의 간격에 의해 정해질 수 있고, 이는 예를 들면 1 내지 5㎛ 또는 심지어 0.1 내지 1㎛와 같이, 유전체 마스크를 패턴화하기 위해 사용된 깊은(deep) 반응성 이온 에칭 기술들과 리소그라피에 의해 달성 가능한 최소 폭으로서 좁아질 수 있다.
바람직하게는 CMOS 처리된 웨이퍼(212)의 뒤쪽 표면(220)과 기판(256)의 표면(219'")은, 계면 상태(interface state)가 바람직하게는 거의 없거나 전혀 없고, 웨이퍼(212)의 전체 뒷면(220)에 걸쳐 흡수체 웨이퍼(257'")와 드리프트 구역(228) 사이에 산화물이 없는 밀착된 전기적 접점을 제공하는 공유 본드(250")에 의해 접착된다.
기판(256)은 바람직하게는 CMOS 처리된 웨이퍼(212)가 있는 직접적인 웨이퍼 본드가 형성되기 전에 얇아진다. 얇아진 기판(256)의 바람직한 두께는 약 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있다. 구현예의 또 다른 양태에서는, 기판이 완전히 제거될 수 있다. 이는 흡수체 웨이퍼(257'")의 별개인 흡수체 패치(252')의 표면(253')을 웨이퍼(212)의 뒤쪽 표면에 접착시킴으로써 달성될 수 있다. 이러한 구현예의 양태에서는, 별개인 흡수체 패치(252')의 표면(253')이 실리콘 표면이 아니라면 전도성인 직접 웨이퍼 본드(250')가 더 이상 Si-Si 본드가 아닐 수 있다.
바람직하게, CMOS 웨이퍼(212)는 또한 드리프트 구역(228)의 두께(d)가 10㎛와 100㎛ 사이, 또는 더 바람직하게는 약 10㎛와 50㎛ 사이, 또는 더 바람직하게는 약 10㎛와 20㎛ 사이의 범위에 있도록 얇아진다. 밀착된 전기적 접촉이 확립되도록 하기 위해, 웨이퍼(212)의 뒤쪽 표면(220)과 기판(256)의 본딩 표면은 자동으로 평평해야 하고 입자가 없어야 한다. 웨이퍼(212)의 뒤쪽 표면(220)과 흡수체 웨이퍼(257'")의 본딩 표면은 공유 결합을 위해 요구된 표면 처리 전에, 화학적 기계적 연마 단계를 거치는 것이 좋을 수 있다. 본딩 공정은 바람직하게는 공유 결합을 위해 적합한 산화물이 없는 표면들을 제공하는 제자리 표면 처리 전에 습기를 제거하기 위해 임의의 제자리 프리-본딩(pre-bonding) 어닐링의 단계들을 포함한다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위에 있을 수 있다. 공유 결합을 위해 요구된 표면 처리는 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터의 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지의 수소 또는 헬륨 이온들에 의한 것일 수 있다. 임의의 상당한 되튐 이식 없이, 수소를 제거하기 위해 약 100eV와 200eV 사이의 에너지를 갖는 헬륨 이온들이 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1988)을 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 제자리 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 질소 또는 희가스 입자 충격일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면 Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
전도성 본드를 초래하는 공유 결합은, 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만, 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 본딩 온도는 100℃ 미만이거나 실온이다. 본딩 다음에는 포스트-본딩 어닐링이 이어질 수 있다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이의 범위에 있을 수 있다. 어느 경우든 그것들은 CMOS 처리된 웨이퍼(212)의 금속화의 분해를 회피하기 위해, 온도는 약 450℃ 미만이어야 한다. 흡수체 웨이퍼(257'")에는 금속화된 백 접점(232')이 제공된다. 그러므로 별개인 흡수체 패치(252')는 흡수체의 전체 표면에 걸쳐 실질적으로 연장하는 금속화된 백 접점(232')에 의해 전기적으로 접속될 수 있다.
CMOS 처리된 웨이퍼(212)의 드리프트 구역(228)과 흡수체(257'")의 공핍을 실질적으로 초래하는 큰 전압(230)이 흡수체 웨이퍼(257'")의 금속화된 백 접점(232')에 인가될 때에는, 흡수된 고에너지 재료 입자들 또는 광자들에 의해 발생된 전자-정공 쌍들이 연관된 전기장에서 분리되고, 확산성 수송에 의하기보다는 전기장 라인(26)들을 따라 이동한다. 전압(230)의 부호에 따라서, 픽셀(241)의 사이즈(L)를 정하는 전하 컬렉터 임플란트(238)와, 금속 전극(232')에 의해 각각 전자들이나 정공들이 모아진다.
이제, 도 4의 (A) 내지 (G)를 참조하면, 모놀리식 픽셀 검출기(310)의 제작(300)은 다음 단계들을 포함할 수 있다. 제1 단계(도 4의 (A))에서는, 바람직하게는 100Ω㎝ 위, 또는 더 바람직하게는 500Ω㎝ 위 또는 더 바람직하게는 1000Ω㎝ 위에 있는 저항성을 가지고 약간 p-도핑될 수 있는 Si 웨이퍼(312)가 CMOS 처리되어 전하 컬렉터 임플란트(338)의 간격에 의해 정해진, 사이즈가 L인 모든 픽셀(341)에 포함될 수 있는 부분(340)을 갖는 판독 전자장치(314)를 얻는다. 제2 단계(도 4의 (B))에서는, 핸들링 웨이퍼(360)가 웨이퍼(312)의 임의로 화학적 및 기계적으로 연마된 표면(316)에 접착될 수 있다. CMOS 웨이퍼(212)와 표면(316)과 핸들링 웨이퍼(360)의 표면(362) 사이의 결합(370)은 영구적인 결합이 아닐 수 있지만, 제3 단계(도 4의 (C))에서 얇아진 CMOS 웨이퍼(312')를 만들기 위해 CMOS 웨이퍼(312)가 얇아지는 것을 허용하기에 충분히 강해야 한다. 얇아지는 것은 예를 들면, 그라인딩(grinding)과 웨이퍼(312)의 뒤쪽 표면(320)의 이어지는 화학적 기계적 연마에 의해 약간 도핑된 드리프트 구역(328')의 두께(d1)를 200㎛ 미만으로 감소시킴으로써 실현될 수 있다. 이러한 구현예의 바람직한 일 양태에서는, 두께(d1)가 약 10㎛와 100㎛ 사이, 더 바람직한 양태에서는 약 10㎛와 50㎛ 사이에 있을 수 있고, 그리고 훨씬 더 바람직한 양태에서는 예를 들면 10㎛와 20㎛ 사이처럼 낮을 수 있다. 제4 단계(도 4의 (D))에서는, 뒤쪽 표면(320')이 있는 얇아진 CMOS 웨이퍼(312)가 두께가 h1인 흡수체 웨이퍼(318)(하부 표면(334)을 가지는)의 상부 표면(336) 상에 접착된다. 흡수체 웨이퍼(318)는 또한 공유 결합을 위해 요구된 표면 처리에 앞서 화학적 기계적 연마을 겪을 수 있다. 본딩 공정은 바람직하게는 공유 결합에 적합한 산화물이 없는 표면을 제공하는 제자리 표면 처리 전에, 웨이퍼(312', 318)로부터 습기를 제거하기 위해 임의의 제자리 프리-본딩 어닐링의 단계들을 포함한다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위에 있을 수 있다. 공유 결합을 위해 요구된 표면 처리는 제자리 외 습식 화학적 산화물 제거와, 예를 들면 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화를 포함하는 단계들의 목록으로부터의 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 수소 또는 헬륨 이온들에 의한 것일 수 있다. 임의의 상당한 되튐 이식 없이, 수소를 제거하기 위해 약 100eV와 200eV 사이의 에너지를 갖는 헬륨 이온들이 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1988)을 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 제자리 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 질소 또는 희가스 입자 충격일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면 Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
전도성인 결합을 초래하는 공유 결합은 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만 또는 훨씬 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 온도들은 100℃ 미만이거나 심지어 실온이다. 이러한 결합 다음에는 제5 단계(도 4의 (E))에서 바람직하게는 약 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이에 있는 저온에서의 임의의 포스트-본딩 어닐이 이어질 수 있어, CMOS 처리되고 얇아진 웨이퍼(312')의 뒤쪽 표면(320')과 흡수체 웨이퍼(318)의 표면(336) 사이에 강하고 전도성인 결합(350)을 제공한다. 만약 흡수체 재료가 GaAs, CdTe, Cdl - xZnxTe 합금과 Ge, 및 Ge가 풍부한 Sil - xGex 합금들과 같이, Si 웨이퍼(312')의 것들에 관한 열적 팽창 계수들의 큰 미스매치를 그 특징으로 한다면, 이들 모두에 관해 120% 위인 흡수체 웨이퍼(318')가 임의의 바람직하지 않은 열적 스트레스를 회피하기 위해, 임의의 포스트-본딩 어닐하기 전에, 제6 단계(도 4의 (F))에서 폭이 w2인 트렌치(354)들에 의해 분리된 폭이 w1인 별개의 패치(352)들의 형태로 임의로 패턴화될 수 있다. 이러한 임의의 패턴화는 흡수체 웨이퍼(318')의 별개인 패치들과 얇아진 웨이퍼(312') 사이의 결합(350')들에 대한 직접적인 웨이퍼 결합을 감소시킨다. 별개인 흡수체 패이(352)들의 폭(w1)은 전하 컬렉터 임플란트(338)에 의해 정해진 픽셀 사이즈(L)보다 크거나 같거나 더 작을 수 있다. 따라서 폭(w1)은 약 200㎛와 500㎛ 사이 또는 약 100㎛와 200㎛ 사이 또는 50㎛와 100㎛ 사이의 범위를 가질 수 있다. 그러한 폭은 결합 공정 동안 또는 임의의 포스트-본딩 어닐 동안에 열적 크랙의 형성을 회피하기 위해, 열적 미스매치의 사이즈에 따라서 바람직하게 선택된다. 이러한 패턴화는 공유 결합과 포스트-본딩 어닐 모두가 임의의 상당한 열적 스트레스를 회피하기 위해 충분한 저온에서 행해진다면 생략될 수 있다. 트렌치(354)들의 폭(w2)은 흡수체 패치(352)의 사이즈(w1)보다 바람직하게 더 작거나 더 바람직하게는 훨씬 더 작다. 트렌치(354)들의 폭(w2)은 관련 분야에 알려진 깊은 반응성 이온 에칭 기술들과 리소그라피에 의해 달성 가능한 최소 폭만큼 좁아질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, X.Li 등의 in Sensors and Actuators A87, 139(2001)와, E.H.Klaassen, in Sensors and Actuators A52, 132(1996)를 참고하라). 유전체 막(376)으로 별개인 흡수체 패치(352)들의 측벽(374)들을 코팅하여, 표면 부동태화를 제공하고, 그로 인해 픽셀 센서가 동작하는 동안에 누설 전류를 감소시키는 것이 바람직할 수 있다. 제7 단계(도 4의 (G))에서는, 트렌치(354)들이 임의로 절연 재료(372)로 채워질 수 있고, 금속 접점(332')이 별개인 흡수체 패치(352)들을 병렬로 연결시키는 연속적인 금속화 층으로서 바람직하게 형성될 수 있다. 만약 흡수체 웨이퍼(318)의 패턴화가 생략된다면, 금속 접점(332')이 제6 단계(도 4의 (F))를 생략한 다음 바로 흡수체 표면(334)에 대신 형성될 수 있다(도 4의 (F)).
얇아진 CMOS 처리된 웨이퍼(312')의 얇아진 드리프트 구역(328')과 흡수체 웨이퍼(318')의 공핍을 실질적으로 초래하는 큰 전압(330)이 흡수체 웨이퍼(318')의 백 접점(332')에 인가될 때에는, 흡수된 고에너지 재료 입자들 또는 광자들에 의해 발생된 전자-정공 쌍들이 연관된 전기장에서 분리되고, 확산성 수송에 의하기보다는 전기장 라인(26)들을 따라 이동한다. 전압(330)의 부호에 따라서, 픽셀 검출기(310)의 전하 컬렉터 임플란트(338)에 의해 전자들이나 정공들이 모아진다.
이제, 도 5의 (A) 내지 (K)를 참조하면, 모놀리식 픽셀 검출기(410)의 제작(400)이 다음 단계들을 포함하는데, 이러한 단계들은 반드시 도시된 순서대로 실행되는 것은 아니다. 제1 단계(도 5의 (A))에서, 앞쪽 표면(416)과 뒤쪽 표면(420)을 가지고, 예를 들면 바람직하게는 100Ω㎝ 초과, 또는 더 바람직하게는 500Ω㎝ 초과, 또는 더 바람직하게는 1000Ω㎝ 초과인 저항성을 가지고 약간 p도핑될 수 있는 Si 웨이퍼(412)는 전하 컬렉터 임플란트(438)의 간격에 의해 정해진, 사이즈가 L인 모든 픽셀(441)에 포함될 수 있는 부품(440)을 갖는 판독 전자장치(414)를 얻기 위해 CMOS 처리된다. 제2 단계(도 5의 (B))에서는, 폭이 w4인 트렌치(454)에 의해 분리된, 폭이 w3이고 높이가 h2인 별개인 흡수체 패치(452)의 형태로 에피텍셜 흡수체 층(418)이 표면(488) 상에서 성장되기 위한 기판으로서 웨이퍼(456)가 역할을 하도록, Si 기판 웨이퍼(456)의 표면(488)이 패턴화되고 청소될 수 있다. Si 웨이퍼(456)와 픽셀로 된 에피텍셜 흡수체 층(418)은 함께 흡수체 층 표면(434)을 갖는 흡수체 웨이퍼(457)를 포함한다. 별개인 흡수체 패치(452)들의 폭(w3)은 전하 컬렉터 임플란트(438)에 의해 정해진 픽셀 사이즈 L보다 더 크거나 같거나 더 작을 수 있다. 폭(w3)은 약 50㎛와 100㎛ 사이 또는 바람직하게는 20㎛와 50㎛ 사이 또는 훨씬 더 바람직하게는 5㎛와 20㎛ 사이, 또는 심지어 1㎛와 5㎛ 사이의 범위를 가질 수 있다. 폭(w3)의 바람직한 값은 흡수체 패치(452)들을 결점이 없게 유지하기 위해 흡수체 패치(452)들의 탄력적 이완에 의해 미스피트 스트레스가 해제되도록 선택될 수 있다. 트렌치의 폭(w4)은 1㎛ 미만, 또는 200㎚ 미만이거나 심지어 100㎚ 미만일 수 있는데, 이는 자체 한정적인 에피텍셜 성장 공정과 깊게 패턴화된 기판이 관련 분야에 공지된 것처럼 흡수체 패치(452)의 사이즈(w3)를 정하기 위해 사용될 때 그러하다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 von Kanel의 국제 특허 출원 WO2011/135432호를 참고하라). 대안적으로, ART의 방법이 흡수체 패치(452)의 사이즈(w3)를 정하기 위해 사용될 때, 트렌치의 폭(w4)이 유전체 윈도우의 간격에 의해 정해질 수 있는데, 이는 예를 들면 1 내지 5㎛ 또는 심지어 0.1 내지 1㎛와 같이, 리소그라피와 깊은 반응성 이온 에칭 기술들에 의해 달성 가능한 최소 폭만큼이나 좁아질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, X.Li 등의 in Sensors and Actuators A87, 139(2001)와, E.H.Klaassen, in Sensors and Actuators A52, 132(1996)를 참고하라). 에피텍셜 성장 후, 별개인 흡수체 패치(452)들의 측벽(474)들은 유전체 부동태화 층에 의해 임의로 부동태화될 수 있다. 부동태화 층은 예를 들면, 픽셀 검출기(410)가 동작중일 때, 측벽(474)을 따라서 표면 누설을 제어하기 위해 설계된 제1 유전체 층(436)을 포함할 수 있다. 제1 유전체 층은 열적 산화물이거나 ALD(atomic layer deposition)에 의해 형성된 산화물일 수 있다. 부동태화 층은 환경적 영향에 대항하여 측벽(474)들의 추가적인 보호를 제공할 수 있는 제2 유전체 층(476)을 임의로 포함할 수 있다. 그것은, 예를 들면 관련 분야에 공지된 것과 같은 ALD에 의해 적층될 수 있는 Al2O3로 만들어질 수 있다. 트렌치(454)들은 계속해서 이어지는 핸들링 웨이퍼(480)에 대한 저온 웨이퍼 결합을 위해 흡수체 웨이퍼(457)의 흡수체 층 표면(434)의 준비로서 화학적 기계적 연마의 임의(optional) 단계에서 안정성을 제공하기 위해, 유전체 채움(filling) 재료(472)에 의해 추가로 채워질 수 있다.
제3 단계(도 5의 (C))에서는, Si 웨이퍼(412)의 이어지는 얇아짐과, 드리프트 구역(428)에서의 대응하는 얇아짐에서 기계적 안정성을 제공하기 위한 수단으로서, 핸들링 웨이퍼(460)의 표면(462)에 결합하기 전에, Si 웨이퍼(412)의 표면(416)이 임의의 화학적 기계적 연마를 거칠 수 있다. 얇게 하는 것은, 예를 들면 그라인딩과, Si 웨이퍼(412)의 뒤쪽 표면(420)의 이어지는 화학적 기계적 연마에 의해 실현될 수 있다. 제4의 유사한 단계(도 5의 (D))에서는, 에피텍셜 흡수체 층(418)의 표면(434)이, 예를 들면 화학적 기계적 연마 단계에서 기판(456)의 이어지는 얇게 하는 것에서 기계적 안정성을 제공하기 위한 수단으로서 핸들링 웨이퍼(480)의 표면(482)에 결합될 수 있다. 제5 단계(도 5의 (E))에서는, CMOS 처리된 웨이퍼(412)의 드리프트 구역(428)이, 예를 들면 얇아진 CMOS 웨이퍼(412')를 생기게 하는 화학적 기계적 연마 단계가 후속하는 그라인딩 웨이퍼(412) 또는 플라즈마 에칭에 의해 얇아진다. 얇아진 드리프트 구역(418')이 있는 얇아진 웨이퍼(412')는 바람직하게는 약 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있는 두께(d1)를 가진다. 제6 단계(도 5의 (F))에서는, 예를 들면 화학적 기계적 연마 단계가 후속하는 그라인딩 또는 플라즈마 에칭에 의해 기판 웨이퍼(456)의 표면(490)의 사이드로부터의 얇아짐에 의해, 얇아진 흡수체 웨이퍼(457')가 생기게 하기 위해 흡수체 웨이퍼(457)가 더 얇게 만들어진다. 얇아진 기판(456')은 바람직하게는 약 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있는 두께(d2)를 가진다. 흡수체 웨이퍼(457')의 결합 표면을 포함하는, 얇아진 기판(456')의 표면(490')에 얇아진 웨이퍼(412')의 뒤쪽 표면(420')을 공유 결합하는 것은, 공유 결합을 위해 적합한 산화물이 없는 표면을 제공하는 제자리 표면 처리 전에, 웨이퍼(412', 456')로부터 습기를 제거하기 위해 임의의 제자리 프리-본딩 어닐링 단계들을 바람직하게 포함한다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위에 있을 수 있다. 공유 결합을 위해 요구된 표면 처리는, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외(ex situ) 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온 충격에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)를 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 질소 또는 희가스 입자 충격일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
제7 단계(도 5의 (G))에서는, 제8 단계(도 5의 (H))에서 얇아진 흡수체 웨이퍼(457')의 표면(490')과 얇아진 웨이퍼(412') 사이의 전도성인 공유 결합(450)에서 공유 웨이퍼 결합을 위해 준비된 표면들(420', 490')이 서로를 향하게 만나게 하도록, 얇아진 기판(456') 또는 얇아진 CMOS 웨이퍼(412')가 윗면이 아래로 가게 뒤집혀 있다. 공유 결합은 바람직하게는 400℃ 미만, 더 바람직하게는 300℃ 미만 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 결합 온도는 100℃ 미만이거나 심지어 실온이다. 이러한 결합 다음에는 저온에서의 임의의 포스트-본딩 어닐링이 이어질 수 있다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이에 있을 수 있다. 어느 경우든 CMOS 처리된 웨이퍼(412')의 금속화의 분해를 회피하기 위해서는 약 450℃ 미만이어야 한다. 임의의 포스트-본딩 어닐 핸들링 웨이퍼(480)가 제9 단계(도 5의 (I))에서 제거된 후에는, 그로 인해 에피텍셜 흡수체 층(418)의 표면(434)이 다시 노출된다. 제10 단계(도 5의 (J))에서는, 에피텍셜 흡수체 층(418)의 표면(434)이 핸들링 웨이퍼(480)의 결합 잔여물을 제거하기 위해 임의의 청소 단계를 거칠 수 있다. 그 후, 흡수체 패치(452) 사이의 트렌치(454)가 제2 단계(도 5의 (B))에서 채우는 재료(472)에 의해 이미 채워져 있지 않은 한, 채우는 재료(472')에 의해 트렌치(454)가 임의로 채워질 수 있다. 제11 단계(도 5의 (K))에서는, 에피텍셜 흡수체 층(418)뿐만 아니라 얇아진 CMOS 처리된 웨이퍼(412')의 드리프트 구역(428')과 얇아진 기판(456')을 공핍시키기 위해 높은 전압 리드(lead)(430)가 부착될 수 있는 연속적인 금속 접점으로서 바람직하게 작용하는 금속 층(432)으로 흡수체 패치(452)의 표면(434)을 금속화함으로써 완전한 픽셀 검출기(410)가 마침내 얻어진다.
제작(400)은 Si 기판(456)과 격자 및 열적으로 미스매치되는 에피텍셜 흡수체 층(418)들에 관한 픽셀 검출기(410)의 가장 바람직한 제작 방법일 수 있다. 에피텍셜 흡수체 층(418)의 바람직한 재료는 20%를 초과하는 Ge 함유량을 바람직하게 가질 수 있고, 예를 들면 바람직하게는 순수한 Si로부터 최종 Ge 함유량까지 구성상 나누어질 수 있는 Sil - xGex 합금일 수 있다. Sil - xGex 합금은 약 0.6≤x≤0.8인 높은 Ge 함유량(x)으로 구성상 나누어질 수 있고, 임의로 예를 들면 선형적으로 나누어질 수 있는, 나누어진 부품의 최종 구성까지 예를 들면 1% 내지 2% 내에서 같거나 거의 같은 일정한 구성을 가진 캡 구역(cap region)을 가질 수 있다. 픽셀 검출기(410)의 가장 바람직한 제작(400)에서, Si 기판(456)과 픽셀로 된 에피텍셜 흡수체 층(418) 사이의 계면(458)은 실질적으로 결함이 없는데, 즉 약 105㎝-2와 106㎝-2 사이 또는 심지어 104㎝-2와 105㎝-2 사이 또는 그 미만인 전위 밀도를 나타낸다. 이는, 예를 들면 단차로 나누어진(step graded) SiGe 나노구조물의 더 간단한 예에서 효과적인 것으로 입증된 것처럼, 흡수체 층(418)의 에피텍셜 성장 동안 미스피트 스트레스의 탄력적 이완을 허용하기 위해, 픽셀로 된 에피텍셜 흡수체 층(418)을 형성하는 흡수체 패치(452)들의 폭(w3)과 등급선별률 모두를 충분히 작게 선택함으로써 달성될 수 있다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 M. Salvalaglio 등의 J. Appl. Phys. 116, 104306(2014)을 참고하라). 등급선별률은 바람직하게는 약 2%와 3% 사이, 더 바람직하게는 약 1%와 2% 사이, 또는 심지어 0.5%와 1% 사이에서 선택될 수 있다. 구현예의 다른 양태들에서는, 기판(456)과, 픽셀로 된 에피텍셜 흡수체 층(418)의 흡수체 패치(452) 사이의 계면 영역(458)들은 실질적으로 결함이 없을 수 없지만, 에피텍셜 흡수체층(418)의 금속화된 뒤쪽 접점(232')과 CMOS 처리된 웨이퍼(412')의 전하 컬렉터 임플란트(438)에 큰 전압(430)이 인가될 때, 받아들일 수 있는 레벨들에서 어두운 전류들을 유지하기에 충분히 작은 사이즈를 가진다. 당업자에게 알려진 것처럼, 그러한 작은 계면 구역들은 예를 들면 반도체가 선택적으로 성장하는 유전체 마스크에서 윈도우들의 측벽들에 스레딩 전위가 갇히는 ART의 기술에서 흔히 이용된다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 I. Aberg 등의 IEDM 2014를 참고하라). ART의 도움으로, SiGe 외에도 GaAs, CdTe 또는 CdZnTe와 같은 다른 흡수체 재료들도 사용될 수 있다.
입자 검출을 관해 특히 적합한, 본 구현예의 또 다른 양태에서는 흡수체 층(418)이 패턴화되지 않는 Si 웨이퍼일 수 있다. 이는 결합 단계(H) 전에 본질적으로 단계들((C) 내지 (F))을 결합함으로써, 제작이 단순화되는 것을 허용할 수 있다.
이제, 도 6의 (A) 내지 (H)를 참조하면, 모놀리식 픽셀 검출기(510)의 대안적인 제작(500)이 다음 단계들을 포함하는데, 이러한 단계들은 반드시 도시된 순서대로 실행되는 것은 아니다. 제1 단계(도 6의 (A))에서, 앞쪽 표면(516)과 뒤쪽 표면(520)을 가지고, 예를 들면 바람직하게는 100Ω㎝ 초과, 또는 더 바람직하게는 500Ω㎝ 초과, 또는 더 바람직하게는 1000Ω㎝ 초과인 저항성을 가지고 약간 p도핑될 수 있는 Si 웨이퍼(512)는 전하 컬렉터 임플란트(538)의 간격에 의해 정해진, 사이즈가 L인 모든 픽셀(541)에 포함될 수 있는 부품(540)을 갖는 판독 전자장치(514)를 얻기 위해 CMOS 처리된다. 흡수체 웨이퍼(557)는 웨이퍼(556)가 Si 기판(556)과 계면(558)을 형성하는 별개인 흡수체 패치(552)들의 형태로 표면(588)상에 에피텍셜 흡수체 층(518)이 성장하는 기판으로서 작용을 하도록 하기 위해, Si 웨이퍼(556)의 표면(558)이 패턴화되고 청소되는 제2 단계(도 6의 (B))에서 얻어질 수 있다. 흡수체 패치(552)들은 폭(w3)과 높이(h2)를 가지고, 폭(w4)을 가지는 트렌치(554)들에 의해 분리된다. 별개인 흡수체 패치(552)들의 폭(w3)은 전하 컬렉터 임플란트(538)에 의해 정해진 픽셀 사이즈(L)보다 크거나 같거나 더 작을 수 있다. 폭(w3)은 약 50㎛와 100㎛ 사이 또는 바람직하게는 20㎛와 50㎛ 사이 또는 훨씬 더 바람직하게는 5㎛와 20㎛ 사이, 또는 심지어 1㎛와 5㎛ 사이의 범위를 가질 수 있다. 폭(w3)의 바람직한 값은 흡수체 패치(552)들을 결점이 없게 유지하기 위해 흡수체 패치(552)들의 탄력적 이완에 의해 미스피트 스트레스가 해제되도록 선택될 수 있다. 흡수체 패치(552)의 높이는 약 20㎛와 50㎛ 사이, 또는 바람직하게는 약 50㎛와 100㎛ 사이, 또는 더 바람직하게는 약 100㎛와 200㎛ 사이에 있을 수 있다. 트렌치의 폭(w4)은 1㎛ 미만, 또는 200㎚ 미만이거나 심지어 100㎚ 미만일 수 있는데, 이는 예를 들면 1㎛와 5㎛ 사이 또는 심지어 0.1㎛와 1㎛ 사이처럼, 자체 한정적인 에피텍셜 성장 공정과 깊게 패턴화된 기판이 관련 분야에 공지된 것처럼 흡수체 패치(552)의 사이즈(w3)를 정하기 위해 사용될 때 그러하다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 von Kanel의 국제 특허 출원 WO2011/135432호를 참고하라). 대안적으로, ART의 방법이 흡수체 패치(552)의 사이즈(w3)를 정하기 위해 사용될 때, 트렌치의 폭(w4)이 유전체 윈도우의 간격에 의해 정해질 수 있는데, 이는 리소그라피와 관련 분야에 공지된 깊은 반응성 이온 에칭 기술들에 의해 달성 가능한 최소 폭만큼이나 좁아질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, X.Li 등의 in Sensors and Actuators A87, 139(2001)와, E.H.Klaassen, in Sensors and Actuators A52, 132(1996)를 참고하라). 에피텍셜 성장 후, 별개인 패치(552)들의 측벽(574)들은 적어도 하나의 유전체 부동태화 층에 의해 임의로 부동태화될 수 있다. 적어도 하나의 부동태화 층은 예를 들면, 픽셀 검출기(510)가 동작중일 때, 흡수체 패치(552)의 측벽(574)을 따라서 표면 누설을 제어하기 위해 설계된 제1 유전체 층(536)을 포함할 수 있다. 제1 유전체 층은 열적 산화물이거나 ALD에 의해 형성된 산화물일 수 있다. 부동태화 층은 환경적 영향에 대항하여 측벽(574)들의 추가적인 보호를 제공할 수 있는 제2 유전체 층(576)을 임의로 포함할 수 있다. 그것은, 예를 들면 관련 분야에 공지된 것과 같은 ALD에 의해 적층될 수 있는 Al2O3로 만들어질 수 있다. 트렌치(554)는 이어지는 웨이퍼 결합 단계에 관한 에피텍셜 흡수체 층(518)의 표면(534)의 준비로서 그라인딩과 화학적 기계적 연마의 임의 단계에서 안정성을 제공하기 위해, 유전체 채움 재료(572)에 의해 추가로 채워질 수 있다.
제3 단계(도 6의 (C))에서는, Si 웨이퍼(512)의 얇아짐에 관한 기계적 안정성을 제공하기 위한 수단으로서, 핸들링 웨이퍼(560)의 표면(562)에 결합하기 전에, Si 웨이퍼(512)의 표면(516)이 임의의 화학적 기계적 연마를 거칠 수 있다.
제4 단계(도 6의 (D))에서는, 에피텍셜 흡수체 층(518)의 표면(534)이 화학적 기계적 연마 단계를 거칠 수 있고, 이로 인해 에피텍셜 흡수체 층의 높이가 예를 들면 높이(h3)까지 1 내지 4㎛만큼 약간 감소될 수 있다.
제5 단계(도 6의 (E))에서는, CMOS 처리된 웨이퍼(512)와 그에 따른 드리프트 구역(528)이 얇아져서 얇아진 CMOS 처리된 웨이퍼(512')를 생기게 하기 위해 얇아질 수 있다. 얇아지는 것은 예를 들면 플라즈마 에칭이나 웨이퍼(512)의 뒤쪽 표면(520)을 그라인딩하고 이어지는 화학적 기계적 연마 단계에 의해 실현될 수 있다. 그로 인해 드리프트 구역(528')이 있는 얇아진 웨이퍼(512')는, 약 10㎛와 100㎛ 사이, 더 바람직하게는 약 10㎛와 50㎛ 사이, 더 바람직하게는 약 10㎛와 20㎛ 사이에 있는 두께(d1)를 취한다. 얇아진 웨이퍼(512')와 흡수체 웨이퍼(557)의 공유 결합을 또한 포함하는 모놀리식 픽셀 검출기(510)의 제작은 다음 추가적인 단계들을 바람직하게 포함한다. 제6 단계(도 6의 (F))에서, 전도성인 결합(550)을 가져오는, 에피텍셜 흡수체 층(518)의 표면(534)에 얇아진 웨이퍼(512')의 뒤쪽 표면(520')을 공유 결합하는 것은, 공유 결합에 적합한 산화물이 없는 표면을 제공하는 표면 처리 전에, 웨이퍼(512', 557)로부터 습기를 제거하기 위해 임의의 제자리 프리-본딩 어닐링 단계들을 바람직하게 포함한다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이의 범위에 있을 수 있다. 공유 결합을 위해 요구된 표면 처리는, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)을 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 질소 또는 희가스 입자 충격일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
공유 결합(도 6의 (F))은 바람직하게는 400℃ 미만 또는 더 바람직하게는 300℃ 미만 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 결합 온도는 100℃ 미만이거나 심지어 실온이다. 결합 후에는 임의의 포스트-본딩 어닐이 이루어질 수 있다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이에 있을 수 있다. 어느 경우든 CMOS 처리된 웨이퍼(512')의 금속화의 분해를 회피하기 위해서는 약 450℃ 미만이어야 한다. 임의의 포스트-본딩 어닐 후에는, 흡수체 패치(552)를 가지고 얇아진 흡수체 웨이퍼(557')의 표면(558')을 노출시키기 위해, 에피텍셜 흡수체 층(518)의 기판(556)이 표면(590)의 그라인딩과 화학적 기계적 연마에 의해서 또는 플라즈마 에칭 단계에 의해 제7 단계에서 제거될 수 있다. 특히 흡수체 패치(552)들의 기판(512, 512')과의 계면이 결함이 없다면, 흡수체 패치(552)들의 높이를 h4까지 감소시키기 위해 에칭 단계 동안에 흡수체 패치(552)들의 부분을 또한 에칭해 버리는 것이 유리할 수 있다. 높이(h4)는 이러한 에칭 단계에서 미스매치 전위 외에 스레딩 전위 또한 제거되도록, 높이(h3) 보다 수㎛ 만큼 더 작을 수 있다. 제8 단계(도 6의 (H))에서는, 얇아진 흡수체 웨이퍼(557')의 표면(558')을 금속화함으로써, 바람직하게는 드리프트 구역(528')과 에피텍셜 흡수체 층(518)을 공핍하기 위해 고전압 리드(530)가 부착될 수 있는 금속 접점으로서 작용하는 금속 층(532)과 흡수체 패치(552)를 전기적으로 접속함으로써, 마침내 얻어진다.
픽셀 검출기(510)의 제작(500)은 흡수체 패치(552)의 높이(h4)와 함께 얇아진 드리프트 구역(528')의 두께(d1)만이 검출기 동작 동안에 공핍될 필요가 있다는 장점을 가진다. 그것은 또한 Si 기판(556)과 격자 및 열적으로 미스매치되는 에피텍셜 흡수체 층(518)에 관한 픽셀 검출기(510)의 바람직한 제작 방법일 수 있다. 에피텍셜 흡수체 층(518)의 바람직한 재료는, 바람직하게는 20%를 초과하는 Ge 함유량을 가질 수 있고, 예를 들면 순수한 Si로부터 최종 Ge 함유량까지 구성이 바람직하게 나누어질 수 있는 Sil - xGex 합금일 수 있다. 약 0.6≤x≤0.8인 높은 Ge 함유량(x)을 갖는 Sil - xGex 합금은 특히 에피텍셜 흡수체 층(518)용으로 적합한 합금일 수 있다. 가장 바람직한 Sil - xGex 합금은 약 0.6≤x≤0.8인 높은 Ge 함유량(x)까지 구성상 나누어질 수 있고, 예를 들면 이 경우 선형적으로 나누어질 수 있는, 나누어진 부품의 최종 구성까지 1% 내지 2% 내에서 같거나 거의 같은 일정한 구성을 갖는 캡 구역을 임의로 가질 수 있다. 픽셀 검출기(510)의 가장 바람직한 제작(500)에서, Si 기판(556)과 픽셀로 된 에피텍셜 흡수체 층(518) 사이의 계면(558)은 실질적으로 결함이 없는데, 즉 약 105㎝-2과 106㎝-2 사이 또는 심지어 104㎝-2과 105㎝-2 사이, 또는 심지어 그 미만인 전위 밀도를 보여준다. 이는, 예를 들면 단차로 나누어진 SiGe 나노구조물의 더 간단한 예에서 효과적인 것으로 입증된 것처럼, 흡수체 층(518)의 에피텍셜 성장 동안 미스피트 스트레스의 탄력적 이완을 허용하기 위해, 픽셀로 된 에피텍셜 흡수체 층(518)을 형성하는 흡수체 패치(552)들의 폭(w3)과 등급선별률 모두를 충분히 작게 선택함으로써 달성될 수 있다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 M. Salvalaglio 등의 J. Appl. Phys. 116, 104306(2014)을 참고하라). 등급선별률은 바람직하게는 약 2%와 3% 사이, 더 바람직하게는 약 1%와 2% 사이, 또는 심지어 0.5%와 1% 사이에서 선택될 수 있다. 구현예의 다른 양태들에서는, 기판(556)과, 픽셀로 된 에피텍셜 흡수체 층(518)의 흡수체 패치(552) 사이의 계면 영역(558)들은 실질적으로 결함이 없을 수 없지만, 에피텍셜 흡수체층(518)의 금속화된 뒤쪽 접점(532)과 얇아진 CMOS 처리된 웨이퍼(512')의 전하 컬렉터 임플란트(538)에 큰 전압(530)이 인가될 때, 받아들일 수 있는 레벨들에서 어두운 전류들을 유지하기에 충분히 작은 사이즈를 가진다. 당업자에게 알려진 것처럼, 그러한 작은 계면 구역들은 예를 들면 반도체가 선택적으로 성장하는 유전체 마스크에서 윈도우들의 측벽들에 스레딩 전위가 갇히는 ART의 기술에서 흔히 이용된다(예를 들면, 그 전문이 본 명세서에 참조로 통합되어 있는 I. Aberg 등의 IEDM San Francisco 2010을 참고하라). ART의 도움으로, SiGe 외에도 GaAs, CdTe 또는 CdZnTe와 같은 다른 흡수체 재료들도 사용될 수 있다.
이제 도 7을 참조하면, 제5 구현예(600)에 따른 모놀리식 픽셀 검출기(610)가 판독 전자장치(614)를 포함하는 CMOS 처리된 웨이퍼(612)에 결합된 이전 단락들의 흡수체 웨이퍼 구조물(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557') 중 임의의 것을 포함할 수 있다. 단순화를 위해, 저온 웨이퍼 결합에 의해 모놀리식 블록에서 2개의 웨이퍼가 융합하기 전에, 상부 표면(634)과 하부 표면(636)을 갖는 하나의 일반적인 흡수체 웨이퍼(618)가, CMOS 처리된 웨이퍼(612)와 함께 도 7의 (A)에 도시되어 있다. 판독 웨이퍼(612)는 앞쪽 표면(616)과 뒤쪽 표면(620)을 가진다. CMOS 처리된 판독 전자장치는 앞쪽 표면(616) 상에 위치하고, 필드 산화물에 의해 분리된 여러 개의 금속화 레벨들을 포함할 수 있다. 앞쪽 표면(616) 그 자체는 판독 전자장치(614)의 개별 픽셀 전자 장치(640)의 트랜지스터들과 신호를 주고받는 전하 컬렉터 접점으로서 역할을 하는 전하 컬렉터 금속 패드(638)를 포함하고, 전하 컬렉터 금속 패드(638)들 사이의 간격이 픽셀(641)들의 사이즈(L)를 정한다. 표면(643)들이 있는 전하 컬렉터 금속 패드(638)들은 서로 분리되고 표면(639)들이 있는 산화물 구역들에 의해 전기적으로 격리된다. 표면(639, 643)은 바람직하게 동일한 높은 레벨에 있고, 이는 예를 들면 판독 웨이퍼(612)의 앞쪽 면(616)의 화학적 기계적 연마 단계에 의해 실현될 수 있다. 흡수체 웨이퍼(618)의 하부 표면(636)은 판독 웨이퍼(612)로의 후속 결합을 용이하게 하기 위해, 화학적 기계적 연마를 동등하게 받을 수 있다.
흡수체 웨이퍼(618)에 판독 웨이퍼(612)를 결합하는 것은, 전하 컬렉터 금속 패드(638)들과 반도체 흡수체 웨이퍼(618)의 표면(636) 사이의 전도성 결합(650)의 형성을 위해 적합한 산화물이 없는 표면들을 제공하는 표면 처리 전에, 웨이퍼(612, 616)로부터 습기를 제거하기 위해 임의의 제자리 프리-본딩 어닐링 단계들을 바람직하게 포함한다. 어닐링 온도는 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이에 있을 수 있다. 판독 웨이퍼(612)의 결합을 위해 요구된 표면 처리는, 예를 들면 제자리 외 습식 화학적 청소; 바람직하게는 70eV 내지 100eV, 50eV 내지 70eV, 및 40eV 내지 50eV를 포함하는 에너지들의 범위 중 하나로부터 선택된 이온 및 중성 입자 에너지들을 이용한 제자리 이온 충격; 또는 산화물 표면(639) 또는 전하 컬렉터 금속 패드(638) 상에 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격이나 레이저 노출이 바람직하게 이어지는 제자리 수소 플라즈마 활성화를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 반전도성 흡수체 웨이퍼(618)의 결합을 위해 요구된 표면 처리는, 흡수된 수소의 제거를 위해 제자리 소프트 이온 충격 또는 레이저 노출이 이어지는, 예를 들면 HF 증기로의 노출 또는 희석된 HF 담그기에 의한 수소 부동태화와 제자리 외 습식 화학적 산화물 제거를 포함하는 단계들의 목록으로부터 단계들을 포함할 수 있다. 수소 부동태화의 제거를 위한 바람직한 방법은 낮은 에너지 H 또는 He 이온에 의한 것일 수 있다. 약 100eV와 200eV 사이에 있는 에너지들을 갖는 He 이온들이 임의의 상당한 되튐 이식 없이 H를 제거하는 것으로 알려져 있고(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.R.Tesauro 등의 in Surf. Sci. 415, 37(1998)를 참고하라), Si 비정질화를 유도하기 위해 훨씬 더 높은 에너지가 요구된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, V.F.Reutov 등의 in Techn. Phys. Lett. 28, 615(2002)를 참고하라). 표면 산화물 제거를 위한 또 다른 방식은, 바람직하게는 예를 들면 대전된 Ar+, N2 +, 및 N+ 이온들이나 중성 Ar 또는 N 원자들 또는 예를 들면 관련 분야에 공지된 플라즈마 소스에서 발생된 N2 분자들에 의한 강력한 희가스 또는 질소 입자 충격(스퍼터링)일 수 있다. 바람직하게, 이온 또는 원자 스프터링 에너지는 예를 들면, Si 비정질화를 최소화하기 위해, 스퍼터 임계치에 가깝게 낮게 유지된다. 적합한 이온 및 중성 입자 에너지들은 약 70eV와 100eV 사이, 또는 바람직하게는 약 50eV와 70eV 사이, 또는 더 바람직하게는 약 40eV와 50eV 사이의 범위에 있을 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.S.Todorov 등의 in Appl. Phys. Lett. 52, 365(1988)를 참고하라).
흡수체 웨이퍼(618) 상에 판독 웨이퍼(612)를 결합하는 것은, 바람직하게는 400℃ 미만, 또는 더 바람직하게는 300℃ 미만, 또는 더 바람직하게는 200℃ 미만에서 행해진다. 가장 바람직한 결합 온도는 100℃ 미만이거나 심지어 실온이다. 그로 인해 판독 웨이퍼(612)의 전하 컬렉터 금속 패드(638)들의 산화물이 없는 표면(643)은 전기 전도성 금속-반도체 결합(650)에서 흡수체 웨이퍼(618)의 산화물이 없는 표면(636)에 결합된다. 동시에, 판독 웨이퍼(612)의 산화물 표면(639)은 산화물-반도체 결합(652)에서 흡수체 웨이퍼(618)의 산화물이 없는 표면(636)에 결합된다. 그러한 결합 다음에는 임의의 포스트-본딩 어닐이 이어질 수 있다. 어닐링 온도들은 100℃와 200℃ 사이, 또는 200℃와 300℃ 사이, 또는 300℃와 400℃ 사이에 있을 수 있다. 어느 경우든 CMOS 처리된 웨이퍼(612)의 금속화의 분해를 회피하기 위해서는 약 450℃ 미만이어야 한다. 도 7의 (B)는 반도체 웨이퍼(618)의 상부 표면(634)에 금속 접점(632)이 공급된 결과로서 생기는 모놀리식 구조물을 보여준다. 금속 접점(632)과 전하 컬렉터 금속 패드(638) 사이에 높은 전압(630)이 인가될 때, 흡수체 웨이퍼(618)는 이동성이 있는 전하 캐리어들이 실질적으로 고갈될 수 있어 큰 전기장(660)을 생기게 한다. 그 결과, 전자-정공 쌍(662)들이 X선 광자들(664) 또는 활동적인 입자들에 의해 흡수체 웨이퍼(618)에 발생되고, 그 내부에 존재하는 전기장에 의해 분리될 수 있으며, 확산 수송에 의하기보다는 전기장 라인(660)을 따라 이동한다. 전압(630)의 부호에 따라서, 전자(663) 또는 정공(665)과 같은 전하들이 판독 전자장치(614)의 개별 픽셀 전자장치(640)에 의한 추가 신호 처리를 위해 모아지는 전하 컬렉터 금속 패드(638) 쪽으로 전기장 라인(660)을 따라 표류할 수 있다.
구현예들(200, 200', 200", 200'", 600)의 판독 전자장치는 모두 적어도 하나의 PCB 보드와 신호를 주고받는 것으로 이해되고, 이 경우 PCB 보드는 추가 데이터 처리와 적어도 하나의 컴퓨터 스크린상에서 국부적으로 또는 원격으로 표시하기 위해 판독 전자장치들에서 발생된 디지털 신호들을 라우팅하기 위해 설계된 것이다.
의료, 산업, 및 과학 시스템 및 방법에서의 픽셀 검출기의 전형적인
적용예들
본 발명의 픽셀 검출기는 다음과 같이 사람 또는 가축의 의료 적용예들과 아래에 설명된 것과 같은 다른 적용예들에 통합되고, 그러한 적용예들의 방법들에서 사용된다.
투영 방사선촬영 예(Projection Radiography Example)
본 발명의 픽셀 검출기는 디지털 방사선촬영 시스템 및 방법들에서 사용되고, 이러한 디지털 방사선촬영 시스템 및 방법들에서는 대상물(object)을 통해 투과된 X선이 디지털 정보를 발생시키는 전기 신호들로 전환되고, 이러한 디지털 정보는 전송되고 컴퓨터 스크린에 국부적으로 또는 원격으로 표시되는 이미지로 전환된다.
본 발명의 픽셀 검출기를 통합하는 방법 및 시스템과 결합하여, 평범한 방사선 사진에 의해 일반적인(classic) 진단이 얻어지는 많은 질병 상태가 존재한다. 이러한 시스템 및 방법의 예에는 다양한 유형의 관절염, 폐렴, 골종양, 골절, 선천성 골격 이형 등을 진단하기 위한 것들이 포함된다.
형광 투시법 예
모놀리식 CMOS 통합된 픽셀 검출기는 광검출기와 신호를 주고받는 세슘 요오드화물 신틸레이터(scintillator)를 포함하는 하이브리드 픽셀 검출기들의 대체물로서 사용될 수 있다. 그것은 움직이고 있는 해부학상 구조물들의 실시간 이미지화를 허용하고, 그 방법은 영상 조영제(radio contrast agent)를 가지고 임의로 마음대로 증대된다. 영상 조영제는 꿀꺽 삼키거나 환자의 신체 내로 주입하여 투여됨으로써 혈관과, 예컨대 제니터(genitor) 비뇨계통 또는 위장계통과 같은 다양한 계통의 해부학적 구조와 기능의 윤곽을 그린다. 2개의 영상 조영제가 현재 흔하게 사용중이다. 황산바륨(BaSO4)이 위장계통의 평가를 위해 입으로 또는 직장으로 대상물에 투여된다. 다양한 제제의 요오드가 입, 직장, 동맥을 통한 통로 또는 정맥을 통한 통로에 의해 주어진다. 이들 영상 조영제는 X선을 흡수 또는 산란시키고, 실시간 이미지화와 함께, 소화관에서의 동적인 생리적 과정들이나 혈관계에서의 혈액 흐름의 이미지화를 가능하게 한다. 요오드 영상 조영제는 또한 이상물(예컨대, 종양, 낭종, 염증 영역들)이 보일 수 있게 하기 위해 정상적인 조직에서보다 상이한 농도로 비정상 영역들에서 집중된다.
인터벤션
방사선 촬영 예
픽셀 검출기는 인터벤션(interventional) 방사선 촬영 시스템 및 방법에서 사용된다. 인터벤션 방사선 촬영은 내부에 설명된 픽셀 검출기를 가지는 방법과 시스템을 이용하는 이미지화 시스템에 의해 안내되는 최소 침습 절차를 포함한다. 이들 절차는 혈관 조영법 또는 혈관 성형술과 같은 진단 또는 관련 치료들과 함께 사용된 시스템들이다. 전형적인 시스템에는 말초 혈관 질환, 신동맥 협착증, 하대정맥 필터 배치, 위루관 배치, 담관 스텐트 중재, 및 간장 중재를 진단 및/또는 치료하기 위한 시스템들이 포함된다. 영상추적 정형외과술, 흉부, 복부, 머리와 목, 신경외과 수술, 생검, 근접치료와 같은 비혈관 조영 절차들 또는 외부 빔 방사선치료, 피부경유배액술, 및 스텐트 배치 또는 고주파 열치료가 또한 포함된다. 픽셀 검출기를 이용하는 시스템들의 도움으로 생성된 이미지들이 안내(guidance)용으로 사용된다. 픽셀 검출기의 도움으로 생성된 이미지들은 인터벤션 방사선과의사가 대상물의 신체를 통해 질병 상태를 담고 있는 영역들에 기구들을 안내하는 것을 허용하는 지도(map)들을 제공한다. 이러한 시스템 및 방법은 대상물에 대한 신체 조직 외상을 최소화하여, 감염율, 회복 시간, 및 입원일수를 감소시킨다.
컴퓨터 단층촬영("CT") 예
픽셀 검출기는 CT 시스템 및 방법에서 사용된다. CT 발생된 이미지들은 이미지 몸체 구조와 조직에 대해 컴퓨팅 소프트웨어와 함께 X선을 사용한다. 본 발명의 픽셀 검출기를 가지고 사용된 CT에서는, 고리 모양의 장치에서 하나 이상의 X선 검출기 반대쪽의 X선 튜브(tube)가 대상물 둘레에서 회전하여 단층촬영사진과 같은 컴퓨터가 생성한 단면 이미지를 만들어낸다. 본 발명의 일 변형예에서는, 본 발명의 픽셀 검출기를 이용하는 시스템 및 방법으로 만들어낸 CT 이미지들이 축 방향 평면에서 얻어지고, 이 경우 보관 및 화살촉 모양의 이미지가 컴퓨터 소프트웨어 재건에 의해 만들어진다. 임의로, 영상 조영제가 해부학상 구조의 증대된 시각화를 위해 CT를 가지고 사용된다. 본 발명의 픽셀 검출기를 가지고 사용된 CT는 X선의 감쇠에 있어서의 미묘한 변화를 검출한다.
본 발명의 일 변형예에서, 나선형 다중 검출기 CT가 짧은 시험 기간에서 미세하고 상세한 이미지들을 얻기 위해 복사선 빔을 통한 대상물의 연속적인 움직임을 제공하는 시스템이 있는 방법 동안에 16, 64, 254개 또는 그 이상의 검출기를 사용한다. 본 발명의 시스템 및 방법을 가지고 CT 스캔(scan) 동안에 정맥 콘트라스트(contrast)의 신속한 투여를 사용하여, 예를 들면 경동맥, 대뇌, 관상동맥 또는 다른 동맥들과 또한 다른 환자 조직의 3차원(3D) 이미지들로 미세하고 상세한 이미지들이 재건된다.
이와 같이, 본 발명의 시스템 및 방법을 이용한 CT는 뇌출혈, 폐색전증, 대동맥 박리, 충수염, 게실염, 및 폐색성 신장결석과 같은 위급하고 드러난 상태를 진단하기 위한 이상적인 것이다.
유방 촬영술 예
본 명세서에서 설명된 픽셀 검출기는 유방 촬영술 시스템 및 방법에서 사용된다. 유방 촬영술은 낮은 에너지의 X선과 미세하고 상세한 필름-스크린 및/또는 디지털 이미지화(imaging)를 이용하여 유방 조영상을 생성하는, 여성 가슴의 방사선 촬영 검사이다. 유방 조영상은 이전에 발견된 이상물에 관하여 덧붙이거나 가슴에서의 명백한 덩어리(mass)를 평가하기 위해, 스크린 절차 동안에 발견된 이상물들을 더 양호하게 한정하도록, 진단 연구를 위해 또는 초기 유방암 형성을 검출하는 것에 관한 스크린 검사 방법들에서 사용된다.
본 명세서에서 사용된 방법들과 픽셀 검출기 및 시스템으로 사용된 방법의 일 변형예에서는, 두개골-꼬리("CC": cranial-caudal)와 같은 가슴 각각의 2개의 보기(view)들과 MLO(medial-lateral-oblique)가 여성 유방이 압착되는 동안 본 발명의 픽셀 검출을 이용하는 시스템 및 방법들을 사용하여 얻어진다. 본 발명의 또 다른 변형예에서는, 픽셀 검출기가 전면적인(full field) 디지털 이미징 시스템 및 방법에서 사용된다.
치과 방사선 촬영 예
픽셀 검출기는 치과 방사선 촬영을 위한 시스템 및 방법에서 사용된다. 본 발명의 픽셀 검출기를 통합하는 치과 방사선 촬영 시스템 및 방법은 숨겨진 치아의 비정상 구조물, 조직의 악성 또는 양성 덩어리들, 뼈 손실, 및 충치를 찾기 위해 이용된다. 방사선 촬영 이미지는 센서를 두드리기 전에, 구조물의 변하는 해부학상 밀도에 따라서, 상이한 레벨들로 대상물의 구강 구조물을 통과하는 X선 복사선의 통제된 파열(burst)에 의해 형성된다. 그러므로 예를 들면, 치아를 통과하는 복사선이 적을수록 디지털 방사선 사진에서의 명암도가 덜하다. 이에 반해, 치아 우식증, 감염, 및 뼈 밀도와 치근막에 있어서의 다른 변화들은 방사선 사진에서 더 명암도가 강하게 드러나는데, 이는 X선이 이러한 덜 조밀한 구조를 쉽사리 통과하기 때문이다. 필링(filling)과 크라운(crown)과 같은 치아 수복 구조물은 재료의 밀도에 따라서 더 많거나 더 적은 강도를 만들어낸다. 본 발명의 픽셀 검출기는 또한 본래는 재료의 좌우되는, 입사하는 X선의 에너지를 분해하는 그것의 능력에 의해 증대된 콘트라스트를 전달한다. 디지털 치과 X선 시스템 및 방법은 본 발명의 또 다른 변형예로 치과에서 본 발명의 픽셀 검출기를 가지고 사용된다.
투과 전자현미경 및 제2 전자현미경 예
투과 전자현미경에 관한 시스템 및 방법에서 본 발명의 픽셀 검출기가 사용될 수 있다(예를 들면, M. Battaglia 등의 in Nucl. Instr. Meth. Phys. Res. A 622, 669(2010)를 참고하라). 예를 들면, 작은 흡수체 패치를 포함하는 본 발명의 픽셀로 된 흡수체와 판독 웨이퍼의 얇아진 드리프트 구역은, 흡수체 패치들에서의 전자들의 감소된 후방 산란으로 인해 특히 높은 공간 해상도를 생기게 할 수 있다. 본 발명의 픽셀 검출기의 해상도는 5 내지 20㎛ 또는 심지어 1 내지 5㎛만큼 높게 될 수 있다. 제1 전자현미경(SEM)에도 유사한 장점들이 적용된다. 두 가지 경우 모두에서, 본 발명의 픽셀 검출기의 단일 광자 검출 능력이 조사된 재료에서의 전자 충격에 의해 발생된 광자들이나 전자들의 펄스 파고 분석에 의한 에너지 구별을 위해 또한 사용될 수 있다.
질량 분석법 이미지화 예
픽셀 검출기는 질량 분석법 이미지화(MSI: mass spectrometry imaging)를 위한 시스템 및 방법에서 사용될 수 있다. MSI에 관해서는 2가지 상이한 접근이 존재하는데, 하나는 이온화를 위해 대전된 1차 이온 빔을 사용하는 제2 이온 질량 분석법(SIMS)이고, 다른 하나는 초점이 맞추어진(focused) 레이저 광원을 사용하는 MALDI(matrix-assisted laser desorption-ionization)이다. 두 가지 모드 다 픽셀 검출기들을 사용할 수 있다. 현미경 모드 SIMS의 경우는, 예를 들면 A. Kiss 등의 in Rev. Sci. Instrum. 84(2013)를 참고하라. MALDI의 경우에는, 예를 들면 J.H. Jungmann 등의 in J. Am. Soc. Mass Spectrum. 21. 2023(2010)을 참고하라. 예를 들면 작은 흡수체 패치들을 포함하는 본 발명의 픽셀로 된 흡수체와 판독 웨이퍼의 얇아진 드리프트 구역은 흡수체 패치들에서의 감소된 후방 산란으로 인해 특히 높은 공간 해상도를 생기게 할 수 있다. 본 발명의 픽셀 검출기의 해상도는 5 내지 20㎛ 또는 심지어 1 내지 5㎛만큼 높을 수 있다.
기본 입자 예
픽셀 검출기는 기본 입자 검출 및 이미지화를 위한 시스템 및 방법에서 사용될 수 있다. 본 발명의 픽셀 검출기는 큰 면적을 같은 검출기들이나 TSVs(through-silicon vias)를 요구하는 접근법보다는 훨씬 평평한 패널 검출기들을 평가하는 데 있어서 더 쉽고 더 비용이 저렴할 수 있고, 이에 대해서는 예를 들면, D. Henry 등의 in Proc. Electronis Components and Technology conference 2013, pp.568을 참고하라. 본 발명의 픽셀 검출기는 또한 예를 들면, 크게 저항성인 흡수체 웨이퍼들의 결합 없이 제작된 모놀리식 검출기들에 비해, 예를 들면 30 내지 100㎛ 또는 100 내지 500㎛ 또는 500 내지 2000㎛의 더 높은 흡수체 층 두께에 관해서도 100 내지 500V 또는 50 내지 100V의 적당한 인가된 전압들로 전체 캐리어 공핍을 촉진하는, 더 높은 저항성을 갖는 흡수체 층들의 장점을 제공한다(예를 들면, P.Giubilato 등의 in Nucl. Instr. Meth. Phys. Res. A 732, 91(2013)을 참고하라).
비파괴 검사 예
픽셀 검출기는, 예를 들면 컴퓨터 단층촬영(CT) 설비에서 비파괴 검사를 위한 시스템 및 방법에서 사용될 수 있다(예를 들면, S.Procz 등의 in JINST 8, C01025(2013)를 참고하라). 본 발명의 픽셀 검출기는 또한 CT 설비를 단순화시키는 큰 사이즈로의 더 쉽고 더 비용이 저렴한 비례 축소 가능성(scalability)의 장점을 제공한다. 본 발명의 픽셀 검출기는 또한, 예를 들면 비정질-Se 기반의 평평한 패널 검출기들과 비교하여 더 높은 감도 때문에, 안전 검사를 위한 디지털 방사선 촬영에서 사용될 수 있다(예를 들면, S. Kasap 등의 in Sensors 11, 5112(2011)를 참고하라).
후속하는 미국 특허 문헌들, 외국 특허 문헌들, 및 추가적인 공보는 그 전문이 본 명세서에 참조로 통합되어 있고, 아래 것들에 의존한다.
미국 특허 문헌들
6,787,885 B2 9/2004 Esser 등.
8,237,126 B2 8/2012 von Kanel 등.
5,712,484 1/1998 Harada 등.
다른 특허 문헌들
EP0571135 A2 11/1993 Collins 등.
WO02/067271 A2 8/2002 Ruzin
EP1691422 A1 8/2006 Yasuda 등.
WO2011/135432 A1 11/2011 von Kanel 등.
추가적인 공보들
http://medipix.web.cern.ch
http://www.canberra.com/products/detectors/germanium-detectors.asp
http://www.dectris.ch
http://www.healthcare.philips.com/
Aberg. I. 등., "A low dark current and high quantum efficiency monolothic germanium-on-silicon CMOS imager technology for day and night imaging applications", International Electron Devices Meeting(IEDM), San Francisco, 2010
Alig R.C. 등., "Scattering by inoization and phonon emission in semiconductors", Physical Review B 22, 5565(1980)
Alig R.C. "Scattering by inoization and phonon emission in semiconductors. Ⅱ. Monte Carlo calculations", Physical Review B 27, 968(1983)
Battaglia M. 등., "Characterisations of a CMOS active pixel sensor for use in the TEAM microscope", Nucl. Instr. Meth. Phys. Res. A 622, 669(2010)
Calace L. 등., "Low Dark-Current Germanium-on-Silicon Near-Infrared Detectors", IEEE Photonics Technology Letters 19, 1813-1815(2007)
Del Sordo S. 등., "Progress in the Development of CdTe and CeZnTe Semiconductor Radiation Detectors for Astrophysical and Medical Applications", Sensors 2009, 9, 3491-3526
Falub C. 등., "Perfect crystals grown from imperfect interfaces", Scientific Reports 3, 2276(2013)
Flotgen C. 등., "Novel surface preparation methods for covalent and conductive bonded interfaces fabricaion", ECS Transactions 64, 103-110(2014)
Guibilato P. 등., "LePix-A high resistivity, fully depleted monolithic pixel detector", Nucl. Instr. Meth. Phys. Res. A 732, 91(2013)
Henry D. 등., "TSV Last for Hybrid Pixel Detectors: Application to Particle Physics and Imaging Experiments", in IEEE Electronic Components & Technology Conference, 568(2013)
Jungmann J.H. 등., "Fast, High Resolution Mass Spectrometry Imaging Using a Medipix Pixelated Detector", J Am Soc Mass Spectrom 21, 2023-2030(2010)
Kasap S. 등., "Amorphous and polycrystalline photoconductors for direct conversion flat panel X-ray image sensors", Sensors 11, 5112-5157(2011)
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Klaassen E.H. 등., "Silicon fusion bonding and deep reactive ion etching: a new technology for microstructures", Sensors and Actuators A52, 132-139(1996)
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Procz S. 등., "Medipix3 CT for material sciences", JINST, 8 C01025(2013)
Reutov V.F. 등., "Helium ion bombardment induced amorphization of silicon crystals", Technical Physics Letters, 28, 615-617(2002)
Salvalaglio M. 등., "Fine control of plastic and elastic relaxation in Ge/Si vertical heterostructures", Journal of Applied Physics 116, 104306(2014)
Tesauro M.R. 등., "Removal of hydrogen from 2H::Si(100) by sputtering and recoil implantation:: investigation of an RPCVD growth mechanism", Surface Science, 415, 37(1998)
Tudorov S.S. 등., "Sputtering of silicon dioxide near threshold", Appl. Phys, Lett. 52(5), 365(1988)
Veale, M.C. 등., "Chromium compensated gallium arsenide detector for X-ray and γ-ray spectroscopic imaging", Nucl Instr. Meth. Phys. Res, A 752 6(2014)
Weber J. 등., "Near-band-gap photoluminescence of Si-Ge alloys", Physical Review B 40, 5683-5693(1989)
위에서 언급된 특허들과 논문들은, 동일한 것이 본 개시물과 불일치하지 않는 한, 달리 표시되지 않는 한, 본 명세서에 참조로 통합되어 있다.
본 발명의 다른 특징들과 실행 모드들은 첨부된 청구항들에서 서술된다.
또한, 본 발명은 새롭고, 독창적이며, 산업상 적용 가능한 것으로 간주될 수 있는 본 명세서, 첨부된 청구항, 및/또는 도면 그림들에서 설명된 모든 특징의 모든 가능한 조합(combination)을 포함하는 것으로 간주되어야 한다.
본 명세서에서 설명된 본 발명의 구현예들에서 다수의 변형예와 수정예가 가능하다. 비록 본 발명의 특정의 예시적인 구현예가 본 명세서에 도시되고 서술되었지만, 넓은 범위의 수정, 변경, 및 대체가 전술한 개시물에서 예측된다. 위 설명이 많은 특정예를 담고 있지만, 그것들은 본 발명의 범주를 제한하는 것으로 해석되어서는 안 되고, 그것의 하나 또는 또 다른 바람직한 구현예의 예증으로서 간주되어야 한다. 몇몇 경우에서는 본 발명의 일부 몇몇 특징들이 다른 특징들의 대응하는 사용 없이 이용될 수 있다. 따라서 전술한 설명은 넓게 해석되고 예시와 예에 의해서만 주어지고, 본 발명의 취지와 범주는 본 출원에서 최후로 나오는 청구항들에 의해서만 제한되는 것으로서 이해되는 것이 적절하다.
Claims (84)
- 활동적인 질량 및 질량이 없는 입자들의 검출을 위한 모놀리식 CMOS 통합된 픽셀 검출기(10, 210, 210', 210", 210'", 310, 410, 610)로서,
a. CMOS 처리된 판독 전자장치(14, 214, 314, 414, 514, 614)를 포함하는 앞쪽과 상기 앞쪽 반대편의 뒤쪽을 가지는 실리콘 웨이퍼(12, 212, 312, 412, 512, 612);
b. 상기 판독 전자장치와 신호를 주고받고, 검출기 픽셀(41, 241, 341, 441, 541, 641)을 형성하는 전하 컬렉터(38, 238, 338, 438, 538, 638); 및
c. 단결정 재료로 만들어지고, 상부 표면과 반대편 하부 표면을 가지는 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)를 포함하고,
상기 실리콘 웨이퍼와 흡수체 웨이퍼는 모놀리식 유닛을 형성하며, 상기 전하 컬렉터는 상기 흡수체 웨이퍼의 상기 상부 표면에 입사하는 활동적인 입자(22, 664)에 의해 발생될 때 전하(42, 44, 663, 665)를 받도록 배치되고, 상기 판독 전자장치는 상기 전하를 저장되고, 처리되며, 컴퓨터 스크린에 이미지들로서 표시될 수 있는 디지털 신호로 전환하기 위해 배치되는, 픽셀 검출기. - 제1 항에 있어서,
상기 판독 전자장치와 상기 흡수체 웨이퍼는,
a. 광자,
b. 질량을 운반하는 기본 입자를 포함하는 입자들의 목록으로부터 단일 입자들의 검출에 적합하게 되어 있는, 픽셀 검출기. - 제1 항 또는 제2 항에 있어서,
상기 모놀리식 유닛은 상기 실리콘 웨이퍼(12, 212, 312, 412, 512, 612)와, 상기 실리콘 웨이퍼로의 상기 흡수체 웨이퍼의 직접적인 저온 웨이퍼 결합에 의해 형성된 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618) 사이에 직접적인 웨이퍼 본드(250, 250', 250", 350, 350', 450, 550, 650, 652)를 포함하는, 픽셀 검출기. - 제3 항에 있어서,
상기 실리콘 웨이퍼(12, 212, 312, 412, 512, 612)의 표면(20, 220, 320', 420', 520', 643)과, 상기 본드가 사이에 형성되는, 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)의 표면(219, 219', 219", 219'", 490', 534, 636)은, 직접적인 저온 웨이퍼 본드(250, 350, 450, 550, 650)가 형성될 때 산화물이 없는, 픽셀 검출기. - 제1 항 내지 제4 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛은 저온 웨이퍼 본딩에 의해 형성된 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)와 상기 실리콘 웨이퍼(12, 212, 312, 412, 512, 612) 사이에 전도성 웨이퍼 본드(250, 250', 250", 350, 450, 550, 650)를 포함하는, 픽셀 검출기. - 제1 항 내지 제5 항 중 어느 한 항에 있어서,
픽셀 사이즈는 100 내지 200㎛, 50 내지 100㎛, 20 내지 50㎛, 및 5 내지 25㎛를 포함하는 범위들의 목록의 범위 내에 있는 사이즈를 포함하는, 픽셀 검출기. - 제1 항 내지 제6 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛은, 직접적인 저온 웨이퍼 결합에 의해 형성된 상기 흡수체 웨이퍼((18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557')의 하부 표면과 상기 실리콘 웨이퍼(12, 212, 312, 412, 512)의 뒤쪽 표면 사이에 산화물이 없고 전도성 공유 웨이퍼 본드(250, 250', 250", 350, 450, 550)를 포함하는, 픽셀 검출기. - 제7 항에 있어서,
상기 실리콘 웨이퍼(12, 212, 312, 412, 512)는 상기 판독 전자장치(14, 214, 314, 414, 514)와 신호를 주고받는 전하 컬렉터 임플란트(38, 238, 338, 438, 538)와 드리프트 구역(28, 228, 328, 328', 428, 428', 528, 528')을 포함하고, 상기 전하 컬렉터 임플란트는 흡수체 웨이퍼에 입사된 활동적인 입자들에 의해 발생될 때 상기 드리프트 구역을 가로지르는 전하(42, 44)를 받도록 배치되어 있고, 상기 판독 전자장치는 상기 전하를 저장되고, 처리되며, 컴퓨터 스크린에 이미지들로서 표시될 수 있는 디지털 신호로 전환하기 위해 배치되는, 픽셀 검출기. - 제1 항 내지 제6 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛은 저온 웨이퍼 결합에 의해 형성된 상기 흡수체 웨이퍼(618)의 하부 표면(638)과 상기 실리콘 웨이퍼(612)의 앞쪽(616) 상의 전하 컬렉터 금속 패드(638) 사이의 금속 본드(650)까지 산화물이 없고 전도성인 반도체를 포함하는, 픽셀 검출기. - 제9 항에 있어서,
상기 전하 컬렉터 금속 패드(638)는 상기 판독 전자장치(614)와 신호를 주고받고, 상기 전하 컬렉터 금속 패드는 흡수체 웨이퍼에 입사된 활동적인 입자(664)에 의해 발생될 때 전하(663, 665)를 받도록 배치되어 있으며, 판독 전자장치는 상기 전하를 저장되고, 처리되며, 컴퓨터 스크린에 이미지들로서 표시될 수 있는 디지털 신호로 전환하기 위해 배치되는, 픽셀 검출기. - 제8 항에 있어서,
상기 실리콘 웨이퍼(12, 212, 312, 412, 512)의 드리프트 구역(28, 228, 328', 428', 528')은 10 내지 100㎛의 두께를 가지는, 픽셀 검출기. - 제8 항에 있어서,
상기 실리콘 웨이퍼(12, 212, 312, 412, 512)의 드리프트 구역(28, 228, 328', 428', 528')은 10 내지 20㎛의 두께를 가지는, 픽셀 검출기. - 제1 항 내지 제12 항 중 어느 한 항에 있어서,
상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)는 트렌치(254, 354, 454, 554)에 의해 분리된 별개인 흡수체 패치(252, 252', 352, 452, 552)를 포함하는, 픽셀 검출기. - 제1 항 내지 제8 항 중 어느 한 항에 있어서,
상기 흡수체 웨이퍼(218, 218', 257", 257'")는 상기 Si 웨이퍼(212)의 뒤쪽 표면(220)에 전도성 직접 웨이퍼 본드(250, 250', 250")에 의해 결합되고, 상기 Si 웨이퍼(212)는 앞쪽(216)에 상기 CMOS 처리된 판독 전자장치(214)를 포함하는, 픽셀 검출기. - 제9 항 또는 제10 항에 있어서,
흡수체 웨이퍼(618)는 전도성 직접 웨이퍼 본드(650)에 의해 상기 Si 웨이퍼(212)의 앞쪽 표면(616)에 결합되고, 상기 Si 웨이퍼는 앞쪽(616)에 상기 CMOS 처리된 판독 전자장치(614)를 포함하는, 픽셀 검출기. - 제14 항 또는 제15 항에 있어서,
상기 흡수체 웨이퍼(218)의 열적 팽창 계수들의 미스매치(mismatch) 때문에 온도에 의해 유도된 열적 변형이 변하고, 상기 Si 웨이퍼(212)는 10-3 미만인, 픽셀 검출기. - 제16 항에 있어서,
상기 흡수체 웨이퍼(218)의 열적 팽창 계수들의 미스매치 때문에 온도에 의해 유도된 열적 변형이 변하고, 상기 Si 웨이퍼(212)는 10-4 미만인, 픽셀 검출기. - 제14 항에 있어서,
상기 실리콘 웨이퍼(212)의 상기 드리프트 구역(228)은 10 내지 100㎛의 두께를 가지는, 픽셀 검출기. - 제18 항에 있어서,
상기 실리콘 웨이퍼(212)의 상기 드리프트 구역(228)은 10 내지 20㎛의 두께를 가지는, 픽셀 검출기. - 제14 항 내지 제19 항 중 어느 한 항에 있어서,
상기 흡수체 웨이퍼(218)는, Si, Ge, Sil - xGex 합금, GaAs, CdTe, 및 Cdl -xZnxTe 합금을 포함하는, 재료들의 목록으로부터 선택된 적어도 하나의 반도체 재료를 포함하는, 픽셀 검출기. - 제1 항 내지 제8 항 중 어느 한 항에 있어서,
상기 흡수체 웨이퍼(218', 318, 318')는 전도성 직접 웨이퍼 본드(250', 350, 350')에 의해 상기 Si 웨이퍼(212)의 뒤쪽 표면(220)에 결합되고, 상기 흡수체 웨이퍼(218', 318, 318')는 트렌치(254, 354)에 의해 분리된 흡수체 패치(252, 352)의 형태로 픽셀로 되며, 상기 Si 웨이퍼(212)는 앞쪽(216)에 상기 CMOS 처리된 판독 전자장치(214)를 포함하는, 픽셀 검출기. - 제9 항 또는 제10 항에 있어서,
흡수체 웨이퍼(618)는 전도성 직접 웨이퍼 본드(650)에 의해 상기 Si 웨이퍼(612)의 앞쪽 표면(620)에 결합되고, 상기 흡수체 웨이퍼(618)는 트렌치에 의해 분리된 흡수체 패치의 형태로 픽셀로 되며, 상기 Si 웨이퍼(612)는 앞쪽(616)에 상기 CMOS 처리된 판독 전자장치(614)를 포함하는, 픽셀 검출기. - 제21 항 또는 제22 항에 있어서,
흡수체 패치(252. 352)는 200 내지 500㎛, 100 내지 200㎛, 및 50 내지 100㎛를 포함하는 범위들의 목록으로부터 선택된 폭을 포함하는, 픽셀 검출기. - 제21 항 내지 제23 항 중 어느 한 항에 있어서,
상기 트렌치(254, 354)는 1 내지 5㎛와 0.1 내지 1㎛를 포함하는 범위들의 목록으로부터 선택된 폭을 포함하는, 픽셀 검출기. - 제21 항에 있어서,
상기 실리콘 웨이퍼(212)의 드리프트 구역(228)은 10 내지 100㎛의 두께를 가지는, 픽셀 검출기. - 제25 항에 있어서,
상기 실리콘 웨이퍼(212)의 드리프트 구역(228)은 10 내지 20㎛의 두께를 가지는, 픽셀 검출기. - 제21 항 내지 제26 항 중 어느 한 항에 있어서,
흡수체 패치(252, 352)의 측벽(274, 374)은 적어도 하나의 유전체층(236, 376)에 의해 부동태화되는, 픽셀 검출기. - 제21 항 내지 제27 항 중 어느 한 항에 있어서,
상기 흡수체 웨이퍼(218')는, Si, Ge, Sil - xGex 합금, GaAs, CdTe, 및 Cdl -xZnxTe 합금을 포함하는, 재료들의 목록으로부터 선택된 적어도 하나의 반도체 재료를 포함하는, 픽셀 검출기. - 제1 항에 있어서,
상기 흡수체 웨이퍼(257")는 실리콘 기판(256)상에 에피텍셜 흡수체 층(218")을 포함하고, 기판(256)의 표면(219")은 전도성 직접 웨이퍼 본드(250")에 의해 상기 Si 웨이퍼(212)의 뒤쪽 표면(220)에 결합되며, 앞쪽(216)에 상기 CMOS 처리된 판독 전자장치(214)를 포함하는, 픽셀 검출기. - 제29 항에 있어서,
상기 기판(256)은, 2°내지 4°와, 4°내지 6°를 포함하는 오프컷(offcut) 각도들의 목록으로부터 선택된 정확한 축상(on-axis) 웨이퍼 배향으로부터의 오프컷을 포함하는, 픽셀 검출기. - 제29 항에 있어서,
상기 실리콘 웨이퍼(212)의 드리프트 구역(228)은 10 내지 100㎛의 두께를 가지는, 픽셀 검출기. - 제29 항에 있어서,
상기 실리콘 웨이퍼(212)의 드리프트 구역(228)은 10 내지 20㎛의 두께를 가지는, 픽셀 검출기. - 제29 항에 있어서,
상기 기판(256)은 10 내지 100㎛, 10 내지 50㎛, 및 10 내지 20㎛를 포함하는 두께 범위들의 목록으로부터 선택된 두께를 포함하는, 픽셀 검출기. - 제29 항에 있어서,
에피텍셜 흡수체 층(218")은 GaP를 포함하는, 픽셀 검출기. - 제29 항에 있어서,
에피텍셜 흡수체 층(218")은 등급이 나뉜 GaPl - xAsx 합금을 포함하고, x는 3 내지 5㎛와, 5 내지 10㎛를 포함하는 두께 범위들의 목록으로부터 선택된 두께 범위 내에서 0부터 1까지 변하고, 상기 에피텍셜 흡수체 층(218")은 10 내지 50㎛, 50 내지 100㎛, 및 100 내지 200㎛를 포함하는 두께 범위들의 목록으로부터 선택된 두께 범위의 GaAs 캡 층을 포함하는, 픽셀 검출기. - 제1 항에 있어서,
상기 흡수체 웨이퍼(257'", 457, 457', 557, 557')는 트렌치(254', 454, 554)에 의해 분리된 별개인 흡수체 패치(252', 452, 552)를 포함하는 픽셀로 된 에피텍셜 흡수체 층(218'", 418, 518)을 포함하고, 흡수체 웨이퍼(257'", 457', 557)는 전도성 직접 웨이퍼 본드(250'", 450, 550)에 의해 상기 Si 웨이퍼(212, 412', 512')의 뒤쪽 표면(220, 420', 520') 또는 앞쪽 표면에 결합되며, 앞쪽(216, 416, 516)에 상기 CMOS 처리된 판독 전자장치(214, 414, 514)를 포함하는, 픽셀 검출기. - 제36 항에 있어서,
에피텍셜 흡수체 층(218'")이 Si 기판(256, 456')상에 제공되고, 상기 기판(256, 456')은 전도성 직접 웨이퍼 본드(250", 450)에 의해 상기 Si 웨이퍼(212, 412')의 뒤쪽 표면(220)에 결합되는, 픽셀 검출기. - 제36 항에 있어서,
에피텍셜 흡수체 층(518)은 전도성 직접 웨이퍼 본드(550)에 의해 상기 Si 웨이퍼(512')의 뒤쪽 표면(520')에 결합되는, 픽셀 검출기. - 제36 항 내지 제38 항 중 어느 한 항에 있어서,
상기 에피텍셜 흡수체 층(218'", 418, 518)은 구성상 등급이 나뉜 Sil - xGex 합금을 포함하고, Ge 함유량은 10%를 초과하는, 픽셀 검출기. - 제39 항에 있어서,
등급선별률(grading rate)은 2 내지 3%, 1 내지 2%, 및 0.5 내지 1%를 포함하는 범위들의 목록으로부터 취해진 범위를 포함하는, 픽셀 검출기. - 제36 항 내지 제38 항 중 어느 한 항에 있어서,
상기 에피텍셜 흡수체 층(218'", 418, 518)은 구성상 등급이 나뉜 Sil - xGex 합금을 포함하고, 최종 Ge 함유량은 약 0.6≤x≤0.8의 범위에 있는, 픽셀 검출기. - 제41 항에 있어서,
등급선별률은 2 내지 3%, 1 내지 2%, 및 0.5 내지 1%를 포함하는 범위들의 목록으로부터 취해진 범위를 포함하는, 픽셀 검출기. - 제36 항 내지 제42 항 중 어느 한 항에 있어서,
상기 별개인 흡수체 패치(252', 452, 552)는 50 내지 100㎛, 20 내지 50㎛, 5 내지 20㎛, 및 1 내지 5㎛를 포함하는 범위들의 목록의 범위 내에 있는 폭을 포함하는, 픽셀 검출기. - 제36 항 내지 제43 항 중 어느 한 항에 있어서,
상기 트렌치(254', 454, 554)는 1 내지 5㎛와, 0.1 내지 1㎛를 포함하는 범위들의 목록의 범위 내에 있는 폭을 포함하는, 픽셀 검출기. - 제36 항 내지 제43 항 중 어느 한 항에 있어서,
상기 트렌치(254', 454, 554)는 100㎚ 내지 1㎛와, 20㎚ 내지 100㎚를 포함하는 범위들의 목록의 범위 내에 있는 폭을 포함하는, 픽셀 검출기. - 제36 항 내지 제45 항 중 어느 한 항에 있어서,
별개인 흡수체 패치(252', 452, 552)의 측벽(274', 474, 574)은 적어도 하나의 유전체 층(236', 436, 536)에 의해 부동태화되는, 픽셀 검출기. - 제36 항 내지 제46 항 중 어느 한 항에 있어서,
흡수체 웨이퍼(257'", 457')의 표면(219'", 490')은 전도성 직접 웨이퍼 본드(450)에 의해 Si 웨이퍼(212, 412')의 뒤쪽 표면(220, 420')에 결합되는, 픽셀 검출기. - 제37 항에 있어서,
실리콘 기판(256, 456')은 10 내지 100㎛의 두께를 가지는, 픽셀 검출기. - 제37 항 또는 제48 항에 있어서,
실리콘 기판(256, 456')은 10 내지 20㎛의 두께를 가지는, 픽셀 검출기. - 제1 항에 있어서,
상기 모놀리식 유닛은 상기 실리콘 웨이퍼(612)와 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)의 앞쪽 표면(616) 상의 전하 컬렉터 금속 패드(638)들 사이의 전도성 직접 웨이퍼 본드를 포함하는, 픽셀 검출기. - 제50 항에 있어서,
상기 전하 컬렉터 금속 패드들은 표면(639)들이 있는 산화물 구역들에 의해 전기적으로 격리되는, 픽셀 검출기. - 제50 항에 있어서,
픽셀 사이즈는 100 내지 200㎛, 50 내지 100㎛, 20 내지 50㎛, 및 5 내지 25㎛를 포함하는 범위들의 목록의 범위 내에 있는 사이즈를 포함하는, 픽셀 검출기. - 모놀리식 CMOS 통합된 픽셀 검출기의 형성방법으로서,
a. 실리콘 웨이퍼(12, 212, 312, 412, 512, 612)를 제공하는 단계;
b. CMOS 처리 실리콘 웨이퍼에 의해 판독 전자장치(14, 214, 314, 414, 514, 614)에 전하 컬렉터(38, 238, 338, 438, 538, 638)를 제공하는 단계;
c. 단일 결정 재료로부터 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)를 제공하는 단계;
d. 상기 실리콘 웨이퍼와 상기 흡수체 웨이퍼로부터 모놀리식 유닛을 형성하는 단계;
e. 흡수체 웨이퍼에 입사한 활동적인 입자들에 의해 발생될 때, 전하(42, 44, 663, 665)를 디지털 신호로 전환하기 위해 판독 전자장치를 배치하는 단계와, 상기 디지털 신호를 저장하고 처리하며 컴퓨터 스크린에 이미지들로서 표시하는 단계를 포함하는, 형성방법. - 제53 항에 있어서,
상기 모놀리식 유닛을 형성하는 것은, 상기 실리콘 웨이퍼(12, 212, 312, 412, 512, 612)와 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618) 사이에 직접 웨이퍼 본드(250, 250', 250", 350, 450, 550, 650, 652)를 제공하는 단계들을 포함하고, 상기 단계들은 상기 흡수체 웨이퍼로 상기 실리콘 웨이퍼를 직접 저온 웨이퍼 결합하는 것을 포함하는, 형성방법. - 제53 항에 있어서,
상기 모놀리식 유닛을 형성하는 것은, 상기 실리콘 웨이퍼(12, 212, 312, 412, 512, 612)와 상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618) 사이에 전도성 웨이퍼 본드(250, 250', 250", 350, 450, 550, 650)를 제공하는 단계들을 포함하고, 상기 단계들은 상기 실리콘 웨이퍼에 상기 흡수체 웨이퍼를 직접 저온 웨이퍼 결합하는 것을 포함하며, 상기 저온은 400℃, 300℃, 200℃, 및 100℃를 포함하는 온도들의 목록 중 하나 아래로 선택되는, 형성방법. - 제55 항에 있어서,
상기 실리콘 웨이퍼와 상기 흡수체 웨이퍼 사이의 상기 전도성 웨이퍼 본드(250, 250', 250", 350, 450, 550, 650)는,
a. 희석한 HF 담그기와 표면(20, 220, 320', 420', 520', 643)의 수소 부동태화를 수행하는 단계;
b. HF 증기로 노출시키고 표면(20, 220, 320', 420', 520', 643)을 수소 부동태화하는 단계;
c. 활동적인 입자 충격에 의해 표면(20, 220, 320', 420', 520', 643)을 스프터링하는 단계;
d. 수소 플라즈마에 의해 표면(20, 220, 320', 420', 520', 643)을 활성화하는 단계를 포함하는 단계들의 목록으로부터의 단계들에 의해, 직접 저온 웨이퍼 본드(250, 250', 250", 350, 450, 550, 650)를 형성하기 전에, 상기 흡수체 웨이퍼의 표면(219, 490', 534, 646)과 상기 실리콘 웨이퍼의 표면(20, 220, 320', 420', 520', 643) 상에서 산화물을 제거함으로써 제공되는, 형성방법. - 제56 항에 있어서,
표면(20, 220, 320', 420', 520', 643)의 수소 부동태화는 제거되고, 수소 제거는
a. 레이저에 표면(20, 220, 320', 420', 520', 643)을 노출시키는 단계;
b. 낮은 에너지의 수소 이온들에 표면(20, 220, 320', 420', 520', 643)을 노출시키는 단계;
c. 낮은 에너지의 헬륨 이온들에 표면(20, 220, 320', 420', 520', 643)을 노출시키는 단계를 포함하는 단계들의 목록으로부터 단계들을 포함하는, 형성방법. - 제55 항에 있어서,
상기 전도성 웨이퍼 본드(250, 250', 250", 350, 450, 550)를 형성하는 것은 저온 공유 결합에 의해 상기 실리콘 웨이퍼의 뒤쪽 표면에 상기 흡수체 웨이퍼를 결합함으로써 공유 본드를 형성하는 단계들을 포함하고, 상기 저온은 400℃, 300℃, 200℃, 및 100℃를 포함하는 온도들의 목록 중 하나 아래로 선택되는, 형성방법. - 제56 항 내지 제58 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛을 형성하는 것은,
a. 상기 판독 전자장치(14, 214, 314, 414, 514)와 신호를 주고받고 검출기 픽셀(41, 241, 341, 441, 541)을 한정하는 전하 컬렉터 임플란트(38, 238, 338, 438, 538)를 제공하는 단계;
b. 드리프트 구역(28, 228, 328, 328', 428, 428', 528, 528')을 제공하는 단계;
c. 그라인딩(grinding)과 화학적 기계적 연마에 의해 실리콘 웨이퍼(12, 212, 312, 412, 512)를 얇게 하는 단계;
d. 상기 실리콘 웨이퍼의 표면(20, 220, 320', 420', 520')에서 산화물을 제거하는 단계;
e. 상기 흡수체 웨이퍼의 표면(219, 490', 534)에서 산화물을 제거하는 단계;
f. 상기 흡수체 웨이퍼의 표면(219, 490', 534)에 상기 실리콘 웨이퍼의 뒤쪽 표면을 웨이퍼 결합하는 단계와,
흡수체 웨이퍼에 입사한 활동적인 입자(22)들에 의해 발생될 때 전하(42, 44)를 받기 위해 전하 컬렉터 임플란트를 배치하고, 상기 전하를 저장되고, 처리되며, 컴퓨터 스크린에 이미지로서 표시될 수 있는 디지털 신호로 전환하기 위해 판독 전자장치를 배치하는 것을 포함하는 단계들의 목록으로부터 단계들을 포함하는, 형성방법. - 제53 항, 및 제55 항 내지 제57 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛을 형성하는 것은,
a. 상기 판독 전자장치(614)와 신호를 주고받고 검출기 픽셀(641)을 한정하는 상기 실리콘 웨이퍼(612)의 앞쪽(616)에 전하 컬렉터 금속 패드(638)을 제공하는 단계;
b. 상기 금속 패드(638)의 표면(643)에서 산화물을 제거하는 단계;
c. 상기 흡수체 웨이퍼(618)의 표면(636)에서 산화물을 제거하는 단계;
d. 상기 흡수체 웨이퍼(618)와 상기 금속 패드(638) 사이의 금속 본드(650)에 저온 전도성 반도체를 제공하는 단계와,
흡수체 웨이퍼에 입사한 활동적인 입자(664)에 의해 발생될 때 전하(663, 665)를 받기 위해 전하 컬렉터 금속 패드를 배치하고, 상기 전하를 저장되고, 처리되며, 컴퓨터 스크린에 이미지로서 표시될 수 있는 디지털 신호로 전환하기 위해 판독 전자장치를 배치하는 것을 포함하는 단계들의 목록으로부터 단계들을 포함하는, 형성방법. - 제56 항에 있어서,
상기 실리콘 웨이퍼의 표면(20, 220, 320', 420', 520', 643)에서 산화물을 제거하는 것은,
a. i) Ar+, N2 +, 및 N+ 이온, ⅱ) Ar 및 N 원자, ⅲ) N2 분자를 포함하는 목록으로부터 활동적인 이온과 중성 입자를 제공하는 플라즈마 소스를 제공하는 단계;
b. 70 내지 100eV, 50 내지 70eV, 및 40 내지 50eV를 포함하는 범위들의 목록으로부터 에너지들의 범위 내의 에너지들을 상기 활동적인 이온과 중성 입자에 제공하는 단계를 포함하는 단계들의 목록으로부터 단계들을 포함하는, 형성방법. - 제57 항에 있어서,
저온 에너지 수소와 헬륨 이온은 100 내지 200eV를 포함하는 에너지들의 범위 내에서 선태되는, 형성방법. - 제53 항에 있어서,
상기 흡수체 웨이퍼(18, 218, 218', 257", 257'", 318, 318', 457, 457', 557, 557', 618)는, Si, Ge, Sil - xGex 합금, GaAs, CdTe, 및 Cdl - xZnxTe 합금을 포함하는, 재료들의 목록으로부터 선택된 적어도 하나의 반도체 재료를 포함하는, 형성방법. - 제53 항, 및 제56 항 내지 제59 항 중 어느 한 항에 있어서,
상기 모놀리식 유닛 형성은,
a. 실리콘 기판을 제공하는 단계;
b. 실리콘 기판에서 에피텍셜 흡수체 층을 성장시키는 단계;
c. ⅰ) 10 내지 100㎛와, ⅱ) 10 내지 20㎛를 포함하는 두께 범위들의 목록으로부터의 두께 범위까지 기판을 얇게 하는 단계를 포함하는 단계들의 목록으로부터 단계들을 수행함으로써, 흡수체 웨이퍼(257", 257'", 457, 457', 557, 557', 618)를 형성하는 것을 포함하는, 형성방법. - 제53 항에 있어서,
상기 모놀리식 유닛을 제공하는 것은, 트렌치에 의해 분리된 별개인 흡수체 패치를 포함하는 흡수체 웨이퍼(218', 257'", 318', 457', 557', 618)를 제공하는 것을 포함하는, 형성방법. - 제64 항 또는 제65 항에 있어서,
상기 에피텍셜 흡수체 층을 성장시키는 것은, Ge 함유량이 20% 초과되는 구성상 등급이 나뉘어진 Sil - xGex 합금 층의 형태로 에피텍셜 층을 성장시키는 것을 포함하는, 형성방법. - 제64 항 또는 제65 항에 있어서,
상기 에피텍셜 흡수체 층은 약 0.6≤x≤0.8인 범위에 있는 최종 Ge 함유량을 가지고 구성상 등급이 나뉘어진 Sil - xGex 합금 층의 형태로 에피텍셜 흡수체 층을 성장시키는 것을 포함하는, 형성방법. - 제66 항 또는 제67 항에 있어서,
상기 구성상 등급이 나뉘어진 Sil - xGex 합금 층을 성장시키는 것은, 2 내지 3%, 1 내지 2%, 및 0.5 내지 1%를 포함하는 등급선별률의 범위들의 목록으로부터 등급선별률의 범위를 선택하는 것을 포함하는, 형성방법. - 제65 항에 있어서,
상기 흡수체 웨이퍼를 제공하는 것은, 상기 흡수체 패치(252, 352, 453, 552)에 200 내지 500㎛, 100 내지 200㎛, 및 20 내지 50㎛를 포함하는 폭들의 범위 내에 있는 폭을 제공하는 것과, 상기 트렌치에 1 내지 5㎛와 0.1 내지 1㎛를 포함하는 폭들의 범위 내에 있는 폭(254, 354, 454, 554)을 제공하는 것을 포함하는, 형성방법. - 제66 항 내지 제68 항 중 어느 한 항에 있어서,
상기 에피텍셜 흡수체 층을 성장시키는 것은, 50 내지 100㎛, 20 내지 50㎛, 5 내지 20㎛, 및 1 내지 5㎛를 포함하는 범위들의 목록의 범위 내에 있는 폭을 포함하는 별개인 흡수체 패치(252, 452, 552)의 형태로 에피텍셜 층을 성장시키는 것을 포함하고, 상기 흡수체 패치는 100㎚ 내지 1㎛와 20㎚ 내지 100㎚를 포함하는 범위들의 목록의 범위 내에 있는 폭의 트렌치에 의해 분리되는, 형성방법. - 제65 항, 제69 항, 및 제70 항 중 어느 한 항에 있어서,
유전체 층(236, 376, 436, 536)에 의해 상기 별개인 흡수체 패치(252, 352, 452, 552)의 측벽(274, 374, 474, 574)을 부동태화시키는 것을 특징으로 하는, 형성방법. - 제1 항에 따른 픽셀 검출기를 포함하는 방사선 촬영(radiography) 시스템.
- 제72 항에 있어서,
상기 픽셀 검출기는 진단용 픽셀 검출기와 치료용 픽셀 검출기로 구성되는 그룹으로부터 선택되는, 방사선 촬영 시스템. - 제72 항에 있어서,
상기 픽셀 검출기는 투영 방사선 촬영에 적합하게 된 픽셀 검출기, 형광 투시법에 적합하게 된 픽셀 검출기, 인터벤션(intervention) 방사선 촬영에 적합하게 된 픽셀 검출기, CT에 적합하게 된 픽셀 검출기, 및 유방 촬영술에 적합하게 된 픽셀 검출기, 치과 방사선 촬영에 적합하게 된 픽셀 검출기로 구성되는 그룹으로부터 선택되는, 방사선 촬영 시스템. - 제71 항에 따른 방사선촬영용 시스템으로 이미지화하는 것을 포함하는 방사선 촬영 방법.
- 제73 항에 있어서,
상기 픽셀 검출기는 투영 방사선 촬영에 적합하게 된 픽셀 검출기, 형광 투시법에 적합하게 된 픽셀 검출기, 인터벤션 방사선 촬영에 적합하게 된 픽셀 검출기, CT에 적합하게 된 픽셀 검출기, 및 유방 촬영술에 적합하게 된 픽셀 검출기, 치과 방사선 촬영에 적합하게 된 픽셀 검출기로 구성되는 그룹으로부터 선택되는, 방사선 촬영 시스템. - 투과 전자현미경과 제1 항에 따른 픽셀 검출기를 포함하는 제2 전자현미경에 관한 시스템.
- 제77 항에 있어서,
상기 픽셀 검출기는 특별히 높은 공간 해상도 검출기들의 그룹으로부터 선택되는, 시스템. - 제1 항에 따른 픽셀 검출기를 포함하는 질량 분석법 이미지화(imaging)에 관한 시스템.
- 제79 항에 있어서,
상기 픽셀 검출기는 SIMS(secondary ion mass spectrometry)용으로 적합하게 된 픽셀 검출기들과, 초점이 맞은 레이저 광원으로 MALDI(matrix-assisted laer desorption-ionization)를 사용하는 질량 분석법용으로 적합하게 된 픽셀 검출기들을 포함하는 그룹으로부터 선택되는, 시스템. - 제1 항에 따른 픽셀 검출기를 포함하는 기본 입자 검출 및 이미지화에 관한 시스템.
- 제81 항에 있어서,
상기 픽셀 검출기는 본 발명의 픽셀 검출기용의 높은 저항성 흡수체 층에 적합하게 되고 또한 더 높은 저항성 흡수체 층들의 장점을 제공하여, 상기 흡수체 층이 더 큰 두께를 가지는 경우에도 적당하게 인가된 전압으로 전체 캐리어 공핍을 촉진하는, 시스템. - 제1 항에 따른 픽셀 검출기를 포함하는 비파괴 검사용 시스템.
- 제83 항에 있어서,
상기 픽셀 검출기는 컴퓨터 단층촬영 설비에 적합하게 된 픽셀 검출기와, 안전점검용 디지털 방사선 촬영에 적합하게 된 픽셀 검출기의 그룹으로부터 선택되는, 시스템.
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