CN107112338A - 单片cmos积体像素侦测器、及包括各种应用之粒子侦测和成像的系统与方法 - Google Patents

单片cmos积体像素侦测器、及包括各种应用之粒子侦测和成像的系统与方法 Download PDF

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Abstract

单片像素侦测器、系统以及方法，其用于具有质量或无质量(例如X‑射线光子)之高能粒子形式的放射线的该侦测与成像，包含具有CMOS处理读出的Si晶圆，经由用于以吸收体收集电荷的植入物通讯，形成具有该Si晶圆的单片单元用以收集并处理该电子信号，其藉由入射在该吸收体上之放射线被产生。该些像素侦测器、系统以及方法被使用在各种医疗、工业以及科学类型的应用中。

Description

单片CMOS积体像素侦测器、及包括各种应用之粒子侦测和成 像的系统与方法
交叉参考相关专利申请
本专利申请案请求2014年12月19日提交的美国临时申请号62/094,188与2015年8月31日提交的美国临时申请号62/211,958之优先权与权益，其内容以引用之方式并入本文。
技术领域
本发明系关于由单片制成的像素侦测器，用于具有质量或无质量之高能粒子形式的放射线的该侦测与成像之互补金属氧化物半导体(CMOS)积体结构，以及形成该些结构的方法。
背景技术
目前用于高能粒子侦测之数字成像装置，又被称为像素侦测器，可被分类为两大类，藉由在其中冲击能量被转换为电子信号之方式被区分。以X射线光子为实例，在该些类别的第一个中，转换间接地发生在该感测中，X射线光子系为在闪烁层中之能量到可见光子的降频转换。可见光子随后藉由光电二极管之数组被检测，在其中电子-电洞对之光产生引起电子信号，其接着进一步藉由读出电子组件被处理以及被表现为计算机屏幕上的影像。因为发生在X射线至可见光子之转换与在其检测期间的损失与散射两者，间接X射线成像装置之两阶段的转换过程受制于有限转换效率与空间分辨率之障碍。入射X射线能量之每keV通常约25个电子-电洞对藉由读出电子组件最终被测量。
在像素侦测器的第二类别中，半导体吸收器允许X射线至电子-电洞对之直接转换，其接着可作为电子信号藉由读出电子组件被测量。相较于基于间接的转换闪烁体，除了优异的灵敏度和较高的空间与时间分辨率，该吸收体也提供光谱分辨率，因为入射X射线光子之能量系与产生的电子-电洞对之数目成比例，与因此藉由脉冲高度分析被测量。在硅(Si)中，一需要平均3.6eV用以创造单一电子-电洞对(参见实例R.C.Alig et al.inPhys.Rev.B 22,5565(1980)；与R.C.Aligin Phys.Rev.B 27,968(1983)，其全部揭露在此以引用之方式并入本文)。平均上这导致吸收的X射线能量每keV280个电子-电洞对，从中可看出该转换效率超过十倍的闪烁体-光电二极管结合的转换效率。
使用半导体吸收器之方式的X射线成像侦测器，或一般的像素传感器，本质上可以两种不同的方式被实现。第一，吸收晶圆被接合于读取芯片之上，以为了实现处理来自每个吸收器像素之电子信号所需的连接。最常见的接合技术是凸块接合，例如被Medipix共同研究(http://medipix.web.cern.ch)或DectrisAG(http://www.dectris.ch)使用。吸收体可原则上由适用于高能粒子侦测之任何半导体材料构成，从其大型晶体可被生长，例如Si、Ge、GaAs以及CdTe(参见实例Collins等人的欧洲专利号0571135，其全部揭露在此以引用之方式并入本文)。
直接X射线成像侦测器之第二实施系基于具有读出电子组件的吸收体之单片积体。该具有Si吸收体之单片像素传感器，除了高能物理中的X射线也已被开发用于电离辐射之侦测。其包含具有约1kΩcm与8kΩcm之间之电组的高电阻率吸收层，外炎帝生长在标准的SiCMOS晶圆之背侧上。晶圆随后被CMOS处理，用以制造前侧上的读出电子组件(参见实例S.Mattiazzo et al.in Nucl.Instrum.Meth.Phys.Res.A718,288(2013)，其全部揭露在此以引用之方式并入本文)。当用于粒子侦测之该些装置系为非常有前景的同时，X射线侦测所需具厚度之吸收体远超过磊晶层之厚度。况且，包含具有较Si高之原子序Z之元素(「较重的元素」)的吸收体，因为其更有效的吸收，更适用于具有约40keV以上的能量。
然而，来自具有Si读出电子组件的单片单元中、具有较高Z之元素的单晶体X射线与粒子吸收体之单片整合，藉由材料不一致性系为复杂，例如不同的晶格参数与热膨胀系数。商业用装置因此系为基于多晶硅或非晶硅材料以及具有薄膜晶体管之读出电路。来自非晶晒之该平面X射线成像侦测器，由于其提供大尺寸以及相对便宜制成，已被使用于医疗应用(参见实例S.Kasap et al.in Sensors 11,5112(2011)，其全部揭露在此以引用之方式并入本文)。由于与其多晶硅与非晶硅对应体相较，材料以单晶体形式提供更好的输送特性，然而，由其制成的单片传感器被期望用以提供更好的性能。另一方面而言，藉由以上所述之材料不一致性的问题，该些结构的实际实现迄今已受到阻碍。
有许多不同的方式，在其中来自单晶体高Z材质的单片像素传感器可能被制成。一种基于直接晶圆接合的方法，其中吸收晶圆被接合在含有读出电子组件的晶圆之上。在实践上读出电子组件包含CMOS处理Si晶圆。例如疏水接合可被使用以为了确保接合部分之间的电连接，然而其要求特殊的预防措施，用以避免任何低温退火步骤期间之氢气泡形成，例如沟槽蚀刻，其不适用于侦测器应用(参见实例US patent No.6,787,885 to Esser etal.，其全部揭露在此以引用之方式并入本文)。
在另一方法中，读出晶圆与吸收体的材料不同于Si但基本上是相同的。例如其被建议以较重的元素来浓化Si，例如Ge，其引起SiGe合金。基于以低于20％之Ge浓度整体生长Si1-xGex合金的成像与粒子侦测系统已被揭露在International Patent ApplicationNo.WO 02/067271 to Ruzin，其全部揭露在此以引用之方式并入本文。在此提出之方法中的读出电子组件与吸收体系因此都在相同的SiGe晶圆中被制造。然而，其要求足够质量之SiGe晶圆用以变为可用。
在另一方法中，吸收体直些地磊晶生长在含有读出电子组件之CMOS处理晶圆之上。在US Patent No.8,237,126 to von 此已被揭露在磊晶Ge吸收体之实例中，其全部揭露在此以引用之方式并入本文。约4.2％之晶格参数之巨大的不匹配与接近室温约130％之Ge与Si的热膨胀系数系为高度有问题的，然而，由于其导致高度缺陷密度(例如失配与穿透位错以及迭层错误)，晶圆弯曲与层破裂，上述所有系为生产有效之装置的方式的严重障碍。此方法之另一困难系为有限制的预订温度，CMOS读出电路可被暴露至其。通常，标准铝金属温度必须维持在450℃以下。这对高质量Ge磊晶维持用于高能量之X射线光子之有效率的吸收所需要的数十微米之层厚度系为太低。通过改性、耐高温金属的使用，在后端制程沈积厚Ge层的唯一方式似乎因此存在，例如部分公司提供的钨金属化。
为了制造成本之原因，不论像素侦测器之设计细节，按比例调节于大的区域吸收晶圆系为恰当，适用于用于平板侦测器之制造的实例。由于具有300mm与以上之尺寸的优良质量之Si晶圆系可轻易取得，在Si基板上之高Z材料的厚磊晶层之使用显得系为是代替块体生长之有吸引力选择。然而，由于除了晶格与热不匹配面临因为基板与磊晶层之不同之阶梯高度的反相域形成的问题，大部份复合半导体的磊晶生长甚至比Ge更困难。对于影响X射线成像侦测器之应用，该些问题在很大地程度上被忽略(参见实例European PatentApplication No.1 691 422 to Yasuda，其全部揭露在此以引用之方式并入本文)。
藉由涉及微米级的深Si基板图案形成之方法，与完全不平衡之磊晶生长一起，引起例如藉由微小间隙被分开之空间填充Ge晶体，晶圆弯曲与层破裂的问题已被解决(参见实例International Patent Application No.WO 2011/135432 to von 其全部揭露在此以引用之方式并入本文)。针对小面表面之足够大的晶体高宽比，该方法进一步导致所有穿透位错之排除，使得离界面距离数微米之晶体区域系为完全无缺陷(参见实例C.V.Falub et al.in Sci.Rpts.3,2276(2013)，其全部揭露在此以引用之方式并入本文)。在US Patent No.8,237,126 to von the Ge-absorber之侦测器概念(参见Kreiliger,Physica Status Solidi A 211,131-135(2014)，其全部揭露在此以引用之方式并入本文)的修改中，其由隔离的、密集间隔的Ge晶体组成，位于Si晶圆之背侧上，在其前侧上之读出电子组件藉由CMOS处理被并入。Ge吸收体之内产生的电子-电洞对因此必须被分开，且取决于极性，电子或电洞必须横过减压Si/Ge异质接面(Si晶圆与Ge吸收体形成异质接面二极管)与通过Si晶圆漂移，以为了藉由读出端上的植入物被收集，其间距定义像素尺寸。该概念具有2个主要缺点：(1)因为4％的晶格失配，Si/Ge界面必然地有非常高密度的失配位错。该些位错作为产生/再结合中心,对Si-Ge二极管在黑暗中之反向电流形成重要的贡献(参见实例Colace et al.in IEEE Photonics Technology Letters 19,1813(2007)，其全部揭露在此以引用之方式并入本文)；(2)因为仅有50Ωcm的低室温电阻率，纯Ge并非大型区域侦测器应用的理想材料。为此原因Ge侦测器通常必须被冷却至液态氮的温度(参见实例US Patent No.5,712,484 to Harada and http://www.canberra.com/products/detectors/germanium-detectors.asp，其全部揭露在此以引用之方式并入本文)。
发明的目的系提供单片像素侦测器，其基于CMOS处理读出电子组件、和晶格与热匹配两者、以及不匹配的吸收体层，而没有任何特殊高温金属化层的需要。在单片单元中读出电子组件晶圆与吸收晶圆的组合系藉由室温共价接合获得的导电接合被提供。强共价晶圆接合于接近室温下被完成系为可能，例如藉由EVGroup所制造之设备的方法(参见实例C. et al.in ECSTransactions 64,103(2014)，其全部揭露在此以引用之方式并入本文)。本发明同样适用于单片像素侦测器具有Si吸收体以及高Z材料制成的吸收体。特别是，即使是对于高Z吸收体材料，其提供大面积的单片像素传感器，例如在平板侦测器中的使用，目前并无大晶圆可以可承受成本被制造。取决于应用，其基于薄化Si晶圆之共价接合，其含有具有具有作为吸收体之薄化Si晶圆、乘载磊晶吸收层之薄化Si晶圆、或由高质量之任何半导体材料制成的厚吸收晶圆之读出电子组件。
发明内容
本发明的目的为提供用于高能X射线与粒子侦测和成像的单片CMOS积体像素传感器。
本发明的另一目的为提供适用于高能X射线与粒子侦测和成像的单片积体像素传感器，其中读出电子组件与单晶吸收体被并列在CMOS处理硅晶圆之相同或者相反侧上。
本发明的又一目的为提供用于高能X射线与粒子侦测和成像的单片CMOS积体像素传感器，其藉由低温晶圆接合被制造。
本发明的另一目的为提供适用于高能X射线与粒子侦测和成像的单片CMOS积体像素传感器，其藉由具有在吸收晶圆上方之读出电子组件的CMOS处理晶圆之低温晶圆接合被制造。
本发明的进一步目的为提供适用于高能X射线与粒子侦测和成像的单片像素传感器，其藉由接合在具有磊晶吸收层之基板上方具有读出电子组件之CMOS处理晶圆被制造。
本发明的又一进一步目的为提供适用于高能解析X射线与粒子侦测和成像的单片像素传感器。
本发明的又一目的为提供能单光子或单粒子侦测之单片像素传感器。
本发明教导单片像素侦测器之结构与制造方法，其用于高能粒子形式的放射线之侦测与成像，可具有质量或系为无质量(例如X射线光子)。像素侦测器包含具有CMOS处理读出电子组件的Si晶圆，其经由以植入物为形式之电荷收集器或具有形成单片单元之单晶吸收体的金属垫来通讯。单片单元藉由晶圆接合CMOS处理Si读出晶圆于吸收晶圆上方，用以收集与处理藉由入射在吸收体上之放射线所产生的电子信号。本发明之该些与其他目的在图示、详细说明以及申请专利范围中被描述。
附图说明
图1系为曲线图，其显示依据Ge含量x之函数的Si1-xGex合金之能带间隙的相依性。
图2系为单片像素侦测器之剖面图，其在晶圆的背侧上具有吸收体以及在前侧具有CMOS处理电子组件。
图3A系为单片像素侦测器之剖面图，其在CMOS处理读出电子组件的背上具有接合吸收晶体。
图3B系为单片像素侦测器之剖面图，其具有被接合于CMOS处理读出电子组件的背上之像素化吸收晶体。
图3C系为单片像素侦测器之剖面图，其具有被接合于CMOS处理读出电子组件的背上之磊晶吸收层的基板。
图3D系为单片像素侦测器之剖面图，其具有被接合于CMOS处理读出电子组件的背上之像素化磊晶吸收层的基板。
图4A系为CMOS处理晶圆之剖面图，其具有读出电子组件。
图4B系为CMOS处理晶圆之剖面图，其具有读出电子组件与处理晶圆。
图4C系为被接合于处理晶圆之薄化CMOS处理晶圆之剖面图。
图4D系为薄化CMOS处理晶圆之剖面图，其具有读出电子组件与吸收层。
图4E系为薄化CMOS处理晶圆之剖面图，其具有被接合于前端之读出电子组件与处理晶圆，以及被接合于背上之吸收层。
图4F系为薄化CMOS处理晶圆之剖面图，其具有被接合于前端之读出电子组件与处理晶圆，以及被接合于背上之像素化与钝化之吸收层。
图4G系为薄化CMOS处理晶圆之剖面图，其具有被接合于前端之读出电子组件、处理晶圆，以及被接合于背上之像素化、钝化与接触之吸收层。
图5A系为CMOS处理晶圆之剖面图，其具有读出电子组件。
图5B系为晶圆之剖面图，其具有像素化与钝化之磊晶吸收层。
图5C系为CMOS处理晶圆之剖面图，其具有读出电子组件与处理晶圆。
图5D系为晶圆之剖面图，其具有像素化与钝化之磊晶吸收层与处理晶圆。
图5E系为被接合于处理晶圆之薄化CMOS处理晶圆之剖面图。
图5F系为薄化基板之剖面图，其具有被接合于处理晶圆之像素化磊晶吸收层。
图5G系为翻转薄化基板之剖面图，其具有被接合于处理晶圆之像素化磊晶吸收层。
图5H系为薄化CMOS处理晶圆之剖面图，其被接合于具有像素化磊晶吸收层之薄化基板。
图5I系为薄化CMOS处理晶圆之剖面图，在处理晶圆的移除之后，其被接合于具有像素化磊晶吸收层之薄化晶圆。
图5J系为薄化CMOS处理晶圆之剖面图，在处理晶圆与接合残留物的移除之后，其被接合于具有像素化磊晶吸收层之薄化晶圆。
图5K系为薄化CMOS处理晶圆之剖面图，其被接合于具有像素化磊晶吸收层之薄化基板。
图6A系为CMOS处理晶圆之剖面图，其具有读出电子组件。
图6B系为晶圆之剖面图，其具有像素化与钝化之磊晶吸收层。
图6C系为CMOS处理晶圆之剖面图，其具有读出电子组件与处理晶圆。
图6D系为晶圆之剖面图，在化学机械抛光之后，其具有像素化与钝化之磊晶吸收层。
图6E系为被接合于处理晶圆之薄化CMOS处理晶圆之剖面图。
图6F系为薄化CMOS处理晶圆之剖面图，其被接合于像素化磊晶吸收层。
图6G系为薄化CMOS处理晶圆之剖面图，在基板移除之后，其被接合于像素化磊晶吸收层。
图6H系为薄化CMOS处理晶圆之剖面图，其具有在基板移除与电接触形成之后，被接合于像素化磊晶吸收层之读出电子组件。
图7A系为接合之前的薄化CMOS处理读出晶圆与吸收晶圆之剖面图，用以产生单片像素侦测器。
图7B系为单片像素侦测器之剖面图，其包含被接合于CMOS处理读出晶圆之上的吸收晶圆。
具体实施方式
本发明的目的为解决材料不一致性的问题，防止敏感、大面积之单片像素侦测器的制造，例如具有例如高达约20×20cm2或甚至约40×40cm2之尺寸的平板侦测器。对于具有Si吸收体之侦测器，此种不一致性可由CMOS处理读出晶圆与吸收层所需之高度不同的掺杂级别构成。通常，用于CMOS处理之晶圆基板具有高达约30Ωcm的电阻，然而吸收层较佳应具有约500Ωcm或甚至更佳地高于1000Ωcm、或高达10’000Ωcm或甚至高达30’000Ωcm的电组，以为了在相对低的电压消耗电荷载体。特别对于适用于具有约40keV以上高能之X射线光子之不同侦测的侦测器，不一致性系由于使用高Z材料用以增强吸收之需求。本发明藉由低温直接晶圆接合技术之方法克服该些不一致性，因此CMOS处理读出电子组件与单晶吸收晶圆被结合在侦测结构中，形成单片单元。横跨CMOS处理读出电子组件与吸收晶圆之间之接合接口的有效电荷收集藉由例如像EV Group所制造之高真空接合设备被实现(参见实例C. et al.in ECS Transactions 64,103(2014)，其全部揭露在此以引用之方式并入本文)。不受拘束的电荷收集进一步要求域外与/或原位表面准备技术，其为晶圆接合提供干净、无氧化物的表面。本发明原则上适用于任何吸收材料，其中由高质量单晶组成之大晶圆系为可得或将来可成为可得，例如像是Si、GaAs、CdTe、CdZnTe以及SiGe。或者，本发明系适用于吸收材料，其可被外延地生长在大Si晶圆上，只要其基本上为无缺陷，即，该些材料之磊晶层最佳地包括低于约105-106cm-2或甚至低于104-105cm-2之错位密度。一较佳材料之类别被鉴别为具有Ge含量x在0.2≤x≤0.8之间、或甚至更佳的在0.6≤x≤0.8之间的Si1-xGex合金。Si1-xGex合金的能带结构系为根据图1所示0≤x≤0.8具有能带间隙0.9eV以上的类Si(参见实例J.Weber et al.in Phys.Rev.B 40,5683(1989)，其全部揭露在此以引用之方式并入本文)。该些能带间隙相较于Ge总计为0.66eV的能带间隙大。电荷载体之热产生将因此相应地被降低，导致基于该合金吸收体之高出较多的电阻和较低的暗电流。反之，此被期望大大地放宽用于侦测器的冷却规范。
藉由构造，本发明之单片像素侦测器被期望用以提供单光子或单粒子侦测。本发明之单片像素侦测器也因此适用于能量鉴别，因此入射在吸收体上之粒子之能量，可藉由使用藉由读出电子组件处理之电脉冲的脉冲高度分析被测量。
现在参考包含单片CMOS积体像素侦测器之单片单元的一般实施例100，图2显示设备10之剖面图，其由具有在前侧16上之读出电子组件14与在后侧20上之吸收体18的CMOS处理晶圆12构成。CMOS处理晶圆12较佳系为Si晶圆，如本技术领域中所知的。吸收体18系为一般吸收体，在实施例中中可系为吸收晶圆，其完全由以单晶形式之吸收体材料所构成。或者，吸收体18可系为在吸收晶圆上之单晶吸收体层，其可系为异质的，部分地由作为吸收层支撑与对整体吸收贡献不大之材料组成。入射在吸收体18上之X射线或高能粒子22可创造电子-电洞对24，其可被拉开，当藉由电场线26表示电场时，其存在厚度h之吸收体18中与厚度d之Si晶圆12之漂移区域28中，个别的电荷42、44(电子、电洞)分别地飘移向晶圆12之前侧16与吸收体18之表面34。取决施加于吸收体18之金属化背接触32上之电压30的符号，任一个孔42或电子44可沿着电场线26飘移向晶圆12的前侧16，用以藉由定义尺寸L之侦测器之像素41的电荷收集器植入物38被收集。像素尺寸L可以在约5-200μm的范围内，较佳的数值取决于应用。用于计算机断层摄影(CT)与其他医疗应用，较佳的像素尺寸可在例如100-200μm或50-100μm的范围内。用于非破坏性试验(NDT)应用，较佳的尺寸像素可在例如50-100μm的范围内。用于核粒子检测，L更好可为约20-50μm。用于透射电子显微(TEM)与次级离子质谱(SIMS)中之电子检测，L更好可为在约5-25μm的范围内。被包括在藉由电荷收集器植入物38收集之电荷42或44中的电子信号，其可随后藉由用于包含读出电子组件14之像素41的本地读出电路40被处理成数字信号。可以理解的是装置10与例如PCB板通讯，其被设计用于信号通路、进一步处理与用于和本领域所熟知的数据收集、操控以及显示单元之通讯。适当的是维持漂移区域28之厚度d低，以为了限制用于其减压与吸收体18之减压一起所要求的电压30。两个区域18与28之充分减压系为恰当，以为了藉由扩散避免载体收集与最大化装置10之灵敏度。较佳地，厚度d系在10-100μm或更佳地约10-50μm或甚至更佳地约10-20μm之范围内。吸收体18之最佳厚度h取决于吸收体材料与被检测之粒子的能量。其范围可从约20μm至200μm或从200μm至1mm或甚至到数mm。一般而言，吸收体18之减压的程度取决于装置10之操作温度、吸收体材料的电阻率与外加电压30。因此较佳的是保持吸收体之室温电阻率尽可能地高，以为了限制电压30。对于Si吸收体，电阻率可系为约5’000-10’000Ωcm或10’000-20’000Ωcm或甚至20’000-30’000Ωcm。对于SiGe吸收体只要Ge含量保持低于约80％，该数据可系为可与Si相比，使得能带结构系为类Si。对于Cr补偿GaAs，室温电阻率可系为甚至更高，例如高达2.5×109Ωcm(参见实例M.C.Veale et al.inNucl.Instr.Meth.Phys.Res.A 752,6(2014)，其全部揭露在此以引用之方式并入本文)。CdTe吸收体与Cd1-xZnxTe合金吸收体例如具有x＝0.1可分别地具有约109与1010Ωcm之电阻率(参见实例S.Del Sordo et al.,in Sensors 9,3491(2009)，其全部揭露在此以引用之方式并入本文)。
本发明之单片CMOS积体侦测器之一优点系为其对大面积之可扩展性，如同例如用于平板侦测器所要求的，其可假定20×20cm2之尺寸或甚至较大尺寸高达约40×40cm2。
本发明之单片CMOS积体侦测器之另一优点系为其提供单光子或单粒子侦测的能力。相较于本领域中已知的典型单晶或非晶硅吸收体，侦测器灵敏度之极限限制系为本发明之单晶吸收体之更好的电输送特性(高载体迁移率、无陷阱与复合中心)之结果。
本发明之单片CMOS积体侦测器之又另一优点系为其提供所侦测之无质量光子与具质量之基本粒子的能量解析力的能力。
现在参考图3A，单片地积体像素侦测器210之第一实施例200包含在其前侧216上具有读出电子组件214之CMOS处理晶圆212，与藉由低温晶圆接合于其背侧220之上的吸收晶圆218。实施例200可特别地适用于由Si或由热膨胀系数α不强偏离Si之材料所制造的吸收晶圆218，使得例如300℃之温和温度改变的热诱发应变系为约10-4以下。例如对于SiC，热膨胀系数之不匹配(αSiC-αSi)/αSi在室温中总计为约8％，300℃之室温变化ΔT产生约6×10-5的热应变εth。实施例200也可被应用于吸收晶圆218，其系为与Si热不匹配，例如像是Ge、GaAs、CdTe以及Cd1-xZnxTe合金，其所有之不匹配系为120％以上，提供在低温下被进行之晶圆接合。使用于接合制程之温度因此较佳选择系为400℃以下、或更佳地为300℃以下以及甚至更佳地为200℃以下。最理想的温度系为100℃以下、或甚至为室温。100℃的温度变化对Ge/Si、GaAs/Si、Ge/Si以及CdTe/Si接合导致仅约3×10-4之热应变εth，而对于300℃之ΔTεth系为约10-3。单晶吸收晶圆218藉由直接晶圆接合250被接合于CMOS处理晶圆212之背侧表面220。晶圆212之背侧表面220与吸收晶圆218之表面219之间的直接晶圆接合250较佳系为共价接合，其提供导电接触，较佳为吸收晶圆218与横跨晶圆212之整个背侧表面220的漂移区域228之间具有很少或无界面态以及无氧化物。较佳地，漂移区域228之厚度d系在10-100μm或更佳地约10-50μm或甚至更佳地约10-20μm之范围内。为了建立紧密电接触，晶圆212之背侧表面与吸收晶圆218之接合表面必须系为原子级平坦与无粒子。建议在共价接合所要求之表面处理之前，晶圆212之背侧表面220与吸收晶圆218之接合表面219须经过化学机械抛光步骤。接合处理可包含在接合设备中退火之选择性原位预接合之步骤，用以在任何原位表面处理之前减少水分，提供适用于共价接合之无氧化物表面。退火温度范围可在100℃与200℃之间、或在200℃与300℃之间。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单之域外(接合设备外部)与原位步骤(接合设备内部)，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除的较佳方法可系为低能量H或H离子撞击。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,inTechn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于原位表面氧化物移除之另一方式可系为高能的、较佳为稀有气体或氮粒子撞击(溅镀)，例如藉由带电荷之Ar+、N2 +以及N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
导致电导电带之共价接合系较佳地于400℃以下或更佳地于300℃以下或甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。共价接合后可接着选择性后接合退火，较佳地在低温中，例如于100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间的低温。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆212之金属化的崩解。
吸收晶圆被提供金属化背接触232。当大电压230被施加于接触232与电荷收集器植入物238之间时，其基本上导致CMOS处理晶圆212之吸收晶圆218与漂移区域228中的减压，藉由吸收高能材料粒子或光子所产生之电子-电洞对在相关的电场中被分离，并沿着电场线26移动，而非藉由扩散迁移。取决于电压230之信号，任一的电子或电洞藉由电荷收集器植入物238与金属电极232被收集。单片积体像素侦测器210之像素241之尺寸系因而藉由植入物238之间隔L被定义。
现在参考图3B，单片地积体像素侦测器210’之第二实施例200’包含在其前侧216上具有读出电子组件214之CMOS处理晶圆212，与藉由低温晶圆接合于其背侧220之上的像素化吸收晶圆218’。实施例200’可以特别适用于吸收晶圆218’，其与Si系为晶格匹配但热不匹配，例如像是Gap，晶格参数不匹配(aGaP-aSi)/aSi系为约3.5×10-3且热膨胀系数(αGaP-αSi)/αSi之不匹配约81％。在较小程度上其也可适用于吸收晶圆218’，其与Si系为热与晶格不匹配，例如像是Ge、GaAs、CdTe、CdZnTe以及SiC，其中前两个之晶格参数不匹配系为约4.2％以及最后三个材料的系为19％。除了SiC，该些材料之热膨胀系数之不匹配系为约130％。包括Si吸收体之像素化吸收体，因为电荷载体在其往电荷收集器的途中不能尽可能地分散，而具有改善之空间分辨率的附加效益。吸收晶圆218’系为像素化，即，其由宽度w1之分离吸收区块252所构成，藉由宽度w2之沟槽254被分开。吸收区块252之侧壁274最佳地系为藉由第一介电质层236被钝化，接着选择性地藉由进一步介电质层，用以当侦测器210’在操作时防止沿着侧壁274之表面泄漏。分离吸收区块252之宽度w1可系为更大、等于或小于藉由电荷收集器植入物238定义之像素尺寸L。宽度w1可因此介于约200-500μm之间或约100-200μm之间或50-100μm之间的范围内。宽度最佳系为根据热不匹配之尺寸被选择，以为了避免接合过程或选择性后接合退火期间的热裂之形成。沟槽254之宽度w2最佳地系为小于分离吸收区块252之宽度w1，或甚至更佳地为更小。沟槽254之宽度w2可系与藉由本技术领域中所熟知之微影蚀刻与深式反应性离子蚀刻可达到的最小宽度一样窄，例如像是1-5μm或甚至0.1-1μm(参见实例X.Li et al.,in Sensors and Actuators A87,139(2001)andE.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式并入本文)。CMOS处理晶圆212之较佳背侧表面220与具有吸收区块252吸收晶圆218’之表面219’藉由共价直接晶圆接合250’被接合，其提供紧密的、导电接触，较佳为在横跨晶圆212之整个背侧220的吸收晶圆218’与偏移区域228之间，具有很少或无界面态以及无氧化物。较佳地，漂移区域228之厚度d系在10-100μm或更佳地约10-50μm或甚至更佳地约10-20μm之范围内。为了建立紧密电接触，晶圆212之背侧表面与吸收晶圆218’之接合表面必须系为原子级平坦与无微粒。建议在共价接合所要求之表面处理之前，晶圆212之背侧表面220与吸收晶圆218’之接合表面须经过化学机械抛光步骤。接合处理最佳地包含选择性原位预接合退火之步骤，用以在任何原位表面处理之前减少水分，提供适用于共价接合之无氧化物表面。退火温度范围可在100℃与200℃之间、或在200℃与300℃之间。吸收晶圆218’到吸收区块252的图案最佳地系在选择性低温后接合退火之后被进行，以为了避免后接合退火期间因为晶圆212与吸收晶圆218’之不同的热膨胀系数所施加的应力。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro etal.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于原位表面氧化物移除之另一方式可系为高能的、较佳为稀有气体或氮微粒撞击(溅镀)，例如藉由带电荷之Ar+、N2 +或N+离子或中性的Ar或N原子或N2，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
导致电导电带之共价接合系较佳地于400℃或更佳地于300℃以下与甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。共价接合后可接着选择性后接合退火。后接合退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆212之金属化的崩解。吸收晶圆218’被提供金属化背接触232’。分离吸收区块252可因此藉由金属化背接触232’被电连接，基本上延伸横跨吸收晶圆之整个表面。
当大电压230被施加于吸收晶圆218’之金属化背接触232’时，其基本上导致CMOS处理晶圆212之吸收晶圆218’与漂移区域228中的减压，藉由吸收高能材料粒子或光子所产生之电子-电洞对在相关的电场中被分离，并沿着电场线26移动，而非藉由扩散迁移。取决于电压230之信号，任一的电子或电洞藉由电荷收集器植入物238被收集，其定义像素241之尺寸L，与金属电极232’。
现在参考图3C，第三实施例200”结构上类似该第一实施例(图3A)但具有包含在Si基板上之磊晶层之吸收晶圆。单片地积体像素侦测器210”之第三实施例系由在其前侧216上具有读出电子组件214之CMOS处理晶圆212、与藉由低温晶圆接合于其背侧220上之吸收晶圆257”构成。实施例200”可特别适用于吸收层218”，其不可以适用于晶圆制造之大单晶的形式被生长，但其可以在大Si基板256上之磊晶层的形式被生长。磊晶吸收层218”最佳地系为半导体材料制成，其基本上系为晶格匹配于Si基板，例如像是GaP，其晶格参数不匹配(aGaP-aSi)/aSi系为约3.5×10-3，以为了避免失配错位之高密度出现在基板与磊晶层之间的界面258。其也可包含成分分级层，其中最接近具Si基板之界面的层系为晶格匹配，例如GaP1-xAsx合金，x范围从0到1，在几μm之厚度之内，例如约3-5μm或约5-10μm，在其纯GaAs之约4％特性之完全晶格不匹配被达到以后，与厚GaAs盖层可被加入，例如包含约10-50μm、或最佳为约50-100μm或甚至100-200μm的厚度。取决于分层率，即，该比率其中之组成x作为层厚度之函数被改变，错位被分布在分级层的较小或较大面积上方。分层率较小，每层之体积百分率的失配位错之密度则较低。延伸于分级层的生长前端的穿透位错之密度与递减分层率系为相对应地减少，如熟悉本技术领域人员已知的。
为了避免因为基板256与磊晶吸收层218”之表面阶梯高度之不同的反相边界之形成，基板256可为来自正常的精确之同轴晶圆取向之稍微斜切，其可最佳地(001)被取向，例如在[110]方向中约2°-4°或甚至4°-6°。
基板256最佳地系在具有CMOS处理晶圆212之直接晶圆接合被形成之前被薄化。薄化基板256之较佳的厚度系在约10-100μm之间，且更佳地系在约10-50μm之间以及甚至更佳地系在约10-20μm之间。
在实施例200”中，直接晶圆接合250”系为CMOS处理晶圆212之背侧220与基板256之表面219”之间的共价Si-Si接合，磊晶吸收层218”生长在其上。为了紧密、导电接触之被建立，晶圆212之背侧表面220与基板256之接合表面219”必须系为原子级平坦与无微粒。较佳地，漂移区域228之厚度d系在10-100μm或更佳地约10-50μm或甚至更佳地约10-20μm之范围内。建议在共价接合所要求之表面处理之前，晶圆212之背侧表面220与基板256之接合表面须经过化学机械抛光步骤。接合处理最佳地包含选择性原位预接合退火之步骤，用以在原位表面处理之前减少水分，提供适用于共价接合之无氧化物表面。退火温度可在100℃与200℃之间，或在200℃与300℃之间的范围。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于表面氧化物移除之另一方式可系为高能的、较佳为氮或稀有气体粒子撞击，例如藉由带电荷之Ar+、N2 +以及N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.inAppl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
导致电导电带之共价接合系较佳地于400℃以下或更佳地于300℃以下或甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。后接合退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆212之金属化的崩解。
吸收晶圆257”被提供金属化背接触232在磊晶吸收层218”上。当大电压230被施加于吸收晶圆之金属化背接触232时，其基本上导致CMOS处理晶圆212之吸收晶圆257”与漂移区域228中的减压，藉由吸收高能材料粒子或光子所产生之电子-电洞对在相关的电场中被分离，并沿着电场线26移动，而非藉由扩散迁移。取决于电压230之信号，任一的电子或电洞藉由电荷收集器植入物238被收集，其分别地定义像素241之尺寸L，与金属电极232。
现在参考图3D，第四实施例200”’结合第二与第三实施例之特征。单片地积体像素侦测器210”’之第四实施例包含在其前侧216上具有读出电子组件214之CMOS处理晶圆212，与像素化吸收晶圆257”’，其包含在大Si基板256上之像素化吸收层218”’，该基板藉由低温晶圆接合被接合于CMOS晶圆212之背侧220上。实施例200”’系为吸收层218”’之较佳的实施例，其不能以适用于晶圆制造之大单晶形式被生长，但其可以宽度w3之磊晶吸收区块252’的形式、作为像素化磊晶吸收层218”’被生长，其藉由在大Si基板256上之宽度w4之沟槽254’被分开。包括Si吸收体之像素化吸收体，因为电荷载体在其往电荷收集器的途中不能尽可能地分散，而具有改善之空间分辨率的附加效益。吸收区块252’之侧壁274’最佳地系为藉由第一介电质层236’被钝化，接着选择性地藉由进一步介电质层，用以当侦测器210”’在操作时防止沿着侧壁274’之表面泄漏。分离吸收区块252’之宽度w3可系为大于、相等或小于藉由电荷收集器植入物238所定义的像素尺寸L。宽度w3可在约50-100μm之间或较佳地在20-50μm之间或甚至更佳地在5-20μm之间或甚至在1-5μm之间的范围。可选择宽度w3之较佳值，以为了藉由吸收区块252’之弹性松弛释放失配应力，以保持其无缺陷。沟槽254’之宽度w4最佳地系为小于吸收区块252’之宽度w3，或甚至更佳地为更小。对于藉由ART中介电质屏蔽开口之间距定义之吸收区块252’，其可系为如藉由微影蚀刻与深式反应性离子蚀刻技术可达到之最小宽度一样窄，例如1-5μm或甚至约0.1-1μm。藉由吸收区块252’之自限侧向成长所获得之沟槽之宽度w4可系为甚至更小，例如100nm-1μm、或甚至20nm-100nm。
实施例200”’系为吸收层之最佳地实施例，其与Si基板256系同时为晶格与热不匹配，但也可被应用于例如Si吸收体本身之晶格匹配吸收体。磊晶吸收层218”’最佳地材料可系为Si1-xGex合金，其较佳地具有20％以上之Ge含量，且其较佳地系为成分分级，例如从纯Si以上到最终之Ge含量。在实施例之较佳态样中，Si1-xGex合金可具有约0.6≤x≤0.8之高Ge含量x。在实施例之甚至更佳态样中，Si1-xGex合金可系为成分分级为约0.6≤x≤0.8之高Ge含量x，与选择性地具有相同或几乎相同的恒组成之盖区域，例如分级部分之最终组成在1-2％之内，其可例如为线性地分级。在实施例200”’之最佳的态样中，在Si基板256与像素化磊晶吸收层218”’之间的界面258基本上系为无缺陷，即，显示约105-106cm-2或甚至104-105cm-2或甚至更小之错位密度。如同熟悉本领域之人员所知，其可藉由例如选择半导体区块252’之宽度w3达成，其形成像素化磊晶吸收层218”’与分级率均够小，用以允许吸收层218”’之磊晶生长期间之失配应力的弹性松弛(参见实例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式并入本文)。分级率较佳可选择约在2-3％之间、或更佳地在1-2％之间、或甚至在0.5-1％之间。在实施例之其他态样中，基板256与像素化吸收层218”’之区块252’之间的界面区域258可能系不为基本上无缺陷，而是当大电压230被施加于吸收层218”’与CMOS处理晶圆212之植入物238的金属化背接触232’时，足够小的尺寸用以维持暗电流在可接受之程度。如同熟悉本领域之人员所知，该小界面区域通常被使用例如在深宽比捕获(ART)之技术，其中穿透位错被捕获在电介质屏蔽中之窗孔的侧壁，在其中半导体被选择性生长(参见实例I. et al.,IEDM SanFrancisco,2010，其全部揭露在此以引用之方式并入本文)。在ART的协助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或Cd1-xZnxTe合金。
沟槽254’之宽度w4最佳地系为小于吸收区块252’之宽度w3，或甚至更佳地为更小。当自限磊晶生长方法与深图形化基板如本被使用来定义吸收区块252’之尺寸w3，如同本领域所熟知，沟槽之宽度w4可系为1μm以下或200nm以下或甚至100nm以下(参见实例International Patent Application No.WO 2011/135432 to von 其全部揭露在此以引用之方式并入本文)。或者，当ART之方法被使用来定义吸收区块252’之尺寸w3，沟槽254’之宽度w4可藉由电介质窗孔之间距被定义，其可系为如藉由被使用于图形化电介质屏蔽之微影蚀刻与深式反应性离子蚀刻技术可达到之最小宽度一样窄，例如像是1-5μm或甚至0.1-1μm。
CMOS处理晶圆212之较佳背侧表面220与基板256之表面219”’藉由共价接合250”被接合，其提供紧密导电接触，较佳为在横跨晶圆212之整个背侧220的吸收晶圆257”’与偏移区域228之间，具有很少或无界面态以及无氧化物。
基板256最佳地系在具有CMOS处理晶圆212之直接晶圆接合被形成之前被薄化。薄化基板256之较佳的厚度系在约10-100μm之间，且更佳地系在约10-50μm之间以及甚至更佳地系在约10-20μm之间。在实施例之其他态样中，基板可完全地被移除。这可藉由接合吸收晶圆257”’之分离吸收区块252’的表面253’于晶圆212之220的背侧表面之上被达成。在实施例之此态样中，如果分离吸收区块252’之表面253’不是硅表面，导电直接晶圆接合250”可不再系为Si-Si接合。
较佳地，CMOS晶圆212也被薄化，使得漂移区域228之厚度d系在10-100μm或更佳地约10-50μm或甚至更佳地约10-20μm之范围内。为了紧密、导电接触之被建立，晶圆212之背侧表面220与基板256之接合表面必须系为原子级平坦与无微粒。建议在共价接合所要求之表面处理之前，晶圆212之背侧表面220与吸收晶圆257”’之接合表面须经过化学机械抛光步骤。接合处理最佳地包含选择性原位预接合退火之步骤，用以在原位表面处理之前减少水分，提供适用于共价接合之无氧化物表面。退火温度可在100℃与200℃之间，或在200℃与300℃之间的范围。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,inTechn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于原位表面氧化物移除之另一方式可系为高能的、较佳为氮或稀有气体粒子撞击，例如藉由带电荷之Ar+、N2 +或N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
导致电导电带之共价接合系较佳地于400℃以下或更佳地于300℃以下或甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。接合后可接着选择性后接合退火。退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆212之金属化的崩解。吸收晶圆257”’被提供金属化背接触232’。分离吸收区块252’可因此藉由金属化背接触232’被电连接，基本上延伸横跨吸收晶圆之整个吸收体表面。
当大电压230被施加于吸收晶圆257”’之金属化背接触232’时，其基本上导致CMOS处理晶圆212之吸收体257”’与漂移区域228中的减压，藉由吸收高能材料粒子或光子所产生之电子-电洞对在相关的电场中被分离，并沿着电场线26移动，而非藉由扩散迁移。取决于电压230之信号，任一的电子或电洞藉由电荷收集器植入物238被收集，其分别地定义像素241之尺寸L，与金属电极232’。
现在参考图4A-G，单片像素侦测器310之制造300可包括以下步骤。在第1步骤(图4A)中，Si晶圆312，其可系为具有电阻较佳为100Ωcm以上或更佳为500Ωcm以上或甚至更佳为1000Ωcm以上之轻微P掺杂，其系为CMOS处理，用以获得读出电子组件314，部分340可被包含在尺寸L之每个像素341中，藉由电荷收集器植入物338之间隔被定义。在第2步骤(图4B)中，处理晶圆360可被接合于晶圆312之选择性化学机械抛光表面316之上。CMOS晶圆312之表面316与处理晶圆360之表面362之间的接合370可以不为永久接合，但必须有足够的强度以允许CMOS晶圆312之薄化，用以在第三步骤(图4C)中产生薄化CMOS晶圆312’。薄化可藉由例如晶圆312之背侧表面320之研磨与随后的化学机械抛光被实现，减少轻微掺杂漂移区域328’之厚度d1至200μm以下。在实施例之较佳态样中厚度d1可系为约10-100μm、在更佳的态样中约10-50μm、以及在甚至更佳的态样中其可系为低至例如10-20μm。在第4步骤(图4D)中，具有背侧表面320’之薄化CMOS晶圆312被接合于厚度h1之吸收晶圆318(具有下表面334)的上表面336之上。吸收晶圆318也可可在用于共价接合所要求之表面处理之前接受化学机械抛光。接合处理最佳地包含选择性原位预接合退火之步骤，用以在原位表面处理之前从晶圆312’、318减少水分，提供适用于共价接合之无氧化物表面。退火温度可在100℃与200℃之间，或在200℃与300℃之间的范围。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于表面氧化物移除之另一方式可系为高能的、较佳为氮或稀有气体粒子撞击，例如藉由带电荷之Ar+、N2 +以及N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.inAppl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
导致电导电带之共价接合系较佳地于400℃以下或更佳地于300℃以下或甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。接合后可接着在第5步骤(图4E)中的低温选择性后接合退火，较佳在约100℃与200℃之间、或200℃与300℃之间、或300℃与400℃之间的范围内，提供吸收晶圆318之表面336和CMOS处理与薄化晶圆312’之间的背侧表面320’之间的强与导电接合350。相对于Si晶圆312’，若吸收材料藉由热膨胀系数之大型失配被特征化，例如GaAs、CdTe、Cd1-xZnxTe合金与Ge以及富含Ge之Si1-xGex合金，其所有皆为120％以上，吸收晶圆318’可以宽度w1之分离区块352的形式被选择性地图形化，其在第六步骤(图4F)中于选择性后接合退火之前，藉由宽度w2之沟槽354被分开，以为了避免任何不欲的热应力。选择性图形化降低直接晶圆接合于吸收晶圆318’之分离区块与薄化晶圆312’之间的接合350’。分离吸收区块352之宽度w1可系为更大、等于或小于藉由电荷收集器植入物338定义之像素尺寸L。宽度w1可因此介于约200-500μm之间或约100-200μm之间或50-100μm之间的范围内。宽度最佳系为根据热不匹配之尺寸被选择，以为了避免接合过程或选择性后接合退火期间的热裂之形成。若共价接合与后接合退火两者系在足够低的温度下被执行，用以避免任何显著的热应力，图形化可被省略。沟槽354之宽度w2最佳地系为小于吸收区块352之宽度w1，或甚至更佳地为更小。沟槽354之宽度w2可系与藉由本技术领域中所熟知之微影蚀刻与深式反应性离子蚀刻可达到的最小宽度一样窄(参见实例X.Li et al.,in Sensors and Actuators A87,139(2001)and E.H.Klaassen,in Sensorsand Actuators A 52,132(1996)，其全部揭露在此以引用之方式并入本文)。建议可以介电质膜层376覆盖分离吸收区块352之侧壁374，其提供表面钝化且因此在像素传感器的操作期间减少漏电流。在第七步骤(图4G)中，沟槽354可以绝缘材料372选择性地被填充，且金属接触332’最佳可被形成为平行连接分离吸收区块352之连续金属化层。若吸收晶圆318之图形化被省略，金属接触332’可在第六步骤(图4F)的省略之下，反而直接地被形成在吸收表面334上。
当大电压330被施加于吸收晶圆318’之金属化背接触332’时，其基本上导致薄化CMOS处理晶圆312’之吸收晶圆318’与薄化漂移区域328’中的减压，藉由吸收高能材料粒子或光子所产生之电子-电洞对在相关的电场中被分离，并沿着电场线26移动，而非藉由扩散迁移。取决于电压330之信号，电子或电洞藉由像素侦测器310之电荷收集器植入物338被收集。
现在参考图5A-K，单片像素侦测器410之制造400，可包括以下步骤，不必然地以所显示之顺序执行。在第1步骤(图5A)中，具前侧表面416与背侧表面420之Si晶圆412，其可系为具有电阻较佳为100Ωcm以上或更佳为500Ωcm以上或甚至更佳为1000Ωcm以上之例如轻微P掺杂，其系为CMOS处理，用以获得读出电子组件414，部分440可被包含在尺寸L之每个像素441中，藉由电荷收集器植入物438之间隔被定义。在第2步骤(图5B)中，Si基板晶圆456之表面488可被图形化与被清洁，以便晶圆456作为用于磊晶吸收层418之基板，其以藉由宽度w4之沟槽454分开之宽度w3与高度h2的分离吸收区块452的形式，生长于表面488上。Si晶圆456与像素化磊晶吸收层418共同包含具有吸收层表面434之吸收晶圆457。分离吸收区块452之宽度w3可系为更大、等于或小于藉由电荷收集器植入物438定义之像素尺寸L。宽度w3可在约50-100μm之间或较佳为20-50μm之间或甚至更佳为5-20μm之间或甚至1-5μm之间的范围内。可选择宽度w3之较佳值，以为了藉由吸收区块452之弹性松弛释放失配应力，以保持其无缺陷。当自限磊晶生长方法与深图形化基板如本被使用来定义吸收区块452之尺寸w3，如同本领域所熟知，沟槽之宽度w4可系为1μm以下或200nm以下或甚至100nm以下(参见实例International Patent Application No.WO 2011/135432 to von 其全部揭露在此以引用之方式并入本文)。或者，当ART之方法被使用来定义吸收区块452之尺寸w3，沟槽之宽度w4可系与藉由本技术领域中所熟知之微影蚀刻与深式反应性离子蚀刻可达到的最小宽度一样窄，例如1-5μm或甚至0.1-1μm(参见实例X.Li et al.,in Sensors andActuators A87,139(2001)and E.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式并入本文)。磊晶生长之后分离吸收区块452之侧壁474可藉由电介质钝化层选择性地被钝化。钝化层可包含例如第一介电质层436，其被设计用以当像素侦测器410在操作时控制沿着侧壁474之表面泄漏。第一介电质层可系为热氧化物或藉由原子层沈积(ALD)被形成之氧化物。钝化层可选择性地包含第二介电质层476，其可提供对抗环境影响之侧壁474的额外保护。其可系由例如Al2O3所制成，其如同本领域中所熟悉的藉由原子层沈积被沈积。沟槽454可藉由介电质填充材料472同时被填充，用以在选择性化学机械抛光步骤中提供稳定性，作为吸收晶圆457之吸收层表面434之准备，用于随后的低温晶圆接合于处理晶圆480。
在第3步骤(图5C)中，Si晶圆412之表面416在被接合于处理晶圆460之表面462之前，可经历选择性化学机械抛光步骤，作为在随后的Si晶圆412之薄化与漂移区域428之相对应薄化中，提供机械稳定性之手段。薄化可藉由例如Si晶圆412之背侧表面420之研磨与随后的化学机械抛光被实现。在相似之第4步骤(图5D)中，磊晶吸收层418之表面434可被接合于处理晶圆480之表面482上，作为在随后的基板456之薄化中提供机械稳定性之手段，例如在化学机械抛光步骤中。在第5步骤(图5E)中，CMOS处理晶圆412之漂移区域428藉由例如电浆蚀刻被薄化，或藉由研磨晶圆412，接着藉由化学机械抛光步骤引起薄化CMOS晶圆412’。具有薄化漂移区域428’之薄化晶圆412’具有厚度d1，其较佳系在约10-100μm之间，且更佳地系在约10-50μm之间以及甚至更佳地系在约10-20μm之间。在第6步骤(图5F)中，吸收晶圆457藉由从基板晶圆456之表面490的该侧薄化被变薄，例如藉由电浆蚀刻或藉由研磨、接着藉由化学机械抛光步骤，用以引起薄化吸收晶圆457’。薄化基板456’具有厚度d2，其较佳系在约10-100μm之间，且更佳地系在约10-50μm之间以及甚至更佳地系在约10-20μm之间。于薄化基板456’之表面490’上的薄化晶圆412’之背侧表面420’之共价接合，其包含吸收晶圆457’之接合表面，较佳为包含原位预接合退火之步骤，用以在原位表面处理之前从晶圆412’、456’减少水分，提供适用于共价接合之无氧化物表面。退火温度可在100℃与200℃之间，或在200℃与300℃之间的范围。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于表面氧化物移除之另一方式可系为高能的、较佳为氮或稀有气体粒子撞击，例如藉由带电荷之Ar+、N2 +以及N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.inAppl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
在第7步骤(图5G)中，薄化基板456’或薄化CMOS晶圆412’被颠倒翻转，使得准备用于共价晶圆接合之表面420’与490’面对彼此，在第8步骤(图5H)中被连接于薄化晶圆412’与薄化吸收晶圆457’之表面490’之间的导电共价接合450中。共价接合系较佳地于400℃以下或更佳地于300℃以下或甚至更佳地于200℃以下被执行。最理想的接合温度系于100℃以下或甚至室温。接合后可接着在低温之选择性后接合退火。退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆412’之金属化的崩解。选择性后接合退火之后处理晶圆480在第9步骤(图5I)中被移除，从而磊晶吸收层418之表面434再次被暴露。在第10步骤(图5J)中，磊晶吸收层418之表面434可接受选择性清洁步骤，用以移除处理晶圆480之接合残留物。随后，吸收区块452之间的沟槽454可藉由填充材料472’选择性地被填充，除非该沟槽在第二步骤(图5B)中已经藉由填充材料472被填充。在第11步骤(图5K)中，完整像素侦测器410终于藉由具有金属层432之吸收区块452的金属化表面434被获得，最佳作为高电压引线430可附接其上之连续金属接触，用以减压薄化CMOS处理晶圆412’之漂移区域428’与薄化基板456’以及磊晶吸收层418。
对于系为晶格以及热不匹配两者之具有Si基板456的磊晶吸收层418，制造400可系为最佳的像素侦测器410之制造方法。磊晶吸收层418最佳材料可系为Si1-xGex合金，其较佳为具有20％以上之Ge含量，且其较佳为系为成分分级，例如从纯Si以上到最终之Ge含量。具有约0.6≤x≤0.8之高Ge含量x之Si1-xGex合金可系为用于磊晶吸收层418之特别适用的合金。最佳的Si1-xGex合金可系为成分分级为约0.6≤x≤0.8之高Ge含量x，与选择性地具有相同或几乎相同的恒组成之盖区域，例如分级部分之最终组成在1-2％，其可例如为线性地分级。在像素侦测器410之最佳制造400中，在Si基板456与像素化磊晶吸收层418之间的界面458基本上系为无缺陷，即，显示约105-106cm-2或甚至104-105cm-2或甚至更小之错位密度。由于在步骤分级SiGe奈米结构之较简单实例中被证明系为有效，其可藉由例如选择吸收区块452之宽度w3达成，形成像素化磊晶吸收层418与分级率均够小，用以允许吸收层418之磊晶生长期间之失配应力的弹性松弛(参见实例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式并入本文)。分级率较佳可选择约在2-3％之间、或更佳地在1-2％之间、或甚至在0.5-1％之间。在实施例之其他态样中，基板456与像素化磊晶吸收层418之吸收区块452之间的界面区域458可能系不为基本上无缺陷，而是当大电压430被施加于磊晶吸收层418与薄化CMOS处理晶圆412’之电荷收集器植入物438的金属化背接触432时，足够小的尺寸用以维持暗电流在可接受之程度。如同熟悉本领域之人员所知，该小界面区域通常被使用例如在深宽比捕获(ART)之技术，其中穿透位错被捕获在电介质屏蔽中之窗孔的侧壁，在其中半导体被选择性生长(参见实例I. et al.,in IEDM2014，其全部揭露在此以引用之方式并入本文)。在ART的协助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或CdZnTe。
在实施例之另一态样中，特别适用于粒子侦测，吸收层418可系为为图形化的Si晶圆。这可允许制造被简化，基本上在接合步骤(H)之前藉由合并(C)到(F)的步骤。
现在参考图6A-H，单片像素侦测器510之替代制造500，可包括以下步骤，不必然地以所显示之顺序执行。在第一步骤(图6A)中，具前侧表面516与背侧表面520之Si晶圆512，其可系为具有电阻较佳为100Ωcm以上或更佳为500Ωcm以上或甚至更佳为1000Ωcm以上之例如轻微P掺杂，其系为CMOS处理，用以获得读出电子组件514，部分540可被包含在尺寸L之每个像素541中，藉由电荷收集器植入物538之间隔被定义。吸收晶圆557可在第二步骤(图6B)中被获得，其中Si晶圆556之表面588可被图形化与被清洁，以便晶圆556作为用于磊晶吸收层518之基板，其以分离吸收区块552的形式生长于表面588上，形成具有Si基板556之界面558。吸收区块552具有宽度w3与高度h2以及藉由宽度w4之沟槽554被分开。分离吸收区块552之宽度w3可系为更大、等于或小于藉由电荷收集器植入物538定义之像素尺寸L。宽度w3可在约50-100μm之间或较佳为20-50μm之间或甚至更佳为5-20μm之间或甚至1-5μm之间的范围内。可选择宽度w3之较佳值，以为了藉由吸收区块552之弹性松弛释放失配应力，以保持其无缺陷。吸收区块552之高度可系为约20-50μm或较佳为约50-100μm或甚至更加约100-200μm。当自限磊晶生长方法与深图形化基板如本被使用来定义吸收区块552之尺寸w3，如同本领域所熟知，沟槽之宽度w4可系为1μm以下或200nm以下或甚至100nm以下(参见实例International Patent Application No.WO 2011/135432 to von 其全部揭露在此以引用之方式并入本文)。或者，当ART之方法被使用来定义吸收区块552之尺寸w3，沟槽之宽度w4可系与藉由本技术领域中所熟知之微影蚀刻与深式反应性离子蚀刻可达到的最小宽度一样窄(参见实例X.Li et al.,in Sensorsand Actuators A87,139(2001)andE.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式并入本文)。磊晶生长之后分离区块552之侧壁574可藉由至少一电介质钝化层选择性地被钝化。至少一钝化层可包含例如第一介电质层536，其被设计用以当像素侦测器510在操作时控制沿着吸收区块552之侧壁574之表面泄漏。第一介电质层可系为热氧化物或藉由原子层沈积(ALD)被形成之氧化物。钝化层可选择性地包含第二介电质层576，其可提供对抗环境影响之侧壁574的额外保护。其可系由例如Al2O3所制成，其如同本领域中所熟悉的藉由原子层沈积被沈积。沟槽554可藉由介电质填充材料572同时被填充，用以在选择性化学机械抛光步骤中提供稳定性，作为磊晶吸收层518之表面534之准备，用于随后的晶圆接合步骤。
在第3步骤(图6C)中，Si晶圆512之表面516在被接合于处理晶圆560之表面562之前，可经历选择性化学机械抛光步骤，作为提供用于Si晶圆512之薄化的机械稳定性之手段。
在第4步骤(图6D)中，磊晶吸收层518之表面534可接受化学机械抛光步骤，其中磊晶吸收层之高度可被轻微降低例如1-4μm至高度h3。
在第5步骤(图6E)中，CMOS处理晶圆512与相对应漂移区域528可被薄化，用以引起薄化CMOS处理晶圆512’。薄化可藉由例如电浆蚀刻、或藉由研磨晶圆512之背侧表面520与接着化学机械抛光步骤被实现。具有漂移区域528’之薄化晶圆512’因而具有厚度d1，其较佳系在约10-100μm之间，且更佳地系在约10-50μm之间以及甚至更佳地系在约10-20μm之间。单片像素侦测器510之制造进一步包含薄化晶圆512’之共价接合与吸收晶圆557较佳包含以下额外步骤。在磊晶吸收层518之表面534上的薄化晶圆512’之背侧表面520’的共价接合，其导致导电接合550，在第6步骤(图6F)中较佳为包含选择性原位预接合退火之步骤，用以在表面处理前从晶圆512’、557减少水分，提供适用于共价接合之无氧化物表面。退火温度可在100℃与200℃之间，或在200℃与300℃之间的范围。用于共价接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的H。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.inSurf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutovetal,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于表面氧化物移除之另一方式可系为高能的、较佳为氮或稀有气体粒子撞击，例如藉由带电荷之Ar+、N2 +以及N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov etal.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
共价接合(图6F)较佳为被执行在400℃以下或更佳为300℃以下或甚至更佳为200℃以下。最理想的接合温度系于100℃以下或甚至室温。接合后可接着选择性后接合退火。退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆512’之金属化的崩解。选择性后接合退火之后，藉由任一的表面590之研磨或化学机械抛光、或藉由电浆蚀刻步骤暴露具有吸收区块552(图6G)之薄化吸收晶圆557’的表面558’，磊晶吸收层518之基板556可在第7步骤中被移除。在蚀刻步骤期间同时蚀刻掉吸收区块552的部分可系为有利的，降低其高度为h4，尤其是如果具有基板512、512’之界面不系为无缺陷。高度h4可系为较高度h3小数微米，以至于除了失配位错以外，穿透位错也在此蚀刻步骤中被移除。在第8步骤(图6H)中，完整像素侦测器510终于藉由具有薄化吸收晶圆557’之金属化表面558’被获得，最佳为藉由具有金属层532之电连接吸收区块552，作为高电压引线530可附接其上之连续金属接触，用以减压漂移区域528’与磊晶吸收层518。
像素侦测器510之制造500具有只有与吸收区块552之高度h4一起的薄化漂移区域528’之厚度d1需要在侦测操作期间被减压的优点。对于系为晶格以及热不匹配两者之具有Si基板556的磊晶吸收层518，制造400也可系为较佳的像素侦测器510之制造方法。磊晶吸收层518最佳材料可系为Si1-xGex合金，其较佳为具有20％以上之Ge含量，且其较佳为系为成分分级，例如从纯Si以上到最终之Ge含量。具有约0.6≤x≤0.8之高Ge含量x之Si1-xGex合金可系为用于磊晶吸收层518之特别适用的合金。最佳的Si1-xGex合金可系为成分分级为约0.6≤x≤0.8之高Ge含量x，与选择性地具有相同或几乎相同的恒组成之盖区域，例如分级部分之最终组成在1-2％，其可例如为线性地分级。在像素侦测器510之最佳制造500中，在Si基板556与像素化磊晶吸收层518之间的界面558基本上系为无缺陷，即，显示约105-106cm-2或甚至104-105cm-2或甚至更小之错位密度。由于在步骤分级SiGe奈米结构之较简单实例中被证明系为有效，其可藉由例如选择吸收区块552之宽度w3达成，形成像素化磊晶吸收层518与分级率均够小，用以允许吸收层518之磊晶生长期间之失配应力的弹性松弛(参见实例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式并入本文)。分级率较佳可选择约在2-3％之间、或更佳地在1-2％之间、或甚至在0.5-1％之间。在实施例之其他态样中，基板556与像素化磊晶吸收层518之吸收区块552之间的界面区域558可能系不为基本上无缺陷，而是当大电压530被施加于磊晶吸收层518与薄化CMOS处理晶圆512’之电荷收集器植入物538的金属化背接触532时，足够小的尺寸用以维持暗电流在可接受之程度。如同熟悉本领域之人员所知，该小界面区域通常被使用例如在深宽比捕获(ART)之技术，其中穿透位错被捕获在电介质屏蔽中之窗孔的侧壁，在其中半导体被选择性生长(参见实例I. et al.,IEDM San Francisco,2010，其全部揭露在此以引用之方式并入本文)。在ART的协助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或CdZnTe。
现在参考图7，根据第五实施例600之单片像素侦测器610可包含任何以上所述之吸收晶圆结构18、218、218’、257”、257”’、318、318’、457、457’、557、557’，其被接合于含有读出电子组件614之CMOS处理晶圆612上。由于简单性之缘故，在两晶圆藉由低温晶圆接合被熔合成单片区块之前，具有上表面634与下表面636之单一一般吸收晶圆618与CMOS处理晶圆612一起被显示在图7A中。读出晶圆612具有前侧表面616与背侧表面620。CMOS处理读出电子组件被设置于前侧616上与可包含数个藉由场氧化物被分开之金属层。前侧616之最表面包含电荷收集器金属垫638，作为与读出电子组件614之个别像素电子组件640之晶体管通讯的电荷收集器，电荷收集器金属垫638之间的间距定义像素641之尺寸L。具有表面643之电荷收集器金属垫638藉由具有表面639之氧化物区域被相互分开与电隔离。较佳地表面639与643系为在相同的高度水平，其可藉由例如读出晶圆612之前侧616的化学机械抛光步骤被实现。吸收晶圆618之下表面636可同样接受化学机械抛光以为了促进随后接合于读出晶圆612。
读出晶圆612之接合于吸收晶圆618上，较佳地包含选择性原位预接合退火之步骤，用在表面处理之前从晶圆612、616减少水分，提供无氧化物表面，用于电荷收集器金属垫638之表面643与半导体吸收晶圆618之表面636之间的导电接合650之形成。退火温度可在100℃与200℃、或200℃与300℃之间的范围。用于读出晶圆612之接合所要求之表面处理可包括来自步骤清单之步骤，例如包括域外湿式蚀刻清洁；原位软离子撞击，较佳为具有从包含70-100eV、50-70eV以及40-50eV之一个能量范围被选择的离子与中性粒子能量；或原位氢电浆活化，较佳地接着原位软离子撞击或雷射暴露，用于被吸附在氧化物表面639或在电荷收集器金属垫638上之氢的移除。用于半导体吸收晶圆618之接合所要求之表面处理可包括来自包含域外湿式化学氧化物移除与氢钝化之步骤清单的步骤，例如藉由稀释HF浸渍或暴露于HF蒸汽，接着藉由原位软离子撞击或雷射暴露移除吸附的氢气。用于氢钝化之移除较佳的方法可以系为藉由低能量H或He离子。具有能量介于约100-200eV之间的He离子系为熟知的移除H而无任何显著的反冲植入(参见实例M.R.Tesauro et al.inSurf.Sci.415,37(1998)，其全部揭露在此以引用之方式并入本文)，与引起Si非晶化需要更高的能量(参见实例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式并入本文)。用于表面氧化物移除之另一方式可系为高能的、较佳为稀有气体或氮粒子撞击(溅镀)，例如藉由带电荷之Ar+、N2 +或N+离子或中性的Ar或N原子或N2分子，其在例如本领域中已知的电浆源中产生。较佳地离子或原子溅镀能量被维持为低，例如接近溅镀临界，以为了最小化Si非晶化。适用的离子与中性的粒子能量范围可在约70-100eV之间、或较佳地在约50-70eV之间、或甚至更佳地在约40-50eV之间(参见实例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式并入本文)。
读出晶圆612之接合于吸收晶圆618上较佳为被执行在400℃以下或更佳为300℃以下或甚至更佳为200℃以下。最适合的接合温度为100℃或以下或甚至室温。因而读出晶圆612之电荷收集器金属垫638之无氧化物表面643被接合于导电金属半导体接合650中的吸收晶圆618之无氧化物表面636。同时，读出晶圆612之氧化物表面639被接合于氧化物半导体接合652中的吸收晶圆618之无氧化物表面636。接合后可接着选择性后接合退火。退火温度范围可在较100℃与200℃之间、或200℃与300℃之间、或最高于300℃与400℃之间。在任何情况下其必须于约450℃以下，以为了避免CMOS处理晶圆612之金属化的崩解。图7B系显示所得到的单片结构，其中半导体晶圆618之上表面634被提供金属接触632。当高电压630被施加于金属接触632与电荷收集器金属垫638之间，吸收晶圆618可随后被减去移动电荷载体，导致一个大电场660。结果，电子-电洞对662藉由X射线光子664或高能粒子被产生在吸收晶圆618中，且可藉由存在其中之电场被分开以及移动在电场线660，而非藉由扩散迁移。取决于电压630之信号、电荷，任一的电子663或电洞665可沿场线660漂移向电荷收集器金属垫638，其中其藉由个别的读出电子组件614之像素电子组件640被收集，用于进一步信号处理。
实施例200、200’、200”、200”’以及600之读出电子组件全都被理解用以与至少一PCB板通讯，其被设计用于发送读出电子组件产生之用于进一步数据处理之数字讯号，以及显示在至少一任一本地或远距计算器屏幕上。
像素侦测器在医疗、工业以及科学系统中之示例应用与方法
本发明之像素侦测器被集成且被使用在以下医疗应用，无论是人类的或兽医的，以及其他如以下所述之应用中。
投影射线照相术实例
本发明之像素侦测器被使用在数字射线照相术系统与方法中，在其中通过对象传输之X射线被转换成电子信号产生数字讯息，其被传输与被转换成影像，显示在任一本地或远距的计算机屏幕上。
有许多疾病状态，其中经典诊断之被获得系透过平面射线照相术，结合本发明之像素侦测器之系统与方法的组合。系统与方法之实例包括诊断各种关节炎以及肺炎、骨瘤、骨折、先天性骨骼异常等等之系统与方法之实例。
荧光分析术实例
单片CMOS积体像素侦测器可使用作为混合像素侦测器之替换，其包含与光侦测器通讯之碘化铯闪烁体。这允许移动解剖结构之实时成像，与该方法系选择性以放射对比剂被增强。放射对比剂藉由吞咽或注射进入患者的身体被投药，用以描绘解剖、血管与各种系统之功能，例如，泌尿生殖系统或消化道。两种放射对比剂系目前普遍被使用的。硫酸钡(BaSO4)被口服或直肠给药投药于个体，用于消化道之评估。各种碘制剂藉由口服、直肠、动脉的或静脉注射途径被给予。放射对比剂吸收或散射X射线，以及连同实时成像，允许在消化道中或血液于血管系统中流动之动态生理过程的成像。碘造影剂也以不同于正常组织之不同浓度被集中在异常区域，使得异常(例如，肿瘤、囊肿、发炎区域)可见。
介入放射实例
像素侦测器被使用于介入放射系统与方法中。介入放射包括微创步骤，其藉由利用具有本发明所描述之像素侦测器的系统与方法之成像系统被引导。这些步骤系为诊断或涉及治疗，例如，血管摄影或动脉血管手术、以及与之使用之系统。示例性系统包括用来诊断与/或治疗外围血管疾病、肾动脉狭窄、下腔静脉滤网置入、胃造廔口管置入、胆道支架植入、以及肝植入的系统。也包括非血管摄影步骤，例如影像引导矫形外科、胸、腹、头以及颈，和神经手术、切片检查、近程治疗或体外放射治疗、经皮引流与支架置入或射频消融术。利用像素侦测器之系统协助所创造的影像被使用于引导。像素侦测器之协助所创造的影像提供地图，其使得介入放射学家引导仪器通过个体的身体到含有病症的区域。该些系统与方法最小化个体的物理性处之创伤，降低感染率、复原时间、以及住院停留。
计算机断层摄影(“CT”)实例
像素侦测器被使用于CT系统与方法中。CT产生影像使用X射线连同计算软件用以成像身体结构与组织。在用于本发明之像素侦测器的CT中，在环形装置中相对一或多个X射线侦测器的X射线管绕着个体旋转，产生计算器生成的剖面影像，例如，X线断层照片。在本发明之一变化中，利用本发明之像素侦测器之系统与方法所得到的系CT影像在轴向平面上被获得，具有藉由计算机软件重建产生的冠状与矢状影像。选择性地，为了强化解剖结构显像，放射对比剂被用于CT。用于本发明之像素侦测器的CT侦测X射线之散射中的微妙变化。
在本发明之一变化中，螺旋多侦测器CT在具有系统之方法期间使用16、64、254或更多侦测器，其在很短的检查期间中，提供个体通过辐射束之连续移动，用以获得细节清晰影像。在具有本发明之系统与方法之CT扫描期间使用静脉注射造影之快速投药，细节清晰影像被重建成为颈动脉、大脑、冠状或其他动脉、作为实例，以及其他病人组织之三维(3D)影像。
就此而论，具有本发明之系统与方法之CT系为理想用于诊断危急与新形成状况，例如，大脑出血、肺栓塞、主动脉剥离、盲肠炎、憩室炎、以及阻塞性肾结石。
乳房摄影术实例
本发明所描述之像素侦测器被使用于乳房摄影术系统与方法。乳房摄影术系为女性乳房之射线照相术检查，其利用低能量X射线与细节清晰薄膜屏幕以及/或数字成像来创造乳房X光摄影片。乳房摄影术被使用于筛检方法中，系为直接侦测早期乳癌形成、或用于诊断性研究，以便于筛检步骤更佳地定义发现的异常，用于追踪关于先前发现的异常或用于评估。
在用于本发明使用之像素侦测器与系统与方法的方法之一变化中，使用利用本发明之像素侦测的系统与方法，当女性乳房被压缩时获得各乳房的两侧视点，例如，头尾向(「CC」)、与斜位向(「MLO」)。在本发明之又一变化中，像素侦测器被使用于全磁场数字成像系统与方法。
牙科射线照相术实例
像素侦测器被使用于牙科射线照相术之系统与方法中。结合本发明之像素侦测器的牙科射线照相术系统与方法被利用来寻找隐藏的牙齿异常结构、组织的恶性或良性肿瘤、骨质流失、以及蛀牙。射线照相影像藉由X射线辐射之控制爆发被形成，其在撞击传感器之前，取决于不同的结构之解剖密度，以不同程度穿透个体的口腔结构。经由实例的方法，较少的辐射穿透牙齿，其因此在数字射线照片上产生较少的强度。相较之下，龋齿、感染与骨质密地的其他改变、以及牙周韧带，因为X射线容易穿透该些密度较小的结构，在射线照片上显得更强烈。牙齿修复结构，例如，填补与牙冠，取决于材料的密度产生更多或更少的强度。本发明之进一步像素侦测器进一步藉由其能力实现强化对比，用以解析入射X射线的能量，其本质系为材料依赖性。数字牙科X射线系统与方法，与本发明之像素侦测器被使用于本发明之另一变化的牙科医学中。
透射电子显微与第二电子显微术实例
像素侦测器可被使用在用于传输电子显微术之系统与方法中(参见实例M.Battaglia et al.,in Nucl.Instr.Meth.Phys.Res.A 622,669(2010))。例如本发明之像素化吸收体，其包含读出晶圆之小吸收区块与薄化漂移区域，由于吸收区块中减少的电子反向散射，可引起异常高之空间分辨率。本发明之像素侦测器之分辨率可高达5-20μm或甚至1-5μm。类似的优点应用于第二电子显微术(SEM)。本发明之像素侦测器之单光子侦测能力在两种情况下也可被使用于能量鉴别，藉由电子之脉冲高度分析或藉由在研究材料中之电子撞击产生的光子。
质谱成像实例
像素侦测器可被用于质谱成像(MSI)之系统与方法中。有两种不同用于MSI的方法：(1)二次离子质谱法(SIMS)，其使用充电原离子束来游离，以及(2)基质辅助雷射脱附游离(MALDI)，其使用聚焦雷射光源。两种模式皆使用像素侦测器。对于显微镜模式SMIS，参见实例A.Kiss et al.in Rev.Sci.Instrum.84(2013)。对于MALDI，参见实例J.H.Jungmannet al.,in J.Am.Soc.Mass Spectrom.21,2023(2010)。例如本发明之像素化吸收体，其包含读出晶圆之小吸收区块与薄化漂移区域，由于吸收区块中减少的反向散射，可引起异常高之空间分辨率。本发明之像素侦测器之分辨率可高达5-20μm或甚至1-5μm。
基本粒子实例
该像素侦测器可被使用于基本粒子侦测与成像的系统与方法中。本发明之像素侦测器相较于要求穿透硅通孔(TSVs)之方法，可更容易与更便宜扩展成为大面积侦测器、或甚至平板侦测器，参见实例D.Henry et al.in Proc.Electronics Components andTechnology Conference 2013,pp.568)。与不具有高电阻吸收晶圆之结合制造的单片侦测器相比，本发明之像素侦测器也提供较高电阻率吸收层之优点，在适当的外加电压上促进促进充分的载体减压，例如100-500V或50-100V甚至，即使对于该吸收层之更大的厚度，例如30到100μm或100到500μm或500到2000μm(P.Giubilato et al.inNucl.Instr.Meth.Phys.Res.A 732,91(2013))。
非破坏性试验实例
像素侦测器可被使用于非破坏性试验之系统与方法中，例如在计算机断层摄影(CT)设置(参见实例S.Procz et al.in JINST 8,C01025(2013))。本发明之像素侦测器也提供更容易与更便宜之可扩展为大尺寸、简化CT设置之优点。本发明之像素侦测器也可被使用于数字射线照相术，相较于非晶硒基平板侦测器，因为较高灵敏度用于例如安全检查(参见实例S.Kasap et al.in Sensors 11,5112(2011))。
以下美国专利文件、国外专利文件、以及其他出版物在此被以引用之方式并入本文，如同本文中完全阐明，以及根据：
美国专利文件
6,787,885 B2 9/2004 Esser et al.
8,237,126 B2 8/2012 von et al.
5,712,484 1/1998 Harada et al.
其他专利文件
EP0571135 A2 11/1993 Collins et al.
WO02/067271 A2 8/2002 Ruzin
EP1691422 A1 8/2006 Yasuda et al.
WO2011/135432 A1 11/2011von et al.
其他出版物
http://medipix.web.cern.ch
http://www.canberra.com/products/detectors/germanium-detectors.asp
http://www.dectris.ch
http://www.healthcare.philips.com/
I.et al.，“A low dark current and high quantum efficiencymonolithic germanium-on-silicon CMOS imager technology for day and nightimaging applications”，International Electron Devices Meeting(IEDM)，SanFrancisco，2010
Alig R.C.et al.，“Scattering by ionization and phonon emission insemiconductors”，Physical Review B 22，5565(1980)
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上述专利与论文在此以引用之方式并入本文，除非另有说明，在某种程度以内其与本揭露并不系为矛盾。
本发明之其他特征与执行之模式在所附之申请专利范围中被描述。
此外，本发明应视为包含在本规格说明、所附之申请专利范围、以及/或图形中描述的每个特征之所有可能的组合，其可被视为新的、发明的以及工业上的应用。
多种变化与修改在本发明所描述之实施例中系为可能。尽管本发明之特定说明的实施例已在此被显示与描述，先前揭露中之范围广泛的修改、改变、以及替代系为可预期。虽然以上描述含有许多细节，其不应被视为本发明之范围上的限制，而是其一或另一较佳实施例之范例。在部分情况下，本发明之部分特征可在无其他特征之相对使用下被使用。因此，先前描述被广泛地解释与理解为仅作为实例与说明之方式系为适当，本发明之精神与范围仅藉由申请专利范围被限制，其在本申请最后提出。

Claims (84)

1.一种用于高能质量粒子与无质量粒子之侦测的单片CMOS积体像素侦测器(10、210、210’、210”、210”’、310、410、610)，其包含
a.硅晶圆(12、212、312、412、512、612)，其具有包含CMOS处理读出电子组件的前侧(14、214、314、414、514、614)及与该前侧相对的背侧；
b.电荷收集器(38、238、338、438、538、638)，其与该些读出电子组件通讯及界定该些侦测器像素(41、241、341、441、541、641)；以及，
c.吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)，其由单晶体材料制成，其具有上表面与相对的下表面，
其中该硅晶圆与该吸收晶圆形成单片单元；以及其中该电荷收集器被设置用以接收当藉由入射在该吸收晶圆之该上表面的高能粒子(22、664)被产生的电荷(42、44、663、665)；以及其中该读出电子组件被设置用以转换该电荷成为数字讯号，其可被储存、被处理以及在计算机屏幕上被显示成影像。
2.根据权利要求1所述的像素侦测器，其中该些读出电子组件与该吸收晶圆适用于来自粒子清单之单晶粒子的该侦测，其包含
a.光子
b.基本粒子，其乘载质量。
3.根据权利要求1或2所述的像素侦测器，其中该单片单元包含该硅晶圆(12、212、312、412、512、612)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之间的直接晶圆接合(250、250’、250”、350、350’、450、550、650、652)，其藉由该些吸收晶圆之直接低温晶圆接合，被形成在该硅晶圆之上。
4.根据权利要求3所述的像素侦测器，其中在该硅晶圆(12、212、312、412、512、612)之该表面(20、220、320’、420’、520’、643)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之该表面(219、219’、219”、219”’、490’、534、636)之间被形成的该接合，当该直接低温晶圆接合(250、350、450、550、650)被形成时系为无氧化物。
5.根据权利要求1至4中任一项所述的像素侦测器，其中该单片单元包含该硅晶圆(12、212、312、412、512、612)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之间的导电晶圆接合(250、250’、250”、350、450、550、650)，其藉由低温晶圆接合被形成。
6.根据权利要求1至5中任一项所述的像素侦测器，其中该像素尺寸包含范围清单之范围以内的尺寸，其包含100-200μm、50-100μm、20-50μm以及5-25μm。
7.根据权利要求1至6中任一项所述的像素侦测器，其中该单片单元包含无氧化物，其导电该硅晶圆(12、212、312、412、512)之该背侧表面与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’)之该下表面之间的共价晶圆接合(250、250’、250”、350、450、550)，其藉由直接低温晶圆接合被形成。
8.根据权利要求7所述的像素侦测器，其中该硅晶圆(12、212、312、412、512)包含与该读出电子组件(14、214、314、414、514)通讯的电荷收集器植入物(38、238、338、438、538)和漂移区域(28、228、328、328’、428、428’、528、528’)，以及其中该电荷收集器植入物被设置用以接收电荷(42、44)，其当藉由入射在该吸收晶圆上的高能粒子(22)被产生时，横过该漂移区域，以及其中该读出电子组件被设置用以转换该电荷成为数字讯号，其可被储存、被处理以及在计算机屏幕上被显示成影像。
9.根据权利要求1至6中任一项所述的像素侦测器，其中该单片单元包含无氧化物，其将半导体导电于该硅晶圆(612)之该前侧(616)上的电荷收集器金属垫(638)与该吸收晶圆(618)之该下表面(636)之间的金属接合(650)，其藉由低温晶圆接合被形成。
10.根据权利要求9所述的像素侦测器，其中该电荷收集器金属垫(638)与该读出电子组件(614)通讯，以及其中该电荷收集器金属垫被设置用以当藉由入射在该吸收晶圆上的高能粒子(664)被产生时，接收电荷(663、665)，以及其中该读出电子组件被设置用以转换该电荷成为数字讯号，其可被储存、被处理以及在计算机屏幕上被显示成影像。
11.根据权利要求8所述的像素侦测器，其中该硅晶圆(12、212、312、412、512)之该漂移区域(28、228、328’、428’、528’)具有10-100μm的厚度。
12.根据权利要求8所述的像素侦测器，其中该硅晶圆(12、212、312、412、512)之该漂移区域(28、228、328’、428’、528’)具有10-20μm的厚度。
13.根据权利要求1至12中任一项所述的像素侦测器，其中该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)包含分离的吸收区块(252、252’、352、452、552)，其藉由沟槽(254、354、454、554)被分开。
14.根据权利要求1至8中任一项所述的像素侦测器，其中该吸收晶圆(218、218’、257”、257”’)藉由导电直接晶圆接合(250、250’、250”)被接合于该Si晶圆(212)的该后侧表面(220)，该硅晶圆包含在其前侧(216)上之该CMOS处理读出电子组件(214)。
15.根据权利要求9或10所述的像素侦测器，其中该吸收晶圆(618)藉由导电直接晶圆接合(650)被接合于该Si晶圆(612)的该前侧表面(616)，该硅晶圆包含在其前侧(616)之该CMOS处理读出电子组件(614)。
16.根据权利要求14或15所述的像素侦测器，因为该吸收晶圆(218)与该Si晶圆(212)之该些热膨胀系数的不匹配，其中藉由温度改变所引起的该热应变系为低于10-3。
17.根据权利要求16所述的像素侦测器，因为该吸收晶圆(218)与该Si晶圆(212)之该些热膨胀系数的不匹配，其中藉由温度改变所引起的该热应变系为低于10-4。
18.根据权利要求14所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-100μm的厚度。
19.根据权利要求18所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-20μm的厚度。
20.根据权利要求14至19中任一项所述的像素侦测器，其中该吸收晶圆(218)包含至少一选自材料清单的半导体材料，其包含Si、Ge、Si1-xGex合金、GaAs、CdTe、以及Cd1-xZnxTe合金。
21.根据权利要求1至8中任一项所述的像素侦测器，其中该吸收晶圆(218’、318、318’)藉由导电直接晶圆接合(250’、350、350’)被接合于该Si晶圆(212)之该后侧表面(220)，该吸收晶圆(218’、318、318’)以被沟槽(254、354)分开之吸收区块(252、352)的形式被像素化，以及Si晶圆(212)包含在其该前侧(216)上之该CMOS处理读出电子组件(214)。
22.根据权利要求9或10所述的像素侦测器，其中该吸收晶圆(618)藉由导电直接晶圆接合(650)被接合于该硅晶圆(612)之该前侧表面(620)，该吸收晶圆(618)以被沟槽分开之吸收区块的形式被像素化，以及该硅晶圆(612)在其该前侧(616)上包含CMOS处理读出电子组件(614)。
23.根据权利要求21或22所述的像素侦测器，其中该吸收区块(252、352)包含从范围清单中选择之宽度，其包含200-500μm、100-200μm以及50-100μm。
24.根据权利要求21至23中任一项所述的像素侦测器，其中该沟槽(254、354)包含从范围清单中选择之宽度，其包含1-5μm与0.1-1μm。
25.根据权利要求21所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-100μm的厚度。
26.根据权利要求25所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-20μm的厚度。
27.根据权利要求21至26中任一项所述的像素侦测器，其中该吸收区块(252、352)之该侧壁(274、374)藉由至少一介电质层(236、376)被钝化。
28.根据权利要求21至27中任一项所述的像素侦测器，其中该吸收晶圆(218’)包含至少一选自材料清单的半导体材料，其包含Si、Ge、Si1-xGex合金、GaAs、CdTe、以及Cd1-xZnxTe合金。
29.根据权利要求1所述的像素侦测器，其中该吸收晶圆(257”)包含在硅基板(256)上之磊晶吸收层(218”)，以及其中该基板(256)之该表面(219”)藉由该导电直接晶圆接合(250”)被接合于该Si晶圆(212)的该后侧表面(220)，其包含在其前侧(216)上之该CMOS处理读出电子组件(214)。
30.根据权利要求29所述的像素侦测器，其中该基板(256)包含来自精确之同轴晶圆取向的斜切，其从包含2°-4°与4°-6°之斜切角度清单被选择。
31.根据权利要求29所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-100μm的厚度。
32.根据权利要求29所述的像素侦测器，其中该硅晶圆(212)之漂移区域(228)具有10-20μm的厚度。
33.根据权利要求29所述的像素侦测器，其中该基板(256)包含从厚度范围清单中选择的厚度，其包含10-100μm、10-50μm以及10-20μm。
34.根据权利要求29所述的像素侦测器，其中该磊晶吸收层(218”)包含GaP。
35.根据权利要求29所述的像素侦测器，其中该磊晶吸收层(218”)包含分级GaP1-xAsx合金，其中x从0到1变化在从厚度范围清单中选择的厚度范围之内，其包含3-5μm与5-10μm，以及从厚度范围清单中选择之厚度范围的GaAs覆盖层，其包含10-50μm、50-100μm以及100-200μm。
36.根据权利要求1所述的像素侦测器，其中该吸收晶圆(257”’、457、457’、557、557’)包含像素化的磊晶吸收层(218”’、418、518)，其包含藉由沟槽(254’、454、554)被分开之分离吸收区块(252’、452、552)，以及其中该吸收晶圆(257”’、457’、557)藉由该导电直接晶圆接合(250”、450、550)被接合于该背侧表面(220、420’、520’)、或该Si晶圆之该前侧表面(212、412’、512’)，包含在其该前侧(216、416、516)上之该CMOS处理读出电子组件(214、414、514)。
37.根据权利要求36所述的像素侦测器，其中该磊晶吸收层(218”’)被提供在Si基板(256、456’)上，以及该基板(256、456’)藉由导电直接晶圆接合(250”、450)被接合于该Si晶圆(212、412’)的该后侧表面(220)。
38.根据权利要求36所述的像素侦测器，其中该磊晶吸收层(518)藉由该导电直接晶圆接合(550)被接合于该Si晶圆(512’)的该后侧表面(520’)。
39.根据权利要求36至38中任一项所述的像素侦测器，其中该磊晶吸收层(218”’、418、518)包含成分分级Si1-xGex合金，以及其中该Ge含量系为20％以上。
40.根据权利要求39所述的像素侦测器，其中该分级率包含从范围清单选取的范围，其包含2-3％、1-2％以及0.5至1％。
41.根据权利要求36至38中任一项所述的像素侦测器，其中该磊晶吸收层(218”’、418、518)包含成分分级Si1-xGex合金，以及其中该最终Ge含量系在约0.6≤x≤0.8的范围中。
42.根据权利要求41所述的像素侦测器，其中该分级率包含从范围清单选取的范围，其包含2-3％、1-2％以及0.5至1％。
43.根据权利要求36至42中任一项所述的像素侦测器，其中该分离吸收区块(252’、452、552)包含范围清单之范围以内的宽度，其包含50-100μm、20-50μm、5-20μm以及1-5μm。
44.根据权利要求36至43中任一项所述的像素侦测器，其中该沟槽(254’、454、554)包含范围清单之范围以内的宽度，其包含1-5μm与0.1-1μm。
45.根据权利要求36至43中任一项所述的像素侦测器，其中该沟槽(254’、454、554)包含范围清单之范围以内的宽度，其包含100nm-1μm与20nm-100nm。
46.根据权利要求36至45中任一项所述的像素侦测器，其中该分离吸收区块(252’、452、552)之该侧壁(274’、474、574)藉由至少一介电质层(236’、436、536)被钝化。
47.根据权利要求36至46中任一项所述的像素侦测器，其中该吸收晶圆(257”’、457’)之该表面(219”’、490’)藉由该导电直接晶圆接合(450)被接合于该Si晶圆(212、412’)的该后侧表面(220、420’)。
48.根据权利要求37所述的像素侦测器，其中该硅基板(256、456’)具有10-100μm的厚度。
49.根据权利要求37或48所述的像素侦测器，其中该硅基板(256、456’)具有10-20μm的厚度。
50.根据权利要求1所述的像素侦测器，其中该单片单元包含在该硅晶圆(612)之该前侧表面(616)上的电荷收集器金属垫(638)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之间的导电直接晶圆接合。
51.根据权利要求50所述的像素侦测器，其中该电荷收集器金属垫藉由氧化物区域与表面(639)电性隔离。
52.根据权利要求50所述的像素侦测器，其中该像素尺寸包含范围清单之范围以内的尺寸，其包含100-200μm、50-100μm、20-50μm以及5-25μm。
53.一种用于形成单片CMOS积体像素侦测器的方法，该方法包含以下步骤
a.提供硅晶圆(12、212、312、412、512、612)；
b.藉由CMOS处理该硅晶圆来提供具有电荷收集器(38、238、338、438、538、638)之读出电子组件(14、214、314、414、514、614)；以及，
c.从单晶体材料提供吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)；
d.从该硅晶圆与该吸收晶圆形成单片单元；
e.设置该读出电子组件，用以当藉由入射在该吸收晶圆上之高能粒子被产生时，转换电荷(42、44、663、665)成为数字讯号；并将该等讯号储存、处理、以及显示成影像在计算机屏幕上。
54.根据权利要求53所述的方法，其中形成该单片单元包含提供该硅晶圆(12、212、312、412、512、612)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之间的直接晶圆接合(250、250’、250”、350、450、550、650、652)的步骤，该些步骤包含接合该硅晶圆至该吸收晶圆之上的直接低温晶圆接合。
55.根据权利要求53所述的方法，其中形成该单片单元包含提供该硅晶圆(12、212、312、412、512、612)与该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)之间的导电晶圆接合(250、250’、250”、350、450、550、650)的步骤，该些步骤包含接合该吸收晶圆至该硅晶圆之上的直接低温晶圆接合，其中该低温从下列温度列表之一被选择，其包含400℃、300℃、200℃以及100℃。
56.根据权利要求55所述的方法，其中该硅晶圆与该吸收晶圆之间的该导电晶圆接合(250、250’、250”、350、450、550、650)，在藉由来自步骤清单之步骤形成该直接低温晶圆接合(250、250’、250”、350、450、550、650)之前，藉由移除在该硅晶圆之该表面(20、220、320’、420’、520’、643)与该吸收晶圆的该表面(219、490’、534、636)上的该氧化物被提供，其包含
a.执行稀释的HF浸渍与氢钝化该表面(20、220、320’、420’、520’、643)
b.暴露于HF蒸气与氢钝化该表面(20、220、320’、420’、520’、643)
c.藉由高能粒子撞击，溅镀该表面(20、220、320’、420’、520’、643)
d.藉由氢电浆，激活该表面(20、220、320’、420’、520’、643)。
57.根据权利要求56所述的方法，其中该表面(20、220、320’、420’、520’、643)之氢钝化被移除，该氢移除包含步骤清单之步骤，其包含
a.暴露该表面(20、220、320’、420’、520’、643)于雷射
b.暴露该表面(20、220、320’、420’、520’、643)于低能H离子
c.暴露该表面(20、220、320’、420’、520’、643)于低能He离子。
58.根据权利要求55所述的方法，其中形成该导电晶圆接合(250、250’、250”、350、450、550)包含藉由低温共价接合，接合该吸收晶圆于该硅晶圆之该后侧表面之上的形成共价接合的步骤，以及其中该低温从下列温度列表之一被选择，其包含400℃、300℃、200℃以及100℃。
59.根据权利要求56至58所述的方法，其中形成该单片单元包含来自步骤列表之步骤，其包含
a.提供电荷收集器植入物(38、238、338、438、538)，其与该些读出电子组件(14、214、314、414、514)通讯与判定该些侦测器像素(41、241、341、441、541)
b.提供漂移区域(28、228、328、328’、428、428’、528、528’)
c.藉由研磨与化学机械抛光，薄化该硅晶圆(12、212、312、412、512)
d.移除该硅晶圆之该表面(20、220、320’、420’、520’)上的该氧化物
e.移除该吸收晶圆之该表面(219、490’、534)上的该氧化物
f.晶圆接合该硅晶圆之该背侧表面于该吸收晶圆之该表面(219、490’、534)之上，以及
设置该电荷收集器植入物，用以接收当藉由入射在该吸收晶圆上的高能粒子(22)时被产生时的电荷(42、44)，以及设置该读出电子组件，用以转换该电荷成为数字讯息，其可被储存、被处理、以及在计算机屏幕上被显示成影像。
60.根据权利要求53与55至57所述的方法，其中形成该单片单元包含来自步骤列表之步骤，其包含
a.在该硅晶圆(612)之该前侧(616)上提供电荷收集器金属垫(638)，其与该读出电子组件(614)沟通并界定该侦测像素(641)
b.移除该金属垫(638)之该表面(643)上的该氧化物
c.移除该吸收晶圆(618)之该表面(636)上的该氧化物
d.提供低温导电半导体给该吸收晶圆(618)与该金属垫(638)之间的金属接合(650)，以及
设置该电荷收集器金属垫，用以接收当藉由入射在该吸收晶圆上的高能粒子(664)时被产生时的电荷(663、665)，以及设置该读出电子组件，用以转换该电荷成为数字讯息，其可被储存、被处理、以及在计算机屏幕上被显示成影像。
61.根据权利要求56所述的方法，其中移除该硅晶圆之该表面(20、220、320’、420’、520’、643)上之氧化物包含步骤清单之步骤，其包含
a.提供电浆源，其提供来自清单的高能离子与中性粒子，其包含
i.Ar+、N2 +、以及N+离子
ii.Ar与N原子
iii.N2分子
b.提供具有来自范围清单之能量范围之能量的该高能离子与中性粒子，其包含70-100eV、50-70eV以及40-50eV。
62.根据权利要求57所述的方法，其中该低能H与He离子在包含100-200eV之能量范围之内被选择。
63.根据权利要求53所述的方法，其中该吸收晶圆(18、218、218’、257”、257”’、318、318’、457、457’、557、557’、618)包含至少一选自材料清单的半导体材料，其包含Si、Ge、Si1-xGex合金、GaAs、CdTe、以及Cd1-xZnxTe合金。
64.根据权利要求53与56至59所述的方法，其中形成该单片单元包含藉由执行来自步骤清单之步骤，形成吸收晶圆(257”、257”’、457、457’、557、557’、618)，其包含
a.提供硅基板
b.在硅基板上生长磊晶吸收层
c.薄化该基板至来自厚度范围清单的厚度范围，其包含
i.10-100μm
ii.10-20μm。
65.根据权利要求53所述的方法，其中提供该单片单元包含提供吸收晶圆(218’、257”’、318’、457’、557’、618)，其包含藉由沟槽被分开之分离吸收区块。
66.根据权利要求64与65所述的方法，其中生长该磊晶吸收层包含以Ge含量大于20％之成分分级Si1-xGex合金层的形式生长该磊晶层。
67.根据权利要求64与65所述的方法，其中生长该磊晶吸收层包含以最终Ge含量在约0.6≤x≤0.8范围内之成分分级Si1-xGex合金层的形式生长该磊晶吸收层。
68.根据权利要求66与67所述的方法，其中生长该成分分级Si1-xGex合金层包含从分级率之范围清单选择之分级率的范围，其包含2-3％、1-2％以及0.5至1％。
69.根据权利要求65所述的该方法，其中提供该吸收晶圆包含提供具有宽度范围之内之宽度的该吸收区块(252、352、452、552)，其包含200-500μm、100-200μm以及20-50μm，以及提供具有宽度范围之内之宽度的该沟槽(254、354、454、554)，其包含1-5μm与0.1-1μm。
70.根据权利要求66至68所述的方法，其中生长该磊晶吸收层包含以分离吸收区块(252,452,552)的形式生长该磊晶层，其包含范围清单之范围以内的宽度，其包含50-100μm、20-50μm、5-20μm以及1-5μm，以及其中该吸收区块藉由范围清单之范围以内的宽度的沟槽被分开，其包含100nm-1μm与20nm-100nm。
71.根据权利要求65、69与70所述的方法，特征在于藉由介电质层(236、376、436、536)钝化该分离吸收区块(252、352、452、552)之该侧壁(274、374、474、574)。
72.一种用于射线照相术之系统，其包含根据权利要求1所述的像素侦测器。
73.根据权利要求72所述的用于射线照相术之系统，在其中该像素侦测器从诊断像素侦测器与治疗像素侦测器所构成之该群组被选择。
74.根据权利要求72所述的用于射线照相术之系统，在其中该像素侦测器从由被调适用于像素侦测器的投影射线照相术、被调适用于像素侦测器的荧光分析术、介入射线照相术调适像素侦测器、CT调适像素侦测器、以及乳房摄影术调适像素侦测器、牙科射线照相术调适像素侦测器所构成之该群组被选择。
75.一种射线照相术的方法，其包含利用权利要求71所述的系统进行成像。
76.根据权利要求73所述的射线照相术的方法，在其中该像素侦测器从由被调适用于像素侦测器的投影射线照相术、被调适用于像素侦测器的荧光分析术、介入射线照相术调适像素侦测器、CT调适像素侦测器、乳房摄影术调适像素侦测器、以及牙科射线照相术调适像素侦测器所构成之该群组被选择。
77.一种用于穿透电子显微与次级电子显微的系统，其包含根据权利要求1所述的像素侦测器。
78.根据权利要求77所述的系统，其中该像素侦测器从一群特别高空间分辨率侦测器被选择。
79.一种用于质谱成像之系统，其包含根据权利要求1所述的像素侦测器。
80.根据权利要求79所述的系统，其中该像素侦测器从由包含以聚焦雷射光源使用基质辅助雷射脱附游离(MALDI)的适用于二次离子质谱法(SIMS)的像素侦测器、与适用于质谱法的像素侦测器之该群组被选择。
81.一种用于基本粒子侦测与成像的系统，其包含根据权利要求1所述的像素侦测器。
82.根据权利要求81所述的系统，其中本发明之该像素侦测器的该像素侦测器被调适成高电阻率吸收层，也提供该较高电阻率吸收层之该优点，即使对于该吸收层之更大的厚度，在适当的外加电压上促进充分的载体减压。
83.一种用于非破坏性测试的系统，其包含根据权利要求1所述的像素侦测器。
84.根据权利要求83所述的系统，其中该像素侦测器从适用于计算机断层摄影设置的像素侦测器、与适用于安全检查的数字射线照相术之像素侦测器的该群组被选择。
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