TW201635510A - 單片ｃｍｏｓ積體像素偵測器、及包括各種應用之粒子偵測和成像的系統與方法 - Google Patents

單片ｃｍｏｓ積體像素偵測器、及包括各種應用之粒子偵測和成像的系統與方法 Download PDF

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Abstract

單片像素偵測器、系統以及方法，其用於具有質量或無質量(例如X-射線光子)之高能粒子形式的放射線的該偵測與成像，包含具有CMOS處理讀出的Si晶圓，經由用於以吸收體收集電荷的植入物通訊，形成具有該Si晶圓的單片單元用以收集並處理該電子信號，其藉由入射在該吸收體上之放射線被產生。該些像素偵測器、系統以及方法被使用在各種醫療、工業以及科學類型的應用中。

Description

單片CMOS積體像素偵測器、及包括各種應用之粒子偵測和成像的系統與方法 交叉參考相關專利申請
本專利申請案請求2014年12月19日提交的美國臨時申請號62/094,188與2015年8月31日提交的美國臨時申請號62/211,958之優先權與權益，其內容以引用之方式併入本文。
本發明係關於由單片製成的像素偵測器，用於具有質量或無質量之高能粒子形式的放射線的該偵測與成像之互補金屬氧化物半導體(CMOS)積體結構，以及形成該些結構的方法。
目前用於高能粒子偵測之數位成像裝置，又被稱為像素偵測器，可被分類為兩大類，藉由在其中衝擊能量被轉換為電子信號之方式被區分。以X射線光子為實例，在該 些類別的第一個中，轉換間接地發生在該感測中，X射線光子係為在閃爍層中之能量到可見光子的降頻轉換。可見光子隨後藉由光電二極體之陣列被檢測，在其中電子-電洞對之光產生引起電子信號，其接著進一步藉由讀出電子元件被處理以及被表現為電腦螢幕上的影像。因為發生在X射線至可見光子之轉換與在其檢測期間的損失與散射兩者，間接X射線成像裝置之兩階段的轉換過程受制於有限轉換效率與空間解析度之障礙。入射X射線能量之每keV通常約25個電子-電洞對藉由讀出電子元件最終被測量。
在像素偵測器的第二類別中，半導體吸收器允許X射線至電子-電洞對之直接轉換，其接著可作為電子信號藉由讀出電子元件被測量。相較於基於間接的轉換閃爍體，除了優異的靈敏度和較高的空間與時間解析度，該吸收體也提供光譜解析度，因為入射X射線光子之能量係與產生的電子-電洞對之數目成比例，與因此藉由脈衝高度分析被測量。在矽(Si)中，一需要平均3.6eV用以創造單一電子-電洞對(參見實例R.C.Alig et al.in Phys.Rev.B 22,5565(1980)；與R.C.Aligin Phys.Rev.B 27,968(1983)，其全部揭露在此以引用之方式併入本文)。平均上這導致吸收的X射線能量每keV280個電子-電洞對，從中可看出該轉換效率超過十倍的閃爍體-光電二極體結合的轉換效率。
使用半導體吸收器之方式的X射線成像偵測器，或一般的像素感測器，本質上可以兩種不同的方式被實現。第 一，吸收晶圓被接合於讀取晶片之上，以為了實現處理來自每個吸收器像素之電子信號所需的連接。最常見的接合技術是凸塊接合，例如被Medipix共同研究(http：//medipix.web.cern.ch)或DectrisAG(http：//www.dectris.ch)使用。吸收體可原則上由適用於高能粒子偵測之任何半導體材料構成，從其大型晶體可被生長，例如Si、Ge、GaAs以及CdTe(參見實例Collins等人的歐洲專利號0571135，其全部揭露在此以引用之方式併入本文)。
直接X射線成像偵測器之第二實施係基於具有讀出電子元件的吸收體之單片積體。該具有Si吸收體之單片像素感測器，除了高能物理中的X射線也已被開發用於電離輻射之偵測。其包含具有約1kΩcm與8kΩcm之間之電組的高電阻率吸收層，外炎帝生長在標準的SiCMOS晶圓之背側上。晶圓隨後被CMOS處理，用以製造前側上的讀出電子元件(參見實例S.Mattiazzo et al.in Nucl.Instrum.Meth.Phys.Res.A718,288(2013)，其全部揭露在此以引用之方式併入本文)。當用於粒子偵測之該些裝置係為非常有前景的同時，X射線偵測所需具厚度之吸收體遠超過磊晶層之厚度。況且，包含具有較Si高之原子序Z之元素(「較重的元素」)的吸收體，因為其更有效的吸收，更適用於具有約40keV以上的能量。
然而，來自具有Si讀出電子元件的單片單元中、具有較高Z之元素的單晶體X射線與粒子吸收體之單片整合，藉由材料不一致性係為複雜，例如不同的晶格參數與 熱膨脹係數。商業用裝置因此係為基於多晶矽或非晶矽材料以及具有薄膜電晶體之讀出電路。來自非晶晒之該平面X射線成像偵測器，由於其提供大尺寸以及相對便宜製成，已被使用於醫療應用(參見實例S.Kasap et al.in Sensors 11,5112(2011)，其全部揭露在此以引用之方式併入本文)。由於與其多晶矽與非晶矽對應體相較，材料以單晶體形式提供更好的輸送特性，然而，由其製成的單片感測器被期望用以提供更好的性能。另一方面而言，藉由以上所述之材料不一致性的問題，該些結構的實際實現迄今已受到阻礙。
有許多不同的方式，在其中來自單晶體高Z材質的單片像素感測器可能被製成。一種基於直接晶圓接合的方法，其中吸收晶圓被接合在含有讀出電子元件的晶圓之上。在實踐上讀出電子元件包含CMOS處理Si晶圓。例如疏水接合可被使用以為了確保接合部分之間的電連接，然而其要求特殊的預防措施，用以避免任何低溫退火步驟期間之氫氣泡形成，例如溝槽蝕刻，其不適用於偵測器應用(參見實例US patent No.6,787,885 to Esser et al.，其全部揭露在此以引用之方式併入本文)。
在另一方法中，讀出晶圓與吸收體的材料不同於Si但基本上是相同的。例如其被建議以較重的元素來濃化Si，例如Ge，其引起SiGe合金。基於以低於20%之Ge濃度整體生長Si1-xGex合金的成像與粒子偵測系統已被揭露在International Patent Application No.WO 02/067271 to Ruzin，其全部揭露在此以引用之方式併入本文。在此提出之方法中的讀出電子元件與吸收體係因此都在相同的SiGe晶圓中被製造。然而，其要求足夠品質之SiGe晶圓用以變為可用。
在另一方法中，吸收體直些地磊晶生長在含有讀出電子元件之CMOS處理晶圓之上。在US Patent No.8,237,126 to von Känel此已被揭露在磊晶Ge吸收體之實例中，其全部揭露在此以引用之方式併入本文。約4.2%之晶格參數之巨大的不匹配與接近室溫約130%之Ge與Si的熱膨脹係數係為高度有問題的，然而，由於其導致高度缺陷密度(例如失配與穿透位錯以及疊層錯誤)，晶圓彎曲與層破裂，上述所有係為生產有效之裝置的方式的嚴重障礙。此方法之另一困難係為有限制的預訂溫度，CMOS讀出電路可被暴露至其。通常，標準鋁金屬溫度必須維持在450℃以下。這對高品質Ge磊晶維持用於高能量之X射線光子之有效率的吸收所需要的數十微米之層厚度係為太低。通過改性、耐高溫金屬的使用，在後端製程沈積厚Ge層的唯一方式似乎因此存在，例如部分公司提供的鎢金屬化。
為了製造成本之原因，不論像素偵測器之設計細節，按比例調節於大的區域吸收晶圓係為恰當，適用於用於平板偵測器之製造的實例。由於具有300mm與以上之尺寸的優良品質之Si晶圓係可輕易取得，在Si基板上之高Z材料的厚磊晶層之使用顯得係為是代替塊體生長之有吸引 力選擇。然而，由於除了晶格與熱不匹配面臨因為基板與磊晶層之不同之階梯高度的反相域形成的問題，大部份複合半導體的磊晶生長甚至比Ge更困難。對於影響X射線成像偵測器之應用，該些問題在很大地程度上被忽略(參見實例European Patent Application No.1 691 422 to Yasuda，其全部揭露在此以引用之方式併入本文)。
藉由涉及微米級的深Si基板圖案形成之方法，與完全不平衡之磊晶生長一起，引起例如藉由微小間隙被分開之空間填充Ge晶體，晶圓彎曲與層破裂的問題已被解決(參見實例International Patent Application No.WO 2011/135432 to von Känel，其全部揭露在此以引用之方式併入本文)。針對小面表面之足夠大的晶體高寬比，該方法進一步導致所有穿透位錯之排除，使得離界面距離數微米之晶體區域係為完全無缺陷(參見實例C.V.Falub et al.in Sci.Rpts.3,2276(2013)，其全部揭露在此以引用之方式併入本文)。在US Patent No.8,237,126 to von Känel the Ge-absorber之偵測器概念(參見Kreiliger,Physica Status Solidi A 211,131-135(2014)，其全部揭露在此以引用之方式併入本文)的修改中，其由隔離的、密集間隔的Ge晶體組成，位於Si晶圓之背側上，在其前側上之讀出電子元件藉由CMOS處理被併入。Ge吸收體之內產生的電子-電洞對因此必須被分開，且取決於極性，電子或電洞必須橫過減壓Si/Ge異質接面(Si晶圓與Ge吸收體形成異質接面二極體)與通過Si晶圓漂移，以為 了藉由讀出端上的植入物被收集，其間距定義像素尺寸。該概念具有2個主要缺點：(1)因為4%的晶格失配，Si/Ge界面必然地有非常高密度的失配位錯。該些位錯作為產生/再結合中心，對Si-Ge二極體在黑暗中之反向電流形成重要的貢獻(參見實例Colace et al.in IEEE Photonics Technology Letters 19,1813(2007)，其全部揭露在此以引用之方式併入本文)；(2)因為僅有50Ωcm的低室溫電阻率，純Ge並非大型區域偵測器應用的理想材料。為此原因Ge偵測器通常必須被冷卻至液態氮的溫度(參見實例US Patent No.5,712,484 to Harada and http：//www.canberra.com/products/detectors/germanium-detectors.asp，其全部揭露在此以引用之方式併入本文)。
發明的目的係提供單片像素偵測器，其基於CMOS處理讀出電子元件、和晶格與熱匹配兩者、以及不匹配的吸收體層，而沒有任何特殊高溫金屬化層的需要。在單片單元中讀出電子元件晶圓與吸收晶圓的組合係藉由室溫共價接合獲得的導電接合被提供。強共價晶圓接合於接近室溫下被完成係為可能，例如藉由EVGroup所製造之設備的方法(參見實例C.Flötgen et al.in ECSTransactions 64,103(2014)，其全部揭露在此以引用之方式併入本文)。本發明同樣適用於單片像素偵測器具有Si吸收體以及高Z材料製成的吸收體。特別是，即使是對於高Z吸收體材料，其提供大面積的單片像素感測器，例如在平板偵測器 中的使用，目前並無大晶圓可以可承受成本被製造。取決於應用，其基於薄化Si晶圓之共價接合，其含有具有具有作為吸收體之薄化Si晶圓、乘載磊晶吸收層之薄化Si晶圓、或由高品質之任何半導體材料製成的厚吸收晶圓之讀出電子元件。
本發明的目的為提供用於高能X射線與粒子偵測和成像的單片CMOS積體像素感測器。
本發明的另一目的為提供適用於高能X射線與粒子偵測和成像的單片積體像素感測器，其中讀出電子元件與單晶吸收體被並列在CMOS處理矽晶圓之相同或者相反側上。
本發明的又一目的為提供用於高能X射線與粒子偵測和成像的單片CMOS積體像素感測器，其藉由低溫晶圓接合被製造。
本發明的另一目的為提供適用於高能X射線與粒子偵測和成像的單片CMOS積體像素感測器，其藉由具有在吸收晶圓上方之讀出電子元件的CMOS處理晶圓之低溫晶圓接合被製造。
本發明的進一步目的為提供適用於高能X射線與粒子偵測和成像的單片像素感測器，其藉由接合在具有磊晶吸收層之基板上方具有讀出電子元件之CMOS處理晶圓被製造。
本發明的又一進一步目的為提供適用於高能解析X射線與粒子偵測和成像的單片像素感測器。
本發明的又一目的為提供能單光子或單粒子偵測之單片像素感測器。
本發明教導單片像素偵測器之結構與製造方法，其用於高能粒子形式的放射線之偵測與成像，可具有質量或係為無質量(例如X射線光子)。像素偵測器包含具有CMOS處理讀出電子元件的Si晶圓，其經由以植入物為形式之電荷收集器或具有形成單片單元之單晶吸收體的金屬墊來通訊。單片單元藉由晶圓接合CMOS處理Si讀出晶圓於吸收晶圓上方，用以收集與處理藉由入射在吸收體上之放射線所產生的電子信號。本發明之該些與其他目的在圖示、詳細說明以及申請專利範圍中被描述。
10‧‧‧裝置
12‧‧‧CMOS處理晶圓
14‧‧‧讀出電子元件
16‧‧‧前側
18‧‧‧吸收體
20‧‧‧背側
22‧‧‧高能粒子
24‧‧‧電子-電洞對
26‧‧‧電場線
28‧‧‧漂移區域
30‧‧‧電壓
32‧‧‧金屬化背接觸
34‧‧‧表面
38‧‧‧電荷收集器植入物
40‧‧‧讀出電路
41‧‧‧像素
42‧‧‧電荷
44‧‧‧電荷
210‧‧‧單片地積體像素偵測器
212‧‧‧CMOS處理晶圓
214‧‧‧讀出電子元件
216‧‧‧前側
218‧‧‧吸收晶圓
219‧‧‧表面
220‧‧‧背側
228‧‧‧漂移區域
230‧‧‧電壓
232‧‧‧接觸
236‧‧‧第一介電質層
238‧‧‧電荷收集器植入物
241‧‧‧像素
250‧‧‧直接晶圓接合
252‧‧‧吸收區塊
254‧‧‧溝槽
256‧‧‧Si基板
258‧‧‧界面
274‧‧‧側壁
210’‧‧‧單片地積體像素偵測器
210”‧‧‧單片地積體像素偵測器
210'''‧‧‧單片地積體像素偵測器
218’‧‧‧像素化吸收晶圓
218”‧‧‧吸收層
218'''‧‧‧像素化吸收層
219’‧‧‧表面
219”‧‧‧表面
219'''‧‧‧表面
232’‧‧‧金屬化背接觸
236’‧‧‧介電質層
250’‧‧‧直接晶圓接合
250”‧‧‧直接晶圓接合
252’‧‧‧吸收區塊
253’‧‧‧接合表面
254’‧‧‧溝槽
257”‧‧‧吸收晶圓
257'''‧‧‧吸收晶圓
274’‧‧‧側壁
310‧‧‧單片像素偵測器
312‧‧‧Si晶圓
314‧‧‧讀出電子元件
316‧‧‧表面
320‧‧‧背側表面
328‧‧‧漂移區域
334‧‧‧下表面
336‧‧‧上表面
338‧‧‧電荷收集器植入物
340‧‧‧部分
341‧‧‧像素
350‧‧‧導電接合
352‧‧‧分離區塊
354‧‧‧溝槽
360‧‧‧處理晶圓
362‧‧‧表面
370‧‧‧接合
372‧‧‧絕緣材料
374‧‧‧側壁
376‧‧‧介電質層
312’‧‧‧晶圓
320’‧‧‧表面
328’‧‧‧漂移區域
332’‧‧‧金屬接觸
410‧‧‧單片像素偵測器
412‧‧‧Si晶圓
414‧‧‧讀出電子元件
416‧‧‧前側表面
420‧‧‧背側表面
428‧‧‧漂移區域
430‧‧‧電壓引線
432‧‧‧金屬層
434‧‧‧金屬化表面
436‧‧‧介電質層
438‧‧‧電荷收集器植入物
440‧‧‧部分
441‧‧‧像素
450‧‧‧導電共價接合
452‧‧‧吸收區塊
454‧‧‧溝槽
456‧‧‧Si基板
457‧‧‧吸收晶圓
458‧‧‧界面
460‧‧‧處理晶圓
462‧‧‧表面
472‧‧‧填充材料
474‧‧‧側壁
476‧‧‧介電質層
480‧‧‧處理晶圓
482‧‧‧表面
488‧‧‧表面
490‧‧‧表面
412’‧‧‧晶圓
420’‧‧‧背側表面
428’‧‧‧漂移區域
456’‧‧‧基板
457’‧‧‧吸收晶圓
472’‧‧‧填充材料
490’‧‧‧表面
512‧‧‧Si晶圓
514‧‧‧讀出電子元件
516‧‧‧前側表面
518‧‧‧磊晶吸收層
520‧‧‧表面
528‧‧‧漂移區域
534‧‧‧表面
536‧‧‧介電質層
538‧‧‧電荷收集器
540‧‧‧部分
541‧‧‧像素
552‧‧‧吸收區塊
554‧‧‧溝槽
556‧‧‧晶圓
557‧‧‧吸收晶圓
558‧‧‧界面
560‧‧‧處理晶圓
562‧‧‧表面
572‧‧‧介電質填充材料
574‧‧‧側壁
576‧‧‧介電質層
588‧‧‧表面
590‧‧‧表面
512’‧‧‧CMOS處理晶圓
520’‧‧‧背側表面
528’‧‧‧漂移區域
557’‧‧‧吸收晶圓
558’‧‧‧表面
610‧‧‧單片像素偵測器
612‧‧‧CMOS處理晶圓
614‧‧‧讀出電子元件
616‧‧‧前側表面
618‧‧‧吸收晶圓
630‧‧‧電壓
632‧‧‧金屬接觸
634‧‧‧上表面
636‧‧‧下表面
638‧‧‧電荷收集器金屬墊
639‧‧‧表面
640‧‧‧像素電子元件
641‧‧‧像素
643‧‧‧表面
650‧‧‧導電接合
652‧‧‧氧化物半導體接合
660‧‧‧電場
662‧‧‧電子-電洞對
663‧‧‧電子
664‧‧‧X射線光子
665‧‧‧電洞
100‧‧‧實施例
200‧‧‧實施例
200’‧‧‧實施例
200”‧‧‧實施例
200'''‧‧‧實施例
300‧‧‧製造
400‧‧‧製造
500‧‧‧製造
600‧‧‧實施例
圖1係為曲線圖，其顯示依據Ge含量x之函數的Si1-xGex合金之能帶間隙的相依性。
圖2係為單片像素偵測器之剖面圖，其在晶圓的背側上具有吸收體以及在前側具有CMOS處理電子元件。
圖3A係為單片像素偵測器之剖面圖，其在CMOS處理讀出電子元件的背上具有接合吸收晶體。
圖3B係為單片像素偵測器之剖面圖，其具有被接合於CMOS處理讀出電子元件的背上之像素化吸收晶體。
圖3C係為單片像素偵測器之剖面圖，其具有被接合 於CMOS處理讀出電子元件的背上之磊晶吸收層的基板。
圖3D係為單片像素偵測器之剖面圖，其具有被接合於CMOS處理讀出電子元件的背上之像素化磊晶吸收層的基板。
圖4A係為CMOS處理晶圓之剖面圖，其具有讀出電子元件。
圖4B係為CMOS處理晶圓之剖面圖，其具有讀出電子元件與處理晶圓。
圖4C係為被接合於處理晶圓之薄化CMOS處理晶圓之剖面圖。
圖4D係為薄化CMOS處理晶圓之剖面圖，其具有讀出電子元件與吸收層。
圖4E係為薄化CMOS處理晶圓之剖面圖，其具有被接合於前端之讀出電子元件與處理晶圓，以及被接合於背上之吸收層。
圖4F係為薄化CMOS處理晶圓之剖面圖，其具有被接合於前端之讀出電子元件與處理晶圓，以及被接合於背上之像素化與鈍化之吸收層。
圖4G係為薄化CMOS處理晶圓之剖面圖，其具有被接合於前端之讀出電子元件、處理晶圓，以及被接合於背上之像素化、鈍化與接觸之吸收層。
圖5A係為CMOS處理晶圓之剖面圖，其具有讀出電子元件。
圖5B係為晶圓之剖面圖，其具有像素化與鈍化之磊 晶吸收層。
圖5C係為CMOS處理晶圓之剖面圖，其具有讀出電子元件與處理晶圓。
圖5D係為晶圓之剖面圖，其具有像素化與鈍化之磊晶吸收層與處理晶圓。
圖5E係為被接合於處理晶圓之薄化CMOS處理晶圓之剖面圖。
圖5F係為薄化基板之剖面圖，其具有被接合於處理晶圓之像素化磊晶吸收層。
圖5G係為翻轉薄化基板之剖面圖，其具有被接合於處理晶圓之像素化磊晶吸收層。
圖5H係為薄化CMOS處理晶圓之剖面圖，其被接合於具有像素化磊晶吸收層之薄化基板。
圖5I係為薄化CMOS處理晶圓之剖面圖，在處理晶圓的移除之後，其被接合於具有像素化磊晶吸收層之薄化晶圓。
圖5J係為薄化CMOS處理晶圓之剖面圖，在處理晶圓與接合殘留物的移除之後，其被接合於具有像素化磊晶吸收層之薄化晶圓。
圖5K係為薄化CMOS處理晶圓之剖面圖，其被接合於具有像素化磊晶吸收層之薄化基板。
圖6A係為CMOS處理晶圓之剖面圖，其具有讀出電子元件。
圖6B係為晶圓之剖面圖，其具有像素化與鈍化之磊 晶吸收層。
圖6C係為CMOS處理晶圓之剖面圖，其具有讀出電子元件與處理晶圓。
圖6D係為晶圓之剖面圖，在化學機械拋光之後，其具有像素化與鈍化之磊晶吸收層。
圖6E係為被接合於處理晶圓之薄化CMOS處理晶圓之剖面圖。
圖6F係為薄化CMOS處理晶圓之剖面圖，其被接合於像素化磊晶吸收層。
圖6G係為薄化CMOS處理晶圓之剖面圖，在基板移除之後，其被接合於像素化磊晶吸收層。
圖6H係為薄化CMOS處理晶圓之剖面圖，其具有在基板移除與電接觸形成之後，被接合於像素化磊晶吸收層之讀出電子元件。
圖7A係為接合之前的薄化CMOS處理讀出晶圓與吸收晶圓之剖面圖，用以產生單片像素偵測器。
圖7B係為單片像素偵測器之剖面圖，其包含被接合於CMOS處理讀出晶圓之上的吸收晶圓。
較佳實施例之詳細說明
本發明的目的為解決材料不一致性的問題，防止敏感、大面積之單片像素偵測器的製造，例如具有例如高達約20×20cm2或甚至約40×40cm2之尺寸的平板偵測器。 對於具有Si吸收體之偵測器，此種不一致性可由CMOS處理讀出晶圓與吸收層所需之高度不同的摻雜級別構成。通常，用於CMOS處理之晶圓基板具有高達約30Ωcm的電阻，然而吸收層較佳應具有約500Ωcm或甚至更佳地高於1000Ωcm、或高達10’000Ωcm或甚至高達30’000Ωcm的電組，以為了在相對低的電壓消耗電荷載體。特別對於適用於具有約40keV以上高能之X射線光子之不同偵測的偵測器，不一致性係由於使用高Z材料用以增強吸收之需求。本發明藉由低溫直接晶圓接合技術之方法克服該些不一致性，因此CMOS處理讀出電子元件與單晶吸收晶圓被結合在偵測結構中，形成單片單元。橫跨CMOS處理讀出電子元件與吸收晶圓之間之接合介面的有效電荷收集藉由例如像EV Group所製造之高真空接合設備被實現(參見實例C.Flötgen et al.in ECS Transactions 64,103(2014)，其全部揭露在此以引用之方式併入本文)。不受拘束的電荷收集進一步要求域外與/或原位表面準備技術，其為晶圓接合提供乾淨、無氧化物的表面。本發明原則上適用於任何吸收材料，其中由高品質單晶組成之大晶圓係為可得或將來可成為可得，例如像是Si、GaAs、CdTe、CdZnTe以及SiGe。或者，本發明係適用於吸收材料，其可被外延地生長在大Si晶圓上，只要其基本上為無缺陷，即，該些材料之磊晶層最佳地包括低於約105-106cm-2或甚至低於104-105cm-2之錯位密度。一較佳材料之類別被鑑別為具有Ge含量x在0.2x0.8之間、或甚 至更佳的在0.6x0.8之間的Si1-xGex合金。Si1-xGex合金的能帶結構係為根據圖1所示0x0.8具有能帶間隙0.9eV以上的類Si(參見實例J.Weber et al.in Phys.Rev.B 40,5683(1989)，其全部揭露在此以引用之方式併入本文)。該些能帶間隙相較於Ge總計為0.66eV的能帶間隙大。電荷載體之熱產生將因此相應地被降低，導致基於該合金吸收體之高出較多的電阻和較低的暗電流。反之，此被期望大大地放寬用於偵測器的冷卻規範。
藉由構造，本發明之單片像素偵測器被期望用以提供單光子或單粒子偵測。本發明之單片像素偵測器也因此適用於能量鑑別，因此入射在吸收體上之粒子之能量，可藉由使用藉由讀出電子元件處理之電脈衝的脈衝高度分析被測量。
現在參考包含單片CMOS積體像素偵測器之單片單元的一般實施例100，圖2顯示裝置10之剖面圖，其由具有在前側16上之讀出電子元件14與在後側20上之吸收體18的CMOS處理晶圓12構成。CMOS處理晶圓12較佳係為Si晶圓，如本技術領域中所知的。吸收體18係為一般吸收體，在實施例中中可係為吸收晶圓，其完全由以單晶形式之吸收體材料所構成。或者，吸收體18可係為在吸收晶圓上之單晶吸收體層，其可係為異質的，部分地由作為吸收層支撐與對整體吸收貢獻不大之材料組成。入射在吸收體18上之X射線或高能粒子22可創造電子-電洞對24，其可被拉開，當藉由電場線26表示電場時，其 存在厚度h之吸收體18中與厚度d之Si晶圓12之漂移區域28中，個別的電荷42、44(電子、電洞)分別地飄移向晶圓12之前側16與吸收體18之表面34。取決施加於吸收體18之金屬化背接觸32上之電壓30的符號，任一個孔42或電子44可沿著電場線26飄移向晶圓12的前側16，用以藉由定義尺寸L之偵測器之像素41的電荷收集器植入物38被收集。像素尺寸L可以在約5-200μm的範圍內，較佳的數值取決於應用。用於電腦斷層攝影(CT)與其他醫療應用，較佳的像素尺寸可在例如100-200μm或50-100μm的範圍內。用於非破壞性試驗(NDT)應用，較佳的尺寸像素可在例如50-100μm的範圍內。用於核粒子檢測，L更好可為約20-50μm。用於透射電子顯微(TEM)與次級離子質譜(SIMS)中之電子檢測，L更好可為在約5-25μm的範圍內。被包括在藉由電荷收集器植入物38收集之電荷42或44中的電子信號，其可隨後藉由用於包含讀出電子元件14之像素41的本地讀出電路40被處理成數位信號。可以理解的是裝置10與例如PCB板通訊，其被設計用於信號通路、進一步處理與用於和本領域所熟知的資料收集、操控以及顯示單元之通訊。適當的是維持漂移區域28之厚度d低，以為了限制用於其減壓與吸收體18之減壓一起所要求的電壓30。兩個區域18與28之充分減壓係為恰當，以為了藉由擴散避免載體收集與最大化裝置10之靈敏度。較佳地，厚度d係在10-100μm或更佳地約10-50μm或甚至更佳 地約10-20μm之範圍內。吸收體18之最佳厚度h取決於吸收體材料與被檢測之粒子的能量。其範圍可從約20μm至200μm或從200μm至1mm或甚至到數mm。一般而言，吸收體18之減壓的程度取決於裝置10之操作溫度、吸收體材料的電阻率與外加電壓30。因此較佳的是保持吸收體之室溫電阻率盡可能地高，以為了限制電壓30。對於Si吸收體，電阻率可係為約5’000-10’000Ωcm或10’000-20’000Ωcm或甚至20’000-30’000Ωcm。對於SiGe吸收體只要Ge含量保持低於約80%，該數據可係為可與Si相比，使得能帶結構係為類Si。對於Cr補償GaAs，室溫電阻率可係為甚至更高，例如高達2.5×109Ωcm(參見實例M.C.Veale et al.in Nucl.Instr.Meth.Phys.Res.A 752,6(2014)，其全部揭露在此以引用之方式併入本文)。CdTe吸收體與Cd1-xZnxTe合金吸收體例如具有x=0.1可分別地具有約109與1010Ωcm之電阻率(參見實例S.Del Sordo et al.,in Sensors 9,3491(2009)，其全部揭露在此以引用之方式併入本文)。
本發明之單片CMOS積體偵測器之一優點係為其對大面積之可擴展性，如同例如用於平板偵測器所要求的，其可假定20×20cm2之尺寸或甚至較大尺寸高達約40×40cm2。
本發明之單片CMOS積體偵測器之另一優點係為其提供單光子或單粒子偵測的能力。相較於本領域中已知的典型單晶或非晶矽吸收體，偵測器靈敏度之極限限制係為本 發明之單晶吸收體之更好的電輸送特性(高載體遷移率、無陷阱與複合中心)之結果。
本發明之單片CMOS積體偵測器之又另一優點係為其提供所偵測之無質量光子與具質量之基本粒子的能量解析力的能力。
現在參考圖3A，單片地積體像素偵測器210之第一實施例200包含在其前側216上具有讀出電子元件214之CMOS處理晶圓212，與藉由低溫晶圓接合於其背側220之上的吸收晶圓218。實施例200可特別地適用於由Si或由熱膨脹係數α不強偏離Si之材料所製造的吸收晶圓218，使得例如300℃之溫和溫度改變的熱誘發應變係為約10-4以下。例如對於SiC，熱膨脹係數之不匹配(αSiC-αSi)/αSi在室溫中總計為約8%，300℃之室溫變化△T產生約6×10-5的熱應變εth。實施例200也可被應用於吸收晶圓218，其係為與Si熱不匹配，例如像是Ge、GaAs、CdTe以及Cd1-xZnxTe合金，其所有之不匹配係為120%以上，提供在低溫下被進行之晶圓接合。使用於接合製程之溫度因此較佳選擇係為400℃以下、或更佳地為300℃以下以及甚至更佳地為200℃以下。最理想的溫度係為100℃以下、或甚至為室溫。100℃的溫度變化對Ge/Si、GaAs/Si、Ge/Si以及CdTe/Si接合導致僅約3×10-4之熱應變εth，而對於300℃之△Tεth係為約10-3。單晶吸收晶圓218藉由直接晶圓接合250被接合於CMOS處理晶圓212之背側表面220。晶圓212之背側表面220與吸收晶圓 218之表面219之間的直接晶圓接合250較佳係為共價接合，其提供導電接觸，較佳為吸收晶圓218與橫跨晶圓212之整個背側表面220的漂移區域228之間具有很少或無界面態以及無氧化物。較佳地，漂移區域228之厚度d係在10-100μm或更佳地約10-50μm或甚至更佳地約10-20μm之範圍內。為了建立緊密電接觸，晶圓212之背側表面與吸收晶圓218之接合表面必須係為原子級平坦與無粒子。建議在共價接合所要求之表面處理之前，晶圓212之背側表面220與吸收晶圓218之接合表面219須經過化學機械拋光步驟。接合處理可包含在接合設備中退火之選擇性原位預接合之步驟，用以在任何原位表面處理之前減少水分，提供適用於共價接合之無氧化物表面。退火溫度範圍可在100℃與200℃之間、或在200℃與300℃之間。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單之域外(接合設備外部)與原位步驟(接合設備內部)，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除的較佳方法可係為低能量H或H離子撞擊。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此 以引用之方式併入本文)。用於原位表面氧化物移除之另一方式可係為高能的、較佳為稀有氣體或氮粒子撞擊(濺鍍)，例如藉由帶電荷之Ar+、N2 +以及N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
導致電導電帶之共價接合係較佳地於400℃以下或更佳地於300℃以下或甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。共價接合後可接著選擇性後接合退火，較佳地在低溫中，例如於100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間的低溫。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓212之金屬化的崩解。
吸收晶圓被提供金屬化背接觸232。當大電壓230被施加於接觸232與電荷收集器植入物238之間時，其基本上導致CMOS處理晶圓212之吸收晶圓218與漂移區域228中的減壓，藉由吸收高能材料粒子或光子所產生之電子-電洞對在相關的電場中被分離，並沿著電場線26移動，而非藉由擴散遷移。取決於電壓230之信號，任一的電子或電洞藉由電荷收集器植入物238與金屬電極232被 收集。單片積體像素偵測器210之像素241之尺寸係因而藉由植入物238之間隔L被定義。
現在參考圖3B，單片地積體像素偵測器210’之第二實施例200’包含在其前側216上具有讀出電子元件214之CMOS處理晶圓212，與藉由低溫晶圓接合於其背側220之上的像素化吸收晶圓218’。實施例200’可以特別適用於吸收晶圓218’，其與Si係為晶格匹配但熱不匹配，例如像是Gap，晶格參數不匹配(aGaP-aSi)/aSi係為約3.5×10-3且熱膨脹係數(αGaP-αSi)/αSi之不匹配約81%。在較小程度上其也可適用於吸收晶圓218’，其與Si係為熱與晶格不匹配，例如像是Ge、GaAs、CdTe、CdZnTe以及SiC，其中前兩個之晶格參數不匹配係為約4.2%以及最後三個材料的係為19%。除了SiC，該些材料之熱膨脹係數之不匹配係為約130%。包括Si吸收體之像素化吸收體，因為電荷載體在其往電荷收集器的途中不能盡可能地分散，而具有改善之空間解析度的附加效益。吸收晶圓218’係為像素化，即，其由寬度w1之分離吸收區塊252所構成，藉由寬度w2之溝槽254被分開。吸收區塊252之側壁274最佳地係為藉由第一介電質層236被鈍化，接著選擇性地藉由進一步介電質層，用以當偵測器210’在操作時防止沿著側壁274之表面洩漏。分離吸收區塊252之寬度w1可係為更大、等於或小於藉由電荷收集器植入物238定義之像素尺寸L。寬度w1可因此介於約200-500μm之間或約100-200μm之間或50-100μm之間的範圍內。寬度最佳係 為根據熱不匹配之尺寸被選擇，以為了避免接合過程或選擇性後接合退火期間的熱裂之形成。溝槽254之寬度w2最佳地係為小於分離吸收區塊252之寬度w1，或甚至更佳地為更小。溝槽254之寬度w2可係與藉由本技術領域中所熟知之微影蝕刻與深式反應性離子蝕刻可達到的最小寬度一樣窄，例如像是1-5μm或甚至0.1-1μm(參見實例X.Li et al.,in Sensors and Actuators A87,139(2001)and E.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式併入本文)。CMOS處理晶圓212之較佳背側表面220與具有吸收區塊252吸收晶圓218’之表面219’藉由共價直接晶圓接合250’被接合，其提供緊密的、導電接觸，較佳為在橫跨晶圓212之整個背側220的吸收晶圓218’與偏移區域228之間，具有很少或無界面態以及無氧化物。較佳地，漂移區域228之厚度d係在10-100μm或更佳地約10-50μm或甚至更佳地約10-20μm之範圍內。為了建立緊密電接觸，晶圓212之背側表面與吸收晶圓218’之接合表面必須係為原子級平坦與無微粒。建議在共價接合所要求之表面處理之前，晶圓212之背側表面220與吸收晶圓218’之接合表面須經過化學機械拋光步驟。接合處理最佳地包含選擇性原位預接合退火之步驟，用以在任何原位表面處理之前減少水分，提供適用於共價接合之無氧化物表面。退火溫度範圍可在100℃與200℃之間、或在200℃與300℃之間。吸收晶圓218’到吸收區塊252的圖案最佳地係在選擇 性低溫後接合退火之後被進行，以為了避免後接合退火期間因為晶圓212與吸收晶圓218’之不同的熱膨脹係數所施加的應力。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於原位表面氧化物移除之另一方式可係為高能的、較佳為稀有氣體或氮微粒撞擊(濺鍍)，例如藉由帶電荷之Ar+、N2 +或N+離子或中性的Ar或N原子或N2，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
導致電導電帶之共價接合係較佳地於400℃或更佳地 於300℃以下與甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。共價接合後可接著選擇性後接合退火。後接合退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓212之金屬化的崩解。吸收晶圓218’被提供金屬化背接觸232’。分離吸收區塊252可因此藉由金屬化背接觸232’被電連接，基本上延伸橫跨吸收晶圓之整個表面。
當大電壓230被施加於吸收晶圓218’之金屬化背接觸232’時，其基本上導致CMOS處理晶圓212之吸收晶圓218’與漂移區域228中的減壓，藉由吸收高能材料粒子或光子所產生之電子-電洞對在相關的電場中被分離，並沿著電場線26移動，而非藉由擴散遷移。取決於電壓230之信號，任一的電子或電洞藉由電荷收集器植入物238被收集，其定義像素241之尺寸L，與金屬電極232’。
現在參考圖3C，第三實施例200”結構上類似該第一實施例(圖3A)但具有包含在Si基板上之磊晶層之吸收晶圓。單片地積體像素偵測器210”之第三實施例係由在其前側216上具有讀出電子元件214之CMOS處理晶圓212、與藉由低溫晶圓接合於其背側220上之吸收晶圓257”構成。實施例200”可特別適用於吸收層218”，其不可以適用於晶圓製造之大單晶的形式被生長，但其可以在大Si基板256上之磊晶層的形式被生長。磊晶吸收層 218”最佳地係為半導體材料製成，其基本上係為晶格匹配於Si基板，例如像是GaP，其晶格參數不匹配(aGaP-aSi)/aSi係為約3.5×10-3，以為了避免失配錯位之高密度出現在基板與磊晶層之間的界面258。其也可包含成分分級層，其中最接近具Si基板之界面的層係為晶格匹配，例如GaP1-xAsx合金，x範圍從0到1，在幾μm之厚度之內，例如約3-5μm或約5-10μm，在其純GaAs之約4%特性之完全晶格不匹配被達到以後，與厚GaAs蓋層可被加入，例如包含約10-50μm、或最佳為約50-100μm或甚至100-200μm的厚度。取決於分層率，即，該比率其中之組成x作為層厚度之函數被改變，錯位被分佈在分級層的較小或較大面積上方。分層率較小，每層之體積百分率的失配位錯之密度則較低。延伸於分級層的生長前端的穿透位錯之密度與遞減分層率係為相對應地減少，如熟悉本技術領域人員已知的。
為了避免因為基板256與磊晶吸收層218”之表面階梯高度之不同的反相邊界之形成，基板256可為來自正常的精確之同軸晶圓取向之稍微斜切，其可最佳地(001)被取向，例如在[110]方向中約2°-4°或甚至4°-6°。
基板256最佳地係在具有CMOS處理晶圓212之直接晶圓接合被形成之前被薄化。薄化基板256之較佳的厚度係在約10-100μm之間，且更佳地係在約10-50μm之間以及甚至更佳地係在約10-20μm之間。
在實施例200”中，直接晶圓接合250”係為CMOS處 理晶圓212之背側220與基板256之表面219”之間的共價Si-Si接合，磊晶吸收層218”生長在其上。為了緊密、導電接觸之被建立，晶圓212之背側表面220與基板256之接合表面219”必須係為原子級平坦與無微粒。較佳地，漂移區域228之厚度d係在10-100μm或更佳地約10-50μm或甚至更佳地約10-20μm之範圍內。建議在共價接合所要求之表面處理之前，晶圓212之背側表面220與基板256之接合表面須經過化學機械拋光步驟。接合處理最佳地包含選擇性原位預接合退火之步驟，用以在原位表面處理之前減少水分，提供適用於共價接合之無氧化物表面。退火溫度可在100℃與200℃之間，或在200℃與300℃之間的範圍。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於表面氧化物移除之另一方式可係為高能的、較佳為氮或稀有氣體粒子撞擊，例如藉由帶電荷之Ar+、 N2 +以及N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
導致電導電帶之共價接合係較佳地於400℃以下或更佳地於300℃以下或甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。後接合退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓212之金屬化的崩解。
吸收晶圓257”被提供金屬化背接觸232在磊晶吸收層218”上。當大電壓230被施加於吸收晶圓之金屬化背接觸232時，其基本上導致CMOS處理晶圓212之吸收晶圓257”與漂移區域228中的減壓，藉由吸收高能材料粒子或光子所產生之電子-電洞對在相關的電場中被分離，並沿著電場線26移動，而非藉由擴散遷移。取決於電壓230之信號，任一的電子或電洞藉由電荷收集器植入物238被收集，其分別地定義像素241之尺寸L，與金屬電極232。
現在參考圖3D，第四實施例200'''結合第二與第三實施例之特徵。單片地積體像素偵測器210'''之第四實施例包含在其前側216上具有讀出電子元件214之CMOS處理晶圓212，與像素化吸收晶圓257'''，其包含在大Si基板256上之像素化吸收層218'''，該基板藉由低溫晶圓接合被接合於CMOS晶圓212之背側220上。實施例200'''係為吸收層218'''之較佳的實施例，其不能以適用於晶圓製造之大單晶形式被生長，但其可以寬度w3之磊晶吸收區塊252’的形式、作為像素化磊晶吸收層218'''被生長，其藉由在大Si基板256上之寬度w4之溝槽254’被分開。包括Si吸收體之像素化吸收體，因為電荷載體在其往電荷收集器的途中不能盡可能地分散，而具有改善之空間解析度的附加效益。吸收區塊252’之側壁274’最佳地係為藉由第一介電質層236’被鈍化，接著選擇性地藉由進一步介電質層，用以當偵測器210'''在操作時防止沿著側壁274’之表面洩漏。分離吸收區塊252’之寬度w3可係為大於、相等或小於藉由電荷收集器植入物238所定義的像素尺寸L。寬度w3可在約50-100μm之間或較佳地在20-50μm之間或甚至更佳地在5-20μm之間或甚至在1-5μm之間的範圍。可選擇寬度w3之較佳值，以為了藉由吸收區塊252’之彈性鬆弛釋放失配應力，以保持其無缺陷。溝槽254’之寬度w4最佳地係為小於吸收區塊252’之寬度w3，或甚至更佳地為更小。對於藉由ART中介電質遮罩開口之間距定義之吸收區塊252’，其可係為如藉由微影蝕刻與深式反 應性離子蝕刻技術可達到之最小寬度一樣窄，例如1-5μm或甚至約0.1-1μm。藉由吸收區塊252’之自限側向成長所獲得之溝槽之寬度w4可係為甚至更小，例如100nm-１μm、或甚至20nm-100nm。
實施例200'''係為吸收層之最佳地實施例，其與Si基板256係同時為晶格與熱不匹配，但也可被應用於例如Si吸收體本身之晶格匹配吸收體。磊晶吸收層218'''最佳地材料可係為Si1-xGex合金，其較佳地具有20%以上之Ge含量，且其較佳地係為成分分級，例如從純Si以上到最終之Ge含量。在實施例之較佳態樣中，Si1-xGex合金可具有約0.6x0.8之高Ge含量x。在實施例之甚至更佳態樣中，Si1-xGex合金可係為成分分級為約0.6x0.8之高Ge含量x，與選擇性地具有相同或幾乎相同的恆組成之蓋區域，例如分級部分之最終組成在1-2%之內，其可例如為線性地分級。在實施例200'''之最佳的態樣中，在Si基板256與像素化磊晶吸收層218'''之間的界面258基本上係為無缺陷，即，顯示約105-106cm-2或甚至104-105cm-2或甚至更小之錯位密度。如同熟悉本領域之人員所知，其可藉由例如選擇半導體區塊252’之寬度w3達成，其形成像素化磊晶吸收層218'''與分級率均夠小，用以允許吸收層218'''之磊晶生長期間之失配應力的彈性鬆弛(參見實例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式併入本文)。分級率較佳可選擇約在2-3%之間、或更佳地在1-2%之間、或甚至在0.5-1%之 間。在實施例之其他態樣中，基板256與像素化吸收層218'''之區塊252’之間的界面區域258可能係不為基本上無缺陷，而是當大電壓230被施加於吸收層218'''與CMOS處理晶圓212之植入物238的金屬化背接觸232’時，足夠小的尺寸用以維持暗電流在可接受之程度。如同熟悉本領域之人員所知，該小界面區域通常被使用例如在深寬比捕獲(ART)之技術，其中穿透位錯被捕獲在電介質遮罩中之窗孔的側壁，在其中半導體被選擇性生長(參見實例I.Åberg et al.,IEDM San Francisco,2010，其全部揭露在此以引用之方式併入本文)。在ART的協助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或Cd1-xZnxTe合金。
溝槽254’之寬度w4最佳地係為小於吸收區塊252’之寬度w3，或甚至更佳地為更小。當自限磊晶生長方法與深圖形化基板如本被使用來定義吸收區塊252’之尺寸w3，如同本領域所熟知，溝槽之寬度w4可係為1μm以下或200nm以下或甚至100nm以下(參見實例International Patent Application No.WO 2011/135432 to von Känel，其全部揭露在此以引用之方式併入本文)。或者，當ART之方法被使用來定義吸收區塊252’之尺寸w3，溝槽254’之寬度w4可藉由電介質窗孔之間距被定義，其可係為如藉由被使用於圖形化電介質遮罩之微影蝕刻與深式反應性離子蝕刻技術可達到之最小寬度一樣窄，例如像是1-5μm或甚至0.1-1μm。
CMOS處理晶圓212之較佳背側表面220與基板256之表面219'''藉由共價接合250”被接合，其提供緊密導電接觸，較佳為在橫跨晶圓212之整個背側220的吸收晶圓257'''與偏移區域228之間，具有很少或無界面態以及無氧化物。
基板256最佳地係在具有CMOS處理晶圓212之直接晶圓接合被形成之前被薄化。薄化基板256之較佳的厚度係在約10-100μm之間，且更佳地係在約10-50μm之間以及甚至更佳地係在約10-20μm之間。在實施例之其他態樣中，基板可完全地被移除。這可藉由接合吸收晶圓257'''之分離吸收區塊252’的表面253’於晶圓212之220的背側表面之上被達成。在實施例之此態樣中，如果分離吸收區塊252’之表面253’不是矽表面，導電直接晶圓接合250”可不再係為Si-Si接合。
較佳地，CMOS晶圓212也被薄化，使得漂移區域228之厚度d係在10-100μm或更佳地約10-50μm或甚至更佳地約10-20μm之範圍內。為了緊密、導電接觸之被建立，晶圓212之背側表面220與基板256之接合表面必須係為原子級平坦與無微粒。建議在共價接合所要求之表面處理之前，晶圓212之背側表面220與吸收晶圓257'''之接合表面須經過化學機械拋光步驟。接合處理最佳地包含選擇性原位預接合退火之步驟，用以在原位表面處理之前減少水分，提供適用於共價接合之無氧化物表面。退火溫度可在100℃與200℃之間，或在200℃與300℃之間的 範圍。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於原位表面氧化物移除之另一方式可係為高能的、較佳為氮或稀有氣體粒子撞擊，例如藉由帶電荷之Ar+、N2 +或N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
導致電導電帶之共價接合係較佳地於400℃以下或更佳地於300℃以下或甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。接合後可接 著選擇性後接合退火。退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓212之金屬化的崩解。吸收晶圓257'''被提供金屬化背接觸232’。分離吸收區塊252’可因此藉由金屬化背接觸232’被電連接，基本上延伸橫跨吸收晶圓之整個吸收體表面。
當大電壓230被施加於吸收晶圓257'''之金屬化背接觸232’時，其基本上導致CMOS處理晶圓212之吸收體257'''與漂移區域228中的減壓，藉由吸收高能材料粒子或光子所產生之電子-電洞對在相關的電場中被分離，並沿著電場線26移動，而非藉由擴散遷移。取決於電壓230之信號，任一的電子或電洞藉由電荷收集器植入物238被收集，其分別地定義像素241之尺寸L，與金屬電極232’。
現在參考圖4A-G，單片像素偵測器310之製造300可包括以下步驟。在第1步驟(圖4A)中，Si晶圓312，其可係為具有電阻較佳為100Ωcm以上或更佳為500Ωcm以上或甚至更佳為1000Ωcm以上之輕微P摻雜，其係為CMOS處理，用以獲得讀出電子元件314，部分340可被包含在尺寸L之每個像素341中，藉由電荷收集器植入物338之間隔被定義。在第2步驟(圖4B)中，處理晶圓360可被接合於晶圓312之選擇性化學機械拋光表面316之上。CMOS晶圓312之表面316與處理晶 圓360之表面362之間的接合370可以不為永久接合，但必須有足夠的強度以允許CMOS晶圓312之薄化，用以在第三步驟(圖4C)中產生薄化CMOS晶圓312’。薄化可藉由例如晶圓312之背側表面320之研磨與隨後的化學機械拋光被實現，減少輕微摻雜漂移區域328’之厚度d1至200μm以下。在實施例之較佳態樣中厚度d1可係為約10-100μm、在更佳的態樣中約10-50μm、以及在甚至更佳的態樣中其可係為低至例如10-20μm。在第4步驟(圖4D)中，具有背側表面320’之薄化CMOS晶圓312被接合於厚度h1之吸收晶圓318(具有下表面334)的上表面336之上。吸收晶圓318也可可在用於共價接合所要求之表面處理之前接受化學機械拋光。接合處理最佳地包含選擇性原位預接合退火之步驟，用以在原位表面處理之前從晶圓312’、318減少水分，提供適用於共價接合之無氧化物表面。退火溫度可在100℃與200℃之間，或在200℃與300℃之間的範圍。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需 要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於表面氧化物移除之另一方式可係為高能的、較佳為氮或稀有氣體粒子撞擊，例如藉由帶電荷之Ar+、N2 +以及N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
導致電導電帶之共價接合係較佳地於400℃以下或更佳地於300℃以下或甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。接合後可接著在第5步驟(圖4E)中的低溫選擇性後接合退火，較佳在約100℃與200℃之間、或200℃與300℃之間、或300℃與400℃之間的範圍內，提供吸收晶圓318之表面336和CMOS處理與薄化晶圓312’之間的背側表面320’之間的強與導電接合350。相對於Si晶圓312’，若吸收材料藉由熱膨脹係數之大型失配被特徵化，例如GaAs、CdTe、Cd1-xZnxTe合金與Ge以及富含Ge之Si1-xGex合金，其所有皆為120%以上，吸收晶圓318’可以寬度w1之分離區塊352的形式被選擇性地圖形化，其在第六步驟 (圖4F)中於選擇性後接合退火之前，藉由寬度w2之溝槽354被分開，以為了避免任何不欲的熱應力。選擇性圖形化降低直接晶圓接合於吸收晶圓318’之分離區塊與薄化晶圓312’之間的接合350’。分離吸收區塊352之寬度w1可係為更大、等於或小於藉由電荷收集器植入物338定義之像素尺寸L。寬度w1可因此介於約200-500μm之間或約100-200μm之間或50-100μm之間的範圍內。寬度最佳係為根據熱不匹配之尺寸被選擇，以為了避免接合過程或選擇性後接合退火期間的熱裂之形成。若共價接合與後接合退火兩者係在足夠低的溫度下被執行，用以避免任何顯著的熱應力，圖形化可被省略。溝槽354之寬度w2最佳地係為小於吸收區塊352之寬度w1，或甚至更佳地為更小。溝槽354之寬度w2可係與藉由本技術領域中所熟知之微影蝕刻與深式反應性離子蝕刻可達到的最小寬度一樣窄(參見實例X.Li et al.,in Sensors and Actuators A87,139(2001)and E.H.Klaassen,in Sensors and Actuators A 52,132(1996)，其全部揭露在此以引用之方式併入本文)。建議可以介電質膜層376覆蓋分離吸收區塊352之側壁374，其提供表面鈍化且因此在像素感測器的操作期間減少漏電流。在第七步驟(圖4G)中，溝槽354可以絕緣材料372選擇性地被填充，且金屬接觸332’最佳可被形成為平行連接分離吸收區塊352之連續金屬化層。若吸收晶圓318之圖形化被省略，金屬接觸332’可在第六步驟(圖4F)的省略之下，反而直接地被形成在吸 收表面334上。
當大電壓330被施加於吸收晶圓318’之金屬化背接觸332’時，其基本上導致薄化CMOS處理晶圓312’之吸收晶圓318’與薄化漂移區域328’中的減壓，藉由吸收高能材料粒子或光子所產生之電子-電洞對在相關的電場中被分離，並沿著電場線26移動，而非藉由擴散遷移。取決於電壓330之信號，電子或電洞藉由像素偵測器310之電荷收集器植入物338被收集。
現在參考圖5A-K，單片像素偵測器410之製造400，可包括以下步驟，不必然地以所顯示之順序執行。在第1步驟(圖5A)中，具前側表面416與背側表面420之Si晶圓412，其可係為具有電阻較佳為100Ωcm以上或更佳為500Ωcm以上或甚至更佳為1000Ωcm以上之例如輕微P摻雜，其係為CMOS處理，用以獲得讀出電子元件414，部分440可被包含在尺寸L之每個像素441中，藉由電荷收集器植入物438之間隔被定義。在第2步驟(圖5B)中，Si基板晶圓456之表面488可被圖形化與被清潔，以便晶圓456作為用於磊晶吸收層418之基板，其以藉由寬度w4之溝槽454分開之寬度w3與高度h2的分離吸收區塊452的形式，生長於表面488上。Si晶圓456與像素化磊晶吸收層418共同包含具有吸收層表面434之吸收晶圓457。分離吸收區塊452之寬度w3可係為更大、等於或小於藉由電荷收集器植入物438定義之像素尺寸L。寬度w3可在約50-100μm之間或較佳為20-50 μm之間或甚至更佳為5-20μm之間或甚至1-5μm之間的範圍內。可選擇寬度w3之較佳值，以為了藉由吸收區塊452之彈性鬆弛釋放失配應力，以保持其無缺陷。當自限磊晶生長方法與深圖形化基板如本被使用來定義吸收區塊452之尺寸w3，如同本領域所熟知，溝槽之寬度w4可係為1μm以下或200nm以下或甚至100nm以下(參見實例International Patent Application No.WO 2011/135432 to von Känel，其全部揭露在此以引用之方式併入本文)。或者，當ART之方法被使用來定義吸收區塊452之尺寸w3，溝槽之寬度w4可係與藉由本技術領域中所熟知之微影蝕刻與深式反應性離子蝕刻可達到的最小寬度一樣窄，例如1-5μm或甚至0.1-1μm(參見實例X.Li et al.,in Sensors and Actuators A87,139(2001)and E.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式併入本文)。磊晶生長之後分離吸收區塊452之側壁474可藉由電介質鈍化層選擇性地被鈍化。鈍化層可包含例如第一介電質層436，其被設計用以當像素偵測器410在操作時控制沿著側壁474之表面洩漏。第一介電質層可係為熱氧化物或藉由原子層沈積(ALD)被形成之氧化物。鈍化層可選擇性地包含第二介電質層476，其可提供對抗環境影響之側壁474的額外保護。其可係由例如Al2O3所製成，其如同本領域中所熟悉的藉由原子層沈積被沈積。溝槽454可藉由介電質填充材料472同時被填充，用以在選擇性化學機械拋光步驟中提供穩定性，作 為吸收晶圓457之吸收層表面434之準備，用於隨後的低溫晶圓接合於處理晶圓480。
在第3步驟(圖5C)中，Si晶圓412之表面416在被接合於處理晶圓460之表面462之前，可經歷選擇性化學機械拋光步驟，作為在隨後的Si晶圓412之薄化與漂移區域428之相對應薄化中，提供機械穩定性之手段。薄化可藉由例如Si晶圓412之背側表面420之研磨與隨後的化學機械拋光被實現。在相似之第4步驟(圖5D)中，磊晶吸收層418之表面434可被接合於處理晶圓480之表面482上，作為在隨後的基板456之薄化中提供機械穩定性之手段，例如在化學機械拋光步驟中。在第5步驟(圖5E)中，CMOS處理晶圓412之漂移區域428藉由例如電漿蝕刻被薄化，或藉由研磨晶圓412，接著藉由化學機械拋光步驟引起薄化CMOS晶圓412’。具有薄化漂移區域428’之薄化晶圓412’具有厚度d1，其較佳係在約10-100μm之間，且更佳地係在約10-50μm之間以及甚至更佳地係在約10-20μm之間。在第6步驟(圖5F)中，吸收晶圓457藉由從基板晶圓456之表面490的該側薄化被變薄，例如藉由電漿蝕刻或藉由研磨、接著藉由化學機械拋光步驟，用以引起薄化吸收晶圓457’。薄化基板456’具有厚度d2，其較佳係在約10-100μm之間，且更佳地係在約10-50μm之間以及甚至更佳地係在約10-20μm之間。於薄化基板456’之表面490’上的薄化晶圓412’之背側表面420’之共價接合，其包含吸收晶圓457’之接合 表面，較佳為包含原位預接合退火之步驟，用以在原位表面處理之前從晶圓412’、456’減少水分，提供適用於共價接合之無氧化物表面。退火溫度可在100℃與200℃之間，或在200℃與300℃之間的範圍。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於表面氧化物移除之另一方式可係為高能的、較佳為氮或稀有氣體粒子撞擊，例如藉由帶電荷之Ar+、N2 +以及N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
在第7步驟(圖5G)中，薄化基板456’或薄化CMOS晶圓412’被顛倒翻轉，使得準備用於共價晶圓接合之表面420’與490’面對彼此，在第8步驟(圖5H)中被連接於薄化晶圓412’與薄化吸收晶圓457’之表面490’之間的導電共價接合450中。共價接合係較佳地於400℃以下或更佳地於300℃以下或甚至更佳地於200℃以下被執行。最理想的接合溫度係於100℃以下或甚至室溫。接合後可接著在低溫之選擇性後接合退火。退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓412’之金屬化的崩解。選擇性後接合退火之後處理晶圓480在第9步驟(圖5I)中被移除，從而磊晶吸收層418之表面434再次被暴露。在第10步驟(圖5J)中，磊晶吸收層418之表面434可接受選擇性清潔步驟，用以移除處理晶圓480之接合殘留物。隨後，吸收區塊452之間的溝槽454可藉由填充材料472’選擇性地被填充，除非該溝槽在第二步驟(圖5B)中已經藉由填充材料472被填充。在第11步驟(圖5K)中，完整像素偵測器410終於藉由具有金屬層432之吸收區塊452的金屬化表面434被獲得，最佳作為高電壓引線430可附接其上之連續金屬接觸，用以減壓薄化CMOS處理晶圓412’之漂移區域428’與薄化基板456’以及磊晶吸收層418。
對於係為晶格以及熱不匹配兩者之具有Si基板456 的磊晶吸收層418，製造400可係為最佳的像素偵測器410之製造方法。磊晶吸收層418最佳材料可係為Si1-xGex合金，其較佳為具有20%以上之Ge含量，且其較佳為係為成分分級，例如從純Si以上到最終之Ge含量。具有約0.6x0.8之高Ge含量x之Si1-xGex合金可係為用於磊晶吸收層418之特別適用的合金。最佳的Si1-xGex合金可係為成分分級為約0.6x0.8之高Ge含量x，與選擇性地具有相同或幾乎相同的恆組成之蓋區域，例如分級部分之最終組成在1-2%，其可例如為線性地分級。在像素偵測器410之最佳製造400中，在Si基板456與像素化磊晶吸收層418之間的界面458基本上係為無缺陷，即，顯示約105-106cm-2或甚至104-105cm-2或甚至更小之錯位密度。由於在步驟分級SiGe奈米結構之較簡單實例中被證明係為有效，其可藉由例如選擇吸收區塊452之寬度w3達成，形成像素化磊晶吸收層418與分級率均夠小，用以允許吸收層418之磊晶生長期間之失配應力的彈性鬆弛(參見實例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式併入本文)。分級率較佳可選擇約在2-3%之間、或更佳地在1-2%之間、或甚至在0.5-1%之間。在實施例之其他態樣中，基板456與像素化磊晶吸收層418之吸收區塊452之間的界面區域458可能係不為基本上無缺陷，而是當大電壓430被施加於磊晶吸收層418與薄化CMOS處理晶圓412’之電荷收集器植入物438的金屬化背接觸432時，足夠小的尺寸用 以維持暗電流在可接受之程度。如同熟悉本領域之人員所知，該小界面區域通常被使用例如在深寬比捕獲(ART)之技術，其中穿透位錯被捕獲在電介質遮罩中之窗孔的側壁，在其中半導體被選擇性生長(參見實例I.Åberg et al.,in IEDM 2014，其全部揭露在此以引用之方式併入本文)。在ART的協助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或CdZnTe。
在實施例之另一態樣中，特別適用於粒子偵測，吸收層418可係為為圖形化的Si晶圓。這可允許製造被簡化，基本上在接合步驟(H)之前藉由合併(C)到(F)的步驟。
現在參考圖6A-H，單片像素偵測器510之替代製造500，可包括以下步驟，不必然地以所顯示之順序執行。在第一步驟(圖6A)中，具前側表面516與背側表面520之Si晶圓512，其可係為具有電阻較佳為100Ωcm以上或更佳為500Ωcm以上或甚至更佳為1000Ωcm以上之例如輕微P摻雜，其係為CMOS處理，用以獲得讀出電子元件514，部分540可被包含在尺寸L之每個像素541中，藉由電荷收集器植入物538之間隔被定義。吸收晶圓557可在第二步驟(圖6B)中被獲得，其中Si晶圓556之表面588可被圖形化與被清潔，以便晶圓556作為用於磊晶吸收層518之基板，其以分離吸收區塊552的形式生長於表面588上，形成具有Si基板556之界面558。吸收區塊552具有寬度w3與高度h2以及藉由寬度w4之溝槽554被 分開。分離吸收區塊552之寬度w3可係為更大、等於或小於藉由電荷收集器植入物538定義之像素尺寸L。寬度w3可在約50-100μm之間或較佳為20-50μm之間或甚至更佳為5-20μm之間或甚至1-5μm之間的範圍內。可選擇寬度w3之較佳值，以為了藉由吸收區塊552之彈性鬆弛釋放失配應力，以保持其無缺陷。吸收區塊552之高度可係為約20-50μm或較佳為約50-100μm或甚至更加約100-200μm。當自限磊晶生長方法與深圖形化基板如本被使用來定義吸收區塊552之尺寸w3，如同本領域所熟知，溝槽之寬度w4可係為1μm以下或200nm以下或甚至100nm以下(參見實例International Patent Application No.WO 2011/135432 to von Känel，其全部揭露在此以引用之方式併入本文)。或者，當ART之方法被使用來定義吸收區塊552之尺寸w3，溝槽之寬度w4可係與藉由本技術領域中所熟知之微影蝕刻與深式反應性離子蝕刻可達到的最小寬度一樣窄(參見實例X.Li et al.,in Sensorsand Actuators A87,139(2001)and E.H.Klaassen,in Sensors and Actuators A52,132(1996)，其全部揭露在此以引用之方式併入本文)。磊晶生長之後分離區塊552之側壁574可藉由至少一電介質鈍化層選擇性地被鈍化。至少一鈍化層可包含例如第一介電質層536，其被設計用以當像素偵測器510在操作時控制沿著吸收區塊552之側壁574之表面洩漏。第一介電質層可係為熱氧化物或藉由原子層沈積(ALD)被形成之氧化物。鈍化層可 選擇性地包含第二介電質層576，其可提供對抗環境影響之側壁574的額外保護。其可係由例如Al2O3所製成，其如同本領域中所熟悉的藉由原子層沈積被沈積。溝槽554可藉由介電質填充材料572同時被填充，用以在選擇性化學機械拋光步驟中提供穩定性，作為磊晶吸收層518之表面534之準備，用於隨後的晶圓接合步驟。
在第3步驟(圖6C)中，Si晶圓512之表面516在被接合於處理晶圓560之表面562之前，可經歷選擇性化學機械拋光步驟，作為提供用於Si晶圓512之薄化的機械穩定性之手段。
在第4步驟(圖6D)中，磊晶吸收層518之表面534可接受化學機械拋光步驟，其中磊晶吸收層之高度可被輕微降低例如1-4μm至高度h3。
在第5步驟(圖6E)中，CMOS處理晶圓512與相對應漂移區域528可被薄化，用以引起薄化CMOS處理晶圓512’。薄化可藉由例如電漿蝕刻、或藉由研磨晶圓512之背側表面520與接著化學機械拋光步驟被實現。具有漂移區域528’之薄化晶圓512’因而具有厚度d1，其較佳係在約10-100μm之間，且更佳地係在約10-50μm之間以及甚至更佳地係在約10-20μm之間。單片像素偵測器510之製造進一步包含薄化晶圓512’之共價接合與吸收晶圓557較佳包含以下額外步驟。在磊晶吸收層518之表面534上的薄化晶圓512’之背側表面520’的共價接合，其導致導電接合550，在第6步驟(圖6F)中較佳為包含選擇 性原位預接合退火之步驟，用以在表面處理前從晶圓512’、557減少水分，提供適用於共價接合之無氧化物表面。退火溫度可在100℃與200℃之間，或在200℃與300℃之間的範圍。用於共價接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的H。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutovetal,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於表面氧化物移除之另一方式可係為高能的、較佳為氮或稀有氣體粒子撞擊，例如藉由帶電荷之Ar+、N2 +以及N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
共價接合(圖6F)較佳為被執行在400℃以下或更佳為300℃以下或甚至更佳為200℃以下。最理想的接合溫度係於100℃以下或甚至室溫。接合後可接著選擇性後接合退火。退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓512’之金屬化的崩解。選擇性後接合退火之後，藉由任一的表面590之研磨或化學機械拋光、或藉由電漿蝕刻步驟暴露具有吸收區塊552(圖6G)之薄化吸收晶圓557’的表面558’，磊晶吸收層518之基板556可在第7步驟中被移除。在蝕刻步驟期間同時蝕刻掉吸收區塊552的部分可係為有利的，降低其高度為h4，尤其是如果具有基板512、512’之界面不係為無缺陷。高度h4可係為較高度h3小數微米，以至於除了失配位錯以外，穿透位錯也在此蝕刻步驟中被移除。在第8步驟(圖6H)中，完整像素偵測器510終於藉由具有薄化吸收晶圓557’之金屬化表面558’被獲得，最佳為藉由具有金屬層532之電連接吸收區塊552，作為高電壓引線530可附接其上之連續金屬接觸，用以減壓漂移區域528’與磊晶吸收層518。
像素偵測器510之製造500具有只有與吸收區塊552之高度h4一起的薄化漂移區域528’之厚度d1需要在偵測操作期間被減壓的優點。對於係為晶格以及熱不匹配兩者之具有Si基板556的磊晶吸收層518，製造400也可係為較佳的像素偵測器510之製造方法。磊晶吸收層518最佳 材料可係為Si1-xGex合金，其較佳為具有20%以上之Ge含量，且其較佳為係為成分分級，例如從純Si以上到最終之Ge含量。具有約0.6x0.8之高Ge含量x之Si1-xGex合金可係為用於磊晶吸收層518之特別適用的合金。最佳的Si1-xGex合金可係為成分分級為約0.6x0.8之高Ge含量x，與選擇性地具有相同或幾乎相同的恆組成之蓋區域，例如分級部分之最終組成在1-2%，其可例如為線性地分級。在像素偵測器510之最佳製造500中，在Si基板556與像素化磊晶吸收層518之間的界面558基本上係為無缺陷，即，顯示約105-106cm-2或甚至104-105cm-2或甚至更小之錯位密度。由於在步驟分級SiGe奈米結構之較簡單實例中被證明係為有效，其可藉由例如選擇吸收區塊552之寬度w3達成，形成像素化磊晶吸收層518與分級率均夠小，用以允許吸收層518之磊晶生長期間之失配應力的彈性鬆弛(參見實例M.Salvalaglio,J.Appl.Phys.116,104306(2014)，其全部揭露在此以引用之方式併入本文)。分級率較佳可選擇約在2-3%之間、或更佳地在1-2%之間、或甚至在0.5-1%之間。在實施例之其他態樣中，基板556與像素化磊晶吸收層518之吸收區塊552之間的界面區域558可能係不為基本上無缺陷，而是當大電壓530被施加於磊晶吸收層518與薄化CMOS處理晶圓512’之電荷收集器植入物538的金屬化背接觸532時，足夠小的尺寸用以維持暗電流在可接受之程度。如同熟悉本領域之人員所知，該小界面區域通常被使用例如在 深寬比捕獲(ART)之技術，其中穿透位錯被捕獲在電介質遮罩中之窗孔的側壁，在其中半導體被選擇性生長(參見實例I.Åberg et al.,IEDM San Francisco,2010，其全部揭露在此以引用之方式併入本文)。在ART的協助下，除了SiGe以外之其他吸收材料也可被使用，例如GaAs、CdTe或CdZnTe。
現在參考圖7，根據第五實施例600之單片像素偵測器610可包含任何以上所述之吸收晶圓結構18、218、218’、257”、257'''、318、318’、457、457’、557、557’，其被接合於含有讀出電子元件614之CMOS處理晶圓612上。由於簡單性之緣故，在兩晶圓藉由低溫晶圓接合被熔合成單片區塊之前，具有上表面634與下表面636之單一一般吸收晶圓618與CMOS處理晶圓612一起被顯示在圖7A中。讀出晶圓612具有前側表面616與背側表面620。CMOS處理讀出電子元件被設置於前側616上與可包含數個藉由場氧化物被分開之金屬層。前側616之最表面包含電荷收集器金屬墊638，作為與讀出電子元件614之個別像素電子元件640之電晶體通訊的電荷收集器，電荷收集器金屬墊638之間的間距定義像素641之尺寸L。具有表面643之電荷收集器金屬墊638藉由具有表面639之氧化物區域被相互分開與電隔離。較佳地表面639與643係為在相同的高度水平，其可藉由例如讀出晶圓612之前側616的化學機械拋光步驟被實現。吸收晶圓618之下表面636可同樣接受化學機械拋光以為了促進隨後接合於讀出 晶圓612。
讀出晶圓612之接合於吸收晶圓618上，較佳地包含選擇性原位預接合退火之步驟，用在表面處理之前從晶圓612、616減少水分，提供無氧化物表面，用於電荷收集器金屬墊638之表面643與半導體吸收晶圓618之表面636之間的導電接合650之形成。退火溫度可在100℃與200℃、或200℃與300℃之間的範圍。用於讀出晶圓612之接合所要求之表面處理可包括來自步驟清單之步驟，例如包括域外濕式蝕刻清潔；原位軟離子撞擊，較佳為具有從包含70-100eV、50-70eV以及40-50eV之一個能量範圍被選擇的離子與中性粒子能量；或原位氫電漿活化，較佳地接著原位軟離子撞擊或雷射暴露，用於被吸附在氧化物表面639或在電荷收集器金屬墊638上之氫的移除。用於半導體吸收晶圓618之接合所要求之表面處理可包括來自包含域外濕式化學氧化物移除與氫鈍化之步驟清單的步驟，例如藉由稀釋HF浸漬或暴露於HF蒸汽，接著藉由原位軟離子撞擊或雷射暴露移除吸附的氫氣。用於氫鈍化之移除較佳的方法可以係為藉由低能量H或He離子。具有能量介於約100-200eV之間的He離子係為熟知的移除H而無任何顯著的反衝植入(參見實例M.R.Tesauro et al.in Surf.Sci.415,37(1998)，其全部揭露在此以引用之方式併入本文)，與引起Si非晶化需要更高的能量(參見實例V.F.Reutov et al,in Techn.Phys.Lett.28,615(2002)，其全部揭露在此以引用之方式併入本文)。用於 表面氧化物移除之另一方式可係為高能的、較佳為稀有氣體或氮粒子撞擊(濺鍍)，例如藉由帶電荷之Ar+、N2 +或N+離子或中性的Ar或N原子或N2分子，其在例如本領域中已知的電漿源中產生。較佳地離子或原子濺鍍能量被維持為低，例如接近濺鍍臨界，以為了最小化Si非晶化。適用的離子與中性的粒子能量範圍可在約70-100eV之間、或較佳地在約50-70eV之間、或甚至更佳地在約40-50eV之間(參見實例S.S.Todorov et al.in Appl.Phys.Lett.52,365(1988)，其全部揭露在此以引用之方式併入本文)。
讀出晶圓612之接合於吸收晶圓618上較佳為被執行在400℃以下或更佳為300℃以下或甚至更佳為200℃以下。最適合的接合溫度為100℃或以下或甚至室溫。因而讀出晶圓612之電荷收集器金屬墊638之無氧化物表面643被接合於導電金屬半導體接合650中的吸收晶圓618之無氧化物表面636。同時，讀出晶圓612之氧化物表面639被接合於氧化物半導體接合652中的吸收晶圓618之無氧化物表面636。接合後可接著選擇性後接合退火。退火溫度範圍可在較100℃與200℃之間、或200℃與300℃之間、或最高於300℃與400℃之間。在任何情況下其必須於約450℃以下，以為了避免CMOS處理晶圓612之金屬化的崩解。圖7B係顯示所得到的單片結構，其中半導體晶圓618之上表面634被提供金屬接觸632。當高電壓630被施加於金屬接觸632與電荷收集器金屬墊638之 間，吸收晶圓618可隨後被減去移動電荷載體，導致一個大電場660。結果，電子-電洞對662藉由X射線光子664或高能粒子被產生在吸收晶圓618中，且可藉由存在其中之電場被分開以及移動在電場線660，而非藉由擴散遷移。取決於電壓630之信號、電荷，任一的電子663或電洞665可沿場線660漂移向電荷收集器金屬墊638，其中其藉由個別的讀出電子元件614之像素電子元件640被收集，用於進一步信號處理。
實施例200、200’、200”、200'''以及600之讀出電子元件全都被理解用以與至少一PCB板通訊，其被設計用於發送讀出電子元件產生之用於進一步資料處理之數位訊號，以及顯示在至少一任一本地或遠距計算機螢幕上。
像素偵測器在醫療、工業以及科學系統中之示例應用與方法
本發明之像素偵測器被集成且被使用在以下醫療應用，無論是人類的或獸醫的，以及其他如以下所述之應用中。
投影射線照相術實例
本發明之像素偵測器被使用在數位射線照相術系統與方法中，在其中通過物件傳輸之X射線被轉換成電子信號產生數位訊息，其被傳輸與被轉換成影像，顯示在任一本地或遠距的電腦螢幕上。
有許多疾病狀態，其中經典診斷之被獲得係透過平面射線照相術，結合本發明之像素偵測器之系統與方法的組合。系統與方法之實例包括診斷各種關節炎以及肺炎、骨瘤、骨折、先天性骨骼異常等等之系統與方法之實例。
螢光分析術實例
單片CMOS積體像素偵測器可使用作為混合像素偵測器之替換，其包含與光偵測器通訊之碘化銫閃爍體。這允許移動解剖結構之即時成像，與該方法係選擇性以放射對比劑被增強。放射對比劑藉由吞嚥或注射進入患者的身體被投藥，用以描繪解剖、血管與各種系統之功能，例如，泌尿生殖系統或消化道。兩種放射對比劑係目前普遍被使用的。硫酸鋇(BaSO4)被口服或直腸給藥投藥於個體，用於消化道之評估。各種碘製劑藉由口服、直腸、動脈的或靜脈注射途徑被給予。放射對比劑吸收或散射X射線，以及連同即時成像，允許在消化道中或血液於血管系統中流動之動態生理過程的成像。碘造影劑也以不同於正常組織之不同濃度被集中在異常區域，使得異常(例如，腫瘤、囊腫、發炎區域)可見。
介入放射實例
像素偵測器被使用於介入放射系統與方法中。介入放射包括微創步驟，其藉由利用具有本發明所描述之像素偵測器的系統與方法之成像系統被引導。這些步驟係為診斷 或涉及治療，例如，血管攝影或動脈血管手術、以及與之使用之系統。示例性系統包括用來診斷與/或治療週邊血管疾病、腎動脈狹窄、下腔靜脈濾網置入、胃造廔口管置入、膽道支架植入、以及肝植入的系統。也包括非血管攝影步驟，例如影像引導矯形外科、胸、腹、頭以及頸，和神經手術、切片檢查、近程治療或體外放射治療、經皮引流與支架置入或射頻消融術。利用像素偵測器之系統協助所創造的影像被使用於引導。像素偵測器之協助所創造的影像提供地圖，其使得介入放射學家引導儀器通過個體的身體到含有病症的區域。該些系統與方法最小化個體的物理性處之創傷，降低感染率、復原時間、以及住院停留。
電腦斷層攝影(「CT」)實例
像素偵測器被使用於CT系統與方法中。CT產生影像使用X射線連同計算軟體用以成像身體結構與組織。在用於本發明之像素偵測器的CT中，在環形裝置中相對一或多個X射線偵測器的X射線管繞著個體旋轉，產生計算機生成的剖面影像，例如，X線斷層照片。在本發明之一變化中，利用本發明之像素偵測器之系統與方法所得到的系CT影像在軸向平面上被獲得，具有藉由電腦軟體重建產生的冠狀與矢狀影像。選擇性地，為了強化解剖結構顯像，放射對比劑被用於CT。用於本發明之像素偵測器的CT偵測X射線之散射中的微妙變化。
在本發明之一變化中，螺旋多偵測器CT在具有系統 之方法期間使用16、64、254或更多偵測器，其在很短的檢查期間中，提供個體通過輻射束之連續移動，用以獲得細節清晰影像。在具有本發明之系統與方法之CT掃描期間使用靜脈注射造影之快速投藥，細節清晰影像被重建成為頸動脈、大腦、冠狀或其他動脈、作為實例，以及其他病人組織之三維(3D)影像。
就此而論，具有本發明之系統與方法之CT係為理想用於診斷危急與新形成狀況，例如，大腦出血、肺栓塞、主動脈剝離、盲腸炎、憩室炎、以及阻塞性腎結石。
乳房攝影術實例
本發明所描述之像素偵測器被使用於乳房攝影術系統與方法。乳房攝影術係為女性乳房之射線照相術檢查，其利用低能量X射線與細節清晰薄膜螢幕以及/或數位成像來創造乳房X光攝影片。乳房攝影術被使用於篩檢方法中，係為直接偵測早期乳癌形成、或用於診斷性研究，以便於篩檢步驟更佳地定義發現的異常，用於追蹤關於先前發現的異常或用於評估。
在用於本發明使用之像素偵測器與系統與方法的方法之一變化中，使用利用本發明之像素偵測的系統與方法，當女性乳房被壓縮時獲得各乳房的兩側視點，例如，頭尾向(「CC」)、與斜位向(「MLO」)。在本發明之又一變化中，像素偵測器被使用於全磁場數位成像系統與方法。
牙科射線照相術實例
像素偵測器被使用於牙科射線照相術之系統與方法中。結合本發明之像素偵測器的牙科射線照相術系統與方法被利用來尋找隱藏的牙齒異常結構、組織的惡性或良性腫瘤、骨質流失、以及蛀牙。射線照相影像藉由X射線輻射之控制爆發被形成，其在撞擊感測器之前，取決於不同的結構之解剖密度，以不同程度穿透個體的口腔結構。經由實例的方法，較少的輻射穿透牙齒，其因此在數位射線照片上產生較少的強度。相較之下，齲齒、感染與骨質密地的其他改變、以及牙周韌帶，因為X射線容易穿透該些密度較小的結構，在射線照片上顯得更強烈。牙齒修復結構，例如，填補與牙冠，取決於材料的密度產生更多或更少的強度。本發明之進一步像素偵測器進一步藉由其能力實現強化對比，用以解析入射X射線的能量，其本質係為材料依賴性。數位牙科X射線系統與方法，與本發明之像素偵測器被使用於本發明之另一變化的牙科醫學中。
透射電子顯微與第二電子顯微術實例
像素偵測器可被使用在用於傳輸電子顯微術之系統與方法中(參見實例M.Battaglia et al.,in Nucl.Instr.Meth.Phys.Res.A 622,669(2010))。例如本發明之像素化吸收體，其包含讀出晶圓之小吸收區塊與薄化漂移區域，由於吸收區塊中減少的電子反向散射，可引起異常高之空間 解析度。本發明之像素偵測器之解析度可高達5-20μm或甚至1-5μm。類似的優點應用於第二電子顯微術(SEM)。本發明之像素偵測器之單光子偵測能力在兩種情況下也可被使用於能量鑑別，藉由電子之脈衝高度分析或藉由在研究材料中之電子撞擊產生的光子。
質譜成像實例
像素偵測器可被用於質譜成像(MSI)之系統與方法中。有兩種不同用於MSI的方法：(1)二次離子質譜法(SIMS)，其使用充電原離子束來遊離，以及(2)基質輔助雷射脫附游離(MALDI)，其使用聚焦雷射光源。兩種模式皆使用像素偵測器。對於顯微鏡模式SMIS，參見實例A.Kiss et al.in Rev.Sci.Instrum.84(2013)。對於MALDI，參見實例J.H.Jungmann et al.,in J.Am.Soc.Mass Spectrom.21,2023(2010)。例如本發明之像素化吸收體，其包含讀出晶圓之小吸收區塊與薄化漂移區域，由於吸收區塊中減少的反向散射，可引起異常高之空間解析度。本發明之像素偵測器之解析度可高達5-20μm或甚至1-5μm。
基本粒子實例
該像素偵測器可被使用於基本粒子偵測與成像的系統與方法中。本發明之像素偵測器相較於要求穿透矽通孔(TSVs)之方法，可更容易與更便宜擴展成為大面積偵 測器、或甚至平板偵測器，參見實例D.Henry et al.in Proc.Electronics Components and Technology Conference 2013,pp.568)。與不具有高電阻吸收晶圓之結合製造的單片偵測器相比，本發明之像素偵測器也提供較高電阻率吸收層之優點，在適當的外加電壓上促進促進充分的載體減壓，例如100-500V或50-100V甚至，即使對於該吸收層之更大的厚度，例如30到100μm或100到500μm或500到2000μm(P.Giubilato et al.in Nucl.Instr.Meth.Phys.Res.A 732,91(2013))。
非破壞性試驗實例
像素偵測器可被使用於非破壞性試驗之系統與方法中，例如在電腦斷層攝影(CT)設置(參見實例S.Procz et al.in JINST 8,C01025(2013))。本發明之像素偵測器也提供更容易與更便宜之可擴展為大尺寸、簡化CT設置之優點。本發明之像素偵測器也可被使用於數位射線照相術，相較於非晶硒基平板偵測器，因為較高靈敏度用於例如安全檢查(參見實例S.Kasap et al.in Sensors 11,5112(2011))。
以下美國專利文件、國外專利文件、以及其他出版物在此被以引用之方式併入本文，如同本文中完全闡明，以及根據：
美國專利文件
6,787,885 B2 9/2004 Esser et al.
8,237,126 B2 8/2012 von Känel et al.
5,712,484 1/1998 Harada et al.
其他專利文件
EP0571135 A2 11/1993 Collins et al.
WO02/067271 A2 8/2002 Ruzin
EP1691422 A1 8/2006 Yasuda et al.
WO2011/135432 A1 11/2011von Känel et al.
其他出版物
http://medipix.web.cern.ch
http://www.canberra.com/products/detectors/germanium-detectors.asp
http://www.dectris.ch
http://www.healthcare.philips.com/
Åberg I. et al., “A low dark current and high quantum efficiency monolithic germanium-on-silicon CMOS imager technology for day and night imaging applications”, International Electron Devices Meeting (IEDM), San Francisco, 2010
Alig R.C. et al., “Scattering by ionization and phonon emission in semiconductors”, Physical Review B 22, 5565 (1980)
Alig R.C. "Scattering by ionization and phonon emission in semiconductors. II. Monte Carlo calculations”, Physical Review B 27, 968 (1983)
Battaglia M. et al., “Characterisation of a CMOS active pixel sensor for use in the TEAM microscope”, Nucl. Instr. Meth. Phys. Res. A 622, 669 (2010)
Colace L. et al., “Low Dark-Current Germanium-on-Silicon Near-Infrared Detectors”, IEEE Photonics Technology Letters 19, 1813-1815 (2007)
Del Sordo S. et al., “Progress in the Development of CdTe and CdZnTe Semiconductor Radiation Detectors for Astrophysical and Medical Applications”, Sensors 2009, 9, 3491-3526
Falub C.V. et al., “Perfect crystals grown from imperfect interfaces”, Scientific Reports 3, 2276 (2013)
Flötgen C. et al., “Novel surface preparation methods for covalent and conductive bonded interfaces fabrication”, ECS Transactions 64,103-110 (2014)
Giubilato P. et al., “LePix - A high resistivity, fully depleted monolithic pixel detector”, Nucl. Instr. Meth. Phys. Res. A 732, 91 (2013)
Henry D. et al., “TSV Last for Hybrid Pixel Detectors: Application to Particle Physics and Imaging Experiments”, in IEEE Electronic Components & Technology Conference, 568 (2013)
Jungmann J.H. et al., “Fast, High Resolution Mass Spectrometry Imaging Using a Medipix Pixelated Detector”, J Am Soc Mass Spectrom 21, 2023-2030 (2010)
Kasap S. et al., “Amorphous and polycrystalline photoconductors for direct conversion flat panel X-ray image sensors”, Sensors 11, 5112-5157 (2011)
Kiss A. et al., “Microscope mode secondary ion mass spectrometry imaging with a Timepix detector”, Rev. Sci. Instrum. 84, 013704 (2013)
Klaassen E.H. et al., “Silicon fusion bonding and deep reactive ion etching: a new technology for microstructures”, Sensors and Actuators A52, 132-139 (1996)
Kreiliger T. et al., “Individual heterojunctions of 3D germanium crystals on silicon CMOS for monolithically integrated X-ray detector”, Physica Status Solidi A 211, 131-135 (2014)
Li X. et al., “Deep reactive ion etching of pyrex glass using SF6 plasma”, Sensors and Actuators A87, 139-145 (2001)
Mattiazzo S. et al., “LePIX: First results from a novel monolithic pixel sensor”, Nuclear Instruments and Methods in Physics Research A 718, 288-291 (2013)
Procz S. et al., “Medipix3 CT for material sciences”, JINST, 8 C01025 (2013)
Reutov V.F. et al., “Helium ion bombardment induced amorphization of silicon crystals”, Technical Physics Letters, 28, 615-617 (2002)
Salvalaglio M. et al., “Fine control of plastic and elastic relaxation in Ge/Si vertical heterostructures”, Journal of Applied Physics 116, 104306 (2014)
Tesauro M.R. et al., “Removal of hydrogen from 2H ::Si(100) by sputtering and recoil implantation:: investigation of an RPCVD growth mechanism”, Surface Science, 415, 37 (1998)
Todorov S.S. et al., “Sputtering of silicon dioxide near threshold”, Appl. Phys. Lett. 52 (5), 365 (1988)
Veale, M.C. et al., “Chromium compensated gallium arsenide detectors for X-ray and γ-ray spectroscopic imaging”, Nucl Instr. Meth. Phys. Res, A 752, 6 (2014)
Weber J. et al., “Near-band-gap photoluminescence of Si-Ge alloys”, Physical Review B 40, 5683-5693 (1989)
上述專利與論文在此以引用之方式併入本文，除非另 有說明，在某種程度以內其與本揭露並不係為矛盾。
本發明之其他特徵與執行之模式在所附之申請專利範圍中被描述。
此外，本發明應視為包含在本規格說明、所附之申請專利範圍、以及/或圖形中描述的每個特徵之所有可能的組合，其可被視為新的、發明的以及工業上的應用。
多種變化與修改在本發明所描述之實施例中係為可能。儘管本發明之特定說明的實施例已在此被顯示與描述，先前揭露中之範圍廣泛的修改、改變、以及替代係為可預期。雖然以上描述含有許多細節，其不應被視為本發明之範圍上的限制，而是其一或另一較佳實施例之範例。在部分情況下，本發明之部分特徵可在無其他特徵之相對使用下被使用。因此，先前描述被廣泛地解釋與理解為僅作為實例與說明之方式係為適當，本發明之精神與範圍僅藉由申請專利範圍被限制，其在本申請最後提出。
10‧‧‧裝置
12‧‧‧CMOS處理晶圓
14‧‧‧讀出電子元件
16‧‧‧前側
18‧‧‧吸收體
20‧‧‧背側
22‧‧‧高能粒子
24‧‧‧電子-電洞對
26‧‧‧電場線
28‧‧‧漂移區域
30‧‧‧電壓
32‧‧‧金屬化背接觸
34‧‧‧表面
38‧‧‧電荷收集器植入物
40‧‧‧讀出電路
41‧‧‧像素
42‧‧‧電荷
44‧‧‧電荷

Claims (84)

  1. 一種用於高能質量粒子與無質量粒子之偵測的單片CMOS積體像素偵測器(10、210、210’、210”、210'''、310、410、610)，其包含a.矽晶圓(12、212、312、412、512、612)，其具有包含CMOS處理讀出電子元件的前側(14、214、314、414、514、614)及與該前側相對的背側；b.電荷收集器(38、238、338、438、538、638)，其與該些讀出電子元件通訊及界定該些偵測器像素(41、241、341、441、541、641)；以及，c.吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)，其由單晶體材料製成，其具有上表面與相對的下表面，其中該矽晶圓與該吸收晶圓形成單片單元；以及其中該電荷收集器被設置用以接收當藉由入射在該吸收晶圓之該上表面的高能粒子(22、664)被產生的電荷(42、44、663、665)；以及其中該讀出電子元件被設置用以轉換該電荷成為數位訊號，其可被儲存、被處理以及在電腦螢幕上被顯示成影像。
  2. 如申請專利範圍第1項所述之像素偵測器，其中該些讀出電子元件與該吸收晶圓適用於來自粒子清單之單晶粒子的該偵測，其包含a.光子b.基本粒子，其乘載質量。
  3. 如申請專利範圍第1項或第2項所述之像素偵測器，其中該單片單元包含該矽晶圓(12、212、312、412、512、612)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之間的直接晶圓接合(250、250’、250”、350、350’、450、550、650、652)，其藉由該些吸收晶圓之直接低溫晶圓接合，被形成在該矽晶圓之上。
  4. 如申請專利範圍第3項所述之像素偵測器，其中在該矽晶圓(12、212、312、412、512、612)之該表面(20、220、320’、420’、520’、643)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之該表面(219、219’、219”、219'''、490’、534、636)之間被形成的該接合，當該直接低溫晶圓接合(250、350、450、550、650)被形成時係為無氧化物。
  5. 如申請專利範圍第1至第4之任一項所述之像素偵測器，其中該單片單元包含該矽晶圓(12、212、312、412、512、612)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之間的導電晶圓接合(250、250’、250”、350、450、550、650)，其藉由低溫晶圓接合被形成。
  6. 如申請專利範圍第1至第5之任一項所述之像素偵測器，其中該像素尺寸包含範圍清單之範圍以內的尺寸，其包含100-200μm、50-100μm、20-50μm以及5-25 μm。
  7. 如申請專利範圍第1至第6之任一項所述之像素偵測器，其中該單片單元包含無氧化物，其導電該矽晶圓(12、212、312、412、512)之該背側表面與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’)之該下表面之間的共價晶圓接合(250、250’、250”、350、450、550)，其藉由直接低溫晶圓接合被形成。
  8. 如申請專利範圍第7項所述之像素偵測器，其中該矽晶圓(12、212、312、412、512)包含與該讀出電子元件(14、214、314、414、514)通訊的電荷收集器植入物(38、238、338、438、538)和漂移區域(28、228、328、328’、428、428’、528、528’)，以及其中該電荷收集器植入物被設置用以接收電荷(42、44)，其當藉由入射在該吸收晶圓上的高能粒子(22)被產生時，橫過該漂移區域，以及其中該讀出電子元件被設置用以轉換該電荷成為數位訊號，其可被儲存、被處理以及在電腦螢幕上被顯示成影像。
  9. 如申請專利範圍第1至第6之任一項所述之像素偵測器，其中該單片單元包含無氧化物，其將半導體導電於該矽晶圓(612)之該前側(616)上的電荷收集器金屬墊(638)與該吸收晶圓(618)之該下表面(636)之間的金屬接合(650)，其藉由低溫晶圓接合被形成。
  10. 如申請專利範圍第9項所述之像素偵測器，其中 該電荷收集器金屬墊(638)與該讀出電子元件(614)通訊，以及其中該電荷收集器金屬墊被設置用以當藉由入射在該吸收晶圓上的高能粒子(664)被產生時，接收電荷(663、665)，以及其中該讀出電子元件被設置用以轉換該電荷成為數位訊號，其可被儲存、被處理以及在電腦螢幕上被顯示成影像。
  11. 如申請專利範圍第8項所述之像素偵測器，其中該矽晶圓(12、212、312、412、512)之該漂移區域(28、228、328’、428’、528’)具有10-100μm的厚度。
  12. 如申請專利範圍第8項所述之像素偵測器，其中該矽晶圓(12、212、312、412、512)之該漂移區域(28、228、328’、428’、528’)具有10-20μm的厚度。
  13. 如申請專利範圍第1至第12之任一項所述之像素偵測器，其中該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)包含分離的吸收區塊(252、252’、352、452、552)，其藉由溝槽(254、354、454、554)被分開。
  14. 如申請專利範圍第1至第8之任一項所述之像素偵測器，其中該吸收晶圓(218、218’、257”、257''')藉由導電直接晶圓接合(250、250’、250”)被接合於該Si晶圓(212)的該後側表面(220)，該矽晶圓包含在其前側(216)上之該CMOS處理讀出電子元件(214)。
  15. 如申請專利範圍第9項或第10項所述之像素偵測器，其中該吸收晶圓(618)藉由導電直接晶圓接合 (650)被接合於該Si晶圓(612)的該前側表面(616)，該矽晶圓包含在其前側(616)之該CMOS處理讀出電子元件(614)。
  16. 如申請專利範圍第14項或第15項所述之像素偵測器，因為該吸收晶圓(218)與該Si晶圓(212)之該些熱膨脹係數的不匹配，其中藉由溫度改變所引起的該熱應變係為低於10-3。
  17. 如申請專利範圍第16項所述之像素偵測器，因為該吸收晶圓(218)與該Si晶圓(212)之該些熱膨脹係數的不匹配，其中藉由溫度改變所引起的該熱應變係為低於10-4。
  18. 如申請專利範圍第14項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-100μm的厚度。
  19. 如申請專利範圍第18項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-20μm的厚度。
  20. 如申請專利範圍第14至第19之任一項所述之像素偵測器，其中該吸收晶圓(218)包含至少一選自材料清單的半導體材料，其包含Si、Ge、Si1-xGex合金、GaAs、CdTe、以及Cd1-xZnxTe合金。
  21. 如申請專利範圍第1至第8之任一項所述之像素偵測器，其中該吸收晶圓(218’、318、318’)藉由導電直接晶圓接合(250’、350、350’)被接合於該Si晶圓 (212)之該後側表面(220)，該吸收晶圓(218’、318、318’)以被溝槽(254、354)分開之吸收區塊(252、352)的形式被像素化，以及Si晶圓(212)包含在其該前側(216)上之該CMOS處理讀出電子元件(214)。
  22. 如申請專利範圍第9項或第10項所述之像素偵測器，其中該吸收晶圓(618)藉由導電直接晶圓接合(650)被接合於該矽晶圓(612)之該前側表面(620)，該吸收晶圓(618)以被溝槽分開之吸收區塊的形式被像素化，以及該矽晶圓(612)在其該前側(616)上包含CMOS處理讀出電子元件(614)。
  23. 如申請專利範圍第21項或第22項所述之像素偵測器，其中該吸收區塊(252、352)包含從範圍清單中選擇之寬度，其包含200-500μm、100-200μm以及50-100μm。
  24. 如申請專利範圍第21至第23之任一項所述之像素偵測器，其中該溝槽(254、354)包含從範圍清單中選擇之寬度，其包含1-5μm與0.1-1μm。
  25. 如申請專利範圍第21項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-100μm的厚度。
  26. 如申請專利範圍第25項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-20μm的厚度。
  27. 如申請專利範圍第21至第26之任一項所述之像素偵測器，其中該吸收區塊(252、352)之該側壁(274、374)藉由至少一介電質層(236、376)被鈍化。
  28. 如申請專利範圍第21至第27之任一項所述之像素偵測器，其中該吸收晶圓(218’)包含至少一選自材料清單的半導體材料，其包含Si、Ge、Si1-xGex合金、GaAs、CdTe、以及Cd1-xZnxTe合金。
  29. 如申請專利範圍第1項所述之像素偵測器，其中該吸收晶圓(257”)包含在矽基板(256)上之磊晶吸收層(218”)，以及其中該基板(256)之該表面(219”)藉由該導電直接晶圓接合(250”)被接合於該Si晶圓(212)的該後側表面(220)，其包含在其前側(216)上之該CMOS處理讀出電子元件(214)。
  30. 如申請專利範圍第29項所述之像素偵測器，其中該基板(256)包含來自精確之同軸晶圓取向的斜切，其從包含2°-4°與4°-6°之斜切角度清單被選擇。
  31. 如申請專利範圍第29項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-100μm的厚度。
  32. 如申請專利範圍第29項所述之像素偵測器，其中該矽晶圓(212)之漂移區域(228)具有10-20μm的厚度。
  33. 如申請專利範圍第29項所述之像素偵測器，其中該基板(256)包含從厚度範圍清單中選擇的厚度，其 包含10-100μm、10-50μm以及10-20μm。
  34. 如申請專利範圍第29項所述之像素偵測器，其中該磊晶吸收層(218”)包含GaP。
  35. 如申請專利範圍第29項所述之像素偵測器，其中該磊晶吸收層(218”)包含分級GaP1-xAsx合金，其中x從0到1變化在從厚度範圍清單中選擇的厚度範圍之內，其包含3-5μm與5-10μm，以及從厚度範圍清單中選擇之厚度範圍的GaAs覆蓋層，其包含10-50μm、50-100μm以及100-200μm。
  36. 如申請專利範圍第1項所述之像素偵測器，其中該吸收晶圓(257'''、457、457’、557、557’)包含像素化的磊晶吸收層(218'''、418、518)，其包含藉由溝槽(254’、454、554)被分開之分離吸收區塊(252’、452、552)，以及其中該吸收晶圓(257'''、457’、557)藉由該導電直接晶圓接合(250”、450、550)被接合於該背側表面(220、420’、520’)、或該Si晶圓之該前側表面(212、412’、512’)，包含在其該前側(216、416、516)上之該CMOS處理讀出電子元件(214、414、514)。
  37. 如申請專利範圍第36項所述之像素偵測器，其中該磊晶吸收層(218''')被提供在Si基板(256、456’)上，以及該基板(256、456’)藉由導電直接晶圓接合(250”、450)被接合於該Si晶圓(212、412’)的該後側表面(220)。
  38. 如申請專利範圍第36項所述之像素偵測器，其中該磊晶吸收層(518)藉由該導電直接晶圓接合(550)被接合於該Si晶圓(512’)的該後側表面(520’)。
  39. 如申請專利範圍第36至第38之任一項所述之像素偵測器，其中該磊晶吸收層(218'''、418、518)包含成分分級Si1-xGex合金，以及其中該Ge含量係為20%以上。
  40. 如申請專利範圍第39項所述之像素偵測器，其中該分級率包含從範圍清單選取的範圍，其包含2-3%、1-2%以及0.5至1%。
  41. 如申請專利範圍第36至第38之任一項所述之像素偵測器，其中該磊晶吸收層(218'''、418、518)包含成分分級Si1-xGex合金，以及其中該最終Ge含量係在約0.6x0.8的範圍中。
  42. 如申請專利範圍第41項所述之像素偵測器，其中該分級率包含從範圍清單選取的範圍，其包含2-3%、1-2%以及0.5至1%。
  43. 如申請專利範圍第36至第42之任一項所述之像素偵測器，其中該分離吸收區塊(252’、452、552)包含範圍清單之範圍以內的寬度，其包含50-100μm、20-50μm、5-20μm以及1-5μm。
  44. 如申請專利範圍第36至第43之任一項所述之像素偵測器，其中該溝槽(254’、454、554)包含範圍清單之範圍以內的寬度，其包含1-5μm與0.1-1μm。
  45. 如申請專利範圍第36至第43之任一項所述之像素偵測器，其中該溝槽(254’、454、554)包含範圍清單之範圍以內的寬度，其包含100nm-1μm與20nm-100nm。
  46. 如申請專利範圍第36至第45之任一項所述之像素偵測器，其中該分離吸收區塊(252’、452、552)之該側壁(274’、474、574)藉由至少一介電質層(236’、436、536)被鈍化。
  47. 如申請專利範圍第36至第46之任一項所述之像素偵測器，其中該吸收晶圓(257'''、457’)之該表面(219'''、490’)藉由該導電直接晶圓接合(450)被接合於該Si晶圓(212、412’)的該後側表面(220、420’)。
  48. 如申請專利範圍第37項所述之像素偵測器，其中該矽基板(256、456’)具有10-100μm的厚度。
  49. 如申請專利範圍第37項或第48項所述之像素偵測器，其中該矽基板(256、456’)具有10-20μm的厚度。
  50. 如申請專利範圍第1項所述之像素偵測器，其中該單片單元包含在該矽晶圓(612)之該前側表面(616)上的電荷收集器金屬墊(638)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之間的導電直接晶圓接合。
  51. 如申請專利範圍第50項所述之像素偵測器，其中該電荷收集器金屬墊藉由氧化物區域與表面(639)電 性隔離。
  52. 如申請專利範圍第50項所述之像素偵測器，其中該像素尺寸包含範圍清單之範圍以內的尺寸，其包含100-200μm、50-100μm、20-50μm以及5-25μm。
  53. 一種用於形成單片CMOS積體像素偵測器的方法，該方法包含以下步驟a. 提供矽晶圓(12、212、312、412、512、612)；b. 藉由CMOS處理該矽晶圓來提供具有電荷收集器(38、238、338、438、538、638)之讀出電子元件(14、214、314、414、514、614)；以及，c. 從單晶體材料提供吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)；d. 從該矽晶圓與該吸收晶圓形成單片單元；e. 設置該讀出電子元件，用以當藉由入射在該吸收晶圓上之高能粒子被產生時，轉換電荷(42、44、663、665)成為數位訊號；並將該等訊號儲存、處理、以及顯示成影像在電腦螢幕上。
  54. 如申請專利範圍第53項所述之方法，其中形成該單片單元包含提供該矽晶圓(12、212、312、412、512、612)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之間的直接晶圓接合(250、250’、250”、350、450、550、650、652)的步驟，該些步驟包含接合該矽晶圓至該吸收 晶圓之上的直接低溫晶圓接合。
  55. 如申請專利範圍第53項所述之方法，其中形成該單片單元包含提供該矽晶圓(12、212、312、412、512、612)與該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)之間的導電晶圓接合(250、250’、250”、350、450、550、650)的步驟，該些步驟包含接合該吸收晶圓至該矽晶圓之上的直接低溫晶圓接合，其中該低溫從下列溫度清單之一被選擇，其包含400℃、300℃、200℃以及100℃。
  56. 如申請專利範圍第55項所述之方法，其中該矽晶圓與該吸收晶圓之間的該導電晶圓接合(250、250’、250”、350、450、550、650)，在藉由來自步驟清單之步驟形成該直接低溫晶圓接合(250、250’、250”、350、450、550、650)之前，藉由移除在該矽晶圓之該表面(20、220、320’、420’、520’、643)與該吸收晶圓的該表面(219、490’、534、636)上的該氧化物被提供，其包含a. 執行稀釋的HF浸漬與氫鈍化該表面(20、220、320’、420’、520’、643)b. 暴露於HF蒸氣與氫鈍化該表面(20、220、320’、420’、520’、643)c. 藉由高能粒子撞擊，濺鍍該表面(20、220、320’、420’、520’、643)d. 藉由氫電漿，激活該表面(20、220、320’、 420’、520’、643)。
  57. 如申請專利範圍第56項所述之方法，其中該表面(20、220、320’、420’、520’、643)之氫鈍化被移除，該氫移除包含步驟清單之步驟，其包含a. 暴露該表面(20、220、320’、420’、520’、643)於雷射b. 暴露該表面(20、220、320’、420’、520’、643)於低能H離子c. 暴露該表面(20、220、320’、420’、520’、643)於低能He離子。
  58. 如申請專利範圍第55項所述之方法，其中形成該導電晶圓接合(250、250’、250”、350、450、550)包含藉由低溫共價接合，接合該吸收晶圓於該矽晶圓之該後側表面之上的形成共價接合的步驟，以及其中該低溫從下列溫度清單之一被選擇，其包含400℃、300℃、200℃以及100℃。
  59. 如申請專利範圍第56至第58項所述之方法，其中形成該單片單元包含來自步驟清單之步驟，其包含a. 提供電荷收集器植入物(38、238、338、438、538)，其與該些讀出電子元件(14、214、314、414、514)通訊與判定該些偵測器像素(41、241、341、441、541)b. 提供漂移區域(28、228、328、328’、428、428’、528、528’) c. 藉由研磨與化學機械拋光，薄化該矽晶圓(12、212、312、412、512)d. 移除該矽晶圓之該表面(20、220、320’、420’、520’)上的該氧化物e. 移除該吸收晶圓之該表面(219、490’、534)上的該氧化物f. 晶圓接合該矽晶圓之該背側表面於該吸收晶圓之該表面(219、490’、534)之上，以及設置該電荷收集器植入物，用以接收當藉由入射在該吸收晶圓上的高能粒子(22)時被產生時的電荷(42、44)，以及設置該讀出電子元件，用以轉換該電荷成為數位訊息，其可被儲存、被處理、以及在電腦螢幕上被顯示成影像。
  60. 如申請專利範圍第53與第55至第57項所述之方法，其中形成該單片單元包含來自步驟清單之步驟，其包含a. 在該矽晶圓(612)之該前側(616)上提供電荷收集器金屬墊(638)，其與該讀出電子元件(614)溝通並界定該偵測像素(641)b. 移除該金屬墊(638)之該表面(643)上的該氧化物c. 移除該吸收晶圓(618)之該表面(636)上的該氧化物d. 提供低溫導電半導體給該吸收晶圓(618)與該金 屬墊(638)之間的金屬接合(650)，以及設置該電荷收集器金屬墊，用以接收當藉由入射在該吸收晶圓上的高能粒子(664)時被產生時的電荷(663、665)，以及設置該讀出電子元件，用以轉換該電荷成為數位訊息，其可被儲存、被處理、以及在電腦螢幕上被顯示成影像。
  61. 如申請專利範圍第56項所述之方法，其中移除該矽晶圓之該表面(20、220、320’、420’、520’、643)上之氧化物包含步驟清單之步驟，其包含a. 提供電漿源，其提供來自清單的高能離子與中性粒子，其包含i. Ar+、N2 +、以及N+離子ii. Ar與N原子iii. N2分子b. 提供具有來自範圍清單之能量範圍之能量的該高能離子與中性粒子，其包含70-100eV、50-70eV以及40-50eV。
  62. 如申請專利範圍第57項所述之方法，其中該低能H與He離子在包含100-200eV之能量範圍之內被選擇。
  63. 如申請專利範圍第53項所述之方法，其中該吸收晶圓(18、218、218’、257”、257'''、318、318’、457、457’、557、557’、618)包含至少一選自材料清單的半導體材料，其包含Si、Ge、Si1-xGex合金、GaAs、 CdTe、以及Cd1-xZnxTe合金。
  64. 如申請專利範圍第53與第56至第59項所述之方法，其中形成該單片單元包含藉由執行來自步驟清單之步驟，形成吸收晶圓(257”、257'''、457、457’、557、557’、618)，其包含a. 提供矽基板b. 在矽基板上生長磊晶吸收層c. 薄化該基板至來自厚度範圍清單的厚度範圍，其包含i. 10-100μm ii. 10-20μm。
  65. 如申請專利範圍第53項所述之方法，其中提供該單片單元包含提供吸收晶圓(218’、257'''、318’、457’、557’、618)，其包含藉由溝槽被分開之分離吸收區塊。
  66. 如申請專利範圍第64與第65項所述之方法，其中生長該磊晶吸收層包含以Ge含量大於20%之成分分級Si1-xGex合金層的形式生長該磊晶層。
  67. 如申請專利範圍第64與第65項所述之方法，其中生長該磊晶吸收層包含以最終Ge含量在約0.6x0.8範圍內之成分分級Si1-xGex合金層的形式生長該磊晶吸收層。
  68. 如申請專利範圍第66與第67項所述之方法，其中生長該成分分級Si1-xGex合金層包含從分級率之範圍清 單選擇之分級率的範圍，其包含2-3%、1-2%以及0.5至1%。
  69. 如申請專利範圍第65項所述之該方法，其中提供該吸收晶圓包含提供具有寬度範圍之內之寬度的該吸收區塊(252、352、452、552)，其包含200-500μm、100-200μm以及20-50μm，以及提供具有寬度範圍之內之寬度的該溝槽(254、354、454、554)，其包含1-5μm與0.1-1μm。
  70. 如申請專利範圍第66至第68項所述之方法，其中生長該磊晶吸收層包含以分離吸收區塊(252,452,552)的形式生長該磊晶層，其包含範圍清單之範圍以內的寬度，其包含50-100μm、20-50μm、5-20μm以及1-5μm，以及其中該吸收區塊藉由範圍清單之範圍以內的寬度的溝槽被分開，其包含100nm-1μm與20nm-100nm。
  71. 如申請專利範圍第65、第69與第70項所述之方法，特徵在於藉由介電質層(236、376、436、536)鈍化該分離吸收區塊(252、352、452、552)之該側壁(274、374、474、574)。
  72. 一種用於射線照相術之系統，其包含如申請專利範圍第1項所述之像素偵測器。
  73. 如申請專利範圍第72項所述之用於射線照相術之系統，在其中該像素偵測器從診斷像素偵測器與治療像素偵測器所構成之該群組被選擇。
  74. 如申請專利範圍第72項所述之用於射線照相術 之系統，在其中該像素偵測器從由被調適用於像素偵測器的投影射線照相術、被調適用於像素偵測器的螢光分析術、介入射線照相術調適像素偵測器、CT調適像素偵測器、以及乳房攝影術調適像素偵測器、牙科射線照相術調適像素偵測器所構成之該群組被選擇。
  75. 一種射線照相術的方法，其包含以申請專利範圍第71項所述之系統成像。
  76. 如申請專利範圍第73項所述之射線照相術的方法，在其中該像素偵測器從由被調適用於像素偵測器的投影射線照相術、被調適用於像素偵測器的螢光分析術、介入射線照相術調適像素偵測器、CT調適像素偵測器、乳房攝影術調適像素偵測器、以及牙科射線照相術調適像素偵測器所構成之該群組被選擇。
  77. 一種用於穿透電子顯微與次級電子顯微的系統，其包含如申請專利範圍第1項所述之該像素偵測器。
  78. 如申請專利範圍第77項所述之系統，其中該像素偵測器從一群特別高空間解析度偵測器被選擇。
  79. 一種用於質譜成像之系統，其包含如申請專利範圍第1項所述之像素偵測器。
  80. 如申請專利範圍第79項所述之系統，其中該像素偵測器從由包含以聚焦雷射光源使用基質輔助雷射脫附游離(MALDI)的適用於二次離子質譜法(SIMS)的像素偵測器、與適用於質譜法的像素偵測器之該群組被選擇。
  81. 一種用於基本粒子偵測與成像的系統，其包含如申請專利範圍第1項所述之像素偵測器。
  82. 如申請專利範圍第81項所述之系統，其中本發明之該像素偵測器的該像素偵測器被調適成高電阻率吸收層，也提供該較高電阻率吸收層之該優點，即使對於該吸收層之更大的厚度，在適當的外加電壓上促進充分的載體減壓。
  83. 一種用於非破壞性測試的系統，其包含如申請專利範圍第1項所述之像素偵測器。
  84. 如申請專利範圍第83項所述之系統，其中該像素偵測器從適用於電腦斷層攝影設置的像素偵測器、與適用於安全檢查的數位射線照相術之像素偵測器的該群組被選擇。
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