TWI692856B - 基於晶圓鍵合的電磁輻射檢測器 - Google Patents
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Abstract
用於具有高頻譜和空間解析度的電磁輻射之檢測和成像的單片像素檢測器、系統和方法包含具有CMOS處理的像素讀出的Si晶圓，Si晶圓以晶圓鍵鍵合到吸收體晶圓，晶圓鍵包含在吸收體晶圓中該讀出及高傳導區域中的摻雜的、高傳導電荷收集器之間的傳導鍵及在高電阻率的區域之間的不良傳導鍵。
Description
本發明係有關於用於電磁輻射之檢測和成像之由單片、互補金屬氧化物半導體(CMOS)集成結構製成的像素檢測器以及用於形成這種結構的方法。
當前用於電磁輻射檢測的數位成像裝置(也稱為像素檢測器)可以分為兩大類，通過影響光子轉換為電訊號的方式來區分。以X射線光子為例，在這些類別中的第一類中，轉換間接發生，即X射線光子首先在能量上被下轉換為閃爍層中的可見光子。隨後藉由光二極體陣列檢測可見光子，其中電子-電洞對的光學產生所產生的電訊號，然後由讀出電子進一步處理電訊號並在電腦螢幕上表示為圖像。間接X射線成像裝置的兩階段轉換過程受到轉換效率和空間解析度有限的缺點，這是因為在將X射線轉換為可見光子過程中以及檢測這些過程中發生損失和散射。典型地，大約25個電子-電洞對最終由讀出電子每入射X射線能量的keV測量。 在這些像素檢測器的第二類中，半導體吸收體允許將X射線直接轉換成電子-電洞對，然後藉由讀出電子裝置將其作為電訊號進行測量。與基於閃爍器的間接轉換相比，除了具有更高的靈敏度和更高的空間和時間解析度之外，這種吸收體也提供了光譜解析度，因為入射X射線光子的能量與產生的電子-電洞對的數量成比例並且因此可以通過脈衝高度分析來測量。在矽(Si)中，平均需要3.6eV來產生單個電子-電洞對(參見例如R.C. Alig等人在Phys.Rev.B 22,5565(1980)；和RC Alig in Phys. Rev。B27, 968(1983)，其全部的公開內容通過引用結合於此)。平均而言，這導致每KeV吸收的X射線能量產生280個電子-電洞對，由此可以看出，轉換效率超過閃爍器-光二極體組合的轉換效率超過十分之一。 採用藉由半導體吸收體的手段之直接轉換的X射線成像檢測器或通常為像素傳感器可以以不同方式實施。商業平板製造中使用的一種方案是基於直接沉積在由薄膜電晶體製成的讀出電子上的多晶或非晶材料。例如，用於醫療應用之具有非晶硒吸收體的平板X射線成像檢測器在製造和提供大尺寸方面相對便宜(參見例如S.Kasap等在Sensors 11,5112(2011)中，其全部公開內容在此引用作為參考)。然而，單晶形式的材料與其多晶和非晶對應部分相比具有更好的傳輸性質。因此他們應該提供改進的檢測器效能。另一方面，單晶吸收體與包含非晶薄膜電晶體的讀出電子不相容。原則上，它們可以在CMOS處理的讀出晶圓上磊晶成長，但通常僅以犧牲令人難以忍受的高熱預算為代價，需要與升高的處理溫度相容的特殊金屬化方案(參見例如von Känel的美國專利第8,237,126號，其揭露內容在此通過引用併入)。通常，使用標準鋁金屬化時，溫度必須保持在450℃以下。 為了與CMOS處理的讀出電子相容，處理來自每個吸收體像素之電訊號所需的吸收體和讀出晶圓之間的電連接必須藉由低溫晶圓鍵合處理來實現。最常見的鍵合技術是凸塊鍵合，例如由Medipix協作(medipix.web.cern.ch)或Dectris AG(dectris.ch)使用。超過僅平方公分的檢測器區域之凸塊鍵合不僅是一種昂貴的技術，而且還將像素尺寸限制為約50μm。原則上，吸收體可以由任何適於能夠成長大單晶的高能粒子檢測的半導體材料組成，例如Si、Ge、GaAs和CdTe或CdZnTe合金(參見例如Collins等人的歐洲專利號0571135)，其全部揭露內容通過引用併入本文)。例如採用In微凸塊的凸塊鍵合也用於製造紅外焦平面陣列，其中15μm的像素尺寸正在製造並且10μm或甚至更小似乎是可行的。典型地，這些陣列的面積比用於X射線成像的面積小得多，幾乎不超過約1平方公分(例如參見P. Bensussan等人，SPIE, Proc. of SPIE, Vol.7298, pp. 72982N-1-72982N-31(2009)，其全部揭露內容通過引用併入本文)。對於紅外成像，使用其他吸收材料，諸如InGaAs合金、InSb和HgCdTe合金。 雖然對於大型X射線檢測器而言，使用普通凸塊鍵合很難將像素尺寸推到約50μm以下，但還有其他鍵合技術可能提供更高的檢測器解析度。例如，其中之一是從積體電路的垂直集成中獲知的，即所謂的3D-IC技術。這裡，凸塊鍵合被融合鍵合所取代，融合鍵合包括氧化物與氧化物的融合鍵合以及被氧化物包圍的金屬墊的金屬對金屬接合。所得到的結構與真正的整體單片結構不可區分(參見例如G. W. Deptuch等人在IEEE Trans. Nucl. Sci.57, 2178 (2010)中，其全部揭露內容通過引用併入本文)。出於這個原因，我們將在下文中考慮由直接晶圓鍵合製成的異質結構，例如整體式，就好像它們例如以磊晶晶圓堆疊的形式製造。 於另一種鍵合技術中，在吸收體晶圓與讀出晶圓之間的低溫下形成導電、共價半導體鍵合。共價半導體鍵合基本上再次導致單晶結構(參見例如von Känel的國際專利申請號WO 2016/097850，其全部揭露內容通過引用併入本文)。與眾所周知的疏水和親水鍵合技術(其中在鍵合之前分別覆蓋氫或氧化物)相反，共價半導體鍵合需要表面原子上清潔，特別是當矽是鍵合配對物中的一個時。共價半導體鍵合因此只能在高真空或甚至超高真空工具中進行。在理想情況下，當待共價鍵合的兩個完全平坦的半導體晶圓非常精確地對準時，既沒有任何相互扭轉也沒有傾斜，兩個表面上的懸鍵形成共價鍵，一旦兩個晶圓接觸就與在磊晶成長期間形成的鍵不可區分。顯然，實際上這種理想情況從不會發生，並且即使當兩個晶圓由相同的半導體材料製成時，有限的表面粗糙度和未對準總是導致有限數量的介面缺陷。取決於所使用的CMOS製程，像素尺寸可以在寬範圍內變化，例如大約100-200μm、50-100μm或20-50 μm或甚至5-20μm。 在此鍵合方案中，藉由背側照明產生電荷載子，其中吸收體晶圓係結合在由金屬和介電質層組成的CMOS堆疊的相對側上的讀出晶圓之薄的Si基板上。然後電荷必須穿過共價鍵合的半導體介面，以便被讀出晶圓上的電荷收集器收集。由吸收體中的電磁輻射激發的電子-電洞對分離所需的電場因此藉由存在於讀出晶圓和吸收體晶圓之間的反向偏壓的p-n接面產生，二者都是輕摻雜的並且是相反的摻雜類型。先前技術之範例可在圖1A-1C中看到，其顯示共價鍵合的檢測器結構的三個不同實施例10、20和30(參見例如von Känel的國際專利申請號 PCT/IB2017/001032，其全部揭露內容通過引用併入本文)。具有CMOS處理的像素讀出電子的矽層12、22、32在這些圖中概略地示出，而在其頂部包含多個氧化物和金屬層的CMOS堆疊未示出。讀出晶圓的Si基板必須被薄到典型地10-20μm，以便當在p-n接面16、26、36上施加反向電壓17、27、37時以便促進其與吸收體晶圓14、24、34一起空乏，使得源於由X射線吸收產生的電子-電洞之電荷可以交叉鍵合的介面18、28、38，以便由電荷收集器19、29、39收集並由讀出電子處理。為了允許讀出晶圓的Si基板變薄，首先對其正面上的CMOS堆疊進行平坦化並將其鍵合至載體晶圓(也稱為處置晶圓)上。在這機械穩定化步驟之後，可以將Si基板的背側減薄至所需厚度(參見例如von Känel的國際專利申請號PCT/IB2017/001032，其全部公開內容通過引用併入本文)。檢測器的像素尺寸由電荷收集器19、29、39的間距給出，圖1A-1C中僅示出其中的一個。在實施例10-30中，p-n接面位於鍵合的介面(圖1A、圖1C)的右邊或在讀出(圖1B)或吸收體晶圓中。因此，鍵合的介面必然位於反向偏壓的p-n接面的空乏區。即使在最佳條件下，鍵合的介面包含缺陷，諸如由輕微的晶圓未對準引起的錯位(參見例如T. Akatsu等人在J. Mat. Sci.39, 3031(2004)中，其全部揭露內容通過引用併入本文)。介面缺陷可能引起潛在的阻障，其負面影響穿過鍵合的介面之電荷傳輸(參見例如S. Bengtsson等人在J. Appl. Phys.66, 1231(1989)中，其全部揭露內容通過引用併入本文)。而且，晶體缺陷通常與能隙中的電子狀態有關。如果它們例如位於p-n接面的空乏區內，則它們可以充當增強反向漏電流的產生-復合中心(參見例如W. Shockley等人在Phys. Rev.87, 835(1952)，其全部揭露內容通過引用併入本文)。這種缺陷也是在藉由濺鍍去除鍵合配對物之表面氧化物期間產生的，導致它們的表面被非晶化，這又導致在鍵合的介面處形成薄的非晶層(參見例如C.Flötgen et al. in ECS Transactions 64, 103(2014)，其全部揭露內容通過引用併入本文)。與這種缺陷相關的電子狀態可在一定程度上被氫鈍化(參見例如A. Loshachenko等人在Phys. Status Solidi C 10, 36(2013)和von Känel的國際公開號 WO 2017/141103，其全部揭露內容通過引用併入本文)。然而，氫化鈍化無法完全阻止輕摻雜鍵合配對物之間鍵合的介面之電荷傳輸，也無法保證檢測器工作時鈍化的長期穩定性。 因此需要共價鍵合的檢測器結構，其不會受到能隙中由缺陷相關狀態產生之增加的漏電流的影響。需要能夠最小化在表面活化和晶圓鍵合期間建立之由缺陷狀態所產生的產生/復合電流之效應的結構和製程。
本發明提供一種單片CMOS集成像素檢測器，其用於檢測組態以用於背側照明的電磁輻射。檢測器由矽讀出晶圓和吸收體晶圓組成。矽讀出晶圓由第一摻雜類型的矽製成，包含在薄矽層中處理的CMOS像素讀出電子，並且包括用作與讀出電子通訊之像素尺寸間隔的電荷收集器之第二摻雜類型的高傳導摻雜區域以及至少一個晶圓對準特徵。讀出晶圓由晶圓鍵組成。吸收體晶圓由至少一單晶半導體材料製成。吸收體晶圓還包含高傳導摻雜區域和至少一晶圓對準特徵。單片CMOS集成像素檢測器由讀出晶圓以對準的方式鍵合到吸收體晶圓上。晶圓鍵包含在讀出晶圓與吸收體晶圓之間的傳導鍵以及讀出晶圓與吸收體晶圓之間的不良傳導鍵，不良傳導鍵使相鄰的像素電性隔離以迫使吸收體晶圓中產生的電荷穿過傳導鍵，並且在當檢測器在操作中時由像素讀出電子處理的電荷收集器接收。 本發明的目的是提供適用於電磁輻射檢測和成像的單片CMOS集成像素感測器。 本發明的另一個目的是提供適用於電磁輻射檢測和成像的單片像素感測器，其中讀出電子和單晶吸收體並置在CMOS處理的矽晶圓的相對側上。 本發明的又一目的是提供一種適用於電磁輻射檢測和成像的單片CMOS集成像素感測器，其藉由讀出和吸收體晶圓的低溫直接晶圓鍵合而製造。 本發明的再一個目的是提供一種適用於紅外線、可見光、紫外線或軟X射線輻射的檢測和成像的單片像素感測器，其藉由將薄吸收體層鍵合到具有讀出電子之CMOS處理的晶圓上而製造。 本發明的另一目的是提供一種適用於高能X射線檢測和成像的單片像素感測器，其藉由將CMOS處理的晶圓與讀出電子鍵合到高Z吸收體層上來製造。 本發明的再一目的是提供一種適用於能量分解X射線檢測和成像的單片像素感測器。 本發明的另一個目的是提供一種能夠進行單光子檢測的單片像素感測器。 本發明的再一個目的是提供用於製造單片像素檢測器的簡單製程，該單片像素檢測器包含與相反傳導類型(即，相反的有效摻雜類型)之吸收體晶圓共價鍵合的薄讀出晶圓。 本發明的目的是提供共價鍵合的像素感測器，其中缺陷存在於鍵合的介面處或附近，不影響檢測器洩漏。 本發明教示了用於電磁輻射的單片像素檢測器的結構和製造方法。像素檢測器包含具有CMOS處理的讀出電子的薄Si晶圓，其與形成單片單元的單晶吸收體通訊。此單片單元係藉由將薄化的、CMOS處理的Si讀出晶圓晶圓鍵合到吸收體晶圓上用以收集和處理由入射在吸收體上的電磁輻射產生的電訊號而形成。在附圖、說明書和申請專利範圍中敘述了本發明的這些和其他目的。 在本發明的敘述中，用語「像素檢測器」和「像素感測器」被認為是敘述檢測器整體的同義詞。類似地，用語「吸收體晶圓」和「感測器晶圓」被認為是其中吸收電磁輻射之檢測器部分的同義詞。
本發明的目的是提供用於製造用於檢測電磁輻射的敏感像素檢測器的簡單結構和方法，諸如例如具有尺寸高達約20×20 cm2
或甚至約40×40 cm2
之平板X射線檢測器及用於檢測紅外線輻射之高解析度檢測器。檢測器由讀出單元組成，該讀出單元在薄CMOS晶圓上進行處理，該CMOS晶圓的背側鍵合到吸收體晶圓，也稱為感測器晶圓。這些檢測器都組態為背側照明，其中電磁輻射從CMOS堆疊的相反側入射到吸收體上。鍵合發生在晶圓級上，並且至少用於電荷收集的鍵在讀出晶圓和吸收體晶圓的高傳導區域之間形成，諸如例如在重摻雜半導體之間的共價半導體鍵。讀出電子在例如厚度為大約10-30μm或較佳地大約5-10μm或甚至3-5μm且電阻率大於約500 Ωcm或較佳地大約1-2 kΩ cm，或者更佳地2-5 kΩ cm或甚至高於5 kΩcm，例如5-50 kΩ cm，的磊晶Si層中被處理，電阻率是由於第一傳導類型(例如由p-摻雜引起的p-傳導)之介於約1011
至1013
cm-3
之間的低摻雜水平引起的。為了易於檢測器製造，使用絕緣體上矽(SOI)晶圓用於讀出電子之CMOS處理可能是有利的。檢測器可以在單光子檢測模式下檢測電磁輻射。感測器材料可包含以高純度晶圓形式或以在基板上成長磊晶層的形式可用的任何半導體，其中基板可以例如是Si、Ge、GaAs、CdTe、CdZnTe合金或InSb，其可選地在檢測器製造期間被去除。用於感測器之厚度和材料強烈取決於待檢測的電磁輻射的能量。為了檢測從大約十分之一eV直到幾keV的低能量輻射，涵蓋從紅外線到可見光、紫外線和軟X射線的光譜範圍，厚度為μm或更小的厚度可能就足夠了。有許多涵蓋此能量範圍的II/VI、III/V和IV族半導體，例如HgCdTe合金、InSb、InGaAs合金、Ge、Si、SiGe合金、InP、GaAs、InGaN合金、GaN、C(鑽石)，按能隙增加的順序排列。例如，對於近紅外線檢測，薄至0.5-1.5μm或甚至0.3-0.5μm的Ge層對於有效感測可能就足夠了。晶圓鍵合可能因此必須與晶圓薄化相組合，例如藉由氫注入和剝離(參見例如IPFerain等，在J. Appl. Phys.107, 053-415 (2010)中，其全部揭露內容通過引用併入本文)。藉由結合與吸收體晶圓之吸收區域通訊的雪崩電荷倍增區域，可以進一步增強紅外線檢測器的靈敏度。 在軟X射線與硬X射線檢測之間的區域中，例如厚度約為3.5、332和2310μm的SiC感測器可分別吸收能量分別為2、10和20keV之90%的入射光子。具有約3.9、334和2330μm厚度的Si感測器可分別吸收能量分別為2、10和20keV之90%的入射光子。對於Ge或GaAs感測器，吸收20、30和40keV能量之90%的入射光子所需的厚度分別約為105、320和710μm。例如，Si0.2
Ge0.8
合金在這些光子能量下相同的吸收必須要厚大約25%。即使40、60和80keV之更硬的X射線也被相同程度的CdTe感測器或CdZnTe合金感測器吸收，其厚度分別為210、610和1310μm(NIST X射線衰減資料庫，nist.gov/pml/data/ffast)。本質Ge之室溫電阻率約為47 Ωcm，而Si0.25
Ge0.75
合金之室溫電阻率約為6×104
Ωcm(參見例如 virginiasemi.com/pdf/generalpropertiesSi62002.pdf)。包含Ge或SiGe吸收體的X射線檢測器因此需要冷卻，以便將暗漏電流降低到例如每像素1 nA或甚至10-100 pA的可接受水平。就Ge和SiGe感測器而言，GaAs感測器具有比109
Ωcm數量級更高的電阻率之優點(參見例如M.C. Veale in Nucl Instr. Meth. Phys. Res, A 752,6(2014)，其全部揭露內容通過引用併入本文)。相同數量級的電阻率適用於CdTe傳感器，甚至更高的數量級的電阻率適用於CdZnTe合金感測器(參見例如S. Del Sordo等在Sensors 2009, 9, 3491-3526中，其全部揭露內容通過引用併入本文)。 本發明的結構和方法涉及工業規模的晶圓。例如，由EV Group製造用於200 mm晶圓的高真空接合設備(參見例如C. Flötgen等在ECS Transactions 64,103(2014)中，其全部揭露內容通過引用併入本文)。 藉由構建，預期本發明的單片像素檢測器將提供單光子檢測。本發明的單片X射線像素檢測器因此也適用於能量辨別，由此可以藉由分析由讀出電子處理的電脈衝之高度來測量入射在吸收體上之光子的能量。 與現有技術方案相比(參見例如von Känel的國際專利申請號WO 2016/097850和von Känel的國際專利申請號PCT/IB2017/001032，其全部揭露內容通過引用併入本文)在本發明中，電荷載體在到達與讀出電子通訊的電荷收集器之前不會穿過輕度摻雜材料之間的鍵合的介面。電荷透過鍵合的介面引導，電子高傳導區域之間不會發生少數載子的產生和復合。在所有以下實施例中，像素檢測器被組態為用於背側照明，其中電磁輻射入射到鍵合在具有在相反側上的CMOS堆疊的薄矽CMOS基板的背側的吸收體上。 現在參照圖2A，適於檢測X射線的單片像素檢測器101的第一示例性實施例100包含厚度為d1
的薄讀出晶圓102與厚度為d2
的吸收體晶圓104之間的鍵合的介面。讀出晶圓較佳地例如藉由CMOS處理具有較佳為約1-2 kΩcm或甚至2-5 kΩcm之電阻率的弱p摻雜基板106來製造，其在完成所有處理之後被減薄至約10-30μm或較佳為約5-10μm或甚至3-5μm的厚度。在基板106可以變薄之前，薄化需要CMOS堆疊之平坦化和載體晶圓的鍵合。接合介面由在組合矽通孔110的結構之間傳導共價半導體鍵108組成，但是用高傳導n+
摻雜半導體材料填充，從而與弱p摻雜基板106形成n+
-p接面。於下文中，延伸穿過基板106的這些n+
摻雜通孔將簡稱為插塞110。插塞110在高電阻p傳導吸收體晶圓104中形成具有高傳導n+
摻雜區域112的歐姆接觸，其可以例如是重摻雜植入物。高傳導插塞110之摻雜水平可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。高傳導區域112可具有相似的摻雜水平。重摻雜插塞110可以例如藉由在輕p摻雜基板106中蝕刻洞並且在本領域已知的後續磊晶步驟中用n+
材料填充來形成。在實施例100的另一方面，類似的外延工藝而不是注入112可以導致重摻雜柱124被摻雜至延伸穿過絕大部分或全部吸收體晶圓104的類似水平。可選地，吸收體晶圓104可以進一步包括重p摻雜層117，便於與金屬背接觸件116形成歐姆接觸。鍵合到重摻雜植入物112或柱124的重摻雜插塞110作用為電荷收集器，從電子-電洞對收集電子，該電子-電洞對由入射在吸收體晶圓104上的電磁輻射產生並在反向偏壓的p-n接面114、126的電場中分離，在施加電壓到吸收體晶圓104上的背接觸116時，由n+
摻雜區域112、124和高電阻p傳導吸收體晶圓104形成。少數載子(電子)因此決不會移動穿過低摻雜晶圓之間的鍵合的介面，其中可能發生捕捉和復合。電荷收集器110與讀出晶圓102之像素讀出電子115通信，其中由電磁輻射產生的電荷脈衝被處理並被傳送到讀出電子的離像素部分。檢測器像素由重摻雜插塞/區域110/112、110/124限定，其寬度118、119、128可以例如在約0.5-2.5μm或較佳地約1-1.5μm的範圍內。讀出晶圓102中的重摻雜插塞110之寬度118和在吸收體晶圓104中的重摻雜區域112、124之寬度119、128不需要相等，但是較佳地它們中的至少一個在至少1-1.5μm的範圍內，以便於晶圓102、104精確對準以進行鍵合。為了允許精確對準，薄讀出晶圓102和吸收體晶圓104都配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。例如，EVGroup提供準確度低於1μm的對準工具(參見例如， evgroup.com/en/products/bonding/integrated_bonding/evg_combond，其全部揭露內容通過引用併入本文)。接觸區域112/124的摻雜插塞110之間的距離L限定了像素尺寸113，其可以在約100-200μm、50-100μm或20-50μm或甚至5-20 μm的寬範圍內變化。當像素尺寸小於吸收體厚度d2
時，使用摻雜柱124代替植入物112具有吸收體104在施加至背接觸116的較低電壓下更容易空乏的優點。在吸收體晶圓104中的重摻雜植入物112被高電阻區域120包圍，高電阻區域120的電阻率比植入物112的電阻率高至少104
-106
倍。區域120甚至可以是絕緣區域，諸如氧化物區域，並在讀出和吸收體晶圓之間形成傳導不良或電性絕緣的半導體至氧化物或氧化物至氧化物鍵122，其電阻比鍵108之電阻高至少103
-104
或者較佳地104
-106
或者甚至更佳地106
-108
倍。因此，這些高電阻區域將讀出晶圓102(即，基板106)的低摻雜區域與低摻雜、高電阻吸收體晶圓104絕緣，使得兩個晶圓之間的唯一電性連接在重摻雜區域110和112、124之間形成。同時區域120將相鄰的像素彼此電性隔離。 根據實施例100的像素檢測器被設計用於檢測來自吸收體晶圓104中由X射線產生的電子-電洞對之電子。在該實施例的一個態樣中，檢測器可以被設計用於藉由反轉摻雜標記來收集電洞。p摻雜區域的摻雜水平可以與上面討論的n摻雜區域的摻雜水平大致相同。與n摻雜情況相似的電阻率水平需要摻雜大於約1.5倍的摻雜。 根據圖2，實施例100需要讀出晶圓102和吸收體晶圓104的精確相互對準，以便在重摻雜插塞110與重摻雜區域112、124之間形成電性接觸。 現在參照圖2B，適於檢測X射線的單片像素檢測器101'的第二實施例100'可以包含厚度為d1
'的薄讀出晶圓102'與厚度為d2
'的吸收體晶圓104'之間的鍵合的介面。讀出晶圓可例如藉由CMOS處理具有較佳為約1-2 kΩcm或甚至2-5 kΩcm之電阻率的弱p摻雜基板106'來製造，其具有約10-30μm的厚度d1
'或者優選約5至10μm或甚至3至5μm。薄化至此種厚度首先可能需要CMOS堆疊的平坦化以及載體晶圓至基板106'的鍵合。讀出晶圓102'可以含有高傳導n+
摻雜插塞110'，其延伸通過由高電阻或絕緣區域120'圍繞的基板106'，其電阻率比高摻雜區域110'、112'的電阻率高至少104
-106
倍。高電阻區域120'可以例如通過晶圓102'的局部非晶化或局部氧化在其鍵合到高電阻p傳導吸收體晶圓104'之前形成。或者，對於大約2 kΩcm以上的讀出晶圓102'的電阻率，可能不需要特別形成高電阻區域120'。高傳導插塞110'之摻雜水平可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。重摻雜插塞110'可以例如藉由在輕p摻雜基板106'中蝕刻洞並且在本領域已知的後續磊晶步驟中用n+
材料填充來形成。吸收體晶圓104'較佳地含有例如藉由離子佈植形成的重摻雜、高傳導和非結構化表面層112'，其可以具有與插塞110'相似的摻雜類型和摻雜水平。可選地，吸收體晶圓104'可以進一步包括重p摻雜層117'，便於與金屬背接觸件116'形成歐姆接觸。重摻雜插塞110'與吸收體晶圓104'的重摻雜表面區域112'形成歐姆接觸。另一方面，傳導表面層112'與吸收體晶圓104'的高電阻率、p傳導體區域形成p-n接面114'。藉由傳導共價半導體鍵108'鍵合到重摻雜區域112'的重摻雜插塞110'，提供歐姆接觸，作用為電荷收集器，從電子-電洞對收集電子，該電子-電洞對由入射在吸收體晶圓104'上的電磁輻射產生，並且在當施加電壓到吸收體晶圓104'上的背接觸116'時由重n摻雜表面區域112'和吸收體晶圓104'之p傳導體區域形成的反向偏壓的p-n接面114'的電場中分離。然而，電子實質上不會穿過讀出晶圓102'之高電阻區域120'與吸收體晶圓104'之摻雜區域112'之間的傳導不良鍵合的介面122'，因為其電阻超過傳導鍵的電阻至少為103
-104
或者較佳地104
-106
或者甚至更佳地106
-108
倍。少數載子(電子)因此決不會移動穿過低摻雜晶圓之間的鍵合的介面，其中可能發生捕捉和復合。區域120'因此導致像素隔離並且防止像素讀出電子115'中的p-MOS電晶體的n阱與n摻雜插塞110'一起作用為電荷收集器，n摻雜插塞110'單獨拾取由吸收體晶圓104'中的電磁輻射產生的電子。電荷收集器110'與讀出晶圓102'之像素讀出電子115'通信，其中由電磁輻射產生的電荷脈衝被處理並被傳送到讀出電子的離像素部分。檢測器像素專門由讀出晶圓102'中的重摻雜插塞110'限定，而吸收體晶圓104'未圖案化。插塞110'之寬度118'應當實質上小於像素尺寸113'(例如，5至10倍)，後者的範圍在約100-200μm、50-100μm或20-50μm或甚至5-20μm。寬度118'可在例如大約在0.1-2.5µm的範圍之中。 根據實施例100'的像素檢測器被設計用於檢測來自吸收體晶圓104'中由X射線產生的電子-電洞對之電子。在該實施例的一個態樣中，檢測器可以被設計用於藉由反轉適當的摻雜標記來收集電洞。p摻雜區域的摻雜水平可以與上面討論的n摻雜區域的摻雜水平大致相同。與n摻雜情況相似的電阻率水平需要摻雜大於約1.5倍的摻雜。 根據其包含未圖案化的吸收體晶圓104'的設計(參見圖2B)，實施例100'不需要鍵合工具中的讀出晶圓102'和吸收體晶圓104'的任何精確對準。藉由重疊晶圓對準特徵(諸如由晶圓製造商提供的缺口或平面)提供的近似對準就足夠了，其允許將兩個晶圓的旋轉未對準保持在約0.1至0.2度內，並且橫向位移在約200-400μm，例如EVG580 ComBond工具的對齊和翻轉器模組。實施例100'因此不需要讀出和吸收體晶圓上的任何附加的對準標記。 現在參照圖2C，適於檢測X射線的單片像素檢測器201的第三實施例200可以包含在薄讀出晶圓202和吸收體晶圓204之間的鍵合的介面。讀出晶圓可例如藉由CMOS處理具有較佳為約1-2 kΩcm或甚至2-5 kΩcm之高電阻率的弱p摻雜基板206來製造，其在完成所有處理之後被減薄至約10-30μm或較佳為約5-10μm或甚至3-5μm的厚度。在基板206可以變薄之前，薄化可能需要CMOS堆疊之平坦化和載體晶圓的鍵合。吸收體晶圓204較佳地是高電阻、輕p摻雜的並且可以包括高傳導n+
摻雜區域212，其可以是重摻雜植入物或重摻雜磊晶層。高傳導區域212之摻雜水平可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。可選地，吸收體晶圓204可以進一步包括重p摻雜層217，便於與金屬背接觸件216形成歐姆接觸。鍵合的介面可由傳導共價半導體鍵208和傳導不良的共價半導體鍵209組成，傳導共價半導體鍵208在具有類似摻雜水平之延伸通過基板206的高傳導n+
摻雜插塞210和吸收體晶圓之n+
摻雜區212之間(藉此形成歐姆接觸)，傳導不良的共價半導體鍵209在面向低摻雜基板206的區域之吸收體晶圓的重摻雜區域212部分之間。傳導不良的共價半導體鍵209比歐姆傳導鍵208具有至少103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍更高的電阻率。重摻雜插塞210可以例如藉由在輕p摻雜基板206中蝕刻洞並且在本領域已知的後續磊晶步驟中用n+
材料填充來形成。鍵合到重n摻雜區域212的重摻雜插塞210作用為電荷收集器，從電子-電洞對收集電子，該電子-電洞對由入射在吸收體204上的電磁輻射產生並且在向吸收晶圓204上的背接觸216施加電壓時，在n摻雜區域212與晶圓204之輕p摻雜塊之間的反向偏壓p-n接面214之電場中分離。少數載子(電子)因此決不會移動穿過低摻雜晶圓之間的較差傳導鍵合的介面，其中可能發生捕捉和復合。電荷收集器210與讀出晶圓202之像素讀出電子215通信，其中由電磁輻射產生的電荷脈衝被處理並被傳送到讀出電子的離像素部分。檢測器像素由重摻雜插塞210限定，其寬度218可以例如在約0.5-2μm或較佳地約0.5-1μm的範圍內。插塞210之間的距離L限定了像素尺寸213，其可以在約100-200μm、50-100μm或20-50μm或甚至5-20μm的寬範圍內變化。吸收體晶圓204中的重摻雜區域212被絕緣氧化物區域220包圍，所述絕緣氧化物區域220在讀出和吸收體晶圓之間實質上形成電性絕緣的半導體至氧化物或氧化物至氧化物鍵222，其電阻超過鍵208的電阻至少103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。這些氧化物區域的目的是將相鄰的像素彼此電性隔離。它們的寬度224取決於像素檢測器200的期望速度可以小於、等於或大於吸收體晶圓204的重摻雜區域212的寬度226，這又取決於由重摻雜區域212之寬度226限定的電容器板的尺寸。因為重摻雜區域212的寬度226較佳地選擇為大於重摻雜插塞210之寬度218，例如像素尺寸213的兩倍或三倍一樣大或者甚至像例如90%那樣大，所以對於鍵合對準的要求比實施例100更寬鬆。 根據實施例200的像素檢測器被設計用於檢測來自吸收體晶圓204中由X射線產生的電子-電洞對之電子。在該實施例的一個態樣中，檢測器可以被設計用於藉由反轉摻雜標記來收集電洞。p摻雜區域的摻雜水平可以與上面討論的n摻雜區域的摻雜水平大致相同。與n摻雜情況相似的電阻率水平需要摻雜大於約1.5倍的摻雜。 根據其設計(參見圖2C)，實施例200需要讀出晶圓202和吸收體晶圓204的精確相互對準，因為吸收體晶圓204中的氧化物區域220基本上以像素尺寸213隔開並且作用為額外的像素隔離。再者，重摻雜插塞210和重摻雜區域212需要在鍵合工具中對齊。為了允許精確對準，薄讀出晶圓202和吸收體晶圓204都配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以在約5×10-4
度以下並且橫向未對準在約1μm以下。在較小的晶圓鍵合的情況下可以獲得相似的準確度。 現在參照圖2D，適於檢測X射線的單片像素檢測器201'的第四實施例200'可以包含在薄讀出晶圓202'和吸收體晶圓204'之間的鍵合的介面。讀出晶圓可例如藉由CMOS處理具有較佳為約1-2 kΩcm或甚至2-5 kΩcm之電阻率的弱p摻雜基板206'來製造，其在完成所有處理之後被減薄至約10-30μm或較佳為約5-10μm或甚至3-5μm的厚度。在基板206'可以變薄之前，薄化可能需要CMOS堆疊之平坦化和載體晶圓的鍵合。吸收體晶圓204'可包含高傳導n+
摻雜區域212'，其可以是重摻雜植入物或重摻雜磊晶層。高傳導區域212'之摻雜水平可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。可選地，吸收體晶圓204'可以進一步包括重p摻雜層217'，便於與金屬背接觸件216'形成歐姆接觸。鍵合的介面可以由延伸穿過基板206'的高傳導n+
摻雜插塞210'和吸收體晶圓204'的傳導n+
摻雜區域212'之間的傳導共價半導體鍵208'組成。插塞210'之摻雜水平與區域212'的摻雜水平類似，以保證兩者之間的歐姆接觸。晶圓202'、204'之間的鍵合的介面還包括面向低摻雜基板206'的區域之吸收體晶圓之重摻雜區域212'的該部分之間的傳導不良的共價半導體鍵209'。傳導不良的共價半導體鍵209'比歐姆傳導鍵208'具有至少103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍的電阻率。重摻雜插塞210'(其中一者顯示於圖2D)可以例如藉由在輕p摻雜基板206'中蝕刻洞並且在本領域已知的後續磊晶步驟中用n+
材料填充來形成。鍵合到重摻雜區域212'的重摻雜插塞210'在兩者之間形成歐姆接觸並且作用為電荷收集器，從電子-電洞對收集電子，該電子-電洞對由入射在吸收體204'上的電磁輻射產生並且在向吸收晶圓206'上的背接觸216'施加電壓時，在高n摻雜區域212'與輕p摻基板206'之間的反向偏壓p-n接面214'之電場中分離。少數載子(電子)因此決不會移動穿過低摻雜晶圓之間的較差傳導鍵合的介面，其中可能發生捕捉和復合。電荷收集器210'與讀出晶圓202'之像素讀出電子215'通信，其中由電磁輻射產生的電荷脈衝被處理並被傳送到讀出電子的離像素部分。檢測器像素由重摻雜插塞210'限定，其寬度218'可以例如在約0.5-2 μm或較佳地約0.5-1μm的範圍內。插塞210'之間的距離L限定了像素尺寸213'，其可以在約100-200μm、50-100μm或20-50μm或甚至5-20μm的寬範圍內變化。在吸收體晶圓204'中的重摻雜區域212'被寬度224'的氧化物區域220'包圍，寬度224'例如可以在約0.5-2μm或較佳地約0.5-1μm的範圍內。氧化物區域220'在吸收晶圓204'和延伸穿過讀出晶圓202'之氧化物填充溝槽226'之間形成電性絕緣氧化物至氧化物鍵222'。寬度溝槽226'較佳地與氧化物區域220'大致相同。氧化物區域220'、226'將相鄰的像素彼此隔離，並且它們的間隔再次相應於像素尺寸L。類似於實施例200，因為重摻雜區域212'覆蓋像素尺寸213'的大部分，所以在此促進了鍵合對齊。 根據實施例200'的像素檢測器被設計用於檢測來自吸收體晶圓204'中由X射線產生的電子-電洞對之電子。在該實施例的一個態樣中，檢測器可以被設計用於藉由反轉適當的摻雜標記來收集電洞。p摻雜區域的摻雜水平可以與上面討論的n摻雜區域的摻雜水平大致相同。與n摻雜情況相似的電阻率水平需要摻雜大於約1.5倍的摻雜。 根據其設計(參見圖2D)，實施例200'需要讀出晶圓202'和吸收體晶圓204'精確地相互對準以進行鍵合，因為吸收體晶圓204'中的氧化物區域220'和讀出晶圓202'的絕緣氧化物區域226'基本上以像素尺寸213'間隔開，並且在形成鍵合的介面222'期間必須匹配。重摻雜插塞210'和重摻雜區域212'同樣需要對齊以在鍵合的介面208'處形成歐姆接觸。為了允許精確對準，薄讀出晶圓202'和吸收體晶圓204'都配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。 現在參照圖2E，適於檢測紅外線輻射的單片像素檢測器301的第五實施例300可以包含在薄讀出晶圓302和吸收體晶圓304之間的鍵合的介面。讀出晶圓可以例如藉由CMOS處理具有在約0.1-1 kΩcm之間的電阻率的p摻雜基板306來製造。在完成像素電子315的處理之後，讀出晶圓302被薄化至約10-30μm或較佳地約5-10μm或甚至更佳地約3-5μm的厚度，包含例如n阱317中的p-MOS電晶體和p阱319中的n-MOS電晶體。在基板306可以變薄之前，薄化可能需要CMOS堆疊之平坦化和載體晶圓的鍵合。較佳地，讀出晶圓302含有由高電阻區域320圍繞的重n摻雜、高傳導區域312，高電阻區域320用於相互電性像素隔離。區域312之摻雜可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1 ×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。高電阻區域320的電阻率相對於高傳導區域312的電阻率高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。區域312和320可以例如藉由在透過化學氣相沉積磊晶成長低摻雜基板306之前分別藉由摻雜劑或氧離子注入薄SOI晶圓來形成。或者，重摻雜區域312和高電阻率區域320也可以在讀出晶圓302變薄之後藉由背側處理來形成。重摻雜區312可以形成具有高傳導n+
摻雜插塞310的歐姆接觸322，其具有相似的摻雜水平並延伸穿過低摻雜基板306。吸收體晶圓304可選擇性地包含未圖案化的高傳導n+
摻雜層326，其可以是重摻雜植入物或重摻雜磊晶層，從而與讀出晶圓302之重摻雜區域312形成傳導共價半導體鍵308。摻雜層326的摻雜水平可以例如在1×1018
-1 ×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間。取決於區域320是高電阻半導體區域還是絕緣體區域(例如氧化物區域)，面向高電阻區域320的部分可以形成傳導不良的共價半導體或半導體至絕緣體鍵309。在任何情況下，鍵309的電阻超過鍵308的電阻至少103
-104
或者較佳地104
-106
或者甚至更佳地106
-108
倍。吸收體304可以進一步包括緊鄰層326的低摻雜紅外線吸收層328和包括具有n摻雜電荷區域330的p-i-n二極體或雪崩二極體、本質或高電阻p-
摻雜電荷倍增層332和重p摻雜陽極區域334。 在實施例300的設計中，當入射到吸收層328上的紅外線輻射產生的電洞引起電荷倍增層332中的雪崩電流時，與摻雜區312接觸的摻雜插塞310作用為電荷收集器，收集例如由雪崩崩潰產生的電子，同時檢測器處於工作狀態並且高於崩潰電壓VB
的反向偏壓被施加到透明或像素化的背接觸316。較佳地選擇層328、330、332和334的摻雜水平以確保在電荷倍增層332中存在最高電場，而吸收層328中的電場正好足夠大以使電洞漂移到電荷倍增區域。因此，層328的摻雜可以例如是1014
-1015
cm-3
，層330的摻雜可以是約5×1016
-5×1017
cm-3
，層332的摻雜可以是約5×1014
-5×1015
cm-3
，以及最後層334的摻雜約1019
-1020
cm-3
。類似於適用於X射線檢測的實施例，電荷收集器310與讀出晶圓302的像素讀出電子315通訊，讀出晶圓302還包括設計用於將偏壓降低到VB
以下的淬熄電路(參見例如F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其全部內容通過引用併入本文)。檢測器像素由重摻雜插塞310限定，其寬度318可以例如在約0.1-2μm或較佳地約0.5-1μm的範圍內。插塞310之間的距離L限定了像素尺寸313，例如在約2-40μm或較佳地50-30μm或甚至更佳地10-20μm的範圍內變化。 在實施例300的設計中，吸收層328是相對於電荷倍增層332中的一個之具有更低能隙的半導體層。例如，層328可以是幾乎本質Ge層或摻雜密度較佳地低於約1015
cm-3
且厚度約1μm的低摻雜層。電荷區域330可以是摻雜密度在約1-5×1017
cm-3
範圍內且厚度在0.1μm附近的n摻雜GaAs層。倍增層332可以是摻雜密度在約1015
cm-3
且厚度在0.5-2μm的範圍內的低n摻雜GaAs層。層334最終可以是摻雜水平約5×1019
cm-3
且厚度在0.5-1μm的重p摻雜GaAs層。包含此種層堆疊之吸收體晶圓可以例如有利地藉由磊晶成長在Ge基板晶圓上成長GaAs層來製備，它們非常接近晶格匹配。在形成晶圓鍵308、309之前，必須例如藉由首先將磊晶GaAs表面鍵合到載體晶圓，然後藉由如本領域已知的研磨和化學機械平坦化(CMP)或藉由層分裂來薄化Ge基板晶圓來使Ge基板晶圓變薄(參見例如I. P. Ferain等人在J. Appl. Phys.107, 054315(2010)中，其全部揭露內容通過引用併入本文)。 根據其包含未圖案化的吸收體晶圓304的設計(參見圖2E)，實施例300不需要鍵合工具中的讀出晶圓302和吸收體晶圓304的任何精確對準，類似於適用於X射線檢測的像素檢測器的實施例100'。藉由重疊晶圓對準特徵(諸如由晶圓製造商提供的缺口或平面)提供的近似對準就足夠了，其允許將兩個晶圓的旋轉未對準保持在約0.1至0.2度內，並且橫向位移在約200-400μm，例如EVG580 ComBond工具的對齊和翻轉器模組。實施例300因此不需要讀出和吸收體晶圓上的任何附加的對準標記。類似於實施例100-200'之X射線檢測器，實施例300之紅外線檢測器在Geiger模式下操作時可能具有單光子檢測能力(例如參見F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其整個內容通過引用併入本文)。 根據實施例300的像素檢測器被設計用於檢測來自雪崩層332中的電子-電洞對之電子。在該實施例的一個態樣中，檢測器可以被設計用於藉由反轉適當的摻雜標記來收集電洞。p摻雜區域的摻雜水平可以與上面討論的n摻雜區域的摻雜水平大致相同。與n摻雜情況相似的電阻率水平需要摻雜大於約1.5倍的摻雜。 現在參照圖2F，適於檢測紅外線輻射的單片像素檢測器301'的第六實施例300'可以包含兩個鍵合的介面。第一鍵合的介面308'位於薄Si讀出晶圓302'和包含Si倍增層332'的第二薄Si晶圓303'之間。第二鍵合的介面314'位於一起形成吸收體晶圓304'的第二薄化矽晶圓303'和吸收體層堆疊305'之間。 讀出晶圓可以例如藉由CMOS處理具有在約0.1-1 kΩcm之間的電阻率的p摻雜基板306'來製造。在完成像素電子315'的處理之後，讀出晶圓302'被薄化至約10-30μm或較佳地約5-10μm或甚至更佳地約3-5μm的厚度，包含例如n阱317'中的p-MOS電晶體和p阱319'中的n-MOS電晶體。在基板306'可以變薄之前，薄化可能需要CMOS堆疊之平坦化和載體晶圓的鍵合。類似地，除非在形成第一鍵合的介面308'之後使用層分裂技術，否則在薄化之前第二矽晶圓303'的薄化可能需要載體晶圓鍵合。較佳地，讀出晶圓302'含有由高電阻區域320'圍繞的重n摻雜、高傳導區域312'，高電阻區域320'用於相互電性像素隔離。區域312'之摻雜可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。高電阻區域320'的電阻率相對於高傳導區域312'的電阻率高至少約103
-104
或104
-106
，或甚至106
-108
倍，並且鍵309'的電阻超過鍵308'至少為103
-104
，或較佳地104
-106
，或甚至更佳地106
-108
倍。在分別藉由化學氣相沉積以摻雜物原子或氧化物原子磊晶成長低摻雜基板306'之前，區域312'和320'可以例如藉由離子佈植薄SOI晶圓來形成。重摻雜區312'可以與具有類似摻雜水平並延伸穿過低摻雜基板306'的n+
摻雜插塞310'的高傳導區域形成歐姆接觸322'。共價半導體鍵314'形成在吸收層堆疊305'之紅外線吸收層328'與第二薄化Si晶圓303'之電荷層334'之間。在讀出晶圓302'之重摻雜區域312'之間形成矽p-i-n或雪崩二極體，其在傳導共價半導體鍵308'中鍵合到第二薄矽晶圓303'之高電阻、本質或非常低摻雜電荷倍增區域332'和p摻雜電荷層334'。在該實施例的一態樣中，整個Si電荷倍增區域可以是讀出晶圓302'的一部分。在實施例的該態樣中，可以界例如藉由磊晶成長和/或離子佈植來處理Si晶圓來形成第一區域312'、320'、332'、334'。隨後，可以藉由CVD成長磊晶層306'然後進行CMOS處理，以與電荷收集器318'一起建立像素讀出電子315'。在這種情況下，不需要鍵合薄Si晶圓303'。在這種情況下，在Si讀出晶圓302'和吸收層堆疊305'的紅外線吸收層328'之間僅存在一個單個共價半導體鍵314'。在實施例300'的設計中，當入射到吸收層328'上的紅外線輻射產生的電子引起倍增層332'中的雪崩電流時，與摻雜區312'接觸的摻雜插塞310'作用為電荷收集器，收集例如由雪崩崩潰產生的電子，同時檢測器處於工作狀態並且高於崩潰電壓VB
的反向偏壓被施加到透明或像素化的背接觸316'。較佳地選擇層328'、332'和334'的摻雜水平以確保在倍增層332'中存在最高電場，而吸收層328'中的電場正好足夠大以使電子漂移到電荷倍增區域。因此，吸收層328'的摻雜可以例如是1014
-1015
cm-3
，電荷層334'的摻雜可以是約5×1016
-5×1017
cm-3
，電荷倍增層332'的摻雜可以是約5×1014
-5×1015
cm-3
，以及最後層334的摻雜約1019
-1020
cm-3
。類似於適用於X射線檢測的實施例，電荷收集器310'與讀出晶圓302'的像素讀出電子315'通訊，讀出晶圓302'還包括設計用於將偏壓降低到VB
以下的淬熄電路(參見例如F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其全部內容通過引用併入本文)。檢測器像素由重摻雜插塞310'限定，其寬度318'可以例如在約0.1-2μm或較佳地約0.5-1μm的範圍內。插塞310'之間的距離L限定了像素尺寸313'，例如在約2-40μm或較佳地50-30μm或甚至更佳地10-20μm的範圍內變化。 在實施例300'的設計中，吸收層328'是相對於Si倍增層332'中的一個之具有更低能隙的半導體層。例如，層328'可以是幾乎本質Ge層或摻雜密度較佳地低於約1015
cm-3
且厚度約1μm的低摻雜層。電荷層334'可具有在約1-5×1017
cm-3
範圍內的摻雜密度並且具有在0.1μm附近的厚度。Si倍增層332'可具有在約1015
cm-3
的摻雜密度及在0.5-2μm的範圍內的厚度。吸收體晶圓304'之選擇性層326'最終可以是促進與背接觸316'之歐姆接觸形成之摻雜水平約1×1019
-1×1020
cm-3
且厚度在0.5-1μm的重p摻雜Ge層。較佳地，第二薄化Si晶圓303'由SOI晶圓製成，這在鍵合到薄化的讀出晶圓302'之後便於使其薄化。另一方面，在藉由研磨和CMP或藉由本領域已知的層分離鍵合後，可以使Ge吸收晶圓304'薄化(參見例如I. P. Ferain等在J. Appl. Phys.107, 053.415(2010)，其全部揭露內容通過引用併入本文)。在該實施例的一態樣的情況下，在晶圓薄化之前形成晶圓鍵308'、309'、314'或單晶圓鍵314'的製程具有不需要執行這些步驟的載體晶圓鍵合的優點。 根據其設計(參見圖2F)，包括未圖案化的Si晶圓303'與薄讀出晶圓302'的鍵合，紅外線檢測器實施例300'不需要這些晶圓在鍵合工具中的任何精確對準。吸收層堆疊305'也不需要與薄化Si晶圓303'精確對準以進行鍵合。藉由重疊晶圓對準特徵(諸如由晶圓製造商提供的缺口或平面)提供的近似對準就足夠了，其允許將兩個晶圓的旋轉未對準保持在約0.1至0.2度內，並且橫向位移在約200-400 μm，例如EVG580 ComBond工具的對齊和翻轉器模組。實施例300'因此不需要讀出和吸收體晶圓上的任何附加的對準標記。類似於實施例300，實施例300'可以在其操作於Geiger模式時提供單光子檢測能力(例如參見F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其整個內容通過引用併入本文)。 現在參照圖2G，適於檢測紅外線輻射的單片像素檢測器301"的實施例300"可以包含在薄讀出晶圓302"和吸收體晶圓304"之間的鍵合的介面。 讀出晶圓可以例如藉由CMOS處理具有在約0.1-1 kΩcm之間的電阻率的p摻雜基板306"來製造。在完成像素電子315"的處理之後，讀出晶圓302"被薄化至約10-30μm或較佳地約5-10μm或甚至更佳地約3-5μm的厚度，包含例如n阱317"中的p-MOS電晶體和p阱319"和額外的深n阱321"中的n-MOS電晶體。在基板306"可以變薄之前，薄化可能需要CMOS堆疊之平坦化和載體晶圓的鍵合。讀出晶圓302"可含有適用於電洞收集的高傳導、重p摻雜植入物310"。與實施例300、300'的電子收集器310、310'相比，電洞收集器310"不需要延伸通過讀出晶圓的整個厚度。深n阱321"防止p阱319"收集電洞。植入物310"之摻雜可以例如在1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
之間，分別相應於大約5-20 mΩ cm、0.7-5 mΩ cm和0.2-0.7 mΩ cm之間的電阻率。讀出晶圓302"和吸收體晶圓304"之間的鍵合的介面可以由低p摻雜Si基板306"和高傳導、重p摻雜層312"和鍵309"之間的共價半導體鍵308"組成，其可以是傳導不良的共價半導體或半導體至絕緣體鍵，這取決於電性隔離相鄰像素的區域320"是高電阻半導體區域還是絕緣體區域，諸如氧化物區域。任何狀況之下，高電阻區域320"的電阻率相對於高傳導區域312"的電阻率高至少約103
-104
或甚至104
-106
，或盡可能106
-108
倍，導致鍵309"的電阻超過鍵308"至少為103
-104
，或較佳地104
-106
，或甚至更佳地106
-108
倍。吸收體晶圓304"可進一步包含非常弱的n摻雜或本質電荷倍增層332"和更高n摻雜電荷層334"。由此在重p摻雜區域312"、本質或非常低摻雜電荷倍增區域332"和n摻雜電荷層334"之間形成p-i-n或雪崩二極體。鄰近所述p-i-n二極管吸收體晶片304"可進一步包括本徵或優選輕度p摻雜的吸收層328"以及最終可選的重摻雜層326"，其促進與背接觸316"的歐姆接觸形成。 在實施例300"的設計中，當入射到吸收層328"上的紅外線輻射產生的電洞引起倍增層332"中的雪崩電流時，p摻雜植入物310"因此可作用為電洞收集器，收集例如由雪崩崩潰產生的電洞，當檢測器處於工作狀態時並且高於崩潰電壓VB
的反向偏壓被施加到透明或像素化的背接觸316"。較佳地選擇層328"、332"和334"的摻雜水平以確保在倍增層332"中存在最高電場，而吸收層328"中的電場正好足夠大以使電洞漂移到倍增區域。類似於實施例300、300'，電荷收集器310"與讀出晶圓302"的像素讀出電子315"通訊，讀出晶圓302"還包括設計用於將偏壓降低到VB
以下的淬熄電路(參見例如F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其全部內容通過引用併入本文)。檢測器像素由重摻雜植入物310"限定，其寬度318"可以例如在約0.1-2μm或較佳地約0.5-1μm的範圍內。植入物310"之間的距離L限定了像素尺寸313"，例如在約2-40 μm或較佳地50-30μm或甚至更佳地10-20μm的範圍內變化。 在實施例300"的設計中，吸收層328"是相對於製造電荷倍增層332"和層312"、334"的半導體具有更低能隙的半導體層。例如，層328"可以是幾乎本質Ge層或摻雜密度較佳地低於約1015
cm-3
且厚度約1μm的低摻雜層。電荷層334"、倍增層332"和重p摻雜層312"可例如為GaAs層。層312"可被例如摻雜至1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
的水平之間。電荷層334"可具有在約1-5×1017
cm-3
範圍內的n摻雜密度並且具有在0.1μm附近的厚度。倍增層332"可具有在約1015
cm-3
的n-
-摻雜密度及在0.5-2μm的範圍內的厚度。吸收體晶圓304"之選擇性層326"最終可以是促進與背接觸316"之歐姆接觸形成之摻雜水平約5×1019
cm-3
且厚度在0.5-1μm的重p摻雜Ge層。包含此種層堆疊之吸收體晶圓可以例如有利地藉由磊晶成長在Ge基板晶圓上成長GaAs層來製備，它們非常接近晶格匹配。在藉由研磨和CMP或藉由本領域已知的層分離鍵合後，可以使Ge吸收晶圓304"薄化(參見例如I. P. Ferain等在J. Appl. Phys.107, 053.415 (2010)，其全部揭露內容通過引用併入本文)。在晶圓薄化之前形成晶圓鍵308'、309'的製程具有不需要執行這些步驟的載體晶圓鍵合的優點。 根據其設計(參見圖2G)，實施例300"需要用於鍵合讀出晶圓302"和吸收體晶圓304"的精確相互對準，因為吸收體晶圓304"中的絕緣區域320"基本上以像素尺寸313"隔開並且在晶圓鍵合期間被定位在植入物310"之間。為了允許精確對準，薄讀出晶圓302"和吸收體晶圓304"都配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。 類似於實施例300，實施例300"可以在其操作於Geiger模式時提供單光子檢測能力(例如參見F. Zappa等人的Sensors and Actuators A 140, 103(2007)，其整個內容通過引用併入本文)。 現在參考圖3A，與像素讀出電子通訊之寬度418的電荷收集器410可以例如根據俯視圖400配置在定義像素尺寸413之網格尺寸L的正方形網格上。圖3B的俯視圖400'顯示實施例200、300、300'、300"之高電阻率或氧化物區域220、320、320'、320"的範例，其形成掩埋、實質上絕緣的方形網格420，充當像素隔離。取決於像素尺寸413，在圖2A-2G的圖中，電荷收集器410的寬度418和絕緣網格的寬度424可能被實質放大。 現在參考圖4，薄讀出晶圓的第一實施例500的實施可以包含以下製造步驟：1.
提供晶圓502，其可以較佳地為具有Si基板504的SOI晶圓、氧化物盒506和具有表面520的Si層508。Si層508之厚度d應該較佳地在約5-40μm或較佳地10-30μm或甚至更佳地約5-10μm或甚至約3-5μm的範圍內。它應該是低摻雜的，電阻率高於約500 Ωcm，較佳地至少1-2 kΩcm或甚至更高，較佳地至少2-5 kΩcm。Si層508可以例如是磊晶層。2.
處理晶圓502的Si層508，包括形成作用為電荷收集器的寬度511之高摻雜插塞510的高傳導區域，其間距513相應於像素尺寸L，並且與CMOS處理的像素讀出電子515通訊。當適用於X射線檢測時，像素尺寸L可以在100-200μm、50-100μm或20-50μm或甚至5-20μm的範圍內。當適用於紅外射線檢測時，像素尺寸L可以在約2-40μm、或較佳地約5-30μm或甚至較佳地約10-20μm的範圍內。選擇性地在晶圓502上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。當高電阻率Si層508被弱p摻雜時，提供具有電阻率為約5-20mΩcm，或優選約0.7-5mΩcm或甚至0.2-0.7mΩcm(摻雜水平約1018
-1×1019
cm-3
、1×1019
-1×1020
cm-3
和1×1020
-5×1020
cm-3
)之n+
摻雜的電荷收集器510以適於電子收集。電荷收集插塞510可以例如通過蝕刻穿過Si層508的孔來形成，然後例如在化學氣相沉積(CVD)步驟中用重n摻雜的材料填充Si層508。它們的寬度511可以例如在0.5-2.5μm的範圍內，或者較佳地在約1-1.5μm的範圍內。一般而言，CMOS處理額外地導致在晶圓502之Si表面520的頂部上的多個氧化物和金屬層的CMOS堆疊517，這裡僅部分顯示並且在下文中僅由數字指示以便不使圖超載。應該理解的是，為了允許電洞收集，層508的傳導類型和電荷收集器510的傳導類型應該被顛倒。3.
例如藉由CMP將經處理的晶圓502上的CMOS 517堆疊之表面平坦化，以使其平坦且光滑，使氧化物至氧化物鍵合的均方根(RMS)表面粗糙度保持在約0.5nm以下，並且藉由電漿活化步驟活化平坦化表面。提供具有氧化物層524之處置晶圓522，並藉由相似的電漿活化步驟活化氧化物層524之表面526。4.
藉由低溫氧化物至氧化物融合鍵合將平坦化CMOS 517堆疊之活化的表面與處置晶圓522鍵合，從而提供氧化物鍵合的介面528。5.
藉由去除CMOS處理的晶圓502之Si基板504提供薄化的讀出晶圓570，例如藉由機械研磨和反應離子蝕刻(RIE)的組合。因此氧化物盒506可以用作蝕刻停止並且可以隨後例如在修飾的反應離子蝕刻(RIE)步驟中被去除，其中Si層508之露出的表面530可以繼而用作蝕刻停止。所得薄化的讀出晶圓570的表面530由重摻雜電荷收集器的傳導表面532和高電阻率層508之實質上絕緣表面534組成。6.
為高電阻率Si層508的表面提供具有更高電阻率的選擇性層536，例如藉由使表面區域非晶化或藉由佈植氧或碳。由重摻雜電荷收集器之傳導表面532和高電阻率層508、536之實質上絕緣表面534組成的表面530可以選擇性地經CMP使其平坦且光滑以用於晶圓鍵合，RMS表面粗糙度低於約0.5 nm。在表面530的附加表面活化步驟之後，例如藉由濕式化學清潔和電漿活化，薄化的讀出晶圓570準備用於共價晶圓鍵合到吸收體晶圓。 現在參考圖5，薄讀出晶圓的第二實施例600的實施可以包含以下製造步驟：1.
提供具有下表面606和上表面608的高電阻Si晶圓602，並且向下表面606佈植為重摻雜的高傳導區域604。由此，下表面606由低摻雜(高電阻率)晶圓602的實質上絕緣的表面區域607和重摻雜植入物604之導體表面609組成。選擇性地，表面區域607的電阻率可以進一步增加，例如藉由局部非晶化或氧化薄層605。當高電阻率Si晶圓602被弱p摻雜時，重摻雜區域604較佳地具有電阻率為約5-20mΩcm，或優選約0.7-5mΩcm或甚至0.2-0.7mΩcm(摻雜水平約1018
-1×1019
cm-3
、1×1019
-1×1020
cm-3
和1×1020
-5×1020
cm-3
)之n+
摻雜的，以適於電子收集。2.
藉由電漿活化步驟為Si處置晶圓620提供氧化物層612並活化氧化物層612的表面614，以使其準備好用於低溫氧化物至氧化物的融合鍵合。選擇性地使佈植的晶圓602的表面606進行CMP，然後讓其在電漿活化步驟中氧化並活化，以使其準備好進行低溫氧化物至氧化物的融合鍵合。3.
藉由低溫氧化物至氧化物的融合鍵合晶圓602和620，從而形成氧化物鍵603。4.
將鍵合晶圓602薄化至厚度619為約5至40μm或較佳地10至30μm或甚至更佳地約5至10μm或甚至約3至5μm的晶圓618，產生由基板622組成的SOI晶圓616、氧化物盒612和具有表面624的Si層618。Si層618包含與盒612相鄰的重摻雜區域604。5.
CMOS處理SOI晶圓616之Si層618，包括形成寬度為611的重摻雜插塞610的高傳導區域，以間隔距離613限定像素尺寸L並且與CMOS處理的像素讀出電子615通訊。當適用於X射線檢測時，像素尺寸L可以在100-200μm、50-100μm或20-50μm或甚至5-20μm的範圍內。當適用於紅外射線檢測時，像素尺寸L可以在約2-40μm、或較佳地約5-30μm或甚至較佳地約10-20μm的範圍內。選擇性地包括在晶圓616上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。插塞610與其藉由歐姆接觸電性連接的植入物604一起作用為電荷收集器。如果高電阻率Si晶圓602是弱p摻雜的，則電荷收集器610較佳地為n+
摻雜，電阻率為約0.2-10 mΩcm，或較佳地約0.2-1 mΩcm(摻雜水平約為5×1018
-5×1020
cm-3
或較佳地約5×1019
-5×1020
cm-3
)以適合電子收集。電荷收集器插塞610可以例如藉由蝕刻穿過Si層618的洞直到重摻雜區域604形成，然後重摻雜區域604例如在CVD步驟中用重摻雜n型材料填充以接觸高摻雜區域604，由此增加電荷收集之有效面積到植入物604的大小。插塞610之的寬度611可以例如在0.5-2.5μm的範圍內，或者較佳地在約1-1.5μm的範圍內。一般而言，CMOS處理額外地導致在晶圓616之Si表面624的頂部上的多個氧化物和金屬層的CMOS堆疊617，這裡僅部分顯示並且在下文中僅由數字指示以便不使圖超載。應該理解的是，為了允許電洞收集，晶圓602和重摻雜區域604的傳導類型和電荷收集器604應該被顛倒。6.
例如藉由CMP使經處理的晶圓616之Si表面624之頂部上的CMOS堆疊617之表面平坦化並使其平坦且光滑以用於具有低於約0.5 nm的RMS表面粗糙度的氧化物至氧化物鍵合，並且藉由電漿活化步驟將CMOS堆疊之平坦化的表面活化。藉由類似的電漿活化步驟為處置晶圓630提供氧化物層632並活化氧化物層632的表面634，以使其準備好用於氧化物至氧化物的鍵合。7.
藉由低溫氧化物至氧化物融合鍵合將經平面化的CMOS堆疊617之活化表面鍵合到經處理的晶圓616之Si表面624的頂部和處置晶圓630之活化表面634上，由此形成鍵合的晶圓堆疊636。8.
藉由從CMOS處理的晶圓616去除處置晶圓620以提供薄化的讀出晶圓670，例如藉由機械研磨和反應離子蝕刻(RIE)的組合。因此氧化物盒612可以用作蝕刻停止，並且隨後可以例如在修飾的RIE步驟中被去除，其中由低摻雜晶圓602的實質上絕緣表面607和重摻雜植入物604之傳導表面609組成之露出的表面606可反過來充當蝕刻停止。表面606可選擇性地進行CMP以便使薄化的讀出晶圓670平坦且光滑，RMS表面粗糙度低於大約0.5 nm以與吸收體晶圓共價鍵合。 現在參考圖6，薄讀出晶圓的第三實施例700的實施可以包含以下製造步驟：1.
提供晶圓702，其可以較佳地為具有Si基板704的SOI晶圓、氧化物盒706和具有表面720的Si層708。Si層708之厚度d應該較佳地在約5-40μm或較佳地10-30μm或甚至更佳地約5-10μm或甚至約3-5μm的範圍內。它應該是低摻雜的，電阻率高於約500 Ωcm，較佳地至少1-2 kΩcm或甚至更高，較佳地至少2-5 kΩcm。Si層708可以例如是磊晶層。2.
處理晶圓702的Si層708，包括充當寬度711的電荷收集器和相應於像素尺寸L的間隔713的高摻雜插塞710之高傳導區域，電荷收集器與CMOS處理的像素讀出電子715通訊。當適用於X射線檢測時，像素尺寸L可以在100-200μm、50-100μm或20-50μm或甚至5-20 μm的範圍內。當適用於紅外射線檢測時，像素尺寸L可以在約2-40μm、或較佳地約5-30μm或甚至較佳地約10-20μm的範圍內。選擇性地包括在晶圓702上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。例如，當高電阻率Si層708被弱p摻雜時，提供具有電阻率為約5-20 mΩcm，或優選約0.7-5mΩcm或甚至0.2-0.7mΩcm(摻雜水平約1018
-1×1019
cm-3
、1×1019-
1×1020
cm-3
和1×1020
-5×1020
cm-3
)之n+
摻雜的電荷收集器710以適於電子檢測。電荷收集器710可以例如通過蝕刻穿過Si層708的孔來形成，然後例如在CVD步驟中用重n摻雜的材料填充Si層708。它們的寬度711可以例如在0.5-2 μm的範圍內，或者較佳地在約1-1.5μm的範圍內。一般而言，CMOS處理額外地導致在晶圓702之Si表面720的頂部上的多個氧化物和金屬層的CMOS堆疊717，這裡僅部分顯示並且在下文中僅由數字指示以便不使圖超載。應該理解的是，為了允許電洞收集，晶圓702和電荷收集器710的傳導類型應該被顛倒。3.
例如藉由CMP使經處理的晶圓702上的CMOS堆疊717之表面平坦化並使其平坦且光滑以保持低於約0.5 nm的RMS表面粗糙度的氧化物至氧化物鍵合，並且藉由電漿活化步驟將平坦化的表面活化。提供具有氧化物層724之處置晶圓722，並藉由相似的電漿活化步驟活化氧化物層724之表面726。4.
藉由低溫氧化物至氧化物融合鍵合將晶圓702上的平坦化CMOS 717堆疊之活化的表面與處置晶圓722鍵合，從而形成鍵合的晶圓堆疊736。5.
例如藉由機械研磨和反應離子蝕刻(RIE)的組合去除CMOS處理的晶圓702之基板704。因此氧化物盒706可以用作蝕刻停止並且可以隨後例如在修飾的RIE步驟中被去除，其中Si層708之露出的表面730可以繼而用作蝕刻停止。6.
薄化的讀出晶圓之金屬化表面730鍵合到處置晶圓722，較佳地與金屬層740形成具有低摻雜Si層708之蕭特基能障，以及與重摻雜電荷收集器710形成歐姆接觸。選擇性地，金屬層740可以在剝離製程中沉積，由此表面730的一部分保持未塗覆，留下用於像素隔離的開口742。因此，圖案化的金屬層740與重摻雜插塞710形成歐姆接觸，從而增加電荷收集的有效面積。7.
在步驟6中將金屬層740沉積為連續層的情況下，選擇性地圖案化金屬層740，形成用於將金屬貼片744之高傳導區域分開的像素隔離的開口742。因此選擇性地，圖案化的金屬層740與重摻雜插塞710形成歐姆接觸，從而增加電荷收集的有效面積。8.
例如在低溫電漿增強式化學氣相沉積(PECVD)製程中沉積氧化物層750以填充開口742，借助於該製程還可以用氧化物752覆蓋金屬貼片744。9.
藉由例如在CMP步驟中平坦化氧化物層750來提供薄化的讀出晶圓770，從而僅在開口742中留下具有表面762的氧化物，同時留下裸露的氧化物之傳導金屬表面764。以這些步驟，具有平坦且光滑的表面766的具有低於大約0.5 nm之RMS粗糙度(由絕緣氧化物表面762和傳導金屬表面764組成)的薄化讀出晶片770之第三實施例現在準備用於與吸收體晶圓低溫鍵合。 現在參考圖7A，吸收體晶圓850之第一實施例800的實現可包括以下製造步驟，其中一些步驟的順序可以互換：1.
為吸收體晶圓802提供上表面804和下表面806。選擇性地在晶圓802之上表面804上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。晶圓802可以是高純度的單晶Si、Ge、鑽石、SiC、GaAs、CdTe或CdZnTe合金晶圓，當適用於X射線檢測時，晶圓802較佳地是未摻雜的或僅摻雜到必要的程度以確保盡可能高的電阻率。例如，Si晶圓可以具有10-20 kΩcm的電阻率、約50 Ωcm的電阻率的Ge晶圓、約107
-109
Ωcm的SiC、約109
Ωcm的GaAs、約109
Ωcm的CdTe和約1010
Ωcm的CdZnTe合金。高電阻率晶圓802可以是弱n傳導或弱p傳導。晶圓802不一定需要由單一、均勻的材料組成。它可以是在單晶基板晶圓上具有磊晶層的磊晶晶圓。當適用於X射線檢測時，磊晶層可以例如是CdTe或Cd1-x
Znx
Te，其中x例如在5-15%，或較佳地約10%的範圍內，並且例如200-500μm的厚度。基板可以例如是Si或Ge晶圓或較佳地來自III-V半導體的晶圓，諸如GaAs和InSb，以避免在磊晶成長期間形成反相域。對於在晶格失配基板上的磊晶成長，使用組成分級來降低差排密度可能是有利的。由於例如ZnSe與GaAs和Ge接近的晶格匹配(分別為0.567 nm和0.565 nm的晶格參數)，可以實現達到0.648 nm的CdTe晶格參數的分級，例如藉由首先對ZnSe1-x
Tex
從x=0到x=1(晶格參數為ZnTe=0.610 nm的純ZnTe)，隨後將Cdx
Zn1-x
Te分級為純CdTe或任何期望的Zn含量。另一方面，當使用InSb基板時，不需要對CdTe進行分級，因為它既具有良好的晶格匹配又具有熱匹配(相等的熱膨脹係數)。當適用於紅外檢測時，吸收體晶圓802可以是例如由Si、Ge、SiGe合金或SiGeSn合金組成的單晶IV族半導體晶圓，或者例如由InAs、InGaAs核心或InSb組成的單晶III/V半導體晶圓或單晶II/VI半導體晶片，例如由HgCdTe合金組成。吸收體晶片802也可以是磊晶晶圓，其選擇性地包含在例如Si、Ge、GaAs、CdTe或CdZnTe合金的單晶基板上以薄磊晶層形式的任何這些材料。吸收體晶圓802可進一步包括這些材料的更複雜結構的任何組合，包括根據實施例300、300'和300"的不同摻雜層。2.
為晶圓802提供圖案化的電性絕緣介電質遮罩808，在上表面804上具有遮罩開口(窗)812。介電質遮罩808較佳地是二氧化矽(SiO2
)遮罩，在這種情況下區域808是氧化物區域。遮罩開口812的最小寬度810可以近似相應於薄化的讀出晶圓570、670、770上的電荷收集器510、610、710的寬度511、611、711。遮罩開口和貼片尺寸814的總寬度813等於讀出電子的像素尺寸113、213、313、413、513、613、713。3.
用磊晶成長期間重摻雜的同質磊晶吸收體材料818填充遮罩開口812，例如達到1×1018
-1×1019
cm-3
之間或較佳地1×1019
-1×1020
cm-3
之間或甚至1×1020
-5×1020
cm-3
之間的水平，從而傳導性高。材料818由此可以藉由橫向磊晶過成長來覆蓋介電質遮罩808的一部分，從而導致波紋表面822。例如可以藉由選擇性磊晶成長到遮罩開口812中來實現填充。填充材料818可例如具有與高電阻率晶圓802相反的傳導(摻雜)類型。4.
在適用於作為檢測器之背接觸的吸收體晶圓802之下表面806上選擇性地提供重摻雜層820，例如摻雜到5×1018
-5×1019
cm-3
之間或甚至5×1019
-5×1020
cm-3
之間的水平。由此，例如層820的摻雜類型與磊晶材料818之摻雜類型相反。摻雜層820可例如藉由在成長期間同質磊晶成長吸收體材料和摻雜來提供。或者，重摻雜層820可以藉由下吸收體表面806的離子佈植來提供。5.
藉由平坦化塗怖有磊晶材料818和介電質808之吸收體晶圓802之波紋表面822提供吸收體晶圓850，例如藉由CMP提供提供具有低於大約0.5 nm的RMS粗糙度的平坦且光滑的表面824，其由半導體表面826和絕緣氧化物表面827組成。在表面824之附加表面活化步驟之後，包含X射線吸收層852的吸收體晶圓850準備好鍵合到薄化的讀出晶圓570、670和770。 可以理解的是，建構吸收體晶圓850需要與鍵合工具中的讀出晶圓570、670和770精確對準，因為高傳導材料818的間隔實質上等於電荷收集器插塞510、610和710的間隔，其定義像素尺寸813。 在實施例800的一個態樣中，吸收體晶圓850可以藉由佈植步驟來實現，其中例如藉由非晶化或氧或碳佈植來形成不良傳導或絕緣區域808，以及藉由摻雜劑佈植來形成具有高傳導材料818的區域。 現在參考圖7B，吸收體晶圓850'之第二實施例800'的實現可包含以下替代製造步驟，其中一些步驟的順序可以互換：1.
為吸收體晶圓802'提供上表面804'和下表面806'。選擇性地在晶圓802'之上表面804'上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。當適用於X射線檢測時，晶圓802'可例如是IV族半導體晶圓，諸如單晶Si、Ge、SiC或鑽石晶圓、或諸如GaAs晶圓的III/V半導體晶圓，或例如CdTe或CdZnTe合金晶圓的II/VI半導體晶圓，所有這些晶圓都應具有高純度，並且較佳地不摻雜或僅摻雜至確保每種組成材料的最高可能電阻率所需的程度。例如，Si晶圓可以具有10-20 kΩcm的電阻率、約50 Ωcm的電阻率的Ge晶圓、約107
-109
Ωcm的SiC、約109
Ωcm的GaAs、約109
Ωcm的CdTe和約1010
Ωcm的CdZnTe合金晶圓。高電阻率晶圓802'可以是弱n傳導或弱p傳導。晶圓802'不一定需要由單一、均勻的材料組成。它可以是在單晶基板晶圓上具有磊晶層的磊晶晶圓。當適用於X射線檢測時，磊晶層可以例如是CdTe或Cd1-x
Znx
Te，其中x例如在5-15%，或較佳地約10%的範圍內，並且例如200-500μm的厚度。基板可以例如是單晶Si或Ge晶圓或較佳地來自III-V半導體的單晶晶圓，諸如GaAs和InSb，以避免在磊晶成長期間形成反相域。對於在晶格失配基板上的磊晶成長，使用組成分級來降低差排密度可能是有利的。由於例如ZnSe與GaAs和Ge接近的晶格匹配(分別為0.567 nm和0.565 nm的晶格參數)，可以實現達到0.648 nm的CdTe晶格參數的分級，例如藉由首先對ZnSe1-x
Tex
從x=0到x=1(晶格參數為ZnTe=0.610 nm的純ZnTe)，隨後將CdxZn1-x
Te分級為純CdTe或任何期望的Zn含量。另一方面，當使用InSb基板時，不需要對CdTe進行分級，因為它既具有良好的晶格匹配又具有熱匹配(相等的熱膨脹係數)。當適用於紅外檢測時，吸收體晶圓802'可以是例如由Si、Ge、SiGe合金或SiGeSn合金組成的單晶IV族半導體晶圓，或者例如由InAs、InGaAs核心或InSb組成的單晶III/V半導體晶圓或單晶II/VI半導體晶片，例如由HgCdTe合金組成。吸收體晶片802'也可以是磊晶晶圓，其選擇性地包含在例如Si、Ge、GaAs、CdTe或CdZnTe合金的單晶基板上以薄磊晶層形式的任何這些材料。吸收體晶圓802'可進一步包括這些材料的更複雜結構的任何組合，包括根據實施例300、300'和300"的不同摻雜層。2.
提供晶圓802'之上表面804'、重摻雜高傳導層817'，例如摻雜到1×1018
-1×1019
cm-3
之間或較佳地1×1019
-1×1020
cm-3
之間或甚至1×1020
-5×1020
cm-3
之間的水平，例如藉由離子佈植或藉由吸收體材料之同質磊晶成長。層817'可以以具有表面821'的連續膜的形式提供。層817'可例如具有與高電阻率晶圓802'相反的傳導(摻雜)類型。3.
將層817'圖案化成由寬度814'之電性絕緣氧化物區域808'隔開的寬度810'之重摻雜區域818'。摻雜區域818'的最小寬度810'可以近似相應於薄化的讀出晶圓570、670、770上的電荷收集器510、610、710的寬度511、611、711。摻雜區域818'和氧化物區域808'的總寬度等於讀出電子的像素尺寸113、213、313、413、513、613、713、813、813'。可以例如藉由選擇性氧化來完成層817'的圖案化，借助於它，其寬度814'之區域808'被完全氧化並由此製成電性絕緣，從而導致晶圓202'的波紋表面822'。4.
在適用於作為檢測器之背接觸的吸收體晶圓802'之下表面806'上選擇性地提供重摻雜層820'，例如摻雜到5×1018
-5×1019
cm-3
之間或甚至5×1019
-5×1020
cm-3
之間的水平。由此，層820'的摻雜類型與磊晶材料818'之摻雜類型相反。摻雜層820'可以例如藉由下吸收體表面806'的離子佈植來提供。或者，重摻雜層820'可藉由在成長期間同質磊晶成長吸收體材料和摻雜來提供。5.
藉由平坦化塗怖有摻雜區域818'和氧化物區域808'之吸收體晶圓802'之波紋平坦化表面822'提供吸收體晶圓850'，例如藉由CMP提供提供具有低於大約0.5 nm的RMS粗糙度的平坦且光滑的表面824'，其由準備與薄化的讀出晶圓570、670和770鍵合的半導體表面826'和氧化物表面827'組成。在表面824'之附加表面活化步驟之後，包含X射線吸收層852'的吸收體晶圓850'準備好鍵合到薄化的讀出晶圓570、670和770。 藉由建構實施例800'之吸收體晶圓850'需要與讀出晶圓570、670、770精確對準，因為摻雜區域818'的間隔實質上等於電荷收集器插塞510、610、710的間隔，其定義像素尺寸813'。 現在參考圖7C，吸收體晶圓850"之第三實施例800"的實現可包含以下替代製造步驟，其中一些步驟的順序可以互換：1.
為吸收體晶圓802"提供上表面804"和下表面806"。選擇性地在晶圓802"之上表面804"上以對準標記的形式形成至少兩個特別的晶圓對準特徵，其間隔很遠，例如靠近其相對側上的邊緣。當適用於X射線檢測時，晶圓802"可例如是IV族半導體晶圓，諸如單晶Si、Ge、SiC或鑽石晶圓、或諸如GaAs晶圓的III/V半導體晶圓，或例如CdTe或CdZnTe合金晶圓的II/VI半導體晶圓，所有這些晶圓都應具有高純度，並且較佳地不摻雜或僅摻雜至確保每種組成材料的最高可能電阻率所需的程度。例如，Si晶圓可以具有10-20 kΩcm的電阻率、約50 Ωcm的電阻率的Ge晶圓、約107
-109
Ωcm的SiC、約109
Ωcm的GaAs、約109
Ωcm的CdTe和約1010
Ωcm的CdZnTe合金。高電阻率晶圓802"可以是弱n傳導或弱p傳導。晶圓802"不一定需要由單一、均勻的材料組成。它可以是在單晶基板晶圓上具有磊晶層的磊晶晶圓。當適用於X射線檢測時，磊晶層可以例如是CdTe或Cd1-x
Znx
Te，其中x例如在5-15%，或較佳地約10%的範圍內，並且例如200-500μm的厚度。基板可以例如是單晶Si或Ge晶圓或較佳地來自III-V半導體的單晶晶圓，諸如GaAs和InSb，以避免在磊晶成長期間形成反相域。對於在晶格失配基板上的磊晶成長，使用組成分級來降低差排密度可能是有利的。由於例如ZnSe與GaAs和Ge接近的晶格匹配(分別為0.567 nm和0.565 nm的晶格參數)，可以實現達到0.648 nm的CdTe晶格參數的分級，例如藉由首先對ZnSe1-x
Tex
從x=0到x=1(晶格參數為ZnTe=0.610 nm的純ZnTe)，隨後將CdxZn1-x
Te分級為純CdTe或任何期望的Zn含量。另一方面，當使用InSb基板時，不需要對CdTe進行分級，因為它既具有良好的晶格匹配又具有熱匹配(相等的熱膨脹係數)。當適用於紅外檢測時，吸收體晶圓802"可以是例如由Si、Ge、SiGe合金或SiGeSn合金組成的單晶IV族半導體晶圓，或者例如由InAs、InGaAs核心或InSb組成的單晶III/V半導體晶圓或單晶II/VI半導體晶片，例如由HgCdTe合金組成。吸收體晶片802"也可以是磊晶晶圓，其選擇性地包含在例如Si、Ge、GaAs、CdTe或CdZnTe合金的單晶基板上以薄磊晶層形式的任何這些材料。吸收體晶圓802"可進一步包括這些材料的更複雜結構的任何組合，包括根據實施例300、300'和300"的不同摻雜層。2.
為晶圓802"之上表面804'提供可以重摻雜的層818"，例如摻雜到1018
cm-3
之上或1×1018
-1×1019
cm-3
之間或較佳地1×1019
-1×1020
cm-3
之間或甚至1×1020
-5×1020
cm-3
之間的水平，例如藉由離子佈植或藉由吸收體材料之同質磊晶成長。層818"可以以具有表面824"的連續膜的形式提供。較佳地，根據實施例300、300'、300"，在晶圓802"由適合於紅外檢測的疊層組成的情況下，層818"具有與高電阻率晶圓802"體之傳導(摻雜)類型相反或與相鄰層的摻雜類型相反的傳導類型。選擇性地，在可選地使層818"之表面824"進行CMP以使其粗糙度足夠低以進行共價半導體鍵合之前，可以將下表面806"鍵合到載體晶圓808"。例如，發現低於0.5 nm之RMS粗糙度是令人滿意的。3.
在沒有載體晶圓808"的情況下選擇性地提供具有例如摻雜到5×1018
-5×1019
cm-3
或甚至5×1019
-5×1020
cm-3
之間水平的傳導層820"之吸收體晶圓802"之下表面806"，以促進檢測器的金屬背接觸的歐姆特性。 藉由建構實施例800"之吸收體晶圓850"，對於共價鍵合工具中的讀出晶圓570、670、770不需要精確對準。 現在參考圖8，實現適用於磊晶SiGe合金或純Ge層的特殊情況的吸收體晶圓的第四實施例900，該磊晶SiGe合金或純Ge層以空間填充晶體的形式存在(例如在von Känel的國際專利申請號WO 2016/097850，其全部揭露內容通過引用併入本文)，該實現可包含以下製造步驟：1.
提供晶圓902，其可以較佳地為具有Si基板904的SOI晶圓、氧化物盒906和Si層908。Si層908之厚度910應該較佳地在約10-30μm或甚至更佳地約15-25μm的範圍內。較佳地，Si層908為具有大約1至10 mΩcm範圍內之電阻率的重p摻雜。或者，晶圓902可以是例如具有例如約700μm的標準厚度並具有與SOI晶圓之Si層908類似的電阻率的p摻雜Si晶圓。2.
藉由圖案化由溝槽914分隔的柱912之形式的Si層908(例如，藉由RIE)來提供用於SiGe磊晶的圖案化的基板908'。矽柱912可以具有約6-10μm的高度916，使得Si厚度918未被蝕刻。柱的寬度922可以在約2-50μm的範圍內，具體選擇取決於在頂部成長的SiGe晶體期望無錯位的程度。約2-5μm之寬度922可導致SiGe晶體無穿透錯位(參見例如C.V. Falub等人，Science 335, 1330(2012)，其全部揭露內容通過引用併入本文)或者甚至對於具有合適的低速率的組成漸變的合金完全沒有錯位(參見例如F. Isa等在Acta Materialia 114, 97-105(2016)中，其全部揭露內容通過引用併入本文)。溝槽914之的寬度924較佳地選擇在約2-5μm的範圍內，或者較佳地在約3-4μm的範圍內。較佳地對柱912進行底蝕刻，以增強彈性應力鬆弛並增加無錯位的SiGe晶體的寬度(參見例如F. Isa等人，Appl. Phys. Lett. 109, 182112(2016)，其全部揭露內容通過引用併入本文)。 如果可選地，晶圓902例如僅是p摻雜的Si晶圓，則其可以以與SOI晶圓的Si層908類似的方式被圖案化，以作為用於SiGe磊晶的基板908'。3.
磊晶成長的選擇性地分級的Si1-x
Gex
合金晶體930，較佳地最終Ge含量x在0.6≤x≤1的範圍內，並且甚至更佳地在Si柱912的頂部上的x在0.7≤x≤0.9的範圍內。藉由例如低能量電漿增強式化學氣相沉積(LEPECVD)將晶體930成長到約20-50μm，或較佳地約50-100μm，或甚至更佳地約100-300μm的高度932，從而藉由留下的開口間隙934避免相鄰晶體合併。間隙934的寬度936可以例如小至幾十奈米，使得SiGe晶體930的寬度938近似變為Si柱寬度922和溝槽寬度924的總和。磊晶SiGe晶體930較佳地不是故意摻雜的，而是蓋有高傳導的，較佳地重n摻雜的帽940，例如摻雜至1×1018
-1×1019
cm-3
或較佳地1×1019
-1×1020
cm-3
或甚至1×1020
-5×1020
cm-3
，厚度942為約0.5-5μm或較佳地約1-2μm。4.
以絕緣材料946填充SiGe晶體930之間的Si溝槽914和間隙934。填充材料946較佳地為氧化物或氧化物的組合，並且可以例如藉由原子層沉積(ALD)插入。填充材料也可覆蓋SiGe晶體930之表面944，與表面950形成連續絕緣層948。5.
藉由例如由CMP平坦化層948之表面950來提供SiGe吸收體晶圓960，由此從SiGe晶體930之表面944去除絕緣層948，以提供具有低於大約0.5 nm的RMS粗糙度的平坦且光滑的表面952，以適用於與薄化的讀出晶圓670、770的晶圓鍵合。 藉由建構實施例900之吸收體晶圓960，對於鍵合工具中的共價半導體鍵合，讀出晶圓570、670、770不需要精確對準。 現在參考圖9，實現適用於磊晶SiGe合金或純Ge層的特殊情況的吸收體晶圓的第五實施例1000，該磊晶SiGe合金或純Ge層以空間填充晶體的形式存在(例如在von Känel的PCT號WO 2016/097850，其全部揭露內容通過引用併入本文)，該實現可包含以下製造步驟：1.
提供已經經過第四實施例900(參見圖8)的所有處理步驟之具有Si基板1004、氧化物盒1006和Si層1008的SOI晶圓的晶圓1002，以呈現由重摻雜區1040組成的平坦化表面1052，例如摻雜到的1×1018
-1×1019
cm-3
或較佳地1×1019
-1×1020
cm-3
或甚至1×1020
-5×1020
cm-3
之間的水平，其摻雜在具有填充有絕緣材料1046之間隙1034的SiGe晶體1030之頂部上。或者，晶圓1002可以是具有大約700μm的標準厚度的Si晶圓，其經歷了第四實施例900之替代晶圓的所有處理步驟，以作為用於SiGe磊晶的圖案化的基板。2.
在平坦化表面1052上提供具有表面1062的傳導帽層1060。帽層1060可例如為藉由熱CVD或LEPECVD沉積的重摻雜磊晶SiGe，例如摻雜至1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
的水平之間。或者，層1060可以為金屬層，與在SiGe晶體1030上的重摻雜區域1040形成歐姆接觸1064。3.
較佳地藉由光微影和乾濕式蝕刻在層1060中提供寬度1072之開口1070，留下寬度1074之傳導貼片。寬度1072和1074的總和由此定義像素尺寸113、213、313、413、513、613、713、813和1013。選擇性地，圖案化步驟3和沉積步驟2可以例如在使用剝離製程時互換。4.
在層1060上提供電絕緣層1080，其較佳地為諸如具有表面1082之SiO2
的氧化物，由此填充間隙1070。5.
藉由平坦化絕緣層1080來提供吸收體晶圓1095以獲得具有低於大約0.5 nm的RMS粗糙度的光滑可鍵合表面1090，其由絕緣體1080的表面區域1092(諸如氧化物區域)和傳導帽層1060的表面區域1094組成。 藉由建構第五實施例1000之吸收體晶圓1095，對於鍵合工具中的共價半導體鍵合，讀出晶圓570、670、770需要精確對準。為了允許精確對準，吸收體晶圓1095可配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)× 10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。 在實施例之態樣中，在步驟3和4中的圖案化和間隙填充可以省略。這具有以下優點：吸收體晶圓1095和晶圓570、670、770不必精確地對齊以用於鍵合工具中的共價半導體鍵合。 現在參考圖10，實現適用於磊晶SiGe合金或純Ge層的特殊情況的吸收體晶圓的第六實施例1100，該磊晶SiGe合金或純Ge層以空間填充晶體的形式存在(例如在von Känel的國際專利申請號WO 2016/097850，其全部揭露內容通過引用併入本文)，該實現可包含以下製造步驟：1.
為高電阻率Si晶圓1102提供上表面1104和下表面1106。晶圓1102較佳地具有至少1-2 kΩcm、或者更佳地至少2-5 kΩcm、或者甚至更佳地至少5-20 kΩcm的電阻率。2.
在晶圓1102之上表面1104上提供高傳導層1108。層1108可例如為藉由例如CVD或藉由離子佈植然後佈植退火形成的重摻雜Si層，例如摻雜至1×1018
-1×1019
cm-3
之間或較佳地在1×1019
-1×1020
cm-3
之間或甚至在1×1020
-5×1020
cm-3
的水平之間。或者，層1108可以為與高電阻率晶圓1102形成蕭特基能障的金屬層。層1108可具有約0.2-0.5µm或較佳地約0.5-1µm的厚度。3.
由寬度1114之開口窗1112圖案化層1108，例如藉由光微影和RIE。窗1112之寬度1114和傳導層1108之寬度1116的剩餘重摻雜導電區域1109的總和由此限定像素檢測器的像素尺寸113、213、313、413、513、613、713、813、1013、1113。4.
在傳導層區域1109的頂部上提供絕緣層1118，由此還填充窗1112並建立絕緣區域1120。絕緣層1118較佳地由SiO2
組成，藉由例如PECVD沉積。較佳地，絕緣層1118之表面1122進行CMP以使其平坦且光滑，其RMS粗糙度低於約0.5 nm以用於隨後的晶片鍵合。有幾種選擇來建立由氧化物區域1120分開的傳導區域1109。較佳地可以是晶圓1102之選擇性熱氧化與離子佈植一起形成氧化物區域1120而建立傳導區域1109，較佳地接著進行CMP以使表面1122準備好鍵合。5.
將氧化處置晶圓1130鍵合到晶圓1102之表面1122上，由此形成氧化物至氧化物鍵1132。6.
從下表面1106薄化的晶圓1102，以獲得具有下表面1136和厚度1138的薄化的晶圓1134，較佳地在約10-30μm或更佳地約15-25μm的範圍內。7.
以藉由溝槽1142分隔的柱1140之形式(例如，藉由RIE)圖案化薄化的晶圓1134之下表面1136。矽柱1140可以具有約6-10μm的高度1144，留下未被蝕刻約5-15µm的Si厚度。柱的寬度可以在約2-50μm的範圍內，具體選擇取決於在此圖案化的基板1134'之頂部成長的SiGe晶體期望無錯位的程度。約2-5μm之寬度可導致SiGe晶體無穿透錯位(參見例如C.V. Falub等人，Science 335, 1330(2012)，其全部揭露內容通過引用併入本文)或者甚至對於具有合適的低速率的組成漸變的合金完全沒有錯位(參見例如F. Isa等在Acta Materialia 114, 97-105(2016)中，其全部揭露內容通過引用併入本文)。Si溝槽1142之的寬度較佳地選擇在約2-5μm的範圍內，或者較佳地在約3-4μm的範圍內。較佳地柱1140被底蝕刻，以增強彈性應力鬆弛並增加無錯位的SiGe晶體的寬度(參見例如F. Isa等人，Appl. Phys. Lett.109, 182112(2016)，其全部揭露內容通過引用併入本文)。8.
磊晶成長Si1-x
Gex
合金晶體1150，較佳地Ge含量x在0.6≤x≤1的範圍內，並且甚至更佳地在Si柱1140的頂部上的x在0.7≤x≤0.9的範圍內。藉由例如LEPECVD將晶體1150成長到約20-50μm，或較佳地約50-100μm，或甚至更佳地約100-300μm的高度，從而藉由在其間留下開口間隙來避免相鄰晶體合併。這些間隙的寬度可以例如小至幾十奈米，使得SiGe晶體1150的寬度變得近似等於Si柱寬度和溝槽寬度的總和。磊晶SiGe晶體1150較佳地不是故意摻雜的，但可以可選地用重摻雜帽1154覆蓋，例如摻雜至1×1018
-1×1019
cm-3
或較佳地1×1019
-1×1020
cm-3
或甚至1×1020
-5×1020
cm-3
，厚度為約0.5-5μm或較佳地約1-2μm，以促進表面1152上之稍後的接觸形成。9.
以絕緣材料1160填充SiGe晶體1150之間的Si溝槽1142和間隙。填充材料1160較佳地為氧化物或氧化物的組合，並且可以例如藉由原子層沉積(ALD)插入。填充材料也可覆蓋SiGe晶體1150之表面1152，與表面1164形成連續絕緣層1162。選擇性地，例如可以藉由PECVD在絕緣層1162之表面1164上添加較厚的氧化物層。10.
選擇性地藉由平坦化絕緣層1162之表面1164並以低溫氧化物至氧化物鍵1168鍵合處置晶圓1166來改善結構的機械穩定性。11.
藉由去除處置晶圓1130提供SiGe吸收體晶圓1180，例如藉由RIE接著進行CMP，從而去除在傳導區域1109之頂部上絕緣層1118，以提供具有低於大約0.5 nm的RMS粗糙度之平坦且光滑的表面1170，其由適用於晶圓鍵合的傳導導區域1109之表面1172和電性絕緣區域1176之表面1174組成。 藉由建構第六實施例1100之吸收體晶圓1180，對於鍵合工具中的共價半導體鍵合，讀出晶圓570、670、770需要精確對準。為了允許精確對準，吸收體晶圓1180可配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)× 10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。在實施例之態樣中，在步驟3和4中的圖案化和間隙填充可以省略，並且高傳導層1108代替地受到選擇性CMP。這具有以下優點：吸收體晶圓1180和晶圓570、670、770不必精確地對齊以用於鍵合工具中的共價半導體鍵合。 現在參考圖11，吸收體晶圓之第七實施例1200的實現可包括以下製造步驟，其中一些步驟的順序可以互換：1.
提供具有上表面1204和下表面1206之吸收體晶圓1102，其可以是Si、Ge、SiC、GaAs、CdTe或CdZnTe合金晶圓或高純度的II/VI或III/V半導體的任何其它晶圓，所述高純度的II/VI或III/V半導體較佳地為未摻雜或僅摻雜至確保盡可能高的電阻率。例如，Si晶圓可以具有10-20 kΩcm的電阻率、約50 Ωcm的電阻率的Ge晶圓、約107
-109
Ωcm的SiC、約109
Ωcm的GaAs、約109
Ωcm的CdTe和約1010
Ωcm的CdZnTe合金。高電阻率晶圓1202可以是弱n傳導或弱p傳導。2.
在吸收體晶圓1202之下表面1206上選擇性地提供重摻雜區域1220，例如摻雜到5×1018
-5×1019
cm-3
之間或甚至5×1019
-5×1020
cm-3
之間的水平。區域1220可較佳地為具有與高電阻率晶圓1202相同的傳導類型。摻雜區域1220可以例如藉由下吸收體表面1206的離子佈植來提供。或者，重摻雜區域1220可以藉由同質磊晶成長的吸收體材料和例如在晶圓1202的下表面1206上圖案化的介電質遮罩的窗口中成長期間的摻雜來提供。介電質遮罩由此較佳地為SiO2
遮罩。3.
藉由具有遮罩開口1210之圖案化電性絕緣介電質遮罩1208在晶圓1202之上表面1204提供塗層。介電質遮罩1208較佳地為SiO2
遮罩。遮罩開口1210的最小寬度1212可以約相應於薄化的讀出晶圓570、670、770上的電荷收集器510、610、710的寬度511、611、711。遮罩開口1210加上遮罩貼片之尺寸1214的總寬度1213等於讀出電子的像素尺寸113、213、313、413、513、613、713。4.
例如藉由深RIE蝕刻穿過寬度1212之遮罩開口1210的洞1216。5.
用磊晶成長期間重摻雜的同質磊晶吸收體材料1218填充洞1216，例如摻雜到1×1018
-1×1019
cm-3
之間或較佳地1×1019
-1×1020
cm-3
之間或甚至1×1020
-5×1020
cm-3
之間的水平。填充可以例如藉由選擇性磊晶成長到遮罩開口1210中並且可以具有由橫向磊晶過成長引起之遮罩1208上的延伸部分1219，由此晶圓1202之表面1209可以變成波紋狀。填充材料1218較佳地具有與高電阻率晶圓1202相反的傳導(摻雜)類型。6.
選擇性地提供具有鈍化層1222之吸收體晶圓1202之下表面1206以降低少數電荷載子的表面複合和表面洩漏。層1222可以例如是熱氧化物層或沉積的氧化物層，並且可以具有在重摻雜區域1220上方延伸的部分1223。7.
選擇性地提供歐姆接觸1224到重摻雜區域1220，例如借助適於作為檢測器之背接觸的金屬層1226。8.
藉由例如由CMP平坦化塗覆的晶圓1202之波紋表面1209來提供吸收體晶圓1250。由此，提供具有平坦且光滑之表面1230的吸收體晶圓1250，其具有低於大約0.5nm的RMS粗糙度，由重摻雜半導體材料1218之平滑表面1232和絕緣遮罩1208之平滑表面1234組成，由此使得表面1230準備好用於與薄化的讀出晶圓570、670、770鍵合。實施例1200之吸收體晶圓結構具有在檢測器操作期間在較低電壓下更容易吸收體空乏的優點，特別是當吸收材料1252之厚度1254大於像素尺寸1213時。與平面組態中的垂直空乏區擴展相比，當檢測器在操作中時，橫向擴展空乏區1256因此可以在較低的反向偏壓下導致吸收體空乏。在超接面場效電晶體中可以發現有些類似的情況(參見例如J. Thanyi的美國專利第5,438,215號，其全部揭露內容通過引用併入本文)。 在第七實施例的一個態樣1200中，吸收材料1252之厚度1254可以與像素尺寸1213相當或更小。這是在紅外線、可見光、紫外線和軟X射線區域的光譜範圍中檢測低能電磁輻射時通常遇到的組態，例如相應於幾十分之幾eV至幾keV的能量。 藉由建構第七實施例1200之吸收體晶圓1250，對於鍵合工具中的共價半導體鍵合，讀出晶圓570、670、770需要精確對準。為了允許精確對準，吸收體晶圓1250可配備有至少兩個特定晶圓對準特徵，其以對準標記的形式被定位，例如靠近相對側上的晶圓邊緣。借助於重疊這樣的對準標記，200 mm晶圓的旋轉未對準可以保持在約(2-5)× 10-4
度內並且橫向未對準在約0.5-1μm內。在較小的晶圓鍵合的情況下可以獲得相似的準確度。 現在參考圖12A，單片X射線或紅外線檢測器1310之第一實施例1300的實現可包括以下製造步驟，其中一些步驟的順序可選擇性地互換：1.
提供鍵合到處置晶圓522和吸收體晶片850、850'中的一者之薄化的讀出晶圓570，並使讀出晶圓570之下表面530和吸收體晶圓850、850'的上表面824、824'經受使RMS粗糙度低於0.5 nm的表面活化步驟，例如藉由濕式化學清洗和電漿處置的組合，作為用於晶圓鍵合的準備。讀出晶圓570之半導體表面532和534從而變得無氧化物。類似地，吸收體晶圓850、850'之半導體表面826、826'變成無氧化物且準備好進行傳導共價半導體鍵合，同時氧化物表面827、827'準備用於絕緣共價半導體鍵合或氧化物至半導體鍵合，取決於不良傳導或絕緣區域808、808'的材料上。2.
藉由使兩個晶圓上的對準標記形式的特殊晶圓對準特徵在鍵合工具中疊置，精確地將讀出晶圓570之高摻雜電荷收集器與吸收體晶片850、850'中的一個之重摻雜區域818、818'對準，由此保持200mm晶片的旋轉未對準在約(2-5)×10-4
度內並且橫向未對準在約0.5-1 μm內，類似的準確度在較小晶圓的情況下使用。在讀出晶片570與吸收體晶圓850、850'的一者之間提供低溫晶圓鍵1302，其由讀出晶圓570之重摻雜電荷收集器510與吸收體晶圓850、850'的重摻雜區818、828之間的高傳導共價半導體鍵1304以及在讀出晶圓570之高電阻率Si層508與吸收體晶圓850、850'之弱傳導或絕緣介電質層808、808'之間的傳導不良或電性絕緣的半導體至半導體鍵或半導體至氧化物鍵1306組成。不良傳導鍵1306用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1304的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。3.
藉由例如研磨或RIE或兩者的組合部分或全部去除處置晶圓522提供X射線或紅外線檢測器1310，其由以X射線吸收層852、852'鍵合到吸收體晶圓850、850'的薄讀出晶圓570組成，由此氧化物層524可作為蝕刻停止層。 檢測器1310可隨後經歷許多額外的處理步驟，包括例如在不存在選擇性層820、820'的情況下藉由CMP平坦化吸收體晶圓850、850'之下表面806、806'，如果吸收體晶圓850、850'為磊晶吸收體晶圓則選擇性地去除基板，例如藉由研磨或RIE或兩者的組合，形成包含選擇性保護環的金屬背接觸1308，打開在CMOS堆疊之頂部上的接觸墊，用於藉由倒裝晶片或線鍵合技術、切塊、附接到與偏離像素讀出電子通訊的載體板上，並且拼接成更大的檢測器尺寸，從而避免了在拼接時各個檢測器之間的死區。 現在參考圖12B，單片X射線或紅外線檢測器1310'之第二實施例1300'的實現可包括以下製造步驟，其中一些步驟的順序可選擇性地互換：1.
提供鍵合到處置晶圓522和吸收體晶片850"之薄化的讀出晶圓570，並使讀出晶圓570之下表面530和吸收體晶圓850"的上表面824"經受使RMS粗糙度低於0.5 nm的表面活化步驟，例如藉由濕式化學清洗和電漿處置的組合，作為用於晶圓鍵合的準備。讀出晶圓570之半導體表面532和534以及吸收體晶片850"之表面824"由此變得無氧化物且準備用於共價半導體鍵合。2.
將在鍵合工具中由晶圓570、850"之製造商供應的晶圓對準特徵(諸如缺口或平面)疊置，以將兩個晶圓的旋轉未對準保持在約0.1至0.2度內以及橫向位移保持在約200-400μm。在讀出晶圓570和吸收體晶圓850"之間提供低溫晶圓鍵1302'，其由讀出晶圓570之重摻雜電荷收集器510與吸收體晶圓850"的高度摻雜層818"之間的高傳導共價半導體鍵1304' 組成以及讀出晶圓570之高電阻率Si層508與層818"之間的傳導不良的半導體至半導體鍵1306'組成。不良傳導鍵1306'用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1304'的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。3.
藉由例如研磨或RIE或兩者的組合部分或全部去除處置晶圓522提供X射線或紅外線檢測器1310'，其由鍵合到吸收體晶圓850"的薄讀出晶圓570組成，由此氧化物層524可作為蝕刻停止層。 檢測器1310'可隨後經歷許多額外的處理步驟，包括例如在不存在選擇性層820"的情況下藉由CMP平坦化吸收體晶圓850"之下表面806"，如果吸收體晶圓850"為磊晶吸收體晶圓則選擇性地去除基板，例如藉由研磨或RIE或兩者的組合，形成包含選擇性保護環的金屬背接觸1308'，打開在CMOS堆疊之頂部上的接觸墊，用於藉由倒裝晶片或線鍵合技術、切塊、附著到與離像素讀出電子通訊的載體板上，並且拼接成更大的檢測器尺寸，從而避免了在拼接時各個檢測器之間的死區。 現在參考圖12C，單片X射線檢測器1410之第三實施例1400'的實現可包括以下步驟，其中一些步驟的順序可選擇性地互換：1.
提供鍵合到處置晶圓522和吸收體晶片1250之薄化的讀出晶圓570，並使讀出晶圓570之下表面530和吸收體晶圓1250的平滑上表面1230經受使RMS粗糙度低於0.5 nm的表面活化步驟，例如藉由濕式化學清洗和電漿處置的組合，作為用於晶圓鍵合的準備。讀出晶圓570之半導體表面532和534從而變得無氧化物。類似地，吸收體晶圓1250之表面1232變得無氧化物並且傳導，準備用於傳導晶圓鍵合，同時絕緣氧化物表面1234準備好氧化物至半導體鍵合。2.
藉由使兩個晶圓上的對準標記形式的特殊晶圓對準特徵在鍵合工具中疊置，精確地將讀出晶圓570之高摻雜電荷收集器與吸收體晶片1250之重摻雜區域1218之平滑的表面1232對準，由此保持200mm晶片的旋轉未對準在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內，類似的準確度在較小晶圓的情況下使用。在讀出晶圓570和吸收體晶圓1250之間提供低溫直接晶圓鍵1402，其由讀出晶圓570之重摻雜電荷收集器510與吸收體晶圓1250的高度摻雜層1218之間的高傳導共價半導體鍵1404組成以及讀出晶圓570之高電阻率Si層508與層1208之間的傳導不良的半導體至半導體鍵1406組成。不良傳導鍵1406用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1404的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。較佳地，晶圓鍵1402在室溫或不超過的200-300℃的低溫下形成。3.
藉由例如研磨或RIE或兩者的組合部分或全部去除處置晶圓522提供X射線檢測器1410，其由以X射線吸收層1252鍵合到吸收體晶圓1250的薄化的讀出晶圓570組成，由此氧化物盒506可作為蝕刻停止層。X射線檢測器1410可隨後經歷數個附加處理步驟，包括例如切割、附接到與偏離像素讀出電子通訊的載體板，以及拼接到更大的檢測器尺寸，從而避免在拼接時各個檢測器之間的死區。 現在參考圖13，包含SiGe吸收體之單片X射線檢測器1550之第四實施例1500的實現可包括以下步驟，其中一些步驟的順序可以互換：1.
提供鍵合到處置晶圓630和吸收體晶片960之薄化的讀出晶圓670，並使讀出晶圓670之下表面606(其由具有低於約0.5nm的RMS粗糙度的表面607和609組成)和吸收體晶圓960的平滑上表面952經受使RMS粗糙度低於0.5 nm的表面活化步驟，例如藉由濕式化學清洗和電漿處置的組合，作為用於晶圓鍵合的準備。高電阻率Si層605、618之表面607從而變成無氧化物並且實質上絕緣，以及重摻雜植入物604之表面609變得無氧化物並且傳導。兩個表面607和609現在準備好用於共價半導體鍵合。類似地，吸收體晶圓960之表面952變得無氧化物並且傳導，以及準備好用於共價半導體鍵合。2.
將在鍵合工具中由晶圓670、960之製造商供應的晶圓對準特徵(諸如缺口或平面)疊置，以將兩個晶圓的旋轉未對準保持在約0.1至0.2度內以及橫向位移保持在約200-400μm。在讀出晶片670和吸收晶片960之間提供共價半導體結合1510，其由重摻雜注入物604的傳導表面609與重摻雜帽940的傳導表面952之間的高傳導共價半導體鍵1512組成。另外，鍵1510包含在面向晶圓670之高電阻率層605、618之表面607的SiGe柱930之傳導重摻雜帽940之間的傳導不良或實質上絕緣的共價半導體鍵1514。不良傳導鍵1514用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1512的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。3.
例如藉由研磨或RIE或兩者的組合去除Si基板904，從而氧化物盒906可用作蝕刻停止。氧化物盒906可隨後例如在修飾的RIE步驟中被去除，其中Si層908之露出的表面1520可以繼而用作蝕刻停止。在單片X射線檢測器之第四實施例1500的一個態樣中，Si層908與 SiGe晶體的缺陷區域930附近有Si柱912的介面也可被去除。對於SiGe晶體930的大多數相關寬度938，去除約2-10μm的SiGe晶體被認為是足夠的。在晶圓902是具有標準厚度的Si晶圓的情況下，所述晶圓可以類似地被部分地或完全地去除，在後一種情況下較佳地與SiGe晶體930之缺陷區域接近與Si柱912的連接在一起。4.
例如藉由研磨或RIE或兩者的組合部分地或全部地去除處置晶圓630，從而氧化物層632可用作蝕刻停止。氧化物層632可接著在例如修飾的RIE步驟中被去除，以露出讀出晶圓670之表面624之頂部上的CMOS堆疊之表面。5.
如果晶圓902是具有適於作為背接觸之金屬層1522的SOI晶圓，藉由金屬化部分去除的Si厚晶圓902之表面1520或矽層908來提供X射線檢測器1550。或者，在完全去除晶圓902或Si層908和SiGe晶體930之缺陷區域之後，後者之露出的平坦化表面可以被金屬化。X射線檢測器1550可隨後經歷數個附加處理步驟，包括例如形成選擇性的保護環、切割、附接到與偏離像素讀出電子通訊的載體板，以及拼接到更大的檢測器尺寸，從而避免在拼接時各個檢測器之間的死區。 現在參考圖14，包含SiGe吸收體之單片X射線檢測器1650之第五實施例1600的實現可包括以下步驟，其中一些步驟的順序可以互換：1.
提供鍵合到處置晶圓522和吸收體晶片1095之薄化的讀出晶圓570，並使讀出晶片570的下表面530具有低於大約0.5 nm的RMS粗糙度和由絕緣體1080之表面1092和傳導帽層1060之表面1094組成的吸收體晶圓1095之光滑上表面1090，均具有低於大約0.5 nm的RMS粗糙度，例如藉由濕式化學清洗和電漿處置的組合作為晶片鍵合的準備來進行表面活化步驟。讀出晶圓570之半導體表面532和534從而變得無氧化物。類似地，吸收體晶圓1095上的傳導帽層1060的表面1094變得無氧化物並且傳導，而絕緣體1080的表面1092被活化用於絕緣體與至導體鍵合。2.
藉由使兩個晶圓上的對準標記形式的特殊晶圓對準特徵在鍵合工具中疊置，精確地將讀出晶圓570之高摻雜電荷收集器510與吸收體晶片1095之傳導帽層1060對準，由此保持200mm晶片的旋轉未對準在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內，類似的準確度在較小晶圓的情況下使用。在讀出晶圓570和吸收體晶圓1095之間提供晶圓鍵1602，其由讀出晶圓570之高傳導、重摻雜電荷收集器510與吸收體晶圓1095之高傳導帽層1060之間的高傳導共價半導體鍵1604組成以及讀出晶圓570之高電阻率Si層508與吸收體晶圓1095之絕緣介電質1080之間的傳導不良或絕緣的半導體至絕緣體鍵1606組成。不良傳導鍵1606用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1604的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。或者，當傳導帽層1060為金屬時，重摻雜電荷收集510和傳導帽層1060之間的金屬、共價半導體鍵1604被半導體至金屬鍵置換。3.
例如藉由研磨或RIE或兩者的組合去除Si基板1004，從而氧化物盒1006可用作蝕刻停止。氧化物盒1006可隨後例如在修飾的RIE步驟中被去除，其中Si層1008之露出的表面1620可以繼而用作蝕刻停止。在單片X射線檢測器之第五實施例1600的一個態樣中，Si層1008與SiGe晶體的缺陷區域1030附近有Si柱1012的介面也可被去除。對於SiGe晶體1030的大多數相關寬度，去除約2-10μm的SiGe晶體被認為是足夠的。如果晶圓1002是具有標準厚度的Si晶圓，所述晶圓可以類似地被部分地或完全地去除，在後一種情況下與SiGe晶體1030之缺陷區域接近與Si柱1012的連接在一起。4.
例如藉由研磨或RIE或兩者的組合部分地或全部地去除處置晶圓522，從而氧化物層524可用作蝕刻停止。氧化物層524可接著在例如修飾的RIE步驟中被去除，以露出讀出晶圓570之CMOS堆疊。5.
藉由對Si層1008之表面1620或部分或完全去除的Si厚晶圓902之表面進行金屬化來提供X射線檢測器1650，其具有適於作為背接觸以及選擇性的保護環之金屬層1622。如果除了Si層之外，已經去除了接近與Si柱1012之界面的2-10μm厚的缺陷SiGe區域，則露出的平坦化SiGe表面也可以被金屬化。X射線檢測器1650可隨後經歷數個附加處理步驟，包括例如切割、附接到與偏離像素讀出電子通訊的載體板，以及拼接到更大的檢測器尺寸，從而避免在拼接時各個檢測器之間的死區。 現在參考圖15，包含SiGe吸收體之單片X射線檢測器1750之第六實施例1700的實現可包括以下步驟，其中一些步驟的順序可選擇性地互換：1.
提供薄化的讀出晶圓770，將其在Si表面720頂部上的CMOS堆疊鍵合到處置晶圓722上，並向吸收體晶圓1095提供絕緣層1080和金屬層1060，與SiGe晶體1030之頂部上的重摻雜區1040形成歐姆接觸1064。使具有低於大約0.5 nm RMS粗糙度(由絕緣氧化物表面762和傳導金屬表面764組成)的讀出晶圓770之平坦且光滑的表面766以及RMS粗糙度低於大約0.5 nm的吸收體晶圓1095之光滑上表面1090(由絕緣體表面1092和金屬表面1094組成)受到表面活化步驟(例如藉由濕式化學清洗和電漿處置的組合)作為用於晶圓鍵合的準備。吸收體晶圓770之金屬表面764從而變得無氧化物並且傳導，以及準備好用於金屬至金屬鍵合。類似地，吸收體晶圓1095之金屬表面1094變得無氧化物並且傳導，以及準備好用於金屬至金屬鍵合。2.
藉由使兩個晶圓上的對準標記形式的特殊晶圓對準特徵在鍵合工具中疊置，精確地將讀出晶圓770之導體金屬表面764與吸收體晶片1095之傳導金屬層1060對準，由此保持200mm晶片的旋轉未對準在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內，類似的準確度在較小晶圓的情況下使用。在讀出晶圓770和吸收體晶圓1095之間提供晶圓鍵1702，其由在讀出晶圓770之傳導金屬表面764和吸收體晶圓1095之傳導金屬表面1094之間的高傳導金屬對金屬鍵1704以及分別在讀出和吸收體晶圓之絕緣體表面762和1092之間的傳導不良或絕緣的絕緣體至絕緣體鍵1706組成。不良傳導鍵1706用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1704的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。3.
例如藉由研磨或RIE或兩者的組合部分地或完全地去除Si基板1004，從而氧化物盒1006可用作蝕刻停止。氧化物盒1006可隨後例如在修飾的RIE步驟中被去除，其中Si層1008之露出的表面1720可以繼而用作蝕刻停止。在單片X射線檢測器之第六實施例1700的一個態樣中，Si基板1004與SiGe晶體的缺陷區域1030附近有Si柱1012的介面可被完全地去除。對於SiGe晶體1030的大多數相關寬度，去除約2-10μm的SiGe晶體被認為是足夠的。如果晶圓1002是具有標準厚度的Si晶圓，所述晶圓可以類似地被部分地或完全地去除，在後一種情況下與SiGe晶體1030之缺陷區域接近與Si柱1012的連接在一起。4.
例如藉由研磨或RIE或兩者的組合部分地或全部地去除處置晶圓722，從而氧化物層724可用作蝕刻停止。氧化物層724可接著在例如修飾的RIE步驟中被去除，以露出讀出晶圓770之表面720之頂部上的CMOS堆疊之表面。5.
藉由對Si層1008之表面1720或部分或完全去除的Si厚晶圓1002之表面進行金屬化來提供X射線檢測器1750，其具有適於作為背接觸以及選擇性的保護環之金屬層1722。如果除了Si層之外，已經去除了接近與Si柱1012之界面的2-10μm厚的缺陷SiGe區域，則露出的平坦化SiGe表面也可以被金屬化。X射線檢測器1750可隨後經歷數個附加處理步驟，包括例如切割、附接到與偏離像素讀出電子通訊的載體板，以及拼接到更大的檢測器尺寸，從而避免在拼接時各個檢測器之間的死區。 現在參考圖16，包含 SiGe吸收體之單片X射線檢測器1850之第七實施例1800的實現可包括以下步驟，其中一些步驟的順序可以互換：1.
提供薄化的讀出晶片570，其在Si表面520上的CMOS堆疊鍵合到處置晶圓522，並且其表面530平坦且光滑，具有低於大約0.5 nm的RMS粗糙度。為吸收體晶圓1180提供絕緣區域1176和傳導區域1109，其具有平坦且光滑的表面1170，RMS粗糙度低於約0.5 nm。使由重摻雜電荷收集器510之傳導表面532和高電阻率層508之表面534組成的讀出晶圓570之光滑且平坦的表面530以及由傳導區域1109之表面1172和絕緣體表面1174組成的吸收體晶圓1180之光滑表面1170受到例如藉由濕式化學清洗和電漿處理之組合進行表面活化步驟以作為晶片鍵合的準備。讀出晶圓570之半導體表面532和534從而變得無氧化物、傳導並且準備好用於晶圓鍵合類似地，吸收體晶圓1180之傳導區域1109之表面1172變得無氧化物、傳導並且準備好用於晶圓鍵合。2.
藉由使兩個晶圓上的對準標記形式的特殊晶圓對準特徵在鍵合工具中疊置，精確地將讀出晶圓570之傳導重摻雜插塞510與吸收體晶片1180之傳導區域1109對準，由此保持200mm晶片的旋轉未對準在約(2-5)×10-4
度內並且橫向未對準在約0.5-1μm內，類似的準確度在較小晶圓的情況下使用。在讀出晶圓570和吸收體晶圓1180之間提供晶圓鍵1802，其由讀出晶圓570之傳導半導體表面532與吸收體晶圓1180之傳導半導體表面1172之間的傳導共價半導體鍵1804以及讀出晶圓570之半導體表面534與吸收體晶圓1180之絕緣體表面1174之間的傳導不良或絕緣的絕緣體至半導體鍵1806組成。不良傳導鍵1806用於將相鄰像素彼此電性隔離的目的。它們的電阻值相對於高傳導鍵1804的電阻值高至少約103
-104
或較佳地104
-106
或甚至更佳地106
-108
倍。3.
例如藉由研磨或RIE或兩者的組合部分地或全部地去除處置晶圓522，從而氧化物層524可用作蝕刻停止。氧化物層524可隨後例如在修飾的RIE步驟中被去除，其中Si層508之露出的表面520可以繼而用作蝕刻停止。4.
例如藉由研磨或RIE或兩者的組合去除處置晶圓1166，從而氧化物層1162可用作蝕刻停止。氧化物層1162可接著在例如修飾的RIE步驟中被去除，以露出SiGe晶體1150之表面1152。5.
藉由對SiGe層晶體1150之表面1152進行金屬化來提供X射線檢測器1850，其具有適於作為背接觸以及選擇性的保護環之金屬層1822。X射線檢測器1850可隨後經歷數個附加處理步驟，包括例如切割、附接到與偏離像素讀出電子通訊的載體板，以及拼接到更大的檢測器尺寸，從而避免在拼接時各個檢測器之間的死區。 一個優點，本發明提供適用於電磁輻射檢測和成像的單片CMOS集成像素感測器。 另一個優點，本發明提供適用於電磁輻射檢測和成像的單片像素感測器，其中讀出電子和單晶吸收體並置在CMOS處理的矽晶圓的相對側上。 又一優點，本發明提供一種適用於電磁輻射檢測和成像的單片CMOS集成像素感測器，其藉由讀出和吸收體晶圓的低溫直接晶圓鍵合而製造。 另一優點，本發明提供一種適用於紅外線、可見光、紫外線或軟X射線輻射的檢測和成像的單片像素感測器，其藉由將薄吸收體層鍵合到具有讀出電子之CMOS處理的晶圓上而製造。 再一優點，本發明提供一種適用於高能X射線檢測和成像的單片像素感測器，其藉由將CMOS處理的晶圓與讀出電子鍵合到高Z吸收體層上來製造。 另一優點，本發明提供一種適用於能量分解X射線檢測和成像的單片像素感測器。 另一優點，本發明提供一種能夠進行單光子檢測的單片像素感測器。 再一優點，本發明提供用於製造單片像素檢測器的簡單製程，該單片像素檢測器包含與相反傳導類型(即，相反的有效摻雜類型)之吸收體晶圓共價鍵合的薄讀出晶圓。 另一優點，本發明提供共價鍵合的像素感測器，其中缺陷存在於鍵合的介面處或附近，不影響檢測器洩漏。 可以配製本發明的許多工業應用。本領域技術人員將認識到，網路可包括用於交換資料的任何系統，例如網際網路、內聯網、外聯網、WAN、LAN、無線網路、衛星通訊，和/或等。應該注意的是，網路可以被實現為其他類型的網路，諸如互動式電視網路。使用者可以經由諸如鍵盤、滑鼠、資訊亭、個人數位助理、手持式電腦、蜂窩式電話，和/或等等的任何輸入裝置與系統互動。此外，該系統考慮使用、銷售和/或分發具有在此描述之類似功能的任何商品、服務或資訊。 如本領域技術人員將理解的，本發明可以實現為系統、裝置或方法。 這裡參照本發明的各個態樣的方塊圖、裝置、組件和模塊來描述本發明。此外，該系統考慮使用、銷售和/或分發具有在此描述之類似功能的任何商品、服務或資訊。 說明書和圖式應該以說明性的方式來考慮，而不是限制性的，並且本文描述的所有修改旨在被包括在所要求保護之本發明的範圍內。因此，本發明的範圍應該由所附申請專利範圍來判定(正如它們當前存在或者稍後修改或添加以及它們的合法均等物)，而不是僅通過上述範例來判定。在任何方法或製程申請專利範圍中記載的步驟除非另有明確說明，否則可以以任何順序執行並且不限於在任何申請專利範圍中呈現的特定順序。此外，設備申請專利範圍中列舉的元件和/或組件可以以各種排列進行組裝或以其他方式功能性組態，以產生與本發明基本相同的結果。因此，本發明不應被解釋為限於申請專利範圍中所述的具體組態。 本文提到的益處、其他優點和解決方案不應被解釋為任何或所有申請專利範圍的關鍵、必需或基本特徵或組件。 如本文所使用的，用語「包括」、「包含」或其變型旨在表示元素的非排他性列表，使得任何設備、製程、方法、物品或組成包含元件之列表，其不僅包括那些列舉的元件，而且還可以包括其他元件，例如本說明書中描述的元件。除非另有明確說明，否則術語「由......組成」或「由......組成」或「基本上由......組成」的使用不旨在將本發明的範圍限制於其後列出之所列舉的元件。在不脫離本發明的一般原理的情況下，本領域技術人員可以對用於實施本發明的上述元件、材料或結構的其他組合和/或修改進行其他設計。 上述專利和文章在此通過引用併入，除非另有說明，只要其不與本發明矛盾。 在所附申請專利範圍中描述了本發明的其他特徵和執行模式。 此外，本發明應被認為包含在本說明書、所附申請專利範圍和/或圖式中描述的可能被認為是新的、進步性的和工業應用之每個特徵的所有可能的組合。 版權可以由申請人或其受讓人擁有，並且關於本文的一或多個申請專利範圍中定義的權利之第三方的明確許可的使用者，本文未授予隱含的許可以使用如其餘申請專利範圍中所定義的本發明。此外，針對公眾或第三方，基於本專利說明書(包括本文的附錄及其中包含的任何電腦程式)，不准許明示或暗示許可準備衍生作品。 在所附的申請專利範圍求中描述了本發明的附加特徵和功能。這些申請專利範圍的全部內容藉由引用結合到本說明書中，並且應該被認為是所提交的申請的一部分。 在此描述的本發明之實施例中可以有多種變化和修改。儘管這裡已經示出和描述了本發明的某些說明性實施例，但是在前述公開內容中考慮了各式各樣的改變、修改和替換。雖然上面的描述包含許多具體細節，但這些不應該被解釋為對本發明範圍的限制，而是舉例說明其一個或另一個較佳實施例。在一些情況下，可以使用本發明的一些特徵而不相應地使用其他特徵。因此，前面的描述被廣泛地解釋和理解為僅僅是說明性的，本發明的精神和範圍僅由本申請中最終提出的申請專利範圍限制是合適的。
10、20、30、100、100'、200、200'、300、300'、300"、400、400'、500、600、700、800、800'、800"、900、1000、1100、1200、1300、1400、1500、1600、1700、1800‧‧‧實施例12、22、32‧‧‧矽層14、24、34、104、104'、204、204'、304、304'、304"、802、802'、802"、850、850'、850"、960、1095、1180、1202、1250‧‧‧吸收體晶圓16、26、36、114、114'、126、214、214'‧‧‧p-n接面17、27、37‧‧‧反向電壓18、28、38‧‧‧鍵合的介面19、29、39、110、110'、210、210'、310、310'、310"、410、510、610、710‧‧‧電荷收集器101、101'、201、201'、301、301'、301"‧‧‧單片像素檢測器102、102'、202、202'、302、302'、302"、570、670、770‧‧‧讀出晶圓106、106'、206、206'、306、306'、306"、622、908'‧‧‧基板108、108'、122、122'、208、208'、209、209'、222、222'、308、308'、308"、309、309'、309"、603、1132、1168、1302、1302'、1304、1304'、1306、1306'、1402、1404、1406、1510、1512、1514、1602、1604、1606、1702、1704、1706、1802、1804、1806‧‧‧鍵110、110'、210、210'、310、310'、310"、510、604、610、710、744‧‧‧插塞112、310"、604‧‧‧植入物112、112'、120、120'、124、212、212'、220、220'、226'、312、312'、312"、320、320'、320"、332'、334、334'、604、607、808、808'、818'、1040、1092、1109、1120、1176、1220‧‧‧區域113、113'、213、213'、313、313'、313"、413、513、613、713、813、813'、1013、1113、1213‧‧‧像素尺寸115、115'、215、215'、315、315'、315"、515、615、715‧‧‧電子116、116'、216、216'、316、316'、316"、1308、1308'‧‧‧背接觸117、117'、217、217'、312"‧‧‧p摻雜層118、118'、119、128、218、218'、224、224'、226、226'、318、318'、318"、418、424、511、611、711、810、810'、813、814'、922、924、936、938、1072、1074、1114、1116、1212、1213‧‧‧寬度122'、222'、208'、308'、314'、528‧‧‧鍵合的介面226'、914、1142‧‧‧凹槽317、317'、317"‧‧‧n阱319、319'、319"‧‧‧p阱321"‧‧‧深n阱322、322'、1064、1224‧‧‧歐姆接觸326、326'、326"、536、1222、1226‧‧‧層328、328'、328"、852、852'、1252‧‧‧吸收層330‧‧‧電荷區303'、602、1102‧‧‧Si晶圓305'‧‧‧吸收層堆疊334"‧‧‧n摻雜電荷層420‧‧‧方形網格502、902、1002‧‧‧晶圓504、704、904、1004‧‧‧Si基板506、612、706、906、1006‧‧‧氧化物盒508、618、708、908、1008‧‧‧Si層515、615、715‧‧‧像素讀出電子517、617、717‧‧‧CMOS堆疊520、624、720‧‧‧Si表面522、620、630、722、1130、1166‧‧‧處置晶圓524、612、632、724、750、1162‧‧‧氧化物層526、614、634、726‧‧‧表面530、606、730、1520、1620、1720‧‧‧露出的表面532、534、826、826'、1172‧‧‧半導體表面605‧‧‧氧化薄層606、806、806'、806"、1106、1136、1206‧‧‧下表面608、804、804'、804"、824、824'、824"、952、1090、1104、1204、1230‧‧‧上表面609、952‧‧‧傳導表面616‧‧‧SOI晶圓619、910、918、942、1110、1138、1254‧‧‧厚度702‧‧‧晶圓636、736‧‧‧鍵合的晶圓堆疊740、1522、1622、1722、1822‧‧‧金屬層742、1070‧‧‧開口744‧‧‧金屬貼片752‧‧‧氧化物762、827、827'、1234‧‧‧絕緣氧化物表面766、944、950、952、1062、1164、1232、1520、1720‧‧‧表面764、1094‧‧‧傳導金屬表面808"‧‧‧載體晶圓812、1210‧‧‧遮罩開口814‧‧‧貼片尺寸817'、820"、1108‧‧‧高傳導層818、818'、946、1160、1218‧‧‧材料820、820'‧‧‧重摻雜層820"‧‧‧傳導層821'、1082、1090、1094、1122、1152、1170、1172、1209‧‧‧表面822、822'、1209‧‧‧波紋表面912、1012、1140‧‧‧Si柱916、932、1144‧‧‧高度918‧‧‧Si厚度930、1030、1150‧‧‧晶體934、1034‧‧‧間隙940、1154‧‧‧帽948、1046、1080、1118、1162‧‧‧絕緣層1052‧‧‧平坦化表面1060‧‧‧傳導帽層1112‧‧‧開口窗1134‧‧‧薄化的晶圓1134'‧‧‧圖案化基板1174‧‧‧絕緣體表面1208‧‧‧介電質遮罩1214‧‧‧尺寸1216‧‧‧洞1219、1223‧‧‧部分1256‧‧‧橫向擴展空乏區1410、1550、1650、1750、1850‧‧‧X射線檢測器
圖1A為本發明的單片像素檢測器的橫截面，在鍵合的介面處具有n-
摻雜讀出晶圓與p-
摻雜吸收體晶圓之間的p-n接面。 圖1B為本發明的單片像素檢測器的橫截面，在鍵合到p-
摻雜吸收體晶圓之n-
摻雜讀出晶圓內側具有p-n接面。 圖1C為本發明的單片像素檢測器的橫截面，在鍵合的介面處具有p-
摻雜讀出晶圓與n-
摻雜吸收體晶圓之間的p-n接面。 圖2A為本發明的單片像素檢測器的橫截面，其具有透過讀出和吸收體晶圓中的n+
摻雜區域和用於像素隔離的氧化物至氧化物鍵之間的共價半導體鍵的電荷收集。 圖2B為本發明的單片像素檢測器的橫截面，其具有透過讀出和吸收體晶圓中的n+
摻雜區域和用於像素分離的非傳導鍵之間的共價半導體鍵的電荷收集。 圖2C為本發明的單片像素檢測器的橫截面，其具有透過讀出和吸收體晶圓中的n+
摻雜區域和吸收體晶圓之氧化物區域與用於像素分離之讀出晶圓之間的非傳導鍵之間的共價半導體鍵的電荷收集。 圖2D為本發明的單片像素檢測器的橫截面，其具有透過讀出和吸收體晶圓中的n+
摻雜區域和用於像素分離的非傳導鍵之間的共價半導體鍵的電荷收集。 圖2E為本發明的單片像素檢測器的橫截面，其具有透過讀出和吸收體晶圓中的n+
摻雜區域和讀出晶圓之高電阻區域與吸收體晶圓中n+
摻雜區域之間的非傳導鍵之間的共價半導體鍵的電荷收集，其中吸收體晶圓含有用於電荷倍增的區域。 圖2F是本發明的單片像素檢測器的橫截面，其具有透過在讀出晶圓中的n+
摻雜區域與矽晶圓之電荷倍增區域之間的第一共價半導體鍵以及在矽晶圓和吸收體晶圓之間的第二共價半導體鍵的電荷收集。 圖2G是本發明的單片像素檢測器的橫截面，其具有透過讀出晶圓之弱p摻雜區域和吸收體晶圓之p+
摻雜區域之間的共價半導體鍵、吸收體晶圓之高電阻區域和讀出晶圓之p摻雜區域之間的非傳導鍵的電荷收集，其中吸收體晶圓含有用於電荷倍增的區域。 圖3A為本發明之單片像素檢測器之電荷收集器的平面視圖。 圖3B為電荷收集器和圍繞本發明之單片像素檢測器之像素的氧化物區域的平面視圖。 圖4為本發明用於製造具有高摻雜電荷收集器插塞之本發明的薄讀出晶圓的處理流程。 圖5為本發明用於製造具有高摻雜電荷收集器插塞和植入物之本發明的薄讀出晶圓的處理流程。 圖6為本發明用於製造具有金屬電荷收集器插塞和金屬層之本發明的薄讀出晶圓的處理流程。 圖7A為用於製造包含用於像素隔離的植入物和氧化物區域的本發明之吸收體晶圓的本發明製程流程。 圖7B為用於製造包括金屬區域以及用於像素隔離的氧化物區域的本發明之吸收體晶圓的本發明製程流程。 圖7C為用於製造本發明之未圖案化的吸收體晶圓的本發明處理流程。 圖8為本發明用於製造包含具有高摻雜帽之磊晶柱的本發明的吸收體晶圓的製程流程。 圖9為本發明用於製造包含具有高摻雜帽之磊晶柱、磊晶層和用於像素隔離之氧化物區域的本發明的吸收體晶圓的製程流程。 圖10為本發明用於製造包含具有高摻雜帽之磊晶柱、金屬層和用於像素隔離之氧化物區域之吸收體晶圓之本發明的變體之製程流程。 圖11為本發明用於製造具有以磊晶材料填充之洞之本發明的吸收體晶圓的製程流程。 圖12A為本發明用於製造具有鍵合的吸收體晶圓之本發明的檢測器結構之本發明的製程流程。 圖12B為本發明用於製造具有鍵合的未圖案化的吸收體晶圓之本發明的檢測器結構之本發明的製程流程。 圖12C為本發明用於製造具有包含以磊晶材料填充的洞之鍵合的吸收體晶圓之本發明的檢測器結構之本發明的製程流程。 圖13為本發明的檢測器結構，其磊晶柱區域鍵合到薄讀出晶圓上的高摻雜區域。 圖14為本發明的檢測器結構，其磊晶柱上具有高摻雜區域，該高摻雜區域鍵合到具有高度摻雜區域的薄讀出晶圓。 圖15為本發明的檢測器結構，其金屬化磊晶柱區域鍵合到薄讀出晶圓上的金屬區域。 圖16為本發明的檢測器結構，其包含鍵合到薄讀出晶圓的薄基板上的磊晶柱。
101‧‧‧單片像素檢測器
102‧‧‧讀出晶圓
104‧‧‧吸收體晶圓
106‧‧‧基板
108‧‧‧鍵
110‧‧‧插塞
112‧‧‧植入物
112、120、124‧‧‧區域
113‧‧‧像素尺寸
114‧‧‧p-n接面
115‧‧‧電子
116‧‧‧背接觸
117‧‧‧p摻雜層
118、119、128‧‧‧寬度
122‧‧‧氧化物鍵
126‧‧‧p-n接面
Claims (35)
- 一種單片CMOS集成像素檢測器(101、101'、201、201'、301、301'、301"、1310、1310'、1410、1550、1650、1750、1850)，其用於檢測用於背側照明的電磁輻射，該單片CMOS集成像素檢測器包含由第一摻雜類型的矽製成的矽讀出晶圓(102、102'、202、202'、302、302'、302"、570、670、770)，該矽讀出晶圓包含在薄矽層(106、106'、206、206'、306、306'、306"、508、618、708)處理的CMOS像素讀出電子(115、115'、215、215'、315、315'、315"、515、615、715)並且包括作為電荷收集器(110、110'、210、210'、310、310'、310"、312、312'、510、604、610、710、744)之第二摻雜類型的高傳導摻雜區域，以與該讀出電子通訊的像素尺寸間隔開；該讀出晶圓藉由晶圓鍵(108、108'、122、122'、208、208'、209、209'、222、222'、308、308'、308"、309、309'、309"、1304、1304'、1306、1306'、1404、1406、1512、1514、1604、1606、1704、1706、1804、1806)被鍵合到由至少一種單晶半導體材料製成吸收體晶圓(104、104'、204、204'、304、304'、304"、850、850'、850"、960、1095、1180、1250)，該吸收體晶圓還包含高傳導摻雜區域(112、112'、212、212'、312"、326、326'、326"、334、818、818'、818"、940、1060、1109、1218)； 該單片CMOS集成像素檢測器包含以對準方式鍵合到該吸收體晶圓之該讀出晶圓；其中該晶圓鍵合包含在該讀出晶圓和該吸收體晶圓之間的傳導共價鍵(108、108'、208、208'、308、308'、1304、1304'、1404、1512、1604、1704、1804)及在該讀出晶圓和該吸收體晶圓之區域之間的不良傳導鍵(122、122'、209、209'、309、309'、309"、1306、1306'、1406、1514、1606、1706、1806)，該等區域為高電阻或絕緣區域(120、120'、220、220'、226'、320、320'、320"、508、605、762、808、808'、1080、1092、1176、1208)中的至少一者，該等區域具有超過該傳導共價鍵之電阻值的電阻值，其至少為選自由103-104、104-106和106-108組成的因子範圍群組中的一者之因子，該不良傳導鍵電性隔離相鄰像素以迫使在該吸收體晶圓中產生的電荷穿過該傳導共價鍵並且被該電荷收集器接收以供該像素讀出電子在該檢測器操作時進行處理。
- 如申請專利範圍第1項所述之單片CMOS集成像素檢測器，其中該薄矽層具有選自由10-30μm、5-10μm和3-5μm組成之厚度群組中的一者之厚度。
- 如申請專利範圍第1項所述之單片CMOS集成像素檢測器，其中該讀出晶圓之該高傳導摻雜區域和該吸收體晶圓之該高傳導摻雜區域具有選自由1×1018-1×1019cmü-3、1×1019-1×1020cm-3和1×1020-5×1020cm-3組成之摻雜範圍群組 中的一者之摻雜範圍。
- 如申請專利範圍第1項所述之單片CMOS集成像素檢測器，更包括選自由晶圓缺口、晶圓平面和對準標記組成之特徵群組中的一者之晶圓對準特徵。
- 如申請專利範圍第1項所述之單片CMOS集成像素檢測器，其適用於X射線之檢測，其中該吸收體晶圓之半導體材料及其厚度允許吸收能量為2至80keV之90%的入射光子。
- 如申請專利範圍第5項所述之單片CMOS集成像素檢測器，其中該像素尺寸為選自由100-200μm、50-100μm、20-50μm和5-20μm組成之像素尺寸群組中的一者之尺寸。
- 如申請專利範圍第6項所述之單片CMOS集成像素檢測器，其中該吸收體晶圓之至少一單晶半導體材料之該材料係選自由Si、Ge、鑽石、SiC、GaAs、CdTe或CdZnTe合金組成之材料群組中的一者。
- 如申請專利範圍第7項所述之單片CMOS集成像素檢測器，其中該吸收體晶圓之該至少一單晶半導體材料為包含在單晶基板上之磊晶層的磊晶晶圓。
- 如申請專利範圍第8項所述之單片CMOS集成像素檢測器，其中該單晶基板是由Si、Ge、GaAs和InSb組成之材料群組中的一者製成的基板。
- 如申請專利範圍第9項所述之單片CMOS集成像素檢測器，其中該磊晶層為CdTe或x在5-15%之範圍內的Cd1-xZnxTe合金層。
- 如申請專利範圍第9項所述之單片CMOS集成像素檢測器，其中該磊晶層為Ge含量x在0.7x
0.9之範圍內的Si1-xGex層。
- 如申請專利範圍第1項所述之單片CMOS集成像素檢測器，其適用於紅外線輻射之檢測。
- 如申請專利範圍第12項所述之單片CMOS集成像素檢測器，其中該像素尺寸在2-40μm或較佳地50-30μm或10-20μm之範圍內。
- 如申請專利範圍第13項所述之單片CMOS集成像素檢測器，其中該吸收體晶圓之該至少一單晶半導體材料係由Si、Ge、SiGe合金、SiGeSn合金、InAs、InGaAs合金、InSb和HgCdTe合金組成之材料群組中的至少一者製成。
- 如申請專利範圍第14項所述之單片CMOS集成像素檢測器，其中該吸收體晶圓之該至少一單晶半導體材料為包含在單晶基板上之至少一磊晶層的磊晶晶圓。
- 如申請專利範圍第15項所述之單片CMOS集成像素檢測器，其中該至少一磊晶層為SiGe、SiGeSn、InGaAs或HgCdTe合金層。
- 如申請專利範圍第14-16項中任一項所述之單片CMOS集成像素檢測器，其中該吸收體晶圓包含允許單光子檢測的電荷倍增層。
- 如申請專利範圍第1-16項中任一項所述之單片CMOS集成像素檢測器，其中該讀出晶圓的至少一對準特徵重疊在該吸收體晶圓之至少一對準特徵上，其中該兩晶圓的旋轉未對準保持在約0.1至0.2度內以及橫向位移在約200-400μm。
- 如申請專利範圍第1-16項中任一項所述之單片CMOS集成像素檢測器，其中該讀出晶圓的至少一對準特徵重疊在該吸收體晶圓之至少一對準特徵上，其中200mm晶圓的旋轉未對準保持在約(2-5)×10-4度內以及橫向未對準在約0.5-1μm。
- 如申請專利範圍第1-16項中任一項所述之單片CMOS集成像素檢測器，其中該第二摻雜類型具有與該第一摻雜類型相反的摻雜類型。
- 如申請專利範圍第1-16項中任一項所述之單片CMOS集成像素檢測器，其中該第二摻雜類型具有與該第一摻雜類型類似的摻雜類型。
- 一種形成用於電磁輻射之檢測的單片CMOS集成像素檢測器的方法，該方法包含a.藉由矽讀出晶圓(102、102'、202、202'、302、302'、302"、570、670、770)之CMOS處理提供像素讀出電子(115、115'、215、215'、315、315'、315"、515、615、715)；b.在該讀出晶圓中形成以像素尺寸間隔的高傳導區域(110、110'、210、210'、310、310'、310"、312、312'、510、604、610、710、744)以用作為電荷收集，並且與該像素讀出電子通訊；c.在該讀出晶圓中形成至少一對準特徵；d.從至少一單晶半導體材料形成吸收體晶圓(104、104'、204、204'、304、304'、304"、850、850'、850"、960、1095、1180、1250)；e.在該吸收體晶圓中形成高傳導摻雜區域(112、112'、212、212'、312"、326、326'、326"、 334、818、818'、818"、940、1060、1109、1218)；f.至少在該讀出晶圓晶圓與該吸收體晶圓之一中形成至少一高電阻或絕緣區域(120、120'、220、220'、226'、320、320'、320"、508、605、762、808、808'、1080、1092、1176、1208)；g.在該吸收體晶圓中形成至少一對準特徵；h.在平坦化該讀出晶圓之該CMOS堆疊之後鍵合載體晶圓(522、630、722)；i.薄化和平坦化該讀出晶圓；j.將該讀出晶圓之至少一對準特徵與該吸收體晶圓重疊；k.在該讀出晶圓和該吸收體晶圓的高傳導區域之間形成包含傳導共價鍵(108、108'、208、208'、308、308'、1304、1304'、1404、1512、1604、1704、1804)和在該讀出晶圓和該吸收體晶圓之區域之間的不良傳導鍵(122、122'、209、209'、309、309'、309"、1306、1306'、1406、1514、1606、1706、1806)的晶圓鍵(108、108'、122、122'、208、208'、209、209'、222、222'、308、308'、308"、309、309'、309"、1304、1304'、1306、1306'、1404、1406、1512、1514、1604、1606、1704、1706、1804、1806)，該等區域為高電阻或絕緣區域中的至少一者；以及 l.部分地或完全地去除該載體晶圓。
- 如申請專利範圍第22項所述之方法，其中從至少一單晶半導體材料形成該吸收體晶圓包含從由Si、Ge、鑽石、SiC、GaAs、CdTe和CdZnTe合金組成之群組材料中選擇至少一材料來形成適用於X射線檢測之該吸收體晶圓。
- 如申請專利範圍第23項所述之方法，其中形成該吸收體晶圓包含在單晶基板上形成磊晶層。
- 如申請專利範圍第24項所述之方法，其中在單晶基板上形成該磊晶層包含在由Si、Ge、GaAs和InSb組成的基板群組中選擇一者的基板上形成該磊晶層。
- 如申請專利範圍第25項所述之方法，其中形成該磊晶層包含形成磊晶CdTe或x在5-15%之範圍內的Cd1-xZnxTe層。
- 如申請專利範圍第25項所述之方法，其中形成該磊晶層包含形成x在0.7x
0.9之範圍內的磊晶Si1-xGex層。
- 如申請專利範圍第26和27項中任一項所述之方法，其中該磊晶層被平坦化。
- 如申請專利範圍第22項所述之方法，其中從該至少一單晶半導體材料形成該吸收體晶圓包含從由Si、Ge、SiGe合金、SiGeSn合金、InAs、InGaAs合金、InSb和HgCdTe合金組成之材料群組中選擇至少一材料來形成適用於紅外線檢測之該吸收體晶圓。
- 如申請專利範圍第29項所述之方法，其中形成該吸收體晶圓包含在單晶基板上形成至少一磊晶層。
- 如申請專利範圍第30項所述之方法，其中在單晶基板上形成該至少一磊晶層包含在由Si、Ge、GaAs、InSb、CdTe和CdZnTe組成的群組基板中選擇一者的一基板上形成該磊晶層。
- 如申請專利範圍第31項所述之方法，其中形成該至少一磊晶層為選自由SiGe、SiGeSn、InGaAs和HgCdTe合金層組成的層群組中的一者的層。
- 如申請專利範圍第32項所述之方法，其中形成該至少一磊晶層包含形成電荷倍增層。
- 如申請專利範圍第24-27項中任一項所述之方法，其中形成該單片CMOS集成像素檢測器包括去除該單晶基板(908'、1134')。
- 如申請專利範圍第22和27項中任一項所述之方法，其中形成該單片CMOS集成像素檢測器更包括形成金屬背接觸(116、116'、216、216'、316、316'、316"、1226、1308、1308'、1522、1622、1722、1822)。
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