KR100860466B1

KR100860466B1 - 씨모스 이미지센서 및 그 제조방법

Info

Publication number: KR100860466B1
Application number: KR1020060135759A
Authority: KR
Inventors: 한재원
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-09-25
Also published as: KR20080061027A; US7745250B2; US20080210982A1

Abstract

본 발명에 따른 씨모스 이미지센서는 마이크로 렌즈가 없이 포토 다이오드 셀이 형성된 제 1 기판; 트랜지스터와 커패시터가 형성된 제2 기판; 및 상기 포토 다이오드 셀과 상기 로직 회로부를 전기적으로 연결시키는 연결전극;을 포함하는 것을 특징으로 한다.

씨모스 이미지센서, CIS, 포토다이오드, 커패시터

Description

씨모스 이미지센서 및 그 제조방법{CMOS Image Sensor and Method for Manufacturing thereof}

도 9는 본 발명의 실시예에 따른 씨모스 이미지센서의 단면도.

도 1 내지 도 6은 본 발명의 실시예에 따른 씨모스 이미지센서의 포토다이도드에 대한 제조공정 단면도.

도 7 및 도 8은 본 발명의 실시예에 따른 씨모스 이미지센서의 로직회로 영역의 단면도.

<도면의 주요 부분에 대한 설명>

100: 제 1 기판 110: 반도체 기판

111: 포토 다이오드 셀 113: 관통전극

115: 컬러필터 117: 보호막

200: 제 2 기판 210: 트랜지스터층

220: 제 1 메탈층 230: 제 2 메탈층

240: 제 3 메탈층 250: 연결전극

300: 커패시터

본 발명은 씨모스 이미지센서 및 그 제조방법에 관한 것이다.

일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.

한편, CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있으므로, 최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.

씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.

종래기술에 의한 CIS소자는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역(미도시)과, 이 전기 신호를 처리하는 트랜지스터 영역(미도시)으로 구분할 수 있다.

또한, CIS 소자에는 픽셀 어레이 당 한 개 이상의 캐패시터(Capacitor)가 필요하다.

그런데, 종래기술에 의하면 하나의 기판(Wafer)에 포토 다이오드 영역, 트랜지스터 영역 그리고 캐패시터 영역을 동시에 구현시키고 있다.

이 경우 트랜지스터 영역 위에 형성되는 BEOL Metal Line과 캐패시터 등에 의해 렌즈로부터 포토 다이오드까지의 거리가 커져서 포토 다이오드 영역으로 들어오는 빛 신호의 손실이 많다.

또한, 종래기술에 의하면 크기가 상대적으로 큰 포토 다이오드 영역과 크기가 아주 작은 트랜지스터 영역을 동시에 공정 진행하기 때문에 리소그래피 공정에 어려움이 있고, 디펙트(Defect) 도 많이 발생하며, 포토 다이오드 영역이 트랜지스터를 만들어 주는 후속 공정에서 어택(Attack)을 받아 CIS 특성 저하가 발생하기도 한다.

또한, 종래기술에 의하면 90nm, 65nm 이하로 소자가 미세화되면서 캐패시터의 크기가 작아야 하고, 따라서 원하는 용량의 캐패시터를 제조하기가 점점 어려워진다.

또한, 종래기술에 의하면 다층의 금속배선(Metal Line)과 캐패시터를 함께 제조하기 때문에 마이크로 렌즈로부터 포토 다이오드까지의 거리가 길어서 마이크로 렌즈 제조 공정에도 많은 문제점이 있다.

또한, 종래기술에 의하면 하나의 CIS 소자에 트랜지스터 영역과 캐패시터가 공존함으로 인해 들어오는 모든 빛을 소화하지 못하고 손실하는 영역도 존재하는 문제가 있다.

본 발명은 상기 제반문제점을 해결하기 위해 포토다이오드 영역을 하나의 기판위에 형성하고, 트랜지스터와 커패시터를 다른 기판에 제조한 후, SiP(System in a Package) 공정을 통해 상기 각 기판을 연결하는 씨모스 이미지센서 및 그 제조방법을 제공하고자 한다.

상기의 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지센서는 마이크로 렌즈가 없이 포토 다이오드 셀이 형성된 제 1 기판; 트랜지스터와 커패시터가 형성된 제2 기판; 및 상기 포토 다이오드 셀과 상기 로직 회로부를 전기적으로 연결시키는 연결전극;을 포함하는 것을 특징으로 한다.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지센서의 제조방법은 마이크로 렌즈가 없이 포토 다이오드 셀이 형성된 제 1 기판을 제공하는 단계; 트랜지스터와 커패시터가 형성된 제2 기판을 제공하는 단계; 및 상기 제 2 기판 위에 상기 제 1 기판을 적층 형성하고, 상기 포토 다이오드 셀과 상기 트랜지서터 및 상기 커패시터를 전기적으로 연결시키는 단계;를 포함하는 것을 특징으로 한다.

이와 같은 본 발명에 의하면 CIS의 포토다이오드 위에 산화막(Oxide) 등의 층간절연층이나 금속배선 층이 없기 때문에 빛의 경로가 짧으므로 빛의 손실이 거의 없어 고화질의 CIS 소자를 제공할 수 있는 장점이 있다.

또한, 본 발명에 의하면 포토 다이오드 영역만큼 넓은 공간에 트랜지스터를 만들어 줄 수 있기 때문에 트랜지스터의 숫자에 제한이 없으므로 많은 트랜지스터를 집적할 수 있어 고화질, 고특성의 CIS 소자 구현 가능하며, 다양한 용량을 갖는 커패시터를 이용할 수 있는 CIS 소자의 구현이 가능하여, 이에 따라 CIS 소자의 성 능을 향상시킬 수 있는 장점이 있다.

이하, 본 발명의 실시예에 따른 씨모스 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.

도 1 내지 도 6은 본 발명의 실시예에 따른 씨모스 이미지센서의 포토다이도드에 대한 제조공정 단면도이다.

본 발명에서는 포토 다이오드 셀이 형성된 제 1 기판과 로직 회로부가 형성된 제 2 기판을 각각 별도로 제조하고, 상기 제 1 기판과 상기 제 2 기판을 적층 형성함으로써 이미지 센서를 효율적으로 제조할 수 있는 방안을 제시하고자 한다. 상기 제 1 기판에 형성된 포토 다이오드 셀과 상기 제 2 기판에 형성된 로직 회로부는 연결전극에 의하여 전기적으로 연결될 수 있게 된다.

도 1은 본 발명의 실시예에 따른 씨모스 이미지센서 제조방법에 의하여 포토 다이오드 셀이 형성된 기판을 개념적으로 나타낸 도면이고, 도 2는 본 발명의 실시예에 따른 씨모스 이미지센서 제조방법에 의하여 포토 다이오드 셀이 형성된 기판(100)의 단면을 개념적으로 나타낸 도면이다.

본 발명에 따른 이미지 센서 제조방법에 의하면, 도 1 및 도 2에 나타낸 바와 같이, 포토 다이오드 셀(111), 관통전극(113), 컬러필터(115)를 포함하는 제 1 기판(100)을 제조한다.

먼저, 도 1 및 3과 같이 반도체 기판(110)의 상부 영역에 포토 다이오드 셀(111)을 형성한다. 그리고, 상기 포토 다이오드 셀(111)에 연결되며 상기 반도체 기판(110)을 관통하는 관통전극(113)을 형성한다.

이때, 도 1과 같이 각기 CIS 소자용 포토다이오드(111)만으로 이루어진 픽셀 어레이를 설계한다.

또한, 최대한 빈공간이 없도록 설계하여 빛의 손실을 줄인다.

상기 관통전극(113)은 상기 반도체 기판(110)에 대한 패턴공정, 식각공정, 메탈형성 공정 등을 순차적으로 진행함으로써 형성될 수 있다.

상기 관통전극(113)의 개수는 이용할 트랜지스터의 개수에 따라 결정된다. 예를 들어, 2 TR CIS의 경우 4개, 4 TR CIS의 경우 8개 등으로 형성될 수 있다.

상기 관통전극(113)의 형성전에 배리어 금속(미도시)을 더 형성할 수 있는 데, 예를 들어 배리어메탈로 Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN, TaN/Ta, Co, Co화합물, Ni, Ni 화합물, W, W화합물, 질화물 등의 금속 박막을 이용할 수 있다.

이때, 상기 배리어메탈의 형성방법으로 PVD, 스퍼터링(Sputtering), 이베퍼레이션(Evaporation), 레이저 애블레이션(Laser Ablation), 원자증착법(ALD), CVD 등을 사용할 수 있다.

그리고, 배리어메탈의 두께는 약 20~1000Å 수준으로 형성할 수 있다.

이후, 배리어메탈이 형성된 관통전극에 금속막을 충진시킨다.

이때, 상기 관통전극(113)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 관통전극(113)은 CVD, PVD, 증 발(Evaporation), ECP, 원자증착법(ALD), 레이저 애블레이션(Laser ablation) 등의 방법을 통하여 형성될 수 있다.

또한, 상기 관통전극(113)이 식각되는 관통전극의 깊이는 약 50~500um 수준이 될 수 있으며, 관통전극(113)의 CD는 약 0.5~10um 수준으로 형성할 수 있다.

구체적으로, 상기 관통전극(113)은 금속막의 두께를 평판기준으로 약 50~900um 수준으로, 즉 관통전극을 모두 메우고 위로 금속막이 더 올라올 때까지 증착한다.

이후, 평면 위에 남아있는 금속막을 제거하고 세정한다. 평면 위의 금속막을 제거하는 방법으로는 CMP, Etch Back 등의 공정을 사용할 수 있다. 이때, 반도체 기판(110)이 노출될 때까지 금속막 제거 공정을 진행한다.

다음으로, 도 4와 같이 상기 포토 다이오드 셀(111) 위에 컬러필터(115)를 형성한다.

칼라필터(115) 제조 공정은 레드(R), 그린(G), 블루(B) 컬러필터를 각각 형성한다. 이때, 관통전극(113) 위에도 칼러필터(115)가 덮이게 제조한다.

다음으로, 도 5와 같이 상기 컬러필터(115) 위에 보호막(117)을 형성한다.

특히, 본 발명에서는 칼러필터와 포토다이오드 위로 직접 빛이 입사되므로 마이크로 렌즈가 필요 없다.

따라서 마이크로 렌즈 공정을 스킵하고 제조된 포토다이오드를 보호할 수 있는 보호막(117)을 증착한다.

상기 보호막(117)으로는 각종 소스를 이용한 SiO₂, BPSG, TEOS, SiN 등을 이용할 수 있다. 상기 보호막(117)의 두께는 약 0.3~5um 수준으로 형성할 수 있으며, 상기 보호막(117)은 전기로, CVD, PVD 방법 등을 이용하여 증착할 수 있다.

다음으로, 도 6과 같이 관통전극(113)을 반도체기판(110)의 하측으로 노출시킨다.

관통전극(113)을 반도체기판(110)의 하측으로 노출시키는 방법으로는 반도체 기판(110)을 백 그린드(Back Grind)하여 관통전극(113)이 아랫쪽에 드러나도록 한다. 백 그린드(Back Grind) 후의 반도체기판(110)의 두께는 약 50~500um 정도가 될 수 있다.

다음으로, 도 7 및 도 8은 본 발명의 실시예에 따른 씨모스 이미지센서의 로직회로 영역의 단면도이다.

본 발명에 따른 씨모스 이미지센서의 제조방법에 의하면, 도 7 및 도 8에 나타낸 바와 같이, 트랜지스터층(210), 제1 메탈층(220), 제2 메탈층(230)을 포함하는 제2 기판(200)을 제조한다.

상기 트랜지스터층(210)과 상기 제 1, 제 2 메탈층(220)(230)은 신호처리를 위한 로직 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2 메탈층(220)(230)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.

상기 트랜지스터층(210)에는 트랜지스터가 상기 제 1 기판(100)에 구비된 포토 다이오드 셀(111)에 대응되어 형성된다. 상기 트랜지스터는 상기 포토 다이오드 셀(111) 영역에 대응되어 형성되며, 그 필요에 따라 1, 2, 4 또는 다양한 숫자로 형성될 수 있다. 제1 메탈층(220)에는 제1 메탈(225)이 형성된다.

본 발명에 의하면, 종래 구조에 비하여 상기 포토 다이오드 셀(111)의 영역이 크게 형성될 수 있으므로, 형성되는 트랜지스터의 숫자는 제한할 필요가 없게 된다. 이에 따라, 필요하다면 이미지 센서의 특성 향상을 위하여 아주 많은 숫자의 트랜지스터를 형성할 수 있는 자유도가 확보된다. 또한 로직 회로부를 구성하기 위하여 미세회로 공정을 사용할 필요도 없어지게 된다.

그 후, 도 7과 같이 제1 메탈층(220) 상에 제2 메탈(235)과 커패시터의 하부 전극(310)을 형성한다.

이때, 제2 메탈(235)과 하부 전극(310)을 형성하기 위해 금속막을 증착하고, 패터닝하고 , 식각 후 세정공정을 진행할 수 있다.

또한, 제2 메탈(235)과 하부 전극(310)을 형성하기 위해 금속막으로는 Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN 등의 구조를 사용할 수 있다.

또한, 이러한 제2 메탈(235)과 하부 전극(310)을 형성하기 위해 금속막은 PVD, ECP 또는 CVD 등으로 증착할 수 있다.

다음으로, 도 8과 같이 커패시터의 인슐레이터(Insulator)에 해당하는 절연막(230)을 형성한다.

이때, 상기 커패시터의 절연막(230)은 MIM의 인슐레이터(Insulator)에 해당 하는 절연막을 증착한다.

상기 커패시터의 절연막(230)은 각종 소스를 이용한 SiO₂, BPSG, TEOS, SiN 등을 이용할 수 있으며, 전기로, CVD, PVD 방법 등을 이용하여 증착할 수 있다.

이후, 상기 증착된 커패시터의 절연막(230)에 평탄화공정을 CMP 또는 에치백으로 진행할 수 있다.

이때, 커패시터 하부 전극(310) 위의 절연막이 커패시터 용량에 적합한 두께만 남도록 평탄화 공정을 진행한다.

특히, 본원발명에서 CMP를 통해 커패시터의 절연막(230)의 두께 조정이 어려우면 과(Over) CMP를 진행하고 절연막을 적절한 두께로 다시 증착하여 원하는 절연막 두께를 확보할 수 있다.

MIM 커패시터에서 커패시터의 용량은 절연막의 두께에 의해 변하기 때문에 절연막의 두께의 조절이 필수적이기 때문이다.

한편, 커패시터 하부 전극(310) 위에 남은 커패시터의 절연막(230)의 두께는 약 5~5000Å 정도가 적당하며, 설계 시 필요한 커패시터의 용량 크기에 따라 그 두께가 결정될 수 있다.

또한, 하부 전극(310)이 노출될 때까지 CMP를 진행한 후 절연막 증착만으로 두께를 조정할 수도 있다.

즉, 상기 하부 전극(310) 상에 더미 층간절연층(미도시)을 형성하고, 상기 하부 전극(310)이 노출될 때까지 상기 더미 층간절연층을 평탄화공정을 진행한 후 상기 노출된 하부 전극(310) 상에 커패시터 용량에 적합한 두께로 절연막을 형성할 수 있다.

다음으로, 상기 커패시터의 절연막(230) 상에 상부 전극(330)을 형성한다.

상기 상부 전극(330)은 상부 전극(330)용 금속막을 형성한 후, 패턴, 에치 및 세정의 공정을 진행할 수 있다.

상기 상부 전극(330) 금속막은 Ti, TiN, Ta, TaN, Al, Cu 또는 이 금속들의 화합물, 또는 이 금속들을 여러 층으로 증착하여 사용할 수 있다.

또한, 상기 상부 전극(330) 금속막은 PVD, ECP 또는 CVD 방법으로 증착할 수 있다.

다음으로, 상기 상부 전극(330)이 형성된 기판상에 상부 층간절연막을 형성한다.

상기 상부 전극(330) 상에 형성되는 상부 층간절연막은 SiO₂, BPSG, TEOS, SiN, 등을 이용하여, 전기로, CVD, PVD 방법 등으로 증착될 수 있다.

다음으로, 상부 층간절연막에 탑메탈(245)을 형성한다.

상기 탑메탈(245)은 상기 상부 층간절연막에 비아홀 패턴공정, 식각공정, 배선공정을 통해 탑메탈층(240)이 형성된다.

다음으로, 상기 탑메탈층(240) 상에 보호막(240)을 형성하고 패드를 오픈한다.

이때, 오픈된 패드는 상기 노출된 관통전극(113)과 대비되는 위치에 형성한 다.

다음으로, 도 9와 같이 제조된 상기 제1 기판(100)과 상기 제2 기판(200)을 적층 형성한다. 도 9는 본 발명에 따른 씨모스 이미지 센서제조방법에 의하여 형성된 씨모스 이미지센서를 개념적으로 나타낸 도면이다.

본 발명에 따른 이미지 센서는, 도 9에 나타낸 바와 같이, 제 1 기판(100), 제 2 기판(200), 연결전극(250)을 포함한다.

상기 연결전극(250)은 상기 제1 기판(100)에 형성된 포토 다이오드 셀(111)과 상기 제2 기판(200)에 형성된 로직 회로부를 연결시킨다. 상기 연결전극(250)은 상기 제 1 기판(100)에 형성된 관통전극(113)을 통하여 상기 포토 다이오드 셀(111)과 전기적으로 연결된다. 상기 연결전극(250)은 로직 회로부를 구성하는 상기 탑메탈층(240)을 이루는 탑메탈과 전기적으로 연결된다.

본 발명에 따른 이미지 센서는, 도 9에 나타낸 바와 같이, 포토 다이오드 셀(111) 위에 로직 회로부가 위치하지 않게 된다. 이와 같이 포토 다이오드 셀(111)이 추가적인 장애물 없이 외부광에 직접 노출될 수 있으므로 본 발명에 따른 씨모스 이미지센서는 별도의 마이크로 렌즈를 구비하지 않아도 되는 장점이 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 씨모스 이미지센서 및 그 제조방법에 의하면 SiP(System In a Package)를 이용하여 이미지 센서를 제조함에 따라 CIS의 포토다이오드 위에 산화막(Oxide) 등의 층간절연층이나 금속배선 층이 없기 때문에 빛의 경로가 짧으므로 빛의 손실이 거의 없어 고화질의 CIS 소자를 제공할 수 있는 효과가 있다.

또한, 본 발명에 의하면 포토 다이오드 공정을 트랜지스터 및 커패시터 제조 공정과 분리하여 진행할 수 있기 때문에 후속 공정의 어택(Attack)이 없는 고성능의 포토 다이오드 제조 가능한 효과가 있다.

또한, 본 발명에 의하면 포토 다이오드 영역 위에 층간절연층(IMD), 금속배선(Metal Line) 등이 없으므로 마이크로 렌즈가 필요 없어 공정이 신속하고 경제적인 효과가 있다.

또한, 본 발명에 의하면 포토 다이오드 영역만큼 넓은 공간에 트랜지스터를 만들어 줄 수 있기 때문에 트랜지스터의 숫자에 제한이 없으므로 많은 트랜지스터를 집적할 수 있어 고화질, 고특성의 CIS 소자 구현 가능한 효과가 있다.

또한, 본 발명에 의하면 커패시터를 트랜지스터 영역에 만들어 줌으로써 포토다이오드 영역에서 빛의 손실이 없는 고성능의 CIS 제조가 가능하다.

또한, 본 발명에 의하면 다양한 용량을 갖는 커패시터를 이용할 수 있는 CIS 소자의 구현이 가능하여, 이에 따라 CIS 소자의 성능을 향상시킬 수 있는 효과가 있다.

또한, 본 발명에 의하면 포토다이오드 영역의 상측에는 트랜지스터 및 커패시터 영역이 존재하지 않으므로 메탈 레이어의 숫자도 감소시킬 수 있는 효과가 있다.

Claims

삭제
포토 다이오드 셀이 형성된 제 1 기판;

트랜지스터와 커패시터를 포함하는 로직 회로부가 형성된 제2 기판; 및

상기 포토 다이오드 셀과 상기 로직 회로부를 전기적으로 연결시키는 연결전극;을 포함하며,

상기 제 1 기판은,

반도체 기판에 형성된 포토 다이오드 셀;

상기 포토 다이오드 셀과 상기 연결전극 사이에 형성되며, 상기 반도체 기판을 관통하도록 형성된 관통전극; 및

상기 포토 다이오드 셀 및 관통전극 상에 형성된 컬러필터;를 포함하는 것을 특징으로 하는 씨모스 이미지센서.
제2 항에 있어서,

상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성된 것을 특징으로 하는 씨모스 이미지센서.
제2 항에 있어서,

상기 반도체기판과 상기 관통전극 사이에 형성된 배리어 메탈을 더 포함하는 것을 특징으로 하는 씨모스 이미지센서.
제4 항에 있어서,

상기 배리어 메탈은

Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN, TaN/Ta, Co, Co화합물, Ni, Ni 화합물, W, W화합물, 질화물 중에서 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 씨모스 이미지센서.
제2 항에 있어서,

상기 트랜지스터와 커패시터를 포함하는 로직회로가 형성된 제2 기판은

기판의 일측에 형성된 트랜지스터;

상기 트랜지스터가 형성된 기판의 타측에 형성된 커패시터;

상기 트랜지스터와 상기 커패시터 상에 형성된 탑전극; 및

패드를 오픈하면서 상기 탑전극 상에 형성된 보호막;을 포함하는 것을 특징으로 하는 씨모스 이미지센서.
제6 항에 있어서,

상기 오픈된 패드는 상기 관통전극과 수직으로 상호 대비되는 위치인 것을 특징으로 하는 씨모스 이미지센서.
삭제
삭제
포토 다이오드 셀이 형성된 제 1 기판을 제공하는 단계;

트랜지스터와 커패시터를 포함하는 로직 회로부가 형성된 제2 기판을 제공하는 단계; 및

상기 제 2 기판 위에 상기 제 1 기판을 적층 형성하고, 상기 포토 다이오드 셀과 상기 로직 회로부를 전기적으로 연결시키는 단계;를 포함하며,

상기 포토 다이오드 셀과 상기 로직 회로부는 연결전극을 통하여 전기적으로 연결되며,

상기 제 1 기판을 제공하는 단계는,

반도체 기판에 포토 다이오드 셀을 형성하는 단계;

상기 포토 다이오드 셀과 상기 연결전극 사이에 형성되며, 상기 반도체 기판을 상측으로 관통하는 관통전극을 형성하는 단계; 및

상기 포토 다이오드 셀 및 관통전극 상에 컬러필터를 형성하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제10 항에 있어서,

상기 제 1 기판을 제공하는 단계는,

상기 컬러필터를 형성하는 단계 후에 상기 반도체 기판의 하측으로 상기 관통전극이 노출되도록 하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제10 항에 있어서,

상기 연결전극은 상기 관통전극을 통하여 상기 포토 다이오드 셀과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서 제조방법.
제10 항에 있어서,

상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제10 항에 있어서,

상기 반도체기판과 상기 관통전극 사이에 배리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지센서의 제조방법.
제14 항에 있어서,

상기 배리어 메탈을 형성하는 단계는

Ti, TiN, Ti/TiN, Ta, TaN, Ta/TaN, TaN/Ta, Co, Co화합물, Ni, Ni 화합물, W, W화합물, 질화물 중에서 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제12 항에 있어서,

상기 트랜지스터와 커패시터를 포함하는 로직회로부가 형성된 제2 기판을 제공하는 단계는

기판의 일측에 트랜지스터를 형성하는 단계;

상기 트랜지스터가 형성된 기판 상에 금속배선과 상기 트랜지스터가 형성된 기판의 타측에 커패시터의 하부전극을 형성하는 단계;

상기 금속배선과 상기 하부전극 상에 층간절연층을 형성하는 단계; 및

상기 하부전극 상측의 상기 층간절연층 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제16 항에 있어서,

상기 상부전극을 형성하는 단계 후에,

상기 상부전극이 형성된 기판의 전면에 절연층을 형성하는 단계;

상기 절연층 상에 탑전극을 형성하는 단계;

상기 탑전극 상에 보호막을 형성하는 단계; 및

상기 보호막에 패드를 오픈하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제17 항에 있어서,

상기 오픈된 패드는 상기 관통전극과 수직으로 대비되는 위치인 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제16 항에 있어서,

상기 금속배선과 상기 하부전극 상에 층간절연층을 형성하는 단계는,

상기 금속배선과 상기 하부전극 상에 층간절연층을 형성하는 단계; 및

상기 층간절연층을 커패시터 용량에 적합한 두께만 남도록 평탄화 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.
제16 항에 있어서,

상기 금속배선과 상기 하부전극 상에 층간절연층을 형성하는 단계는,

상기 금속배선과 상기 하부전극 상에 더미 층간절연층을 형성하는 단계;

상기 하부 전극이 노출될 때까지 상기 더미 층간절연층을 평탄화공정을 진행하는 단계; 및

상기 노출된 하부 전극 상에 커패시터 용량에 적합한 두께로 층간절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지센서 제조방법.