TWI543350B - 堆疊式晶片單光子突崩二極體影像感測器 - Google Patents
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Description
本申請案係關於影像感測器，更具體而言係關於單光子突崩二極體影像感測器。
影像感測器已變得普遍存在。其廣泛地用於數位靜態相機、蜂巢式電話、安全攝影機以及醫療、汽車及其他應用中。用於製造影像感測器之技術已不斷快步地前進。舉例而言，對較高解析度及較低電力消耗之需求已促進了此等影像感測器之進一步小型化及整合。
可在一影像感測器中或在一光偵測器中使用之一種類型之光電偵測器係一單光子突崩二極體(SPAD)。一SPAD(亦稱作一蓋革(Geiger)模式突崩光電二極體(G-APD))係能夠偵測一低強度信號(諸如，與一單個光子一樣低)之一固態光電偵測器。SPAD成像感測器係由製作於一矽基板上之SPAD區域之一陣列組成之半導體光敏裝置。該等SPAD區域在由一光子撞擊時產生一輸出脈衝。該等SPAD區域具有高於崩潰電壓而加反向偏壓之一p-n接面，以使得一單個光生載子可觸發致使光子偵測單元之輸出處之電流快速地達到其最終值之一突崩倍增過程。此突崩電流繼續直至使用一淬滅元件藉由減小偏壓電壓來淬滅突崩過程為止。由影像感測器接收之光子信號之強度係藉由計數此等輸出脈衝在一時間窗內之數目而獲得。因此，成像感測器之讀出電路中可包含一或多個計數器。
然而，習用SPAD成像感測器具有一有限填充因子，此乃因計數器佔據了半導體基板上之貴重空間。此外，在一傳統CMOS製程中形成SPAD導致必須在SPAD效能與電晶體效能之間做出不期望折衷。
100‧‧‧堆疊式裝置晶圓/裝置晶圓/頂部裝置晶圓
100'‧‧‧堆疊式裝置晶圓/裝置晶圓/底部裝置晶圓
102‧‧‧積體電路系統
111-119‧‧‧半導體晶粒/晶粒
202‧‧‧輸出脈衝/所接收輸出脈衝/所得輸出脈衝
204‧‧‧數位信號
206‧‧‧數位輸出脈衝
300A‧‧‧積體電路系統
300B‧‧‧積體電路系統
304‧‧‧堆疊式裝置晶圓/第一裝置晶圓/裝置晶圓
306‧‧‧堆疊式裝置晶圓/第二裝置晶圓/裝置晶圓/晶圓
307‧‧‧前側
308‧‧‧接合界面
309‧‧‧前側
310‧‧‧第一半導體層/半導體層
312‧‧‧第一互連層/互連層
314‧‧‧第二互連層/互連層
316‧‧‧第二互連層/互連層
318‧‧‧半導體裝置/裝置
320‧‧‧半導體裝置/裝置
322‧‧‧半導體裝置/裝置/單光子突崩二極體成像陣列
323‧‧‧金屬層
324‧‧‧氧化物層
326‧‧‧介電層
328‧‧‧導通孔/微穿矽導通孔
330‧‧‧堆疊式裝置晶圓/第三裝置晶圓/第三晶圓
332‧‧‧第三半導體層
334‧‧‧接合界面
336‧‧‧半導體裝置/裝置
400‧‧‧積體電路系統/系統/裝置
402‧‧‧單光子突崩二極體區域/微透鏡/各別單光子突崩二極體區域
404‧‧‧微透鏡
406‧‧‧數位計數器
408‧‧‧金屬跡線
410‧‧‧金屬跡線
500‧‧‧積體電路系統/系統/裝置
502‧‧‧彩色濾光片層/彩色濾光片陣列
504A‧‧‧彩色濾光片
504B‧‧‧彩色濾光片
504C‧‧‧彩色濾光片
600‧‧‧單光子突崩二極體成像感測器/影像感測器
605‧‧‧成像陣列/單光子突崩二極體成像陣列
610‧‧‧高速讀出電路/讀出電路
615‧‧‧功能邏輯
620‧‧‧控制電路
AQ1-AQN‧‧‧主動淬滅元件
C1-Cx‧‧‧行
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
P1-Pn‧‧‧像素
PIXEL1-PIXELN‧‧‧像素
R1-RN‧‧‧電阻器
R1-Ry‧‧‧列
SPAD1-SPADN‧‧‧單光子突崩二極體
VBIAS‧‧‧偏壓電壓
參考以下各圖闡述本發明之非限制性及非窮盡性實施例，其中除非另有規定，否則貫穿各種視圖，相似元件符號係指相似部件。
圖1係根據本發明之一實施例之具有積體電路晶粒之堆疊式半導體晶圓之一分解圖。
圖2A係根據本發明之一實施例之圖解說明在頂部晶片中具有一實例性被動淬滅電路之一堆疊式晶片單光子突崩二極體(SPAD)影像感測器之一電路圖。
圖2B係根據本發明之一實施例之圖解說明在底部晶片中具有一實例性被動淬滅電路之一堆疊式晶片SPAD影像感測器之一電路圖。
圖2C係根據本發明之一實施例之圖解說明在底部晶片中具有一主動淬滅電路之一堆疊式晶片SPAD影像感測器之一電路圖。
圖3A係根據本發明之一實施例之具有堆疊式裝置晶圓之一積體電路系統之一剖面圖。
圖3B係根據本發明之一實施例之具有三個堆疊式裝置晶圓之一積體電路系統之一剖面圖。
圖4係根據本發明之一實施例之展示具有微透鏡之一SPAD成像陣列之進一步細節之一積體電路系統之一剖面圖。
圖5係根據本發明之一實施例之展示具有一彩色濾光片層及微透鏡之一SPAD成像陣列之進一步細節之一積體電路系統之一剖面圖。
圖6係根據本發明之一實施例之圖解說明一SPAD成像感測器之一實施例之一功能方塊圖。
本文中闡述一堆疊式晶片SPAD影像感測器之實施例。在以下說明中，陳述眾多特定細節以提供對實施例之一透徹理解。然而，熟習相關技術者將認識到，可在不具有該等特定細節中之一或多者之情況下或者藉助其他方法、組件、材料等來實踐本文中所闡述之技術。在其他例項中，未詳細地展示或闡述眾所周知之結構、材料或操作以避免使某些態樣模糊。
貫穿本說明書所提及之「一項實施例」或「一實施例」意指結合該實施例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，貫穿本說明書在各種地方中出現之片語「在一項實施例中」或「在一實施例中」未必全部係指相同實施例。此外，特定特徵、結構或特性可以任何適合方式組合於一或多個實施例中。諸如「頂部」、「向下」、「上方」「下方」之方向性術語係參考所闡述之圖之定向加以使用。
圖1係根據本發明之一實施例之將接合在一起以形成一積體電路系統102之堆疊式裝置晶圓100及100'之一分解圖。裝置晶圓100及100'可包含矽、砷化鎵或其他半導體材料。在所圖解說明實例中，裝置晶圓100包含半導體晶粒111至119，而裝置晶圓100'包含對應半導體晶粒(圖1中所遮蔽之視圖)。如下文將較詳細地論述，在某些實施例中，裝置晶圓100之每一晶粒111至119可包含單光子突崩二極體(SPAD)之一陣列，而裝置晶圓100'之每一對應晶粒包含數位計數器及相關聯讀出電子器件之一陣列。數位計數器在底部裝置晶圓100'上之放置允許頂部裝置晶圓100上之SPAD陣列中之一極高填充因子。此外，由於裝置晶圓100與裝置晶圓100'分別地形成，因此可利用定製製作製程來最佳化SPAD陣列在裝置晶圓100上之形成，而在於裝置晶圓100'上形成CMOS電路時可保持傳統CMOS製程。
圖2A係圖解說明在頂部晶片中具有一被動淬滅電路之一堆疊式
晶片單光子突崩二極體(SPAD)影像感測器之一電路圖。圖2A中所圖解說明之像素電路(例如，PIXEL1、PIXEL2等)係用於實施具有一成像陣列(諸如成像陣列605)之每一像素之一個可能像素電路架構，此將在下文較詳細地論述。在圖2A中，像素PIXEL1至PIXELN配置成一單個列。然而，在其他實施例中，一成像陣列之像素可配置成一單個行或配置成行與列之一個二維陣列。一像素之每一所圖解說明實例包含安置於一堆疊式晶片系統之一頂部晶片上之一單光子突崩二極體(SPAD)及一被動淬滅元件(例如，電阻器R1至RN)。如所展示，存在N數目個SPAD、N數目個被動淬滅元件及N數目個數位計數器(例如，數位計數器1至N)。該等數位計數器安置於堆疊式晶片系統之一底部晶片上且經電耦合以回應於一所接收光子而接收由一各別SPAD產生之輸出脈衝202。該等數位計數器可經啟用以計數輸出脈衝202在一時間窗期間之數目且輸出表示該計數之一數位信號204。儘管圖2A圖解說明像素電路與數位計數器之間的一直接連接，但根據本發明教示可利用像素電路與數位計數器之間的任何連接，包含藉助於AC耦合。此外，可實施任何已知SPAD偏壓極性及/或定向。在一項實施例中，每一數位計數器包含用以放大所接收輸出脈衝202之一放大器。在一項實施例中，每一數位計數器係一20位元數位計數器。
在操作中，SPAD經由高於SPAD之崩潰電壓之一偏壓電壓VBIAS而加反向偏壓。回應於一單個光生載子而觸發導致SPAD之輸出處之一突崩電流之一突崩倍增過程。此突崩電流回應於跨越淬滅元件(例如，R1)產生之一電壓降而自淬滅，此致使跨越SPAD之偏壓電壓降低。在突崩電流之淬滅之後，跨越SPAD之電壓恢復至高於偏壓電壓且然後SPAD凖備好再次被觸發。SPAD之所得輸出脈衝202由一數位計數器接收，該數位計數器回應於該所得輸出脈衝而遞增其計數。
圖2B係圖解說明在底部晶片中具有一被動淬滅電路之一堆疊式
晶片SPAD影像感測器之一電路圖。圖2B中所圖解說明之像素電路(例如，PIXEL1、PIXEL2等)係根據本發明之實施例之用於實施具有一成像陣列之每一像素之一個可能像素電路架構。圖2B之像素電路在結構及操作上類似於上文所闡述之圖2A之像素電路，惟被動淬滅元件(例如，R1至RN)形成於底部晶片上除外。
圖2C係圖解說明在底部晶片中具有一主動淬滅電路之一堆疊式晶片SPAD影像感測器之一電路圖。圖2C中所圖解說明之像素電路(例如，PIXEL1、PIXEL2等)係根據本發明之實施例之用於實施具有一成像陣列之每一像素之一個可能像素電路架構。在圖2C中，一像素之每一所圖解說明實例包含一單光子突崩二極體(SPAD)及一主動淬滅元件(例如，AQ1至AQN)。如所展示，存在N數目個SPAD、N數目個主動淬滅元件及N數目個數位計數器(例如，數位計數器1至N)。
在操作中，SPAD經由高於SPAD之崩潰電壓之一偏壓電壓VBIAS而加反向偏壓。回應於一單個光生載子而觸發導致SPAD之輸出處之一突崩電流之一突崩倍增過程。然後，主動淬滅電路感測突崩電流之此突發、產生一數位輸出脈衝206、將跨越SPAD之偏壓電壓快速地減小至低於崩潰電壓以淬滅突崩電流且然後將偏壓電壓返回至高於崩潰電壓。數位輸出脈衝206由一數位計數器接收，該數位計數器回應於該數位輸出脈衝而遞增其計數。
併入主動淬滅電路之習用SPAD設計由於主動淬滅電路自身所佔據之面積而在成像平面上遭受減小之填充因子。因此，實施如本文中所揭示之一堆疊式晶片結構之一個優點係一主動淬滅電路可形成於一單獨晶片上且因此不減小頂部晶片上之SPAD成像陣列之填充因子。
注意，圖2A至圖2C之電路圖僅係出於說明性目的，且可能已省略某些電路元件(例如，諸如電阻器及電容器之被動組件及諸如電晶體之主動組件)以便不使相關教示模糊。舉例而言，圖2A至圖2C之所
圖解說明像素電路可產生在被數位計數器之輸入感測之前需要放大之一輸出脈衝。在另一實例中，至圖2A及圖2C之R1與SPAD1之間的節點之連接將處於可需要AC耦合之一高電壓。
圖3A係根據本發明之一實施例之具有堆疊式裝置晶圓304及306之一積體電路系統300A之一剖面圖。積體電路系統300A係圖1之積體電路系統102之一部分之一項可能實施方案。積體電路系統300A之所圖解說明實例包含一第一裝置晶圓304、一第二裝置晶圓306及一接合界面308。第一裝置晶圓304包含一第一半導體層310及一第一互連層312，而第二裝置晶圓306展示為包含一第二半導體層314及一第二互連層316。半導體層310展示為包含半導體裝置322且互連層312展示為包含金屬層323、氧化物層324及導通孔328。半導體層314展示為包含半導體裝置318及320，而互連層316展示為包含金屬層M1、M2及M3以及介電層326。
在一項實施例中，半導體層310及半導體層314中之任一者或兩者係磊晶生長之矽層。如所展示，半導體層314包含形成於半導體層314之一前側中之半導體裝置318及320，而半導體層310包含形成於半導體層310之一前側中之裝置322。在一項實施例中，如下文將較詳細地論述，半導體裝置322包含一SPAD成像陣列。繼續此實例，SPAD成像陣列可包含配置成數個列及數個行之像素。SPAD陣列之每一像素可包含形成於前側中且經組態以接收來自半導體層310之背側之光子之一SPAD區域。裝置318可包含數位計數器之一陣列。在一項實例中，裝置318針對包含於SPAD成像陣列中之每一SPAD區域包含至少一個數位計數器。裝置320可包含相關聯周邊電路，諸如一讀出電路、一控制電路或一影像感測器之其他功能電路。在一項實施例中，裝置318進一步包含用以充當一圖框儲存器之一儲存裝置(諸如隨機存取記憶體)以實現高速突發成像能力。
因此，裝置晶圓304及306可接合在一起以形成一積體電路系統(諸如一成像感測器系統)，該積體電路系統包含第一裝置晶圓304上之裝置以及第二裝置晶圓306上之裝置。如下文將展示，裝置318、320及322可在將裝置晶圓304及306接合在一起之前形成於其各別半導體層中。在一項實施例中，前側307及前側309中之一者或兩者藉由一化學機械拋光而平坦化。在一項實施例中，介電層326及互連層312各自包含接合在一起以形成接合界面308之一種氧化物。
圖3B係根據本發明之一實施例之具有堆疊式裝置晶圓304、306及330之一積體電路系統300B之一剖面圖。積體電路系統300B係圖1之積體電路系統102之一部分之一項可能實施方案。積體電路系統300B之所圖解說明實例包含第一裝置晶圓304、第二裝置晶圓306、第三裝置晶圓330以及接合界面308及334。第一裝置晶圓304及第二裝置晶圓306如上文所論述而接合及操作。然而，積體電路系統300B包含接合至第二裝置晶圓306之一額外第三晶圓330。如所展示，第三晶圓330包含形成於第三裝置晶圓330中或上之一第三半導體層332及半導體裝置336。在一項實施例中，裝置336包含用以充當一圖框儲存器之一儲存裝置(諸如隨機存取記憶體(RAM))以實現高速突發成像能力。在此實施例中，裝置336可經耦合以接收並儲存包含於裝置318中之數位計數器之輸出。
圖4係根據本發明之一實施例之展示具有微透鏡404之一SPAD成像陣列之進一步細節之一積體電路系統400之一剖面圖。如圖4中所展示，系統400包含形成於半導體層310中之SPAD區域402。SPAD區域402可係圖3之SPAD成像陣列322之一項實施方案。SPAD區域402可包含任何已知SPAD設計，包含一保護環設計。
圖4中亦展示形成於半導體層314中之數位計數器406。數位計數器406係包含於圖3之裝置318中之數位計數器之一項可能實施方案。
圖4進一步圖解說明系統400針對每一SPAD區域402包含至少一個數位計數器406。如上文所提及，針對每一SPAD區域具有一單獨數位計數器406允許SPAD區域402之快速及同時讀出，從而允許成像感測器之一全域快門操作。此外，在一單獨晶圓上形成數位計數器406允許SPAD成像陣列之填充因子之一實質增加。填充因子可係指由僅SPAD區域402所佔據之總面積與由SPAD區域所佔據之總相連面積之比。在一項實施例中，圖4之SPAD成像陣列之填充因子在10μm像素間距範圍中極接近100%。
SPAD區域402藉助於金屬跡線408及410以及導通孔328耦合至數位計數器406。在一項實施例中，導通孔328係微穿矽導通孔(μTSV)。μTSV 328可包含沈積於其中之一導電材料(例如，銅、多晶矽等)。此外，μTSV 328可具有小於大約十(10)微米或(在一項實施例中)小於大約五(5)微米之一近似直徑。如所展示，系統400針對每一SPAD區域402可包含至少一個導通孔328以將由SPAD區域產生之輸出脈衝傳送至晶圓306之互連層316。
金屬跡線408及410可包含一重新分佈層(RDL)，該重新分佈層包括用於重新路由或重新分佈SPAD區域402與數位計數器406之間的電連接之一薄膜(例如，鋁、銅等)。
圖4之積體電路系統400進一步包含數個微透鏡404。在一項實施例中，系統400針對每一SPAD區域402包含一個微透鏡404。微透鏡404經組態以將入射光子引導(亦即，聚焦)至SPAD區域402上。
圖5係根據本發明之一實施例之展示具有一彩色濾光片層502及微透鏡404之一SPAD成像陣列之進一步細節之一積體電路系統500之一剖面圖。在圖5之實施例中，彩色濾光片層502安置於半導體層310之背側上以將由系統500接收之光濾光。在一項實施例中，彩色濾光片層502針對每一SPAD區域402包含至少一個彩色濾光片(例如，
504A、504B及504C)。一彩色濾光片可經組態以僅允許一特定波長之光通過彩色濾光片一直至SPAD區域402。舉例而言，彩色濾光片504A可經組態以允許藍色光至SPAD區域402上，而阻擋紅色及綠色光。類似地，彩色濾光片504B可經組態以允許綠色光通過，而濾出藍色及紅色光。繼續此實例，彩色濾光片504C可經組態以允許紅色光通過，而濾出藍色及綠色光。
如圖5中所展示，系統500包含安置於彩色濾光片陣列502上之微透鏡404以將入射光子引導穿過彩色濾光片層502至一各別SPAD區域402。
圖6係根據本發明之一實施例之圖解說明一SPAD成像感測器600之一實施例之一功能方塊圖。SPAD成像感測器600可係先前所提及之半導體裝置(包含上文所論述之裝置300、400及500)中之至少一者之一項實施方案。影像感測器600之所圖解說明實施例包含一SPAD成像陣列605、高速讀出電路610、功能邏輯615及控制電路620。
成像陣列605係背側照明式成像感測器或像素(例如，像素P1、P2、…、Pn)之一個二維(「2D」)陣列。在一項實施例中，每一像素包含一單光子突崩二極體(SPAD)。如所圖解說明，每一像素配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中以獲取一人、地方或物件之影像資料，然後可使用該影像資料再現該人、地方或物件之一2D影像。
SPAD區域所產生之輸出脈衝由高速讀出電路610讀出且傳送至功能邏輯615。讀出電路610針對SPAD區域中之每一者包含至少一個數位計數器且亦可包含放大電路及/或淬滅電路。功能邏輯615可僅將影像資料儲存於記憶體中或甚至藉由應用影像後效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。控制電路620耦合至成像陣列605及/或讀出電路610以控制成像陣列
605之操作特性。舉例而言，控制電路620可同時啟用包含於高速讀出電路610中之數位計數器中之每一者達一時間窗以便實施一全域快門操作。因此，本文中所論述之SPAD堆疊式晶片影像感測器之實施例提供既高速又低光敏之成像，此通常無法藉助習用感測器架構而達成。
包含發明摘要中所闡述內容之本發明之所圖解說明實施例之上文說明並非意欲係窮盡性的或將本發明限制於所揭示之精確形式。雖然出於說明性目的而在本文中闡述本發明之特定實施例及實例，但如熟習相關技術者將認識到，可能在本發明之範疇內做出各種修改。
可鑒於上文詳細說明對本發明做出此等修改。以下申請專利範圍中所使用之術語不應理解為將本發明限制於說明書中所揭示之特定實施例。而是，本發明之範疇將完全由以下申請專利範圍來判定，申請專利範圍將根據所創建之請求項解釋原則加以理解。
300A‧‧‧積體電路系統
304‧‧‧堆疊式裝置晶圓/第一裝置晶圓/裝置晶圓
306‧‧‧堆疊式裝置晶圓/第二裝置晶圓/裝置晶圓/晶圓
307‧‧‧前側
308‧‧‧接合界面
309‧‧‧前側
310‧‧‧第一半導體層/半導體層
312‧‧‧第一互連層/互連層
314‧‧‧第二互連層/互連層
316‧‧‧第二互連層/互連層
318‧‧‧半導體裝置/裝置
320‧‧‧半導體裝置/裝置
322‧‧‧半導體裝置/裝置/單光子突崩二極體成像陣列
323‧‧‧金屬層
324‧‧‧氧化物層
326‧‧‧介電層
328‧‧‧導通孔/微穿矽導通孔
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
Claims (24)
- 一種成像感測器系統，其包括：一第一晶圓之一第一半導體層；一單光子突崩二極體(SPAD)成像陣列，其形成於該第一半導體層中，其中該SPAD成像陣列包含N數目個像素，每一像素包含形成於該第一半導體層之一前側中之一SPAD區域，且其中每一SPAD區域經組態以接收來自該第一半導體層之一背側之光子；一彩色濾光片層，其安置於該第一半導體層之該背側上；一第一互連層，其安置於該第一半導體層之該前側上；一第二晶圓之一第二半導體層；一第二互連層，其安置於該第二半導體層上，其中該第一晶圓在該第一互連層與該第二互連層之間的一接合界面處接合至該第二晶圓；及複數個數位計數器，其形成於該第二半導體層中且藉助於該第一互連層及該第二互連層電耦合至該SPAD成像陣列，其中該複數個數位計數器包含至少N數目個數位計數器，其中該N數目個數位計數器中之每一者經組態以計數由一各別SPAD區域產生之輸出脈衝。
- 如請求項1之成像感測器系統，其中該第一互連層包括至少N數目個導通孔，其中該N數目個導通孔中之每一者耦合至該SPAD成像陣列之一各別像素以在該接合界面處將該等輸出脈衝傳送至該第二互連層。
- 如請求項2之成像感測器系統，其中該等導通孔係微穿矽導通孔(μTSV)。
- 如請求項1之成像感測器系統，其進一步包括至少N數目個淬滅元件，其中該等淬滅元件中之每一者經耦合以藉由降低一偏壓電壓而淬滅一各別SPAD區域之突崩。
- 如請求項4之成像感測器系統，其中每一淬滅元件係包括形成於該第一半導體層中之一電阻器之一被動淬滅元件。
- 如請求項4之成像感測器系統，其中每一淬滅元件係包括形成於該第二半導體層中之一電阻器之一被動淬滅元件。
- 如請求項4之成像感測器系統，其中每一淬滅元件係形成於該第二半導體層中之一主動淬滅元件。
- 如請求項1之成像感測器系統，其進一步包括形成於該第二半導體層中且經耦合以儲存該複數個數位計數器之一輸出之隨機存取記憶體。
- 如請求項1之成像感測器系統，其中該第一互連層包含一第一氧化物，該第二互連層包含一第二氧化物，且其中該接合界面包含該第一氧化物與該第二氧化物之間的一界面。
- 如請求項1之成像感測器系統，其進一步包括至少N數目個微透鏡，其中每一微透鏡經安置以將入射光子引導穿過該彩色濾光片層至一各別SPAD區域。
- 如請求項1之成像感測器系統，其進一步包括一控制電路，該控制電路經耦合以同時啟用該N數目個數位計數器中之每一者以便在影像獲取期間實施一全域快門操作。
- 如請求項1之成像感測器系統，其進一步包括接合至該第二晶圓之一第三晶圓之一第三半導體層，其中該第三半導體包含經耦合以儲存由該N數目個數位計數器產生之影像資料之隨機存取記憶體(RAM)。
- 一種積體電路系統，其包括： 一第一晶圓，其具有複數個第一晶粒，每一第一晶粒包含：一單光子突崩光電二極體(SPAD)成像陣列，其形成於一第一半導體層中，其中該SPAD成像陣列包含N數目個像素，每一像素包含形成於該第一半導體層之一前側中之一SPAD區域，且其中每一SPAD區域經組態以接收來自該第一半導體層之一背側之光子；一彩色濾光片層，其安置於該第一半導體層之該背側上；及一第一互連層，其安置於該第一半導體層之該前側上；一第二晶圓，其具有複數個第二晶粒，每一第二晶粒包含：一第二互連層，其安置於一第二半導體層上，其中該第一晶圓在該第一互連層與該第二互連層之間的一接合界面處接合至該第二晶圓；及複數個數位計數器，其形成於該第二半導體層中且藉助於該第一互連層及該第二互連層電耦合至該SPAD成像陣列，其中該複數個數位計數器包含至少N數目個數位計數器，其中該N數目個數位計數器中之每一者經組態以計數由一各別SPAD區域產生之輸出脈衝。
- 如請求項13之積體電路系統，其中該第一互連層包括至少N數目個導通孔，其中該N數目個導通孔中之每一者耦合至該SPAD成像陣列之一各別像素以在該接合界面處將該等輸出脈衝傳送至該第二互連層。
- 如請求項14之積體電路系統，其中該等導通孔係微穿矽導通孔(μTSV)。
- 如請求項13之積體電路系統，其進一步包括至少N數目個淬滅元件，其中該等淬滅元件中之每一者經耦合以藉由降低一偏壓電 壓而淬滅一各別SPAD區域之突崩。
- 如請求項16之積體電路系統，其中每一淬滅元件係包括形成於該第一半導體層中之一電阻器之一被動淬滅元件。
- 如請求項16之積體電路系統，其中每一淬滅元件係包括形成於該第二半導體層中之一電阻器之一被動淬滅元件。
- 如請求項16之積體電路系統，其中每一淬滅元件係形成於該第二半導體層中之一主動淬滅元件。
- 如請求項13之積體電路系統，其進一步包括形成於該第二半導體層中且經耦合以儲存該複數個數位計數器之一輸出之隨機存取記憶體。
- 如請求項13之積體電路系統，其中該第一互連層包含一第一氧化物，該第二互連層包含一第二氧化物，且其中該接合界面包含該第一氧化物與該第二氧化物之間的一界面。
- 如請求項13之積體電路系統，其進一步包括至少N數目個微透鏡，其中每一微透鏡經安置以將入射光子引導穿過該彩色濾光片層至一各別SPAD區域。
- 如請求項13之積體電路系統，其進一步包括一控制電路，該控制電路經耦合以同時啟用該N數目個數位計數器中之每一者以便在影像獲取期間實施一全域快門操作。
- 如請求項13之積體電路系統，其進一步包括接合至該第二晶圓之一第三晶圓之一第三半導體層，其中該第三半導體包含經耦合以儲存由該N數目個數位計數器產生之影像資料之隨機存取記憶體(RAM)。
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