CN113782510B - 一种3d堆叠芯片的键合键布设结构 - Google Patents

一种3d堆叠芯片的键合键布设结构 Download PDF

Info

Publication number
CN113782510B
CN113782510B CN202111338758.2A CN202111338758A CN113782510B CN 113782510 B CN113782510 B CN 113782510B CN 202111338758 A CN202111338758 A CN 202111338758A CN 113782510 B CN113782510 B CN 113782510B
Authority
CN
China
Prior art keywords
bonding
spad
effective
reset circuit
keys
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111338758.2A
Other languages
English (en)
Other versions
CN113782510A (zh
Inventor
朱春艳
张超
吕京颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Adaps Photonics Technology Co ltd
Original Assignee
Shenzhen Adaps Photonics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Adaps Photonics Technology Co ltd filed Critical Shenzhen Adaps Photonics Technology Co ltd
Priority to CN202111338758.2A priority Critical patent/CN113782510B/zh
Publication of CN113782510A publication Critical patent/CN113782510A/zh
Application granted granted Critical
Publication of CN113782510B publication Critical patent/CN113782510B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier working in avalanche mode, e.g. avalanche photodiode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4413—Type
    • G01J2001/442—Single-photon detection or photon counting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector

Abstract

本申请公开了一种3d堆叠芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，SPAD芯片包括多个SPAD单元，每个SPAD单元中对应布设多个第一键合键，逻辑芯片包括与SPAD单元数量相同的淬灭复位电路单元，淬灭复位电路单元的面积小于SPAD单元的面积，每个淬灭复位电路单元中对应布设至少一个第二键合键，每个淬灭复位电路单元通过至少一个第二键合键与对应的SPAD单元的至少一个第一键合键电连接，其中，用于电连接的第一键合键为有效第一键合键，用于电连接的第二键合键为有效第二键合键。该结构的改进能够使得光子感测芯片的芯片面积利用率更高，光子感测芯片面积变小。

Description

一种3d堆叠芯片的键合键布设结构
技术领域
本申请涉及光子感测芯片设计技术领域，尤其涉及一种3d堆叠芯片的键合键布设结构。
背景技术
TOF(Time of Flight，飞行时间)技术用于各种电子设备中，诸如手机、数码相机、汽车、医学成像设备、安全系统，以及用于增强现实、虚拟现实等应用中，属于光学测距领域中的技术。应用了该TOF技术的光子感测芯片通常包括光电探测器阵列和逻辑电路。其中，可用于图像传感器的一种光电探测器类型是SPAD（Single Photon Avalanche Diode，单光子雪崩二极管）。SPAD区域为光敏区，它被配置为检测光子并且发信号通知光子的到达时间，以实现测距的目的。
SPAD区域中SPAD单元的尺寸一般大于 10μm，集成难度高难以小型化。目前为了减小光子感测芯片的面积，将光子感测芯片分为光电二极管阵列芯片和逻辑芯片两个芯片，采用3d堆叠技术制造光子感测芯片。然而即使采用该3d堆叠技术，最终得到的光子感测芯片面积依然较大。
发明内容
有鉴于此，本申请实施例提供了一种3d堆叠芯片的键合键布设结构，用以解决目前光子感测芯片面积较大的问题。
本申请实施例提供了一种3d堆叠芯片的键合键布设结构：包括上下位置堆叠设置的SPAD芯片和逻辑芯片，所述SPAD芯片包括多个SPAD单元，所述SPAD单元中包括多个第一键合键，所述逻辑芯片包括与所述SPAD单元数量相同的淬灭复位电路单元，每个所述淬灭复位电路单元通过至少一个所述第二键合键与对应的所述SPAD单元的至少一个所述第一键合键电连接，其中，用于电连接的所述第一键合键为有效第一键合键，用于电连接的所述第二键合键为有效第二键合键。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，同一行的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一行或N行上，同一列的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一列或N列上，其中N>1。
本申请实施例中，处于同一行或同一列的淬灭复位电路单元，其有效第二键合键也设置于同一行、N行上或同一列、N列上，这样可使得淬灭复位电路单元的端口与有效第二键合键之间的金属连线的走势一致，可防止金属连线的交叉，让金属连线的布设更为简单。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述布设结构还包括：每个所述淬灭复位电路单元的端口选择至少与距离所述端口最近的或较近的一个或多个所述第二键合键电连接，其中，在所述第二键合键的选取阶段，在剩余未选取的所述第二键合键中，选取距离所述淬灭复位电路单元的端口最近的所述第二键合键作为与所述淬灭复位电路单元的端口电连接的所述第二键合键。
本申请实施例中，采用就近选取的方式，能够简化淬灭复位电路单元的端口与有效第二键合键之间的金属连线，使得该光子感测芯片在键合键布设时会更加简易。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，相邻两个所述SPAD单元中心之间的间隔距离为相邻两个所述第一键合键中心之间的间隔距离的整数倍。
本申请实施例中，可让第一键合键均匀分布在SPAD单元中，在SPAD芯片和逻辑芯片进行3d堆叠时，使得得到的光子感测芯片更加结实紧密。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述逻辑芯片还包括一种或多种逻辑电路，所述淬灭复位电路单元的面积根据所述一种或多种逻辑电路的布设面积确定。
本申请实施例中，可根据逻辑芯片实际内部逻辑电路架构确定其面积。这样，在逻辑芯片设计阶段，不会因SPAD单元限制淬灭复位电路单元的面积大小，可以减少淬灭复位电路单元所占的面积。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述SPAD芯片和逻辑芯片采用相同数量的分区布设，每个所述逻辑芯片至少包括第一分区和第二分区，所述第一分区和所述第二分区相同。
本申请实施例中，SPAD芯片分区、逻辑芯片分区可有效简化光子感测芯片的布设工作量，提高光子感测芯片布设效率。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述每个所述淬灭复位电路单元通过至少一个所述第二键合键与对应的所述SPAD单元的至少一个所述第一键合键电连接，其对应关系包括：所述SPAD单元和所述淬灭复位电路单元在各自所述分区具有单元映射关系，其中，所述SPAD单元和所述淬灭复位电路单元根据所述单元映射关系，通过所述有效第一键合键和所述有效第二键合键电连接。
本申请实施例中，所述SPAD单元和所述淬灭复位电路单元预先设置有单元映射关系，可在各自分区中任意确定一SPAD单元或淬灭复位电路单元后，根据该单元映射关系确定对应的淬灭复位电路单元或SPAD单元。可以理解地，这样可灵活地对各自分区中的SPAD单元和淬灭复位电路单元的连接位置进行调整，从中选择更好的金属连线效果，如金属线尽量不交叉、金属线走势一致等。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，每个所述淬灭复位电路单元的端口至少与2-10个所述有效第二键合键电连接。
本申请实施例中，每个淬灭复位电路单元的端口选择多个有效第二键合键电连接相比于只采用1个有效第二键合键和淬灭复位电路单元的端口电连接的方式，淬灭复位电路单元的端口的连接点更多，其电连接性越好。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，每个所述淬灭复位电路单元电连接4个所述有效第二键合键时，采用2行和2列的方式布设所述有效第二键合键，同一行的所述淬灭复位电路单元选择的2个所述有效第二键合键位于所述2行上的位置，同一列的所述淬灭复位电路单元选择的2个所述有效第二键合键位于所述2列上的位置。
本申请实施例中，处于同一行或同一列的淬灭复位电路单元，它们选取的有效第二键合键位于同一行、N行上或者同一列、N列上，这样也有助于布设淬灭复位电路单元的端口与有效第二键合键之间的电连接金属连线。可以理解地，在采用就近原则选取有效第二键合键时，应以金属连线走势尽可能一致为前提，尽可能地集中这些有效第二键合键，并在集中后，这些第二键合键位于同一行、N行上或者同一列、N列上。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述淬灭复位电路单元的端口与所述有效第二键合键通过第一层金属和/或第二层金属电连接。
本申请实施例中，淬灭复位电路单元的端口与有效第二键合键通过第一层金属和/或第二层金属电连接，可减少金属线出现交叉的情况，会让光子感测芯片的布设简易安全。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，第一键合键和第二键合键为金属球或金属立方体。
本申请实施例中，第一键合键和第二键合键的传输材质、传输材质的形态可改变。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述第一键合键的数量和所述第二键合键的数量相同，所述有效第一键合键根据所述有效第二键合键确定。
本申请实施例中，第一键合键的数量和第二键合键的数量设置为相同有助于在3d堆叠时让芯片堆叠地更加紧密，第二键合键位置的确定可以更好地确定SPAD单元和淬灭复位电路单元之间的金属连线布设。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述SPAD芯片包括第一SPAD单元和第二SPAD单元，其中，经过所述第一SPAD单元的端口的金属线、经过所述第一SPAD单元的所述有效第一键合键的金属线，以及所述第一SPAD单元的端口到所述第一SPAD单元的所述有效第一键合键连接的金属线这3者之和为第一金属线长度，经过所述第二SPAD单元的端口的金属线，经过所述第二SPAD单元的所述有效第一键合键的金属线，以及所述第二SPAD单元的端口到所述第二SPAD单元的所述有效第一键合键连接的金属线这3者之和为第二金属线长度，所述第一金属线长度和所述第二金属线长度相同或者所述第一金属线长度和所述第二金属线之间的长度差值在预设范围内。
可以理解地，由于每个SPAD单元的端口到有效第一键合键连接的金属线的金属线长度不一，造成第一金属线长度和第二金属线长度之间的长度差值较大。这种情况会造成寄生电容不匹配的问题，从而造成电信号传输延时的情况。本申请实施例中，将第一金属线长度和第二金属线长度设置为相同或将第一金属线长度和第二金属线之间的长度差值控制在预设范围内，可使得每个SPAD单元的寄生电容匹配，减少电信号传输的延时情况。
本申请实施例中，提出了一种3d堆叠芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，具体地，将原本逻辑芯片中与SPAD单元面积相同的淬灭复位电路的面积设置得比SPAD单元面积更小，并在SPAD芯片、逻辑芯片上设置数量对应的第一键合键和第二键合键，这样， SPAD芯片和逻辑芯片可按照第一键合键与第二键合键进行3d堆叠，利用有效第一键合键与有效第二键合键完成SPAD单元和对应淬灭复位电路单元的电连接。逻辑芯片可利用非有效第二键合键搭建更多不同功能的逻辑电路，这样，光子感测芯片的芯片面积利用率更高，光子感测芯片面积显著变小。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1是本申请实施例中一种SPAD区域的示意图；
图2是本申请实施例中一种在淬灭复位电路单元选取有效第二键合键的示意图；
图3是本申请实施例中一种有效第一键合键与SPAD单元的端口电连接的示意图；
图4是本申请实施例中一种SPAD芯片分区的示意图；
图5是本申请实施例中一种与图4对应的逻辑芯片分区的示意图；
图6是本申请实施例中另一种在淬灭复位电路单元选取有效第二键合键的示意图。
具体实施方式
为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。
应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的相同的字段，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应当理解，尽管在本申请实施例中可能采用术语第一、第二、第三等来描述预设范围等，但这些预设范围不应限于这些术语。这些术语仅用来将预设范围彼此区分开。例如，在不脱离本申请实施例范围的情况下，第一预设范围也可以被称为第二预设范围，类似地，第二预设范围也可以被称为第一预设范围。
取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测（陈述的条件或事件）”可以被解释成为“当确定时”或“响应于确定”或“当检测（陈述的条件或事件）时”或“响应于检测（陈述的条件或事件）”。
为了实现TOF功能，通常采用光电探测器阵列和逻辑电路。其中，可用于图像传感器的一种光电探测器类型是SPAD。SPAD区域为光敏区，它被配置为检测光子的数量并且将光信号转换为电信号，检测期间，需要逻辑电路执行相应的电路逻辑共同完成物体的距离测量。
现有技术通过3d堆叠技术，将SPAD芯片和逻辑芯片上下位置堆叠设置，以减小整体封装的面积。其中，SPAD芯片中包括多个SPAD单元，每个SPAD单元对应逻辑芯片上的一个淬灭复位电路单元。该SPAD单元的面积和淬灭复位电路单元的面积相等。每个SPAD单元上包括有一个金属球A，每个淬灭复位电路单元上包括有一个金属球B。该金属球A和金属球B位置完全对应，在3d堆叠时，通过制造工艺，将金属球A和金属球B压在一起，完成SPAD单元和淬灭复位电路单元的电连接。可以理解地，由于SPAD单元面积和淬灭复位电路单元面积相等，且SPAD单元、淬灭复位电路单元分别有一金属球用于3d堆叠，这样逻辑芯片为了淬灭复位电路单元与SPAD单元堆叠时的方便，浪费了逻辑芯片较多可利用的面积。逻辑芯片上实现其他功能的逻辑电路需要额外的面积，这将导致逻辑芯片的面积较大。
本申请实施例提供了一种3d堆叠芯片的键合键布设结构：包括上下位置堆叠设置的SPAD芯片和逻辑芯片。
其中，SPAD芯片包括多个SPAD单元，SPAD单元中包括多个第一键合键，逻辑芯片包括与SPAD单元数量相同的淬灭复位电路单元，每个淬灭复位电路单元通过至少一个第二键合键与对应的SPAD单元的至少一个第一键合键电连接，其中，用于电连接的第一键合键为有效第一键合键，用于电连接的第二键合键为有效第二键合键。
在一实施例中，区别于现有技术中SPAD芯片中SPAD单元上只对应一金属球键合键的情况，本实施例中的SPAD单元中配设为包括有多个第一键合键。具体地，逻辑芯片上也包括与SPAD芯片第一键合键对应位置、对应数量的第二键合键。这样在3d堆叠SPAD芯片和逻辑芯片时，可以根据数量对应（键合键数量多）、位置对应的第一键合键和第二键合键完成紧密地堆叠，使得堆叠得到的光子感测芯片更加牢固，质量更好。
图1是本申请实施例中一种SPAD区域的示意图。其中，一个SPAD芯片上可划分为多个SPAD区域，一个SPAD区域可包括多个SPAD单元。从图1中可以看到，一个SPAD单元上设置有多个第一键合键（图中的小圆圈）。可以理解地，现有技术中SPAD芯片中一个SPAD单元上只对应一金属球键合键的设计在3d堆叠时将每个堆叠的键合键作为有效键合键。而本申请实施例中，在3d堆叠时，将连接SPAD单元以及其对应的淬灭复位电路单元的第一键合键、第二键合键作为有效键合键，而其他非有效键合键可用于做物理支撑，增加堆叠的强度。
在一实施例中，在设计光子感测芯片时，可先拟定光子感测芯片的面积，然后决定芯片制造工艺，以根据拟定的光子感测芯片面积和芯片制造工艺确定第一键合键和第二键合键的面积。最后，再设计逻辑芯片中逻辑电路架构，以确定淬灭复位电路单元的面积。本申请实施例中，淬灭复位电路单元的面积小于SPAD单元的面积，淬灭复位电路单元的面积可比SPAD单元设计得更小。
可以理解地，当淬灭复位电路单元比SPAD单元小时，相比于传统的光子感测芯片制造工艺，淬灭复位电路单元通过其单元上部分或全部的第二键合键与其对应的SPAD单元完成电连接。其中，这种用于连接淬灭复位电路单元和SPAD单元的第二键合键、以及关于堆叠位置对应的第一键合键称为有效第二键合键、有效第一键合键。在一实施例中，逻辑芯片上的第二键合键和SPAD芯片上的第一键合键数量相同，在逻辑芯片和SPAD芯片进行3d堆叠时，通过制造工艺，将第一键合键和第二键合键压在一起，通过其中的有效第一键合键和有效第二键合键完成SPAD单元和淬灭复位电路单元的电连接。进一步地，第一键合键和第二键合键的大小、形状、密度均可设置为相同，这样，在逻辑芯片和SPAD芯片进行3d堆叠时，可让堆叠后得到的光子感测芯片更加牢固。
可以理解地，淬灭复位电路单元的面积小于SPAD单元，与现有技术相比，第一键合键和第二键合键的体积缩小时，SPAD单元上可包括多个第一键合键，而淬灭复位电路单元至少要保证一个第二键合键作为有效第二键合键来连接SPAD单元。
可以理解地，每个淬灭复位电路单元本身也需要与其对应的有效第二键合键电连接，这种电连接通过金属连线实现。具体地，每个淬灭复位电路单元通过其端口与至少一个有效第二键合键电连接，以通过该有效第二键合键电连接SPAD单元。同样地，每个SPAD单元也需要与其对应的有效第一键合键电连接。在SPAD芯片和逻辑芯片上下位置堆叠设置后，有效第一键合键和有效第二键合键完成电连接。由于每个SPAD单元与其对应的有效第一键合键电连接，每个淬灭复位电路单元与其对应的有效第二键合键电连接，这样就把SPAD单元和淬灭复位电路单元电连接起来。
本申请实施例中，提出了一种光子感测芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，具体地，将现有技术的逻辑芯片中与SPAD单元面积相同的淬灭复位电路的面积设置得比SPAD单元面积更小，并在SPAD芯片、逻辑芯片上设置数量对应的第一键合键和第二键合键，这样， SPAD芯片和逻辑芯片可按照第一键合键与第二键合键进行3d堆叠，利用有效第一键合键与有效第二键合键完成SPAD单元和对应淬灭复位电路单元的电连接。
进一步地，同一行的淬灭复位电路单元的有效第二键合键布设在相同的一行或N行上，同一列的淬灭复位电路单元的有效第二键合键布设在相同的一列或N列上，其中N>1。本申请实施例中，处于同一行或同一列的淬灭复位电路单元，其有效第二键合键也设置于同一行、N行上或同一列、N列上，这样可使得淬灭复位电路单元的端口与有效第二键合键之间的金属连线的走势一致，可防止金属连线的交叉，让金属连线的布设更为简单。
图2是本申请实施例中一种在淬灭复位电路单元选取有效第二键合键的示意图。从图2中可以看到，图中包括淬灭复位电路单元1-12，该12个淬灭复位电路单元的（输出）端口k1-k12。
如图2所示，淬灭复位电路单元1-4、5-8、9-12各处于同一行，淬灭复位电路单元1、5和9，2、6和10，3、7和11，4、8和12各处于同一列，其中，q1为与淬灭复位电路单元的端口k1连接的有效第二键合键组（如图示q1具体包括两个有效键合键）。类似地从图2中可知，淬灭复位电路单元2-12也包括与其连接的有效第二键合键组。
从图2中可以看到，淬灭复位电路单元1-4这一行上的有效第二键合键组q1-q4处于同一行的位置上，淬灭复位电路单元1、5和9这一列的有效第二键合键组q1、q5和q9处于两列上，可以理解地，这种第二键合键的布设能够让各个有效第二键合键尽可能地集中靠拢在一起，这样，可使得淬灭复位电路单元的端口与有效第二键合键之间的金属连线的走势一致，可防止金属连线的交叉，让金属连线的布设更为简单。
进一步地，布设结构还包括：每个淬灭复位电路单元的端口选择至少与距离端口最近的或较近的一个或多个第二键合键电连接，具体地，在第二键合键的选取阶段，在剩余未选取的第二键合键中，选取距离淬灭复位电路单元的端口最近的第二键合键作为与淬灭复位电路单元的端口电连接的第二键合键。
在一实施例中，采用就近原则选取有效第二键合键。在选取多个第二键合键时，按照距离淬灭复位电路单元的端口最近的选取方式，依次选择有效第二键合键。例如，当从淬灭复位电路单元的多个第二键合键（如12个）选取2个作为淬灭复位电路单元的端口电连接的有效第二键合键时，先选取距离淬灭复位电路单元的端口最近的第二键合键，然后除去该已选取的第二键合键，从剩余的第二键合键中选取距离淬灭复位电路单元的端口最近的第二键合键，确定两个有效第二键合键。采用这种选取方式，能够简化淬灭复位电路单元的端口与有效第二键合键之间的金属连线，使得光子感测芯片在键合键布设时简单有效。
如图2中所示，每个淬灭复位电路单元选取2个有效第二键合键。本申请实施例中，在以金属连线的走势一致优先于就近选取原则的前提下，按照第二键合键距离淬灭复位电路单元的端口最近的选取方式选取得到q1-q12共12组有效第二键合键。在选取有效第二键合键时，应以淬灭复位电路单元的端口为中心作为参考就近寻找未选取过的第二键合键，如图中淬灭复位电路单元4所示，可在该淬灭复位电路单元4右侧的区域选取第二键合键作为有效第二键合键。需要说明的是，如图2中所示，k5-k8为了与k1-k4，k9-k12保持金属连线方向的一致，应选取连线走势为横向的第二键合键作为有效第二键合键。这样有利于金属连线的布设，金属连线不易交叉，金属连线的走势一致优先于就近选取原则。
应理解，实际上每个淬灭复位电路单元在逻辑芯片上能够找到至少一个有效第二键合键与对应的SPAD单元电连接即可，以上实施例是更为优选的实施方式，对于芯片布设上会更加简便。其他有效第二键合键位置的选取也是可行的，在此并不作限定。
可以理解地，有效第二键合键确定后，根据3d堆叠的对应关系，SPAD芯片上的有效第一键合键也随之确定。图3是本申请实施例中一种有效第一键合键与SPAD单元端口电连接的示意图。从图3中可以看到，图中包括12个SPAD单元端口p1-p12，包括12个SPAD单元，每个SPAD单元包括的第一键合键的数量要比淬灭复位电路单元包括的第二键合键的数量要多，这也体现出SPAD单元的面积大于淬灭复位电路单元的面积。图3中q1-q12是与图2有效第二键合键关于3d堆叠对应的有效第一键合键组。
进一步地，SPAD芯片和逻辑芯片采用相同数量的分区布设，每个逻辑芯片至少包括第一分区和第二分区，第一分区和第二分区相同。
在一实施例中，鉴于逻辑芯片上有多种逻辑电路需要布设，可采用分组的方式划分逻辑芯片，相应地，SPAD芯片亦可分组划分。可以理解地，分区可设置有多个，SPAD芯片上布设的各分区相同。逻辑芯片上布设的各分区也可相同。其中，SPAD芯片上布设的分区与逻辑芯片上布设的分区的数量相同，可以将两芯片上各自的分区对应起来。这样，在布设光子感测芯片时，只要将SPAD芯片和逻辑芯片其中对应的一组分区的电连接关系确定好了，其他对应组分区也可采用同样的方式连接，可有效简化光子检测芯片的布设工作量，提高光子检测芯片布设效率。
进一步地，每个淬灭复位电路单元通过至少一个第二键合键与对应的SPAD单元的至少一个第一键合键电连接，其对应关系包括：SPAD单元和淬灭复位电路单元在各自分区具有单元映射关系，其中，SPAD单元和淬灭复位电路单元根据单元映射关系，通过有效第一键合键和有效第二键合键电连接。
在一实施例中，例如在SPAD芯片上有分区A，在逻辑芯片上有与分区A对应的分区A’（分区A的SPAD单元与分区A’中的淬灭复位电路单元对应连接），则逻辑芯片上中分区A’的任意一个淬灭复位电路单元，可根据该单元映射关系从分区A中确定与该淬灭复位电路单元连接的SPAD单元。
具体地，可用如图3中单元编号的方式帮助理解SPAD单元和淬灭复位电路单元之间的单元映射关系。其中，关于编号对应的SPAD单元和淬灭复位电路单元通过有效第一键合键和有效第二键合键电连接。从图3中可以看到，有效第一键合键与SPAD单元端口电连接以编号作为单元映射关系确定。如q4对应电连接的是SPAD单元端口p4，q12对应电连接的是SPAD单元端口p12。优选地，SPAD单元的编号可与淬灭复位电路单元的编号关于顺序对应，例如将图3中SPAD单元的编号与图2中淬灭复位电路单元的编号设置为一致（如图3中SPAD单元的第一行（原1、2、5、7）改为1-4编号、第二行改为5-8编号，第三行改为9-12编号），这样，SPAD单元端口与有效第一键合键之间的金属连线会更加简易，光子感测芯片的布设更佳。需要说明的是，图3中q5-q8与其编号对应的SPAD单元端口也是需要连线的，这里是为了图示连线简单，以更清晰地看出SPAD单元端口与有效第一键合键之间的电连接关系。
进一步地，相邻两个SPAD单元中心之间的间隔距离为相邻两个第一键合键中心之间的间隔距离的整数倍。
在一实施例中，可设置第一键合键均匀分布。例如，相邻两个SPAD单元中心之间的间隔距离可设为16μm，相邻两个第一键合键中心之间的间隔距离可设为4μm，这样，可让第一键合键均匀分布在SPAD单元中，在SPAD芯片和逻辑芯片进行3d堆叠时，有利于3d堆叠效果，可使得光子感测芯片更加结实紧密。
进一步地，逻辑芯片还包括一种或多种逻辑电路，淬灭复位电路单元的面积根据一种或多种逻辑电路的布设面积确定。
可以理解地，逻辑芯片除了淬灭复位电路单元的逻辑电路部分，还包括实现其他功能的逻辑电路。在一实施例中，可根据逻辑芯片内部逻辑电路架构，确定淬灭复位电路单元的面积。可以理解地，淬灭复位电路单元比起SPAD单元占用面积的需求小得多，可根据逻辑芯片实际内部逻辑电路架构确定其面积。这样，在逻辑芯片设计阶段，不会因SPAD单元限制淬灭复位电路单元的面积大小，可以减少淬灭复位电路单元所占的面积。
进一步地，每个淬灭复位电路单元的端口至少与2-10个有效第二键合键电连接。在一实施例中，每个淬灭复位电路单元的端口可选择多个有效第二键合键电连接，具体可以是2-10个。这样，相比于只采用1个有效第二键合键和淬灭复位电路单元的端口电连接的方式，淬灭复位电路单元的端口的连接点更多，其电连接性越好，即使出现部分有效第二键合键失效的情况，也可以保证光子感测芯片的正常运行，能够提高光子感测芯片的出厂质量。
上文中谈到采用分区的方式划分SPAD芯片和逻辑芯片，这里结合图例进一步说明。图4是本申请实施例中一种SPAD芯片分区的示意图。如图4所示，该SPAD芯片分为4个分区，每个分区大小相同，图中颜色较深的黑点为分区上的有效第一键合键，各分区的有效第一键合键相对于其所在分区上的位置可设为相同，这样可复用分区，提高光子检测芯片的布设效率。当然，只要能够保证SPAD单元能够一一对应电连接到淬灭复位电路单元即可，有效第一键合键、有效第二键合键的选取在此并不作限定。
进一步地，当有效第二键合键确定后，SPAD芯片上的有效第一键合键也随之确定。需要说明的一种情况是，连接SPAD单元的端口的有效第一键合键不一定在该SPAD单元的第一键合键中，因为连接SPAD单元的端口的有效第一键合键实际上由有效第二键合键确定。可以理解地，连接SPAD单元的端口采用该SPAD单元中的第一键合键来作为有效第一键合键会使得在金属连线上的布设更方便。但是，也可允许连接SPAD单元的端口的有效第一键合键不在该SPAD单元的第一键合键中的情况，在此不作限定。
图5是本申请实施例中一种与图4对应的逻辑芯片分区的示意图。如图5所示，该逻辑芯片分为4个分区，每个分区大小相同，每个分区上包括一个区域范围更小的淬灭复位电路区域，该淬灭复位电路区域中包括多个淬灭复位电路单元。图中颜色较深的黑点为分区上的有效第二键合键，该有效第二键合键的选取确定了SPAD芯片中有效第一键合键。从图5中可以清楚地看到，逻辑芯片的每个分区中只用了一部分面积作为淬灭复位电路区域，利用该区域便完成SPAD单元和淬灭复位电路单元的电连接。这样，能够有效地提高逻辑芯片面积的利用率，最后得到的光子检测芯片的面积也会明显减少。
进一步地，每个淬灭复位电路单元电连接4个有效第二键合键时，采用2行和2列的方式布设有效第二键合键，同一行的淬灭复位电路单元选择的2个有效第二键合键位于2行上的位置，同一列的淬灭复位电路单元选择的2个有效第二键合键位于2列上的位置。
在一实施例中，处于同一行或同一列的淬灭复位电路单元，它们选取的有效第二键合键位于同一行、N行上或者同一列、N列上，这样也有助于布设淬灭复位电路单元的端口与有效第二键合键之间的电连接金属连线。可以理解地，在采用就近原则选取有效第二键合键时，应以金属连线走势尽可能一致为前提，尽可能地集中这些有效第二键合键，并在集中后，这些第二键合键位于同一行、N行上或者同一列、N列上，例如实施例中采用2行和2列的方式布设有效第二键合键的情况。
图6是本申请实施例中另一种在淬灭复位电路单元选取有效第二键合键的示意图。如图6所示，如果仅采用就近原则选取有效第二键合键，那么由于第二键合键分布均匀，从单个淬灭复位电路单元上看可选择的第二键合键可以有多个。本申请实施例中，从淬灭复位电路区域的整体角度出发，在采用就近原则时，将其中组合的淬灭复位电路单元按照集中选取的方式确定有效第二键合键，这样，以四个淬灭复位电路单元为一组来看，有效第二键合键选取在该小组的中心位置。从整个淬灭复位电路上看有效第二键合键呈多行、多列的特征分布。这样选取的有效键合键集中且距离淬灭复位电路单元的端口距离近，金属走势佳，可提高布设效率，让淬灭复位电路单元的端口在与有效第二键合键的布线上更加简便有效。
进一步地，SPAD芯片包括第一SPAD单元和第二SPAD单元，其中，经过第一SPAD单元的端口的金属线、经过第一SPAD单元的有效第一键合键的金属线，以及第一SPAD单元的端口到第一SPAD单元的有效第一键合键连接的金属线这3者之和为第一金属线长度，经过第二SPAD单元的端口的金属线，经过第二SPAD单元的有效第一键合键的金属线，以及第二SPAD单元的端口到第二SPAD单元的有效第一键合键连接的金属线这3者之和为第二金属线长度，第一金属线长度和第二金属线长度相同或者第一金属线长度和第二金属线之间的长度差值在预设范围内。
在一实施例中，由于每个SPAD单元的端口到有效第一键合键连接的金属线的金属线长度不一，造成第一金属线长度和第二金属线长度之间的长度差值较大。这种情况会造成寄生电容不匹配的问题，从而造成电信号传输延时的情况。本申请实施例中，将第一金属线长度和第二金属线长度设置为相同（能相同尽量相同）或将第一金属线长度和第二金属线之间的长度差值控制在预设范围内，可使得每个SPAD单元的寄生电容匹配，减少电信号传输的延时情况。
进一步地，如图3所示，图中SPAD单元的端口p1和有效第一键合键组q1通过金属连线；图中SPAD单元的端口p4和有效第一键合键组q4通过金属连线。可以看到，SPAD单元的端口p1和有效第一键合键组q1金属连线的长度短于SPAD单元的端口p4和有效第一键合键组q4金属连线的长度，为了使得两者的长度接近，在金属线连接时，SPAD单元的端口p1和有效第一键合键组q1金属连线可适当拉长，或在SPAD单元的端口p1、p4 画金属线、或在其有效第一键合键q1、q4画金属线（图中未画出），以使得SPAD单元1等电位的金属线长度和SPAD单元4的等电位的金属线长度误差大小在预设范围内。同理地，其他SPAD单元的端口和有效第一键合键组的金属连线也可以这样进行灵活调整，这样能够有效地减少电信号延时。
可以理解地，第一SPAD单元和有效第一键合键通过金属线连接，该两者电位相同。进一步地，第一金属线长度除了根据经过第一SPAD单元的端口的金属线、经过第一SPAD单元的有效第一键合键的金属线，以及第一SPAD单元的端口到第一SPAD单元的有效第一键合键连接的金属线这3者得到，在该基础上还可以根据与SPAD单元、有效第一键合键电位相同的其他金属线共同得到，在此不对位于同等电位的金属线的条数进行限定。
进一步地，以上的有效第一键合键组q1、有效第一键合键组q4也设置为包括两个以上的有效第一键合键，在此不作个数限定，可相应扩展到多个的情况。
进一步地，淬灭复位电路单元的端口与有效第二键合键通过第一层金属和/或第二层金属电连接。
本申请实施例中，淬灭复位电路单元的端口与有效第二键合键通过第一层金属和/或第二层金属电连接，可让金属线在不同层的金属完成连线，可防止金属线出现交叉的情况，会让光子感测芯片的布设简易安全。
进一步地，第一键合键和第二键合键为金属球或金属立方体。
在一实施例中，第一键合键和第二键合键可以完全相同，具体可以是金属球或是金属立方体，也可以是其他能够完成SPAD单元和淬灭复位电路单元的传输材质，传输材质的形状上也可以任意设置，在此不作限定。
本申请实施例中，提出了一种3d堆叠芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，具体地，将原本逻辑芯片中与SPAD单元面积相同的淬灭复位电路的面积设置得比SPAD单元面积更小，并在SPAD芯片、逻辑芯片上设置数量对应的第一键合键和第二键合键，这样， SPAD芯片和逻辑芯片可按照第一键合键与第二键合键进行3d堆叠，利用有效第一键合键与有效第二键合键完成SPAD单元和对应淬灭复位电路单元的电连接。逻辑芯片可利用非有效第二键合键搭建更多不同功能的逻辑电路，这样，光子感测芯片的芯片面积利用率更高，光子感测芯片面积显著变小。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (9)

1.一种3d堆叠芯片的键合键布设结构，包括上下位置堆叠设置的SPAD芯片和逻辑芯片，其特征在于，所述SPAD芯片包括多个SPAD单元，每个所述SPAD单元对应均匀布设多个第一键合键，并连接至少两个有效第一键合键，所述逻辑芯片包括与所述SPAD单元数量相同的淬灭复位电路单元，所述淬灭复位电路单元的面积小于所述SPAD单元的面积，每个所述淬灭复位电路单元对应均匀布设至少两个第二键合键，并连接至少两个有效第二键合键，每个所述淬灭复位电路单元通过至少两个所述有效第二键合键与其正上方的所述SPAD单元的至少两个所述有效第一键合键电连接，其中，用于电连接的所述第一键合键为有效第一键合键，用于电连接的所述第二键合键为有效第二键合键，其中，相邻两个所述SPAD单元中心之间的间隔距离为相邻两个所述第一键合键中心之间的间隔距离的整数倍，其中，所述第一键合键和所述第二键合键的大小、形状和密度相同。
2.根据权利要求1所述的布设结构，其特征在于，同一行的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一行或N行上，同一列的所述淬灭复位电路单元的所述有效第二键合键布设在相同的一列或N列上，其中N>1。
3.根据权利要求1所述的布设结构，其特征在于，所述布设结构还包括：每个所述淬灭复位电路单元的端口与多个所述第二键合键电连接，其中，在所述第二键合键的选取阶段，选取距离所述淬灭复位电路单元的端口最近的所述第二键合键作为与所述淬灭复位电路单元的端口电连接的所述第二键合键，除去已选取的所述第二键合键，在剩余未选取的所述第二键合键中，选取距离所述淬灭复位电路单元的端口最近的所述第二键合键作为与所述淬灭复位电路单元的端口电连接的所述第二键合键。
4.根据权利要求1所述的布设结构，其特征在于，所述SPAD芯片和所述逻辑芯片采用相同数量的分区布设，所述SPAD芯片和所述逻辑芯片各自至少包括第一分区和第二分区，所述第一分区和所述第二分区相同。
5.根据权利要求4所述的布设结构，其特征在于，所述每个所述淬灭复位电路单元通过至少两个所述第二键合键与对应的所述SPAD单元的至少两个所述第一键合键电连接，其对应关系包括：所述SPAD单元和所述淬灭复位电路单元在各自所述分区具有单元映射关系，其中，所述SPAD单元和所述淬灭复位电路单元根据所述单元映射关系，通过所述有效第一键合键和所述有效第二键合键电连接。
6.根据权利要求1所述的布设结构，其特征在于，每个所述淬灭复位电路单元的端口至少与2-10个所述有效第二键合键电连接。
7.根据权利要求6所述的布设结构，其特征在于，每个所述淬灭复位电路单元电连接4个所述有效第二键合键时，采用2行和2列的方式布设所述有效第二键合键，同一行的所述淬灭复位电路单元选择的2个所述有效第二键合键位于所述2行上，同一列的所述淬灭复位电路单元选择的2个所述有效第二键合键位于所述2列上。
8.根据权利要求1所述的布设结构，其特征在于，所述第一键合键的数量和所述第二键合键的数量相同，所述有效第一键合键根据所述有效第二键合键确定。
9.根据权利要求1-8任意一项所述的布设结构，其特征在于，所述SPAD芯片包括第一SPAD单元和第二SPAD单元，其中，经过所述第一SPAD单元的端口的金属线、经过所述第一SPAD单元的所述有效第一键合键的金属线，以及所述第一SPAD单元的端口到所述第一SPAD单元的所述有效第一键合键连接的金属线这3者之和为第一金属线长度，经过所述第二SPAD单元的端口的金属线，经过所述第二SPAD单元的所述有效第一键合键的金属线，以及所述第二SPAD单元的端口到所述第二SPAD单元的所述有效第一键合键连接的金属线这3者之和为第二金属线长度，所述第一金属线长度和所述第二金属线长度相同或者所述第一金属线长度和所述第二金属线之间的长度差值在预设范围内。
CN202111338758.2A 2021-11-12 2021-11-12 一种3d堆叠芯片的键合键布设结构 Active CN113782510B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111338758.2A CN113782510B (zh) 2021-11-12 2021-11-12 一种3d堆叠芯片的键合键布设结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111338758.2A CN113782510B (zh) 2021-11-12 2021-11-12 一种3d堆叠芯片的键合键布设结构

Publications (2)

Publication Number Publication Date
CN113782510A CN113782510A (zh) 2021-12-10
CN113782510B true CN113782510B (zh) 2022-04-01

Family

ID=78873861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111338758.2A Active CN113782510B (zh) 2021-11-12 2021-11-12 一种3d堆叠芯片的键合键布设结构

Country Status (1)

Country Link
CN (1) CN113782510B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103890972A (zh) * 2011-10-21 2014-06-25 浜松光子学株式会社 光检测装置
CN208045486U (zh) * 2018-04-25 2018-11-02 上海东软载波微电子有限公司 晶圆级芯片封装结构
CN109727970A (zh) * 2019-01-25 2019-05-07 北京师范大学 雪崩光电二极管阵列探测器
CN109937485A (zh) * 2016-11-11 2019-06-25 浜松光子学株式会社 光检测装置
CN110196106A (zh) * 2019-05-20 2019-09-03 北京师范大学 单光子雪崩光电二极管阵列探测器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299732B2 (en) * 2013-10-28 2016-03-29 Omnivision Technologies, Inc. Stacked chip SPAD image sensor
EP3472866A4 (en) * 2016-06-21 2020-02-12 Shenzhen Genorivision Technology Co., Ltd. DYNAMIC WIDE IMAGE SENSOR

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103890972A (zh) * 2011-10-21 2014-06-25 浜松光子学株式会社 光检测装置
CN109937485A (zh) * 2016-11-11 2019-06-25 浜松光子学株式会社 光检测装置
CN208045486U (zh) * 2018-04-25 2018-11-02 上海东软载波微电子有限公司 晶圆级芯片封装结构
CN109727970A (zh) * 2019-01-25 2019-05-07 北京师范大学 雪崩光电二极管阵列探测器
CN110196106A (zh) * 2019-05-20 2019-09-03 北京师范大学 单光子雪崩光电二极管阵列探测器

Also Published As

Publication number Publication date
CN113782510A (zh) 2021-12-10

Similar Documents

Publication Publication Date Title
US11271183B2 (en) Display panel and display device
KR100835892B1 (ko) 칩 적층 이미지센서
KR20200011689A (ko) 이미지 센서
US20140009651A1 (en) Solid-state image sensor and camera
CN111199989B (zh) 像素阵列布局
CN111755437B (zh) 利用硅连接层形成片上网络的fpga装置
JP6891340B2 (ja) 画像センサの半導体構造、チップおよび電子デバイス
US5111271A (en) Semiconductor device using standard cell system
CN212933540U (zh) 指纹检测装置和电子设备
CN113782510B (zh) 一种3d堆叠芯片的键合键布设结构
CN112711976A (zh) 光学指纹感测器
JP2024506725A (ja) タッチパネル及びタッチ表示装置
TWI772631B (zh) 用於大主動區高速偵測器之架構及偵測系統
JP5656611B2 (ja) 半導体装置及び固体撮像装置
KR102565822B1 (ko) 반도체 장치
KR102610609B1 (ko) 이미지 센서
CN110192281B (zh) Cmos图像传感器
CN110581966A (zh) 具有镜像对称像素列的图像传感器
CN210119791U (zh) 指纹检测装置和电子设备
CN104465687A (zh) 一种cmos图像传感器像素单元
US11929383B2 (en) Intra-pixel crosstalk reduction for a multi-mode image sensor
CN116699567A (zh) 一种光子探测芯片及光子探测模组
CN111146222A (zh) 一种基于多晶圆堆叠技术的多区块像元阵列
US11979675B2 (en) Image sensing device with event based vision sensor pixels and imaging pixels
US20230307481A1 (en) Photodetector array (pda) metallization

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant