CN110192281B

CN110192281B - Cmos图像传感器

Info

Publication number: CN110192281B
Application number: CN201680090042.6A
Authority: CN
Inventors: 物井·诚
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2022-06-14
Anticipated expiration: 2036-10-14
Also published as: CN110192281A; EP3516691A4; US20190305029A1; EP3516691B1; WO2018068322A1; US10910429B2; EP3516691A1

Abstract

本发明提供了一种CMOS图像传感，包括：第一多个像素单元，其中所述像素单元以网格方式排列，所述像素单元通过将包括四组光电二极管和传输栅极(transfer gate，TX)以及一个电荷累积部分的矩形区域旋转45度来获得；以及第二多个像素单元，所述像素单元按以下位置进行排列：相对于所述第一多个像素单元中包括的各像素单元的位置，在横向，移动横向相邻像素单元的中心之间的距离的一半，在纵向，移动纵向相邻像素单元的中心之间的距离的一半，其中，第一像素单元、在斜方向与所述第一像素单元相邻的第二像素单元、在横向与所述第一像素单元相邻且在斜方向与所述第二像素单元相邻的第三像素单元的对应位置处的所述TX的栅极在斜方向通过导线依次连接。

Description

CMOS图像传感器

技术领域

本发明涉及图像传感器领域，尤其涉及一种CMOS图像传感器。

背景技术

CMOS图像传感器在基板上有多个像素。图1仅示出4(纵向)×4(横向)个像素。CMOS图像传感器对分辨率的要求越来越高。众所周知，相比于正常的矩形像素布局(图1)，偏斜像素布局(图2)在横向和纵向的分辨率更高。由于图2中的像素偏斜45度，并且假设每个像素一侧的长度为p，所以图1中横向相邻像素的中心之间的距离和纵向相邻像素的中心之间的距离都为p，而图2中斜方向的相邻像素的中心之间的横向和纵向距离都为p/(2的平方根)。

图3示出了CMOS图像传感器的典型像素10的等效电路图。光电二极管(photodiode，PD)将光转换为电信号。通过传输栅极(transfer gate，TX)选择性地将电信号传输到电荷累积部分，例如浮动扩散区(floating diffusion，FD)。FD连接到源级跟随器驱动晶体管(AMP)的栅极，输出信号通过选择晶体管(SL)传输到纵向信号线(Vsig)。因此，如果TX和SL的栅极连通，则在Vsig上获得与来自PD的电信号对应的输出信号。重置晶体管(reset transistor，RS)选择性地重置FD中累积的电荷。

一方面，在像素尺寸较小的情况下，需要进行像素共享，像素共享意味着多个像素共享一个输出电路。图4是8像素共享的布局示例。4(纵向)×2(横向)个像素共享一个输出电路。该输出电路由两个FD、一个AMP、一个SL和一个RS组成。四组PD和TX共享一个FD。通过金属布线连接两个FD、AMP的栅极和RS的漏极。AMP和SL按顺次整齐排列，SL的漏极连接到Vsig。连接TX的栅极的导线未在图4中示出。光子转换区域由PD和TX组成。

在偏斜像素布局的情况下，图4中的布局被旋转45度(图5)。图5示出了图4中的两组4×2个像素。PD区域、从SL的漏极到Vsig的导线、连接TX的栅极的导线未在图5中示出。

图6示出了Vsig和TX导线的布置示例。图6仅示出了CMOS图像传感器中的一部分像素。在图6中，字符A至I指示FD的纵向位置，数字1至9指示FD的横向位置。

图6仅示出了十六根横向TX导线(从上到下为第一至第十六根导线)。位置C2(纵向位置C和横向位置2)和C6处的FD上侧的TX栅极连接到第二根横向导线，位置C2和C6处的FD左侧的TX栅极连接到第三根横向导线，位置C2和C6处的FD右侧的TX栅极连接到第六根横向导线，位置C2和C6处的FD下侧的TX栅极连接到第八根横向导线，位置C4和C8处的FD上侧的TX栅极连接到第一根横向导线，位置C4和C8处的FD左侧的TX栅极连接到第四根横向导线，位置C4和C8处的FD右侧的TX栅极连接到第五根横向导线，位置C4和C8处的FD下侧的TX栅极连接到横向的第七根横向导线。由于位置C2、C4、C6和C8处的FD上侧的TX的纵向位置相同，所以可改变第一和第二根导线的纵向位置。由于位置C2、C4、C6和C8处的FD左侧和右侧的TX的纵向位置相同，所以可改变第三至第六根导线的纵向位置。由于位置C2、C4、C6和C8处的FD下侧的TX的纵向位置相同，所以可改变第七和第八根导线的纵向位置。

类似地，位置D1和D5处的FD上侧的TX栅极连接到第十根横向导线，位置D1和D5处的FD左侧的TX栅极连接到第十一根横向导线，位置D1和D5处的FD右侧的TX栅极连接到第十四根横向导线，位置D1和D5处的FD下侧的TX栅极连接到第十六根横向导线，位置D3和D7处的FD上侧的TX栅极连接到第九根横向导线，位置D3和D7处的FD左侧的TX栅极连接到第十二根横向导线，位置D3和D7处的FD右侧的TX栅极连接到第十三根横向导线，位置D3和D7处的FD下侧的TX栅极连接到第十五根横向导线。由于位置D1、D3、D5和D7处的FD上侧的TX的纵向位置相同，所以可改变第九和第十根导线的纵向位置。由于位置D1、D3、D5和D7处的FD左侧和右侧的TX的纵向位置相同，所以可改变第十一至第十四根导线的纵向位置。由于位置D1、D3、D5和D7处的FD下侧的TX的纵向位置相同，所以可改变第十五和第十六根导线的纵向位置。

图6示出了八根纵向Vsig(Vsig_n，从左至右为第一至第八根Vsig)。连接位置D1和E2处的两个FD的导线通过AMP和SL连接到第一根Vsig，连接位置H1和I2处的两个FD的导线通过AMP和SL连接到第一根Vsig，连接位置C2和D3处的两个FD的导线通过AMP和SL连接到第二根Vsig，连接位置G2和H3处的两个FD的导线通过AMP和SL连接到第二根Vsig，连接位置B3和C4处的两个FD的导线通过AMP和SL连接到第三根Vsig，连接位置F3和G4处的两个FD的导线通过AMP和SL连接到第三根Vsig，连接位置A4和B5处的两个FD的导线通过AMP和SL连接到第四根Vsig，连接位置E4和F5处的两个FD的导线通过AMP和SL连接到第四根Vsig，连接位置D5和E6处的两个FD的导线通过AMP和SL连接到第五根Vsig，连接位置H5和I6处的两个FD的导线通过AMP和SL连接到第五根Vsig，连接位置C6和D7处的两个FD的导线通过AMP和SL连接到第六根Vsig，连接位置G6和H7处的两个FD的导线通过AMP和SL连接到第六根Vsig，连接位置B7和C8处的两个FD的导线通过AMP和SL连接到第七根Vsig，连接位置F7和G8处的两个FD的导线通过AMP和SL连接到第七根Vsig，连接位置A8和B9处的两个FD的导线通过AMP和SL连接到第八根Vsig，连接位置E8和F9处的两个FD的导线通过AMP和SL连接到第八根Vsig。

Vsig按1.4p(2的平方根乘以p)的间距纵向整齐排列，其中p是矩形像素一侧的长度。8根TX导线在1.4p内横向穿过。这意味着线间距离变为0.17p(1.4p除以8)。如果p＝1微米(micrometer，um)，则0.17p＝0.17um。该间距非常窄，无法使用1个金属层来制造。此外，没有空间能放置额外的导线。通过传统的像素共享布局，很难在蜂巢状8像素共享方案中规划TX导线。

发明内容

提供了一种CMOS图像传感器来实现偏斜像素的有效布线。

根据第一方面，提供了一种互补型金属氧化物半导体(complementary metaloxide semiconductor，CMOS)图像传感器，其中所述CMOS图像传感器包括：

第一多个像素单元，其中所述像素单元以网格方式排列，所述像素单元通过将包括四组光电二极管和传输栅极(transfer gate，TX)以及一个电荷累积部分的矩形区域旋转45度来获得，以及

第二多个像素单元，所述像素单元按以下位置进行排列：相对于所述第一多个像素单元中包括的各像素单元的位置，在横向，移动横向相邻像素单元的中心之间的距离的一半，在纵向，移动纵向相邻像素单元的中心之间的距离的一半，

其中，第一像素单元、在斜方向与所述第一像素单元相邻的第二像素单元、在横向与所述第一像素单元相邻且在斜方向与所述第二像素单元相邻的第三像素单元的对应位置处的所述TX的栅极在斜方向通过导线依次连接。

在所述第一方面的第一可能实施方式中，所述像素单元在纵向成对，每一对的所述电荷累积部分连接到一个输出电路，所述输出电路将所述电荷累积部分的电压转换为纵向信号线(Vsig)。

根据所述第一方面或所述第一方面的所述第一可能实施方式，在所述第一方面的第二可能实施方式中，斜方向的所述导线以之字形重复。

根据所述第一方面或所述第一方面的所述第一可能实施方式，在所述第一方面的第三可能实施方式中，所述第三像素单元和在横向与所述第三像素单元相邻且处于所述第一像素单元的另一侧的第四像素单元的对应位置处的所述TX的栅极在横向通过导线连接。

根据所述第一方面的所述第三可能实施方式，在所述第一方面的第四可能实施方式中，在横向与所述第二像素单元相邻的所述像素单元从所述第一至第四像素单元进行单独控制。

根据所述第一方面的所述第三可能实施方式，在第五可能实施方式中，斜方向的所述导线以之字形重复，所述像素单元的所述TX在横向通过所述导线连接的情况除外。

根据所述第一方面或所述第一方面的所述第一可能实施方式，在所述第一方面的第六可能实施方式中，在纵向为每列像素单元提供一根纵向信号线(Vsig)。

根据所述第一方面的所述第一可能实施方式，在所述第一方面的第七可能实施方式中，在纵向为每列像素单元提供多根Vsig，所述输出电路连接到所述多根Vsig中的任意一根。

根据所述第一方面或所述第一方面的所述第一可能实施方式，在所述第一方面的第八可能实施方式中，纵向的每对像素单元中包括的不止一个TX同时连通。

根据所述第一方面的所述第一可能实施方式，在所述第一方面的第九可能实施方式中，所述输出电路包括重置晶体管和源级跟随器驱动晶体管(AMP)，所述AMP通过选择器晶体管(SL)连接到Vsig。

根据所述第一方面或所述第一方面的所述第一可能实施方式，在所述第一方面的第十可能实施方式中，所述电荷累积部分包括浮动扩散区(floating diffusion，FD)。

根据各实施方式提供了所述CMOS图像传感器以实现所述偏斜像素的有效布线。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍。显而易见地，下面描述中的附图仅仅示出本发明的一些实施例，并且对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。

图1示出了正常的矩形像素布局；

图2示出了偏斜像素布局；

图3示出了CMOS图像传感器的典型像素10的等效电路图；

图4示出了8像素共享的布局示例；

图5示出了图4中的两组4×2个像素；

图6示出了Vsig和TX导线的布置示例；

图7示出了8个共享像素的布局；

图8示出了蜂巢状像素布局；

图9示出了具有Vsig和TX导线的一种蜂巢状像素布局；

图10示出了具有Vsig和TX导线的另一种蜂巢状像素布局；

图11A示出了具有Vsig导线的蜂巢状像素布局；

图11B示出了具有Vsig导线的偏斜像素布局。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。所描述的实施例仅为本发明实施例的一部分，而非全部。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

一个像素单元具有共享一个FD的2(纵向)×2(横向)个PD，这就产生一个4共享像素单元。两个4共享像素单元角对角接近，两个FD通过金属线相连，这就产生了一个8共享像素单元。在将8共享像素单元旋转45度并构造蜂巢状像素布局时，TX导线的数量相比于传统布局能够减少。图7示出了相比于传统布局(图4)的8共享像素新布局。2×2个像素的两个4共享像素单元斜向整齐排列，两个FD通过金属线相连。这8个像素产生一个8共享像素单元。然后将8共享像素单元旋转45度并构造蜂巢状像素布局(图8(PD区域未示出))。

图9示出了具有Vsig和TX导线的一种蜂巢状像素布局。与图6相同，Vsig导线按1.4p的间距纵向整齐排列。4根TX导线以之字形横向延伸。

图9仅示出了CMOS图像传感器的一部分像素。在图9中，字符A至H指示FD的纵向位置，数字1至8指示FD的横向位置。像素单元通过将包括四组PD和TX以及一个FD的矩形区域旋转45度来获得。虽然图9所示的像素单元是正方形，但是像素单元的形状可为近似正方形或者为矩形。CMOS图像传感器包括：第一多个像素单元，其中像素单元以网格方式排列；以及第二多个像素单元，其中像素单元按以下位置进行排列：相对于第一多个像素单元中包括的各像素单元的位置，在横向，移动横向相邻像素单元的中心之间的距离的一半，在纵向，移动纵向相邻像素单元的中心之间的距离的一半。网格不限于正方形网格，即，网格中的横向间距与纵向间距未必相同。

在图9中，位置A2(纵向位置A和横向位置2)、B3、A4、B5、A6和B7处的FD上侧的TX栅极连接到第一根导线，位置A2、B3、A4、B5、A6和B7处的FD左侧的TX栅极连接到第二根导线，位置A2、B3、A4、B5、A6和B7处的FD右侧的TX栅极连接到第三根导线，位置A2、B3、A4、B5、A6和B7处的FD下侧的TX栅极连接到第四根导线。虽然仅示出横向位置2至7处的FD周围的TX之间的导线，但是导线以相同的方式按之字形重复。类似地，位置C2、D3、C4、D5、C6和D7处的FD上侧的TX栅极连接到第五根导线，位置C2、D3、C4、D5、C6和D7处的FD左侧的TX栅极连接到第六根导线，位置C2、D3、C4、D5、C6和D7处的FD右侧的TX栅极连接到第七根导线，位置C2、D3、C4、D5、C6和D7处的FD下侧的TX栅极连接到第八根导线。类似地，位置E2、F3、E4、F5、E6和F7处的FD上侧的TX栅极连接到第九根导线，位置E2、F3、E4、F5、E6和F7处的FD左侧的TX栅极连接到第十根导线，位置E2、F3、E4、F5、E6和F7处的FD右侧的TX栅极连接到第十一根导线，位置E2、F3、E4、F5、E6和F7处的FD下侧的TX栅极连接到第十二根导线。类似地，位置G2、H3、G4、H5、G6和H7处的FD上侧的TX栅极连接到第十三根导线，位置G2、H3、G4、H5、G6和H7处的FD左侧的TX栅极连接到第十四根导线，位置G2、H3、G4、H5、G6和H7处的FD右侧的TX栅极连接到第十五根导线，位置G2、H3、G4、H5、G6和H7处的FD下侧的TX栅极连接到第十六根导线。这同样适用于图9未示出的其它像素单元。一般而言，第一像素单元(例如，具有位置A2处的FD的像素单元)、在斜方向与第一像素单元相邻的第二像素单元(例如，具有位置B3处的FD的像素单元)、在横向与第一像素单元相邻且在斜方向与第二像素单元相邻的第三像素单元(例如，具有位置A4处的FD的像素单元)的对应位置处的TX的栅极在斜方向通过导线依次连接，斜方向的导线以之字形重复。

图9示出了八根纵向Vsig(Vsig_n，从左至右为第一至第八根Vsig)。连接位置B1和D1处的两个FD的导线通过AMP和SL连接到第一根Vsig，连接位置F1和H1处的两个FD的导线通过AMP和SL连接到第一根Vsig，连接位置A2和C2处的两个FD的导线通过AMP和SL连接到第二根Vsig，连接位置E2和G2处的两个FD的导线通过AMP和SL连接到第二根Vsig，连接位置B3和D3处的两个FD的导线通过AMP和SL连接到第三根Vsig，连接位置F3和H3处的两个FD的导线通过AMP和SL连接到第三根Vsig，连接位置A4和C4处的两个FD的导线通过AMP和SL连接到第四根Vsig，连接位置E4和G4处的两个FD的导线通过AMP和SL连接到第四根Vsig，连接位置B5和D5处的两个FD的导线通过AMP和SL连接到第五根Vsig，连接位置F5和H5处的两个FD的导线通过AMP和SL连接到第五根Vsig，连接位置A6和C6处的两个FD的导线通过AMP和SL连接到第六根Vsig，连接位置E6和G6处的两个FD的导线通过AMP和SL连接到第六根Vsig，连接位置B7和D7处的两个FD的导线通过AMP和SL连接到第七根Vsig，连接位置F7和H7处的两个FD的导线通过AMP和SL连接到第七根Vsig，连接位置A8和C8处的两个FD的导线通过AMP和SL连接到第八根Vsig，连接位置E8和G8处的两个FD的导线通过AMP和SL连接到第八根Vsig。上述连接两个FD的导线还连接到相应的RS。相应地，像素单元在纵向成对，并且电荷累积部分，例如每一对的FD，连接到一个输出电路，该输出电路将电荷累积部分的电压转换为Vsig，在纵向为每列像素单元提供一根Vsig。在一个实施例中，输出电路包括RS和AMP，AMP通过SL连接到Vsig。

在具有图9所示Vsig和TX导线的蜂巢状像素布局中，4根TX导线处于2p之间。如果p＝1um，则线间距离为0.5um。该距离是传统布局的三倍，这意味着易于制造且有更多的空间来放置额外的导线。

图10示出了具有Vsig和TX导线的另一种蜂巢状像素布局。具有位置B5、D5、F5和H5处的FD的四个像素单元(图10中的像素_X)从其余像素单元分别进行控制。连接到具有位置A2、B3、A4、A6和B7处的FD的像素单元的TX导线属于分组_a，连接到具有位置C2、D3、C4、C6和D7处的FD的像素单元的TX导线属于分组_b，在分组_a与分组_b之间增加属于分组_c的TX导线以控制具有位置B5处的FD的像素单元。类似地，增加TX导线以控制具有位置D5、F5和H5处的FD的像素单元(用于连接具有位置F5和H5处的FD的像素单元的TX导线未在图10中示出)。本示例有助于对分开放置的各特殊像素进行独立控制。

图10仅示出了CMOS图像传感器的一部分像素。图10中的字符A至H指示FD的纵向位置，图10中的数字1至8指示FD的横向位置。在图10中，位置A2、B3、A4、A6和B7处的FD上侧的TX栅极连接到第一根导线，位置A2、B3、A4、A6和B7处的FD左侧的TX栅极连接到第二根导线，位置A2、B3、A4、A6和B7处的FD右侧的TX栅极连接到第三根导线，位置A2、B3、A4、A6和B7处的FD下侧的TX栅极连接到第四根导线。虽然仅示出横向位置2至7处的FD周围的TX之间的导线，但是导线按之字形重复，TX在横向通过导线连接的情况除外。第一至第四根导线组成分组_a。类似地，位置C2、D3、C4、C6和D7处的FD上侧的TX栅极连接到第九根导线，位置C2、D3、C4、C6和D7处的FD左侧的TX栅极连接到第十根导线，位置C2、D3、C4、C6和D7处的FD右侧的TX栅极连接到第十一根导线，位置C2、D3、C4、C6和D7处的FD下侧的TX栅极连接到第十二根导线。第九至第十二根导线组成分组_b。

在图10中，位置B5处的FD上侧的TX栅极连接到第五根导线，位置B5处的FD左侧的TX栅极连接到第六根导线，位置B5处的FD右侧的TX栅极连接到第七根导线，位置B5处的FD下侧的TX栅极连接到第八根导线。第五至第八根导线组成分组_c。分组_c的导线与分组_a的导线平行延伸。类似地，位置D5处的FD上侧的TX栅极连接到第十三根导线，位置D5处的FD左侧的TX栅极连接到第十四根导线，位置D5处的FD右侧的TX栅极连接到第十五根导线，位置D5处的FD下侧的TX栅极连接到第十六根导线。一般而言，第三像素单元(在前述示例中为具有位置A4处的FD的像素单元)和在横向与第三像素单元相邻且位于第一像素单元(在前述示例中为具有位置A2处的FD的像素单元)另一侧的第四像素单元(例如，具有位置A6处的FD的像素单元)的对应位置处的TX的栅极在横向通过导线连接，在横向与第二像素单元相邻的像素单元从第一至第四像素单元进行单独控制，导线在斜方向按之字形重复，但像素单元的TX在横向通过导线连接的情况除外。即，一个或多个像素单元可连接到分组_c的导线。图10中的其余像素单元可通过与像素单元连接到第一至第十六根导线的上述方式相同的方式来连线，或者可按图9所示的之字形方式连线。这同样适用于图10未示出的其它像素单元。

在图10中，连接到Vsig的布线与图9中相同，但是Vsig导线的数量可能加倍。在一个实施例中，提供了十六根Vsig(从左至右为第一至第十六根Vsig)，连接位置B1和D1处的两个FD的导线通过AMP和SL连接到第二根Vsig，连接位置F1和H1处的两个FD的导线通过AMP和SL连接到第一根Vsig，连接位置A2和C2处的两个FD的导线通过AMP和SL连接到第四根Vsig，连接位置E2和G2处的两个FD的导线通过AMP和SL连接到第三根Vsig，连接位置B3和D3处的两个FD的导线通过AMP和SL连接到第六根Vsig，连接位置F3和H3处的两个FD的导线通过AMP和SL连接到第五根Vsig，连接位置A4和C4处的两个FD的导线通过AMP和SL连接到第八根Vsig，连接位置E4和G4处的两个FD的导线通过AMP和SL连接到第七根Vsig，连接位置B5和D5处的两个FD的导线通过AMP和SL连接到第十根Vsig，连接位置F5和H5处的两个FD的导线通过AMP和SL连接到第九根Vsig，连接位置A6和C6处的两个FD的导线通过AMP和SL连接到第十二根Vsig，连接位置E6和G6处的两个FD的导线通过AMP和SL连接到第十一根Vsig，连接位置B7和D7处的两个FD的导线通过AMP和SL连接到第十四根Vsig，连接位置F7和H7处的两个FD的导线通过AMP和SL连接到第十三根Vsig，连接位置A8和C8处的两个FD的导线通过AMP和SL连接到第十六根Vsig，连接位置E8和G8处的两个FD的导线通过AMP和SL连接到第十五根Vsig。换言之，在纵向为每一列像素单元提供两根Vsig，输出电路中的SL例如交替地连接到这两根Vsig中的一个。此外，可在纵向为每一列像素单元提供多根Vsig，输出电路中的SL可例如按预定顺序连接到多根Vsig中的任意一个。

来自共享FD的不止一个PD的不止一个电信号可同时传输到一根Vsig，换言之，包括在纵向的每对像素单元中的不止一个TX可同时连通。具体的，在图11A中，像素1_1至1_8共享位置A2和C2处的FD，像素2_1至2_8共享位置E2和G2处的FD。连接到Vsig(Vsig_n)的布线与图9中连接到第一至第四根Vsig的布线相同。相应地，像素1_1至1_8以及2_1至2_8共享第二根Vsig。如果来自像素1_1至1_8的不止一个电信号同时传输到第二根Vsig，则这些像素的电荷在FD处累加，并且对应的输出信号被传输到该Vsig。如果连接到位置A2和C2处的FD之间的AMP的SL漏极的输出信号与连接到位置E2和G2处的FD之间的AMP的SL漏极的输出信号同时传输到第二根Vsig，则输出信号在第二根Vsig处被平均。

在图11A中，能够经由一根Vsig_n导线通过电荷累加或信号平均而输出的像素纵向排列。另一方面，在具有图5所示偏斜布局的图11B中，能够经由一根Vsig_n导线通过电荷累加或信号平均而输出的像素没有纵向排列。例如，图11B中来自像素1_1至1_8以及2_1至2_8的电信号可同时传输到第四根Vsig，然而，由于具有位置A4和B5处的FD的像素单元不是纵向排列的，并且具有位置E4和F5处的FD的像素单元也不是纵向排列的，所以在第四根Vsig上获得的输出信号不是纵向电信号的累加或平均。因此，对比这两种布局，图11A中的布局在信号处理方面优于图11B中的布局。

上述披露的仅是本发明的示例实施例，当然并非旨在限制本发明的保护范围。本领域普通技术人员可以理解的是，实施前述实施例的全部或部分流程以及根据本发明权利要求进行的等效修改都应属于本发明的范围内。

Claims

1.一种互补型金属氧化物半导体CMOS图像传感器，其特征在于，包括：

第一多个像素单元，其中所述像素单元以网格方式排列，所述像素单元通过将包括四组光电二极管和传输栅极TX以及一个电荷累积部分的矩形区域旋转45度来获得，所述第一多个像素单元中光电二极管和传输栅极TX以及电荷累积部分的排列方式按照8共享像素布局或蜂巢状像素布局，以及

其中，第一像素单元、在斜方向与所述第一像素单元相邻的第二像素单元、在横向与所述第一像素单元相邻且在斜方向与所述第二像素单元相邻的第三像素单元的对应位置处的所述TX的栅极在斜方向通过导线依次连接；

所述第三像素单元和在横向与所述第三像素单元相邻且处于所述第一像素单元的另一侧的第四像素单元的对应位置处的所述TX的栅极在横向通过导线连接；

所述像素单元在纵向成对，每一对的所述电荷累积部分连接到一个输出电路，所述输出电路将所述电荷累积部分的电压转换为纵向信号线Vsig；

其中，在横向与所述第二像素单元相邻的所述像素单元从所述第一至第四像素单元进行单独控制。

2.根据权利要求1所述的CMOS图像传感器，其特征在于，斜方向的所述导线以之字形重复。

3.根据权利要求1所述的CMOS图像传感器，其特征在于，斜方向的所述导线以之字形重复，但所述像素单元的所述TX在横向通过所述导线连接的情况除外。

4.根据权利要求1所述的CMOS图像传感器，其特征在于，在纵向为每列像素单元提供一根纵向信号线Vsig。

5.根据权利要求1所述的CMOS图像传感器，其特征在于，在纵向为每列像素单元提供多根Vsig，所述输出电路连接到所述多根Vsig中的任意一根。

6.根据权利要求1所述的CMOS图像传感器，其特征在于，纵向的每对像素单元中包括的不止一个TX同时连通。

7.根据权利要求1所述的CMOS图像传感器，其特征在于，所述输出电路包括重置晶体管和源级跟随器驱动晶体管AMP，所述AMP通过选择器晶体管SL连接到Vsig。

8.根据权利要求1所述的CMOS图像传感器，其特征在于，所述电荷累积部分包括浮动扩散区FD。