CN111146222A - 一种基于多晶圆堆叠技术的多区块像元阵列 - Google Patents
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Abstract
本发明公开了一种基于多晶圆堆叠技术的多区块像元阵列。该像元阵列由多个复合介质栅双器件光敏探测器周期性排布构成，像元阵列与周边非像元阵列模块分别制作在上、下两片不同的晶圆上，像元阵列通过晶圆间通孔与非像元阵列模块相连，非像元阵列模块包括读出模块、高压模块、译码模块和逻辑控制模块；每个复合介质栅双器件光敏探测器包括一个感光晶体管和一个读取晶体管，两者均采用复合介质栅的结构；像元阵列分成多个工作区块，每个区块的复合介质栅双器件光敏探测器具有独立的字线和位线，不同区块的字线和位线不相连，区块与区块间紧密排列。本发明不仅加速了单张图片的传输速度，提高视频的帧率，并且能保证超高像素图像的真实性。
Description
技术领域
本发明涉及复合介质栅双器件像素单元，尤其是一种基于多晶圆堆叠技术的多区块像元阵列的架构。
背景技术
图像传感器在当今社会应用非常广泛，如移动手机、数码相机、各种摄像机以及国防探测领域。当前发展的主要成像探测器是CCD和CMOS-APS两种类型，CCD的基本结构是一列列MOS电容串联，通过电容上面电压脉冲时序控制半导体表面势阱产生和变化，进而实现光生电荷信号的存储和转移读出；CMOS-APS每个像素采用二极管和多个晶体管组成，读取曝光前后的变化情况得到光信号。CMOS-APS由于某些优点近年来受到更大的关注，CCD生产对工艺要求极高，成品率和成本不够理想。目前CCD与CMOS都力图进一步缩小像素尺寸提高分辨率，CCD因为受到边缘电场等效应使得其像素尺寸很难进一步缩小。
为了获得具有简单结构、成熟工艺、更高分辨率的成像器件，现有专利(CN103227184A)为了达到更高的分辨能力，基于复合介质栅像素结构采用更紧密排列的NAND型架构，并给出实际曝光方法。还有更早的专利(US6784933B1)中，浮栅晶体管像素采用了NOR架构，每相邻像素之间需要一个电极引线，也减小了像素的尺寸。
但是随像素规模不断过扩大，无论阵列采用NAND型或是NOR型架构，读出时间依旧是制约成像芯片视频帧率的关键因素。
发明内容
本发明提出一种基于复合介质栅双器件光敏探测器像元阵列在多晶圆堆叠技术下的架构，可实现并行工作。
本发明采用的技术方案如下：
一种基于多晶圆堆叠技术的多区块像元阵列，像元阵列由多个复合介质栅双器件光敏探测器周期性排布构成，其特征在于，所述像元阵列与周边非像元阵列模块分别制作在上、下两片不同的晶圆上，所述像元阵列通过晶圆间通孔与非像元阵列模块相连，所述非像元阵列模块包括读出模块、高压模块、译码模块和逻辑控制模块；每个复合介质栅双器件光敏探测器包括一个感光晶体管和一个读取晶体管，感光晶体管和读取晶体管形成在同一P型半导体衬底上方，且两者均采用复合介质栅的结构；在像元阵列中，同行读取晶体管的控制栅相连，记作字线；同列读取晶体管的源漏极区和漏极区分别相连，记作位线；所述像元阵列分成多个工作区块，每个区块的复合介质栅双器件光敏探测器具有独立的字线和位线，不同区块的字线和位线不相连，区块与区块间紧密排列。
进一步地，所述高压电路模块与所述像元阵列位于同一片晶圆。
进一步地，所述像元阵列中的复合介质栅双器件光敏探测器之间用浅槽隔离区隔开。
进一步地，所述像元阵列所在的晶圆中，包括三层晶圆间金属层和像元阵列层。
进一步地，每个工作区块中，多列位线相连的复合介质栅双器件光敏探测器共享同一读出模块；同列复合介质栅双器件光敏探测器的读取晶体管直接与读出模块相连，或者同列复合介质栅双器件光敏探测器的读出晶体管与选通模块相连，若干列的选通模块再与读出模块相连。
进一步地，多个所述读出模块与一个或多个数据传输接口相连，包括如下方式：(1)多对一：若干所述读出模块的输出端与一多路选择模块的输入端相连，所述多路选择模块的输出端与一数据接口输入端相连；(2)多对多：晶圆中所有读出模块的输出端与一多路选择模块的输入端相连，所述多路选择模块的输出端与多个数据接口输入端相连。
本发明基于多晶圆堆叠技术，在上晶圆和下晶圆分别放置像元阵列和逻辑阵列，将原超高分辨率像元帧率分成多个像元阵列小块，使得每个小块可以实现并行读出。这样不仅加速了单张图片的传输速度，提高视频的帧率，并且由于上晶圆的像元阵列本身还是紧密排列，只是在连接方法上做分区处理，避免了后期复杂的拼接过程与其可能产生的错误，保证超高像素图像的真实性。
附图说明
图1为本发明实施例中复合介质栅双晶体管光敏探测器的结构示意图；
图2为复合介质栅双器件像元阵列的排布方式；
图3为像元阵列和外围电路模块的分布示意图；
图4为高压模块位于上晶圆的各模块分布示意图；
图5为像元区块阵列单列复用一组读出模块示意图；
图6为像元区块阵列多列共享一组读出模块示意图，(a)参与共享的列是连续的，(b)参与共享的列是间隔的；
图7为像元阵列在晶圆间金属层布线示意图，(a)像元阵列在晶圆间金属层布线切面图；(b)像元阵列在晶圆间金属层布线版图；
图8为多像元区块拼接后整体像元阵列的结构；
图9为成像系统输出模块(一对一)框图；
图10为成像系统输出模块(多对多)框图。
具体实施方式
本实施例的复合介质栅像元阵列与周边电路模块制作在上下两片不同的晶圆上，并通过晶圆间通孔相连。复合介质栅双器件光敏探测器周期性排布于上晶圆，并以NOR型架构实现互联，构成复合介质栅双器件像元阵列，其中单个像元即为一个复合介质栅双晶体管光敏探测器，其结构示意图如图1所示，包括一个感光晶体管和一个读取晶体管，感光晶体管和读取晶体管形成在同一P型半导体衬底上方，两者均采用复合介质栅的结构，该结构具体自下而上依次为底层绝缘介质层、电荷耦合层、顶层绝缘介质层和控制栅极；读取晶体管靠近底层介质层的一侧设有源极区和漏极区。该探测器的电学模型可以等效为一个浮栅读取晶体管MOSFET和感光浮栅晶体管MOS-C，且二者浮栅与浮栅相连，控制栅与控制栅相连，如图2中的虚线圈出区域所示，即为一个复合介质栅双晶体管光敏探测器。
像元阵列中，复合介质栅双晶体管光敏探测器之间用浅槽隔离区隔开，同行晶体管的控制栅相连，记作字线，同列读取晶体管的源漏极区和漏极区分别相连，记作位线。多个行列相连排布组成的阵列结构可作为一个整体，抽象为复合介质栅双器件像元区块(Block)，如图2的右侧所示。与像元阵列对应的外围电路位于下晶圆，二者通过晶圆间走线相连，如图3。将每个复合介质栅双晶体管光敏探测器的输入输出端与下晶圆的外围电路相连，使得逻辑模块可以控制像元阵列的工作状态，以达到复位、曝光、读出等功能。字线和位线可以在不同的金属层完成布局布线后，连接到最顶层晶圆间金属层后，再通过晶圆间过孔与下晶圆的外围电路模块相连，外围电路包括读出模块、高压模块、译码模块和逻辑控制模块等，其中高压模块最好位于下晶圆，也可以和像元阵列一起位于上晶圆。
考虑到复合介质栅光敏探测器的各个工作模式涉及到高压模块，下晶圆的逻辑数字模块工艺节点与高压模块存在不兼容的可能，可以将高压模块电路也制作在上晶圆，分布于像元阵列周围，如图4。
重复制作多个像元区块，每个区块阵列有独立的读出电路，位与该区块阵列的正下方的下晶圆上。各个区块阵列之间也满足紧密排列的要求，即位与同一晶圆上的像元区块之间不存在其他模块，仅用与像元和像元间参数相同的浅槽隔离隔开。在每个像元区块中，同一列的像元用同一组读出模块读出，进而将数据传到下一级相应的储存模块中，如图5所示。每个读出周期内，每一行的像元通过各自列的读出模块并行地对外传输数据。另外，如图6所示，像元区块阵列的每列输出端可以后接一个选通晶体管，多列共享一组读出模块，其中参与共享的列既可以是连续的，也可以是间隔的。在每组读出模块的输出端配有相应的一套寄存器，用来储存该读周期所选中像元的数据，记为存储模块。
考虑到如武汉新芯的Staking工艺，两晶圆间的过孔有最大密度的限制，且该最大密度往往远低于像素阵列中的字线和位线的密度，考虑到像素阵列正常工作必须让每一条位线和字线均通过通孔与下晶圆连接，因此，位于上晶圆像元阵列的字线与位线要分别在两层不同的金属层完成相应的布局布线，并通过额外的第三层金属层制作面积大于单个像素面积的通孔连接金属层，使得所有端口可以通过晶圆间过孔与下晶圆的模块相连，如图7。
将像元阵列划分为若干个上文所述的区块(Block)，每个区块之间没有间隔，有独立的字线、位线以及读出模块，不存在连接关系。该架构各个模块的分布示意图如8所示。
针对以上由多个像元区块(Block)组成的成像系统，在系统内部配备Block数相同的I/O模块，每个模块负责将与其对应的一个Block的数据向系统外部传输，如图9。或者还可以配备若干I/O模块，而所有Block通过选通和并转串模块由这些I/O同时向外传输数据，如图10，任意选择输出任意数目阵列的数据，只从片内读取需要位置的像元数据，实现开窗模式。该架构的优势在于无论是需要多少个Block的数据，所有的传输模块都在同时工作，不会出现Block与I/O绑定后，但只选择需要的Block数据使部分I/O闲置的情况，提高了硬件使用效率和整体系统使用的灵活性。
本实施例的像元阵列的各个Block能够独立工作，选取需要的Block进行视频传输，即可实现开窗模式。
Claims (6)
1.一种基于多晶圆堆叠技术的多区块像元阵列，像元阵列由多个复合介质栅双器件光敏探测器周期性排布构成，其特征在于，所述像元阵列与周边非像元阵列模块分别制作在上、下两片不同的晶圆上，所述像元阵列通过晶圆间通孔与非像元阵列模块相连，所述非像元阵列模块包括读出模块、高压模块、译码模块和逻辑控制模块；
每个复合介质栅双器件光敏探测器包括一个感光晶体管和一个读取晶体管，感光晶体管和读取晶体管形成在同一P型半导体衬底上方，且两者均采用复合介质栅的结构；
在像元阵列中，同行读取晶体管的控制栅相连，记作字线；同列读取晶体管的源漏极区和漏极区分别相连，记作位线；
所述像元阵列分成多个工作区块，每个区块的复合介质栅双器件光敏探测器具有独立的字线和位线，不同区块的字线和位线不相连，区块与区块间紧密排列。
2.根据权利要求1所述的一种基于多晶圆堆叠技术的多区块像元阵列，其特征在于，所述高压电路模块与所述像元阵列位于同一片晶圆。
3.根据权利要求1所述的一种基于多晶圆堆叠技术的多区块像元阵列，其特征在于，所述像元阵列中的复合介质栅双器件光敏探测器之间用浅槽隔离区隔开。
4.根据权利要求1所述的一种基于多晶圆堆叠技术的多区块像元阵列，其特征在于，所述像元阵列所在的晶圆中，包括三层晶圆间金属层和像元阵列层。
5.根据权利要求1所述的一种基于多晶圆堆叠技术的多区块像元阵列，其特征在于，每个工作区块中，多列位线相连的复合介质栅双器件光敏探测器共享同一读出模块；同列复合介质栅双器件光敏探测器的读取晶体管直接与读出模块相连，或者同列复合介质栅双器件光敏探测器的读出晶体管与选通模块相连，若干列的选通模块再与读出模块相连。
6.根据权利要求1所述的一种基于多晶圆堆叠技术的多区块像元阵列，其特征在于，多个所述读出模块与一个或多个数据传输接口相连，包括如下方式：
(1)多对一：若干所述读出模块的输出端与一多路选择模块的输入端相连，所述多路选择模块的输出端与一数据接口输入端相连；
(2)多对多：晶圆中所有读出模块的输出端与一多路选择模块的输入端相连，所述多路选择模块的输出端与多个数据接口输入端相连。
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