CN104779259A - 用于互补金属氧化物半导体堆叠式芯片应用的单光子雪崩二极管成像传感器 - Google Patents

用于互补金属氧化物半导体堆叠式芯片应用的单光子雪崩二极管成像传感器 Download PDF

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Abstract

本申请涉及一种用于互补金属氧化物半导体堆叠式芯片应用的单光子雪崩二极管成像传感器。一种成像传感器系统包含包括形成于第一晶片的第一半导体层中的N个像素的单光子雪崩二极管SPAD成像阵列。每一像素的所述第一半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在前侧附近的倍增区域经配置为通过背侧且通过所述全耗尽第一半导体层的所述实质上整个厚度用光子来照明。深n型隔离区域安置于所述第一半导体层中在所述像素之间以将所述像素隔离。N个数字计数器形成于接合到所述第一晶片的第二晶片的第二半导体层中。所述N个数字计数器中的每一者耦合到所述SPAD成像阵列且经耦合以计数由所述像素中的相应一者产生的输出脉冲。

Description

用于互补金属氧化物半导体堆叠式芯片应用的单光子雪崩二极管成像传感器
技术领域
本发明大体来说涉及光电检测器，且更具体来说，本发明针对于包含单光子雪崩二极管成像传感器的成像系统。
背景技术
图像传感器已变得普遍存在。其广泛用于数码静态相机、蜂窝式电话、安全相机以及医学、汽车及其它应用中。用以制造图像传感器的技术已不断快速地进步。举例来说，对较高分辨率及较低电力消耗的需求已促进了这些图像传感器的进一步小型化及集成。
可在图像传感器中或光检测器中使用的一种类型的光电检测器为单光子雪崩二极管(SPAD)。SPAD(也称为盖格(Geiger)模式雪崩光电二极管(GM-APD))为能够检测低强度信号(例如低至单一光子)的固态光电检测器。SPAD成像传感器为由制作于硅衬底上的SPAD区域的阵列构成的半导体光敏装置。所述SPAD区域在被光子撞击时产生输出脉冲。所述SPAD区域具有p-n结，所述p-n结经反向偏置到击穿电压以上以使得单一光生载流子可触发雪崩倍增过程，此过程致使光子检测单元的输出处的电流快速达到其最终值。此雪崩电流继续直到使用猝灭元件通过减小偏置电压而使雪崩过程猝灭为止。通过在一时间窗内计数这些输出脉冲的数目来获得由图像传感器接收的光子信号的强度。
然而，当借助标准互补金属氧化物半导体(CMOS)工艺制作SPAD时，难以针对优越检测效率、光谱响应及计时分辨率来优化所述SPAD。举例来说，使SPAD以全耗尽操作在标准SPAD工艺中通常为不可能的，因为使SPAD以全耗尽操作可能致使金属氧化物半导体场效应晶体管(MOSFET)不正确地发挥作用。另外，使SPAD布置在与CMOS电路的MOSFET相同的平面中会减小填充因子。此外，也难以在任何单一CMOS工艺中实现具有高填充因子及优越SPAD性能的相对小间距光子计时传感器。
发明内容
在一个方面中，本申请案涉及一种成像传感器系统。所述成像传感器系统包括：第一晶片的第一半导体层；单光子雪崩二极管(SPAD)成像阵列，其包含形成于所述第一半导体层中的多个像素，其中所述多个像素包含N数目个像素，其中每一像素的所述第一半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在所述第一半导体层的前侧附近的倍增区域经配置为通过所述第一半导体层的背侧且通过所述全耗尽第一半导体层的所述实质上整个厚度用光子来照明；深n型隔离区域，其安置于所述第一半导体层中在所述像素之间以将所述多个像素中的每一者彼此隔离；接合到所述第一晶片的第二晶片的第二半导体层；及多个数字计数器，其形成于所述第二半导体层中且电耦合到所述SPAD成像阵列，其中所述多个数字计数器包含至少N数目个数字计数器，其中所述N数目个数字计数器中的每一者经耦合以计数由所述多个像素中的相应一者产生的输出脉冲。
在另一方面中，本申请案涉及一种集成电路系统。所述集成电路系统包括：第一晶片，其具有多个第一裸片，每一第一裸片包含：单光子雪崩二极管(SPAD)成像阵列，其包含形成于第一半导体层中的多个像素，其中所述多个像素包含N数目个像素，其中每一像素的所述第一半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在所述第一半导体层的前侧附近的倍增区域经配置为通过所述第一半导体层的背侧且通过所述全耗尽第一半导体层的所述实质上整个厚度用光子来照明；深n型隔离区域，其安置于所述第一半导体层中在所述像素之间以将所述多个像素中的每一者彼此隔离；第一互连层，其安置于所述第一半导体层的所述前侧上；及第二晶片，其具有多个第二裸片，每一第二裸片包含：第二互连层，其安置于第二半导体层上，其中所述第一晶片在所述第一互连层与所述第二互连层之间的接合界面处接合到所述第二晶片；多个数字计数器，其形成于所述第二半导体层中且借助于所述第一及第二互连层电耦合到所述SPAD成像阵列，其中所述多个数字计数器包含至少N数目个数字计数器，其中所述N数目个数字计数器中的每一者经耦合以计数由相应SPAD区域产生的输出脉冲；及控制电路，其耦合到所述SPAD成像阵列以控制所述SPAD成像阵列的操作。
附图说明
参考以下各图描述本发明的非限制性及非详尽实施例，其中在所有各视图中相似参考编号指代相似部件，除非另有规定。
图1是根据本发明的教示的单光子雪崩二极管(SPAD)成像传感器系统的具有集成电路裸片的堆叠式半导体晶片的一个实例的分解视图。
图2是图解说明根据本发明的教示包含猝灭元件的堆叠式芯片SPAD成像传感器系统的一个实例的电路图。
图3A是根据本发明的教示包含具有堆叠式装置晶片的SPAD成像传感器系统的集成电路系统的一个实例的横截面图。
图3B是根据本发明的教示包含具有三个堆叠式装置晶片的SPAD成像传感器系统的集成电路系统的一个实例的横截面图。
图4是展示根据本发明的教示具有实例性SPAD成像传感器系统的集成电路系统的一个实例的框图。
在图式的所有数个视图中，对应参考字符指示对应组件。所属领域的技术人员将了解，图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为了有助于改进对本发明的各种实施例的理解，图中的元件中的一些元件的尺寸可能相对于其它元件放大。此外，通常未描绘在商业上可行的实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这各种实施例的较不受阻挡的观察。
具体实施方式
在以下描述中，陈述众多特定细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将明了，不需要采用所述特定细节来实践本发明。在其它实例中，未详细描述众所周知的材料或方法以避免使本发明模糊。
在本说明书通篇中对“一个实施例”、“一实施例”、“一个实例”或“一实例”的提及意指结合所述实施例或实例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，在本说明书通篇的各个位置中短语“在一个实施例中”、“在一实施例中”、“一个实例”或“一实例”的出现未必全部指代同一实施例或实例。此外，在一或多个实施例或实例中，可以任何适合组合及/或子组合的形式来组合特定特征、结构或特性。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能性的其它适合组件中。另外，应了解，随本文提供的各图是用于向所属领域的技术人员解释的目的且图式未必按比例绘制。
如将论述，根据本发明的教示的实例性单光子雪崩二极管(SPAD)成像传感器系统包含全耗尽SPAD区域，所述全耗尽SPAD区域已在其自身的制造工艺中以具有使用标准CMOS工艺制作的定制互补金属氧化物半导体(CMOS)处理器芯片的背侧照明式(BSI)堆叠式芯片配置而优化。举例来说，在各种实例中，每一像素的半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在半导体层的前侧附近的倍增区域经配置为通过全耗尽半导体层的实质上整个厚度用光子来进行背侧照明。此全耗尽SPAD设计也允许极高近红外(NIR)敏感度以及高蓝色性能。全耗尽SPAD实现极好的计时分辨率，因为电子可漂移穿过SPAD中的耗尽半导体层的实质上整个厚度而非在被检测到之前扩散，这减少计时抖动。根据本发明的教示的实例性全耗尽SPAD包含SPAD之间的深n型隔离，这允许形成到每一SPAD的端子的单独直流(DC)或交流(AC)连接，这实现装置晶片上的电路灵活性。因此，在一个实例中，每一SPAD像素连接到堆叠式CMOS晶片上其自身的CMOS电路。根据本发明的教示，此组合使得具有高填充因子及优越SPAD性能的相对小间距光子计时传感器成为可能。
为了图解说明，图1是根据本发明的教示将接合在一起以形成集成电路系统102的堆叠式装置晶片100及100′的分解视图。装置晶片100及100′可包含硅、砷化镓或其它适合半导体材料。在所图解说明的实例中，装置晶片100包含半导体裸片111-119，而装置晶片100′包含对应半导体裸片(在图1中视线被遮挡)。如下文将更详细地论述，在一些实例中，装置晶片100的每一裸片111-119可包含全耗尽SPAD阵列，而具有CMOS电路的装置晶片100′的每一对应裸片包含(举例来说)使用标准CMOS工艺制作的数字计数器及相关联读出电子器件的阵列。数字计数器在单独底部装置晶片100′上的放置允许顶部装置晶片100上的全耗尽SPAD阵列中的极高填充因子。此外，由于装置晶片100是与装置晶片100′单独形成的，因此根据本发明的教示，可利用定制制作工艺来优化SPAD阵列中的全耗尽SPAD区域在装置晶片100上的形成，同时可在于装置晶片100′上形成CMOS电路时保持传统CMOS工艺。
图2是图解说明根据本发明的教示包含猝灭元件的堆叠式SPAD成像传感器系统的一个实例的电路图。应注意，图2中所图解说明的像素电路(例如，PIXEL1、PIXEL2、…PIXELN)为用于实施具有成像阵列的每一像素的SPAD像素电路架构的一个可能实例。在图2中所描绘的实例中，将像素PIXEL1到PIXELN图解说明为布置于单个行中。然而，在其它实例中，应了解，成像阵列的像素可布置成单一列或布置成若干列与行的二维阵列。
如所述实例中所展示，每一实例性像素包含安置于堆叠式芯片系统的顶部芯片中的耦合到相应猝灭元件(例如，猝灭元件Q1-QN)的全耗尽SPAD(例如，SPAD1-SPADN)。在各种实例中，还应注意，根据本发明的教示，耦合到每一相应SPAD1-SPADN的实例性猝灭元件Q1-QN可包含于顶部芯片或底部芯片中。还应了解，根据本发明的教示，可使用无源或有源猝灭元件来实施实例性猝灭元件Q1-QN。
如所述实例中所展示，存在N数目个SPAD、N数目个无源猝灭元件及N数目个数字计数器(例如，数字计数器1-N)。在所描绘的实例中，数字计数器1-N是使用安置于堆叠式芯片系统的使用标准CMOS工艺制作的底部芯片上的CMOS电路来实施的且经电耦合以接收由相应SPAD响应于所接收的光子而产生的输出脉冲202。数字计数器1-N可经启用以计数由每一相应SPAD在一时间窗期间产生的输出脉冲202的数目且输出表示所述计数的数字信号204。虽然图2中所描绘的实例图解说明像素电路与数字计数器之间的直接连接，但根据本发明教示可利用像素电路与数字计数器之间的任何连接，包含借助于AC耦合。此外，可实施任何已知SPAD偏置极性及/或定向。在一个实例中，每一数字计数器包含用以放大所接收的输出脉冲202的放大器。在一个实例中，其它电路可安置于底部芯片上且经由金属迹线耦合到相应SPAD区域。例如计时电路的数字或模拟电路可用于其中需要来自所检测光子的计时信息(例如飞行时间)的应用。
在操作中，经由高于每一SPAD1-SPADN的击穿电压的偏置电压VBIAS来反向偏置每一SPAD1-SPADN。响应于单一光生载流子，触发在每一SPAD1-SPADN的输出处造成雪崩电流的雪崩倍增过程。此雪崩电流响应于跨越猝灭元件(例如，Q1-QN)形成的压降而自猝灭，所述压降致使跨越SPAD的偏置电压下降。在雪崩电流的猝灭之后，跨越SPAD的电压恢复到高于偏置电压且然后SPAD准备好再次被触发。每一SPAD1-SPADN的所得输出脉冲202由相应数字计数器1-N接收，所述相应数字计数器响应于此而使其计数递增。
在与使用标准CMOS工艺制作的CMOS数字计数器相同的芯片上并入SPAD的常规SPAD设计由于CMOS电路本身占据的面积而遭受成像平面上的填充因子减小的影响。另外，使常规SPAD设计以全耗尽操作在标准CMOS工艺中通常为不可能的，因为其可能致使CMOS电路中的MOSFET不正确地发挥作用。因此，实施根据本发明的教示的堆叠式芯片结构的一个优点是，根据本发明的教示，顶部芯片上的SPAD为全耗尽的，且CMOS电路为单独底部芯片，这因此不减小顶部芯片上的全耗尽SPAD成像阵列的填充因子。
应注意，图2的电路图是出于解释目的而随本文提供的且未详细展示一些电路元件(例如，例如电阻器及电容器的无源组件及例如晶体管的有源组件)以便不使本发明的教示模糊。举例来说，图2的所图解说明像素电路可产生需要在由数字计数器的输入感测之前放大的输出脉冲。在另一实例中，猝灭元件Q1与SPAD1之间的节点处的连接将处于高电压，这可需要AC耦合。
图3A是根据本发明的教示包含具有堆叠式装置晶片的SPAD成像传感器系统的集成电路系统300A的一个实例的横截面图。集成电路系统300A是上文在图1-2中所图解说明的实例性集成电路系统的部分的一个可能实施方案。图3A中所展示的集成电路系统300A的所图解说明实例包含第一装置晶片304、第二装置晶片306及第一装置晶片304接合到第二装置晶片306的接合界面307。第一装置晶片304包含第一半导体层310及第一互连层312，而第二装置晶片306被展示为包含第二半导体层314及第二互连层316。在所述实例中，半导体层310的实质上整个厚度为全耗尽的且包含SPAD成像阵列，所述SPAD成像阵列包含全耗尽SPAD区域302A、302B及302C，如所图解说明。在一个实例中，SPAD成像阵列的SPAD区域302A、302B及302C布置成多个行及列。在一个实例中，根据本发明的教示，SPAD成像阵列的SPAD区域302A、302B及302C各自包含在半导体层310的前侧附近形成的倍增区域以使得SPAD区域302A、302B及302C的倍增区域经配置为通过半导体层310的背侧且通过全耗尽半导体层310的实质上整个厚度被照明。
在所描绘的实例中，第二装置晶片306为使用标准CMOS工艺制作且包含第二半导体层314的CMOS逻辑芯片，第二半导体层314展示为包含数字计数器308A、308B及308C。如所述实例中所展示，数字计数器308A、308B及308C在第二半导体层314的前侧附近形成，且每一数字计数器308A、308B及308C借助于金属迹线318及319以及通孔330耦合到相应SPAD区域302A、302B及302C。换句话说，在所描绘的实例中，每一SPAD区域302A、302B及302C耦合到其本身的相应CMOS电路(例如，数字计数器308A、308B及308C)。在一个实例中，其它电路可形成于第二半导体层314中且经由金属迹线耦合到相应SPAD区域。例如计时电路的数字或模拟电路可用于例如飞行时间的应用。
在一个实例中，通孔330为安置于氧化物层328中的微型穿硅通孔(μTSV)。在一个实例中，金属迹线318及319可包含一系列堆叠式通孔及金属互连件。在一个实例中，金属迹线318及319可包含包括用于再路由及再分布SPAD区域302A、302B及302C与数字计数器308A、308B及308C之间的电连接的薄膜(例如，铝、铜等)的再分布层(RDL)。在一个实例中，μTSV330可包含沉积于其中的导电材料(例如，铜、多晶硅等)。
在一个实例中，半导体层310及半导体层314中的任一者及两者可为外延生长的硅层。在所描绘的实例中，半导体层310为全耗尽的，以使得每一SPAD区域302A、302B及302C为全耗尽的。在所图解说明的实例中，每一SPAD区域302A、302B及302C彼此实质上类似。举例来说，如图3A中所展示，SPAD区域302A包含安置于半导体层310中的p层324及n+层326。SPAD区域302A的倍增层界定于p层324与n+层326之间的界面处。在一个实例中，还将SPAD区域302A展示为包含形成于半导体层310的背侧处的p+层322。在所述实例中，SPAD区域302A的pn结界定于p层324与n+层326之间的界面处。在一个实例中，SPAD区域302A的宽度小于大致100μm，且D层324及n+层326中的每一者具有大致0.5μm的厚度。在一个实例中，形成于半导体层310的背侧处的p+层322具有小于大致500nm的厚度。因此，根据本发明的教示，图3A中所展示的与单独CMOS芯片堆叠在一起的实例性全耗尽SPAD成像阵列提供具有高填充因子及优越SPAD性能的相对小间距光子计时传感器。
如在所描绘的实例中所展示，根据本发明的教示，SPAD区域302A、302B及302C的p层与n+层之间的倍增区域适通过半导体层310的背侧且通过全耗尽半导体层310的实质上整个厚度用光子来照明。在一个实例中，全耗尽SPAD区域302A、302B及302C实现极好的计时分辨率，因为电子可漂移穿过SPAD区域的半导体层310而非在被检测到之前扩散。在一个实例中，第一半导体层310的背侧上的p+层322也可提供改进的蓝色性能。在另一实例中，根据本发明的教示，具有/不具有背侧p+层322的带电荷层也可提供改进的性能。
如在所描绘的实例中所展示，深n型隔离区域320经安置而横跨SPAD区域302A、302B及302C之间的第一半导体层310的厚度以将SPAD成像阵列的多个像素中的每一者彼此隔离。根据本发明的教示，由深n型隔离区域320提供的隔离允许形成到每一SPAD区域302A、302B及302C的端子(例如，阳极及阴极)的单独DC或AC连接，这实现装置晶片上的电路灵活性。应了解，全耗尽SPAD区域302A、302B及302C允许极高NIR敏感度。在另一实例中，可反转集成电路系统300A的经掺杂区域的极性。举例来说，深隔离区域320及层326分别为n型及n+型且层322及324分别为n+型及n型。
图3B是根据本发明的实施例的具有堆叠式装置晶片304、306及340的集成电路系统300B的横截面图。集成电路系统300B是图1的集成电路系统102的一部分的一个可能实施方案。集成电路系统300B的所图解说明实例包含第一装置晶片304、第二装置晶片306、第三装置晶片340以及接合界面308及344。第一装置晶片304及第二装置晶片306如上文所论述而接合及操作。然而，集成电路系统300B包含接合到第二装置晶片306的额外第三晶片340。如所展示，第三晶片340包含形成于第三装置晶片340中或上的第三半导体层342及半导体装置346。在一个实施例中，装置346包含用以充当帧存储装置的存储装置(例如随机存取存储器(RAM))以实现高速突发成像能力。在此实施例中，装置346可经耦合以接收并存储包含于第二半导体层314中的数字计数器的输出。
图4是展示根据本发明的教示具有实例性SPAD成像传感器系统400的集成电路系统的一个实例的框图。SPAD成像传感器系统400可为上文在图1-3中所图解说明的实例性集成电路系统的部分的一个实例性实施方案。图4中所展示的SPAD成像传感器系统400的所图解说明实施例包含SPAD成像阵列405、高速读出电路410、功能逻辑415及控制电路420。
如在所描绘的实例中所展示，成像阵列405为背侧照明式成像传感器或像素(例如，像素P1、P2…、Pn)的二维(“2D”)阵列。在一个实例中，每一像素包含根据本发明的教示的全耗尽SPAD。如所描绘的实例中所图解说明，每一像素被布置到一行(例如，行R1到Ry)及一列(例如，列C1到Cx)中以获取人、地点或物体的图像数据，接着可使用所述图像数据再现所述人、地点或物体的2D图像。
由成像阵列405的SPAD区域产生的输出脉冲由高速读出电路410读出且传送到功能逻辑415。读出电路410包含用于SPAD区域中的每一者的至少一个数字计数器且还可包含放大电路及/或猝灭电路。功能逻辑415可简单地将图像数据存储于存储器中或甚至通过应用后图像效果(例如，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。控制电路420耦合到成像阵列405及/或读出电路410以控制成像阵列405的操作特性。举例来说，控制电路420可在一时间窗内同时启用包含于高速读出电路410中的数字计数器中的每一者以便实施全局快门操作。因此，本文中所论述的SPAD堆叠式芯片图像传感器的实施例提供既高速又具低光敏感性的成像，这通常是借助常规传感器架构不能实现的。
包含发明摘要中所描述内容的本发明的所图解说明实例的以上描述并非打算为穷尽性或限制于所揭示的精确形式。尽管出于说明性目的而在本文中描述本发明的特定实施例及实例，但可在不背离本发明的较宽广精神及范围的情况下做出各种等效修改。
可根据以上详细描述对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于说明书及权利要求书中所揭示的特定实施例。相反，范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。因此，应将本说明书及图视为说明性而非限制性。

Claims (18)

1.一种成像传感器系统，其包括：
第一晶片的第一半导体层；
单光子雪崩二极管SPAD成像阵列，其包含形成于所述第一半导体层中的多个像素，其中所述多个像素包含N数目个像素，其中每一像素的所述第一半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在所述第一半导体层的前侧附近的倍增区域经配置为通过所述第一半导体层的背侧且通过所述全耗尽第一半导体层的所述实质上整个厚度用光子来照明；
深n型隔离区域，其安置于所述第一半导体层中在所述像素之间以将所述多个像素中的每一者彼此隔离；
接合到所述第一晶片的第二晶片的第二半导体层；
多个数字计数器，其形成于所述第二半导体层中且电耦合到所述SPAD成像阵列，其中所述多个数字计数器包含至少N数目个数字计数器，其中所述N数目个数字计数器中的每一者经耦合以计数由所述多个像素中的相应一者产生的输出脉冲。
2.根据权利要求1所述的成像传感器系统，其中形成于所述第二半导体层中的所述多个数字计数器中的每一者包括安置于所述第二晶片的所述第二半导体层中的单独互补金属氧化物半导体CMOS电路。
3.根据权利要求1所述的成像传感器系统，其进一步包括安置于所述第一半导体层的所述背侧上的p+经掺杂区域。
4.根据权利要求1所述的成像传感器系统，其中所述N数目个数字计数器中的每一者通过到所述像素的相应SPAD区域的相应端子的单独连接耦合到所述多个像素中的所述相应一者。
5.根据权利要求1所述的成像传感器系统，其进一步包括：
第一互连层，其安置于所述第一半导体层的所述前侧上；及
第二互连层，其安置于所述第二半导体层上，其中所述第一晶片在所述第一互连层与所述第二互连层之间的接合界面处接合到所述第二晶片。
6.根据权利要求5所述的成像传感器系统，其中所述第一互连层包含第一氧化物，所述第二互连层包含第二氧化物，且其中所述接合界面包含所述第一氧化物与所述第二氧化物之间的界面。
7.根据权利要求5所述的成像传感器系统，其中所述第一互连层包括至少N数目个通孔，其中所述N数目个通孔中的每一者耦合到所述SPAD成像阵列的相应像素以在所述接合界面处将所述输出脉冲传送到所述第二互连层。
8.根据权利要求7所述的成像传感器系统，其中所述通孔包括微型穿硅通孔μTSV。
9.根据权利要求1所述的成像传感器系统，其中每一像素包括猝灭元件，所述猝灭元件耦合到相应SPAD区域以通过降低偏置电压来使所述相应SPAD区域的雪崩猝灭。
10.一种集成电路系统，其包括：
第一晶片，其具有多个第一裸片，每一第一裸片包含：
单光子雪崩二极管SPAD成像阵列，其包含形成于第一半导体层中的多个像素，其中所述多个像素包含N数目个像素，其中每一像素的所述第一半导体层的实质上整个厚度为全耗尽的，以使得包含于每一像素中在所述第一半导体层的前侧附近的倍增区域经配置为通过所述第一半导体层的背侧且通过所述全耗尽第一半导体层的所述实质上整个厚度用光子来照明；
深n型隔离区域，其安置于所述第一半导体层中在所述像素之间以将所述多个像素中的每一者彼此隔离；
第一互连层，其安置于所述第一半导体层的所述前侧上；及第二晶片，其具有多个第二裸片，每一第二裸片包含：
第二互连层，其安置于第二半导体层上，其中所述第一晶片在所述第一互连层与所述第二互连层之间的接合界面处接合到所述第二晶片；
多个数字计数器，其形成于所述第二半导体层中且借助于所述第一及第二互连层电耦合到所述SPAD成像阵列，其中所述多个数字计数器包含至少N数目个数字计数器，其中所述N数目个数字计数器中的每一者经耦合以计数由相应SPAD区域产生的输出脉冲；及
控制电路，其耦合到所述SPAD成像阵列以控制所述SPAD成像阵列的操作。
11.根据权利要求10所述的集成电路系统，其中每一第二裸片进一步包含耦合到所述多个数字计数器以存储从所述SPAD成像阵列读出的数据的功能逻辑。
12.根据权利要求10所述的集成电路系统，其中形成于所述第二半导体层中的所述多个数字计数器中的每一者包括安置于所述第二晶片的所述第二半导体层中的单独互补金属氧化物半导体CMOS电路。
13.根据权利要求10所述的集成电路系统，其中每一第一裸片进一步包含安置于所述第一半导体层的所述背侧上的p+经掺杂区域。
14.根据权利要求10所述的集成电路系统，其中所述N数目个数字计数器中的每一者通过到所述像素的所述相应SPAD区域的相应端子的单独连接耦合到所述多个像素中的所述相应一者。
15.根据权利要求10所述的集成电路系统，其中所述第一互连层包含第一氧化物，所述第二互连层包含第二氧化物，且其中所述接合界面包含所述第一氧化物与所述第二氧化物之间的界面。
16.根据权利要求10所述的集成电路系统，其中所述第一互连层包括至少N数目个通孔，其中所述N数目个通孔中的每一者耦合到所述SPAD成像阵列的相应像素以在所述接合界面处将所述输出脉冲传送到所述第二互连层。
17.根据权利要求16所述的集成电路系统，其中所述通孔包括微型穿硅通孔μTSV。
18.根据权利要求10所述的集成电路系统，其中每一像素包括猝灭元件，所述猝灭元件耦合到相应SPAD区域以通过降低偏置电压来使所述相应SPAD区域的雪崩猝灭。
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