CN102956739A - 微光电感单元及其背读式半导体光电倍增管及其组件 - Google Patents
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Abstract
本发明涉及半导体传感器技术领域，尤其是指微光电感单元及其背读式半导体光电倍增管及其组件；该光电倍增管及其组件由背面每一微光电感单元提供信号，可允许正面光探测的大填充因数；背读式半导体光电倍增管的配置允许大面积填充，且不产生槽栅；背读式半导体光电倍增管的另一优点在于它允许无源和/或有源电子电路应用于背面或单独的特定集成电路(ASIC)来进行信号处理（模拟量和/或数码），同时不影响光子探测效率；各个微光电感单元可凸点键合到有匹配线路板的集成电路用于信号处理；该设计有来自电子体所产生的载流子的天然暗计数率和串扰抑制；此外，槽栅可进一步减少雪崩区域内微光电感单元之间的串扰。
Description
技术领域
本发明涉及半导体传感器技术领域，尤其是指微光电感单元及其背读式半导体光电倍增管及其组件。
背景技术
固态光电探测器设计近年来取得技术进展，出现了半导体光电倍增管(SiP-M)，其可在磁场内部进行单光子探测和操作。从单光子发射计算机化断层显像(SP-ECT)的放射性核素显像到粒子物理学的正电子发射断层显像等诸多应用领域，半导体光电倍增管都被认为是光电倍增管的替代材料。半导体光电也有很多其他名称：硅光电倍增管，金属电阻半导体AP-D（雪崩光电二极管），微像素AP-D，多像素光子计数器，盖格模式AP-D，固态光电倍增管等等。许多研究团队和生产商都开发出了特定配置的SiP-M。
一个半导体光电倍增管即大量小型相同运行于矩阵内盖格模式下的雪崩光电二极管（AP-D）。典型的半导体光电倍增管微光电感单元尺寸规格为10-100微米。每一个微光电感单元作为一个独立的光子计数器在盖格模式下工作，工作电压高于击穿电压5%至20%不等。当一个光子冲击其中一个微光电感单元时，可产生能引发盖格模式 放电的自由载流子。当放电电流穿过一个集成淬熄电阻时微光电感单元的电压将下降，低于击穿电压，此时放电淬熄。由于来自微光电感单元的信号在形状和振幅上近乎相同，所以微光电感单元为二进制设备装置。所有来自微光电感单元的放电电流都加在一个普通的负载抗阻上，故一个半导体光电倍增管的输出信号是所有微光电感单元同一时间内输出信号的总和。
半导体光电倍增管的主要特征包括高增益(105至106))，低偏置电压(<100V)，对磁场的低灵敏度，良好的时间解析度，以及低功耗。此外，半导体光电倍增管还可通过互补金属-氧化物-半导体(CMOS)技术进行装配，可减少装置成本。
在半导体光电倍增管取得的最新进展包括将一种电子体结合每一微光电感单元以探测光子；此电子体可包含有源淬熄和充电电路。带集成淬熄电阻的半导体光电倍增管的开发，以改善它们的填充因数；由于正面无多晶硅电阻与金属线，光子探测有源区得以增加。然而，信号始终加于所有微光电感单元共用的一个连续电极上并从正面读出。这也导致了光电倍增管的设计普遍存在的缺陷，信号需从设备正面读出，设置在装置前表面的淬熄电阻结构常常会减小光子探测有源区。此外，其他任何在正表面装配的（有源或无源）元件均可对有源区产生影响。通常，半导体光电倍增管的光子探测效率(P-DE)是量子效率（QE）、几何填充因数、以及入射光子触发击穿可能性的产物；微光电感单元小尺寸半导体光电倍增管都有一个相对较小的填充因数（由有源微光电感单元面积占据的总面积部分）， 从而降低了光子探测效率(P-DE)。
发明内容
本发明在于针对目前半导体光电倍增管存在的不足，而提供一种解决以上问题的微光电感单元及其背读式半导体光电倍增管及其组件。
为达到上述目的，本发明采用如下技术方案：
微光电感单元，所述微光电感单元包括：
具有第一侧和第二侧的p-型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有n-型离子；p-型半导体衬底的第二侧设置p-型外延层，p-型外延层包括：
靠近p-型半导体衬底并掺杂p-型离子的第一区域，和
设置在第一区域上的第二区域，第二区域的掺杂的p-型离子高于所述第一区域的掺杂水平。
较佳的，所述凹槽为圆柱状。
较佳的，所述凹槽具有宽高比为约 
较佳的，所述凹槽口径为 
微米。
较佳的，所述p-型半导体衬底选用单晶硅或砷化镓。
较佳的，所述p-型外延层选用单晶硅或砷化镓。
较佳的，所述导电材料是选自由n-型多晶硅或n-型多晶砷化镓。
较佳的，所述导电材料为金属材料。
较佳的，所述微光电感单元还包括设置在凹槽的表面上，垂直 于所述p型半导体衬底的第一侧的电绝缘层。
较佳的，所述p-型半导体衬底厚度为20微米到600微米。
较佳的，所述p-型外延层厚度为微米到5微米。
较佳的，所述半导体光电倍增管还包括：设置在p型外延层的抗反射层。
较佳的，所述导电性材料与所述第二侧部之间的p型半导体衬底部分大约为0.2微米至10微米厚。
微光电感单元，所述微光电感单元包括：
具有第一侧和第二侧的n-型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有p-型离子；n-型半导体衬底的第二侧设置n-型外延层，n-型外延层包括：
靠近n-型半导体衬底并掺杂n-型离子的第一区域，和
设置在第一区域上的第二区域，第二区域的掺杂的n-型离子高于所述第一区域的掺杂水平。
较佳的，所述n-型半导体衬底选用单晶硅或砷化镓。
较佳的，所述n-型外延层选用单晶硅或砷化镓。
较佳的，所述导电材料为金属材料；所述凹槽的表面上，垂直于所述n-型半导体衬底的第一侧的电绝缘层。
一种背读式半导体光电倍增管，所述导体光电倍增管包括上述任意项所述的微光电感单元，所述微光电感单元的p型半导体衬底或n-型半导体衬底的第一侧上的，设置有源和/或无源电子电路。
一种背读式半导体光电倍增管组件，所述导体光电倍增管组件 包括若干个上述的背读式半导体光电倍增管，还包括设置的特定集成电路，所述特定集成电路连接所述背读式半导体光电倍增管p型或n-型半导体衬底的第一侧并与每个导电材料连接。
本发明的微光电感单元及其背读式半导体光电倍增管以及半导体光电倍增管组件，采用背读式半导体光电倍增管，该光电倍增管由背面每一微光电感单元提供信号，可允许正面光探测的大填充因数；背读式半导体光电倍增管的配置允许面积大于约40微米乘以40微米微光电感单元的填充因数大于90%，且不产生槽栅；背读式半导体光电倍增管的另一优点在于它允许无源和/或有源电子电路应用于背面或单独的特定集成电路(ASIC)来进行信号处理（模拟量和/或数码），同时不影响光子探测效率；各个微光电感单元可凸点键合到有匹配线路板的集成电路用于信号处理；该设计有来自电子体所产生的载流子的天然暗计数率和串扰抑制；此外，槽栅可进一步减少雪崩区域内微光电感单元之间的串扰。
附图说明：
图1为本发明带p-型半导体衬底的微光电感单元的剖视图
图2为本发明带n-型半导体衬底的微光电感单元的剖视图
图3为本发明带n-型半导体衬底的微光电感单元另一实施例的剖视图
图4为本发明带p-型半导体衬底的微光电感单元另一实施例的剖视图
图5为本发明背读式半导体光电倍增管及读出特定集成电路的示意图
图6为本发明背读式半导体光电倍增管组件阵列设置及读出大面积特定集成电路的示意图
图7为本发明背读式半导体光电倍增管的泄漏电流和偏置电压的关系示意图
图8为本发明背读式半导体光电倍增管的电容和偏置电压的关系示意图
图9为背读式半导体光电倍增管在有无抗反射涂层时不同p-+触点厚度下量子效率对比示意图
具体实施方式：
下面结合附图1-9对本发明做进一步的阐述：
本发明公开内容体现的是背读式半导体光电倍增管，该光电倍增管由背面每一微光电感单元提供信号，可允许正面光探测的大填充因数。背面读出式半导体光电倍增管的配置允许面积大于约40微米乘以40微光电感单元的填充因数大于90%，且不产生槽栅。背读式半导体光电倍增管的另一优点在于它允许无源和/或有源电子电路应用于背面或单独的特定集成电路(ASIC)来进行信号处理（模拟量和/或数码），同时不影响光子探测效率（p-hoton-detection-efficien-cy/PDE）。各个微光电感单元可凸点键合到有匹配线路板的特定集成电路(ASIC)用于信号处理。该设计有来自电子体所产生的 载流子的天然暗计数率和串扰抑制。此外，槽栅减少可进一步减少雪崩区域内微光电感单元之间的串扰。
图1为本发明带p-型半导体衬底的微光电感单元的剖视图。微光电感单元100包括p-型半导体衬底102。p-型半导体衬底102第一侧包含一个凹槽，凹槽内填充有导电材料104。p-型半导体衬底102第二侧的一定区域内通过离子注入或离子扩散掺入n-型离子，形成n-掺杂区域109。当半导体衬底以扩散的方式掺杂离子时，扩散的原料可为固体、液体或气体。扩散通常在高温条件下完成，如700°C到1200°C。在一些情况下，p-型半导体衬底102厚度可达约20到600微米或50到300微米。一些实施例中，p-型半导体衬底102可包括硅衬底或砷化镓衬底。
微光电感单元100还包括了位于p-型半导体衬底102第二侧的p-型外延层110。p-型外延层110包括掺杂p-型离子的第一区域112，该区域接近p-型半导体衬底102。p-型半导体衬底的n-掺杂区域109以及p-型外延层110的第一区域112共同形成了p-n结。p-n结的p-n区域（如p-型外延层110的第一区域112）厚度用于尽可能多地吸收入射光子。
p-型外延层110也包括位于第一区域112表面上的第二区域114，第二区域114在所有光电倍增管连续注入p-型离子以作为触点。在一些实施方案中，第二区域114可以是沉积在p-型外延层110上的重掺杂p-型半导体层。一些实施例中，第二区域114可以是沉积的材料层。P-型外延层110上的第二区域114不包括金属线或光电倍增管110有源区内的其他特征。在一些实施例中，p-型外延层110厚度可为约1到5 微米。一些实施例中，p-型外延层110可包括硅或砷化镓。
P-型半导体衬底102定义的凹槽可有矩形、六边形、八边形或圆形截面，使凹槽呈现柱状。一些实施例中，凹槽的直径，以及填充凹槽的导电材料可小于1微米，约1到5微米，或约5到100微米。在一些实施例中，所述凹槽可具有约1至30或更大的宽高比。
在一些实施例中，填充所述凹槽的导电性材料104可包括一个重掺杂n-型半导体。例如，在一些实施例中，可用重掺杂n-型硅填充整个凹槽并随后将n-型掺杂剂扩散入整个凹槽壁。在一些实施例中，凹槽壁可通过备置重掺杂n-型半导体（如使用硅衬底时为多晶硅；使用砷化镓衬底时为多晶砷化镓）沉积层（如厚度约1到5微米）或将n-型掺杂剂扩散如凹槽壁来掺入n-型掺杂剂。凹槽未填充部分可使用掺杂更多或未掺杂的半导体（如使用硅衬底时为多晶硅；使用砷化镓衬底时为多晶砷化镓）或绝缘体（如二氧化硅）来进行填充。在一些实施例中，凹槽壁106和108上的n-型掺杂剂的扩散可将凹槽底部108和n-掺杂区域109之间的p-型区域转化为n-型（图中未示出），从而将n-掺杂区域109和凹槽内的导电材料电连接。另外，n-型掺杂剂在凹槽壁内的扩散可在凹槽和衬底之间产生除了外延层耗尽区外的另一个耗尽区，从而实现单个微光电感单元的半导体光电倍增管的电隔离。
在一些实施例中，填充凹槽的导电材料104可以包括金属。可使用的金属包括铜、铝和钨。当导电材料104包含金属时，p-型半导体衬底102内的凹槽面106可有电绝缘层（图中未示出）制备在凹槽面 106上，如二氧化硅。即，电绝缘层可制备在大体垂直于p-型半导体衬底102第一侧的凹槽表面。凹槽底部108却不能报考任何电绝缘层。凹槽面106上的电绝缘层可达约0.01到1微米厚。
此外，由p-型半导体衬底102定义的凹槽包含凹槽底部108和p-型半导体衬底102之间的p-型半导体衬底102的一部分。即，该凹槽并未穿过p-型半导体衬底102。当凹槽由导电材料104填充时，上述p-型半导体的部分存在于导电材料104顶部和p-型半导体衬底102第二侧之间。该p-型半导体衬底102部分厚度可达约0.2至10微米。
在一制备背读式半导体光电倍增管的微光电感单元的方法中，所述凹槽可通过干法蚀刻工艺或干法与湿法蚀刻工艺相结合来刻蚀在p-型半导体衬底上。例如，干法蚀刻工艺可包括电感耦合等离子蚀刻处理。将凹槽蚀刻在p-型半导体衬底中后，可使用重掺杂的n-型半导体对其进行填充。继而可以在p-型半导体衬底退火。退火过程中，掺杂物可从重掺杂n-型半导体中渗出对凹槽进行填充并进入p-型半导体衬底。重掺杂n-型半导体顶部与p-型半导体衬底第二侧的p-型半导体衬底部分，该部分包含一个掺有n-型离子的区域（即p-型半导体衬底的n-掺杂区域），其厚度可致使：1）为了保持两者之间的电气连接，凹槽内重掺杂n-型半导体与p-型半导体衬底的n-掺杂区域之间的距离未被耗尽；2）横穿光电倍增管p-n结的掺杂分布区不受影响。在一些实施例中，退火处理可能会围绕凹槽内重掺杂n-型半导体顶边进行，从而导致相对较大的曲率半径，进而与锐缘相比减小边缘的场。
在微光电感单元100使用操作过程中，一个光子如图1所示的光 子方向（PHOTON DIRECTION/图2-5做似相类似的标注）对微光电感单元100的撞击可使p-型外延层110中的第一区域112产生电子。此第一区域112的光生电子传播到高电场区域引发雪崩放电的p-n结。p-型半导体衬底102的n-掺杂区109作为微光电感单元100的阳极，而p-型外延层110的第二区域114作为其欧姆接触。在一些实施例中，可能产生一个由杂质扩散形成的导电材料鞘，包住沉积于凹槽的绝缘材料。导电材料将产生电子信号，信号继而传至微光电感单元100背面（即p-型半导体衬底102第一侧），穿过导电材料。在一些实施例中，p-型半导体衬底102的第一侧可进而包括一个金属垫（图中未示出），与导电材料104有电接触。使用该金属垫将微光电感单元100粘附于一个特定集成电路（ASIC），见图5所示。一些实施例中。有源和/或无源元件（电子电路）可在p-型半导体衬底102的第一侧进行设置。
此外，微光电感单元100的一些实施例可包括一个制备在p-型外延层上的抗反射层110（图中未示出）.一些实施例中，该抗反射层可含铟锡氧化物。
图2为带n-型半导体衬底的微光电感单元的剖视图。如图2所示微光电感单元200可与图1所示微光电感单元100相似，除微光电感单元200在不同元件和区域有不同掺杂度外。微光电感单元200包含n-型半导体衬底202。而n-型半导体衬底202第一侧含有一个填充有导电材料204的凹槽。n-型半导体衬底202第二侧的一个区域植入p-型离子，形成p-掺杂区域209。在一些实施例中，n-型半导体衬底202可厚约20至600微米。在一些实施例中，n-型半导体衬 底202可包括一个硅衬底或砷化镓衬底。
微光电感单元200可进一步包括一个制备在n-型半导体衬底202第二侧上的n-型外延层210，该层掺杂p-型离子，接近n-型半导体衬底202。n-型外延层210也包括一个位于第一区域212上的第二区域214。第二区域214持续对所有光电倍增管植入n-型离子以作为触点。在一些实施例中，第二区域214可以是制备在n-型外延层210上的重掺杂n-型半导体层。在一些实施例中，n-型外延层210可厚约1至5微米。一些实施例中，n-型外延层210可包含硅或砷化镓。
一些实施例中，填充凹槽的导电材料204可包含重掺杂p-型半导体。例如，在一些实施例中，整个凹槽可用重掺杂p-型硅填充，继而p-型掺杂物可扩散入凹槽内壁。在一些实施例中，凹槽壁可通过制备重掺杂p-型半导体（如使用硅衬底时为多晶硅，使用砷化镓衬底时为多晶砷化镓）的沉积层（例如厚度约1至5微米）或通过p-型掺杂物在凹槽壁的扩散掺入p-型掺杂物。凹槽未填充部分继而可用掺杂更多或未掺杂的半导体（如使用硅衬底时为多晶硅，使用砷化镓衬底时为多晶砷化镓）或绝缘体（如二氧化硅）来进行填充。在一些实施例中，凹槽壁206与208上的p-型掺杂物的扩散将使凹槽底部208和p掺杂区域209之间的n-型区域转化成p-型（图中未示出），从而实现p掺杂区域209与凹槽内导电材料的电连接。此外，p-型掺杂剂在凹槽壁内的扩散可在凹槽和衬底之间产生除了外延层耗尽区外的另一个耗尽区，从而实现单个微光电倍增管的电隔离。
在一些实施例中，填充凹槽的导电材料204可包含金属。当导电材料204包含金属时，n-型半导体衬底202的凹槽面206可有金属绝缘材料制备于上（图中未示出）。凹槽底部208却不能包含任何金属绝缘材料。
此外，由n-型半导体衬底202定义的凹槽包括凹槽底部208和n-型半导体衬底202第二侧之间的n-型半导体衬底202部分。即，凹槽不穿过n-型半导体衬底202。当凹槽由导电材料填充时，n-型半导体部分存在于导电材料顶部和n-型半导体衬底第二侧之间。n-型半导体衬底202上述部分的厚度可为0.2至10微米。
就微光电感单元200而言，n-型外延层210的第二区域214（n-型）以及n-型外延层210的第一区域212（p-型）形成了p-n结。n-型外延层210的第二区域214很薄，可让入射光子穿透并被n-型外延层210的第一区域210所吸收。
图3为带n-型半导体衬底的背读式微光电感单元另一实施例的剖视图，如图3所示，微光电感单元300可能与图2所示微光电感单元200相似，在n-型外延层210的第一区域312为n-掺杂或无p-掺杂（例如在第一区域212为p-掺杂），结合微光电感单元300，有一个高电场位于靠近n-型外延层210底部的位置，该位置处第一区域312（n-型）与n-型衬底202的p-掺杂区域209相接。
在雪崩或者击穿的时候，可见光光子释出。平均每105个产生的载体上有3个光子。这些光子可能传播到相邻光电倍增管，触发雪崩击穿，也即光学污染。在某些背读式半导体光电倍增管的微光电 感单元（如图1的微光电感单元100）中，光电倍增管本事可能降低光学污染，因为p-n结比p-型半导体衬底的n-掺杂区的电场低。然而，污染还是可能来源于雪崩区域（如微光电感单元100的p-型外延层的第一区域）并触发雪崩击穿。
图4显示了一个带p-型半导体衬底的微光电感单元的剖视图。图4中的微光电感单元400与图1所示的微光电感单元100相似，但在p-型外延层110上增加了沟槽402。沟槽402可以在制作在同一p-型半导体衬底的两个光电倍增管之间形成。在微光电感单元100的俯视图（图中未示）中，沟槽402可以包围微光电感单元100。沟槽402可以减低相邻光电倍增管中的光学污染。沟槽可以以硅氧化物或者金属填充。另外，沟槽表面钝化处理更高的p-型掺杂以减少表面产生生载流子。沟槽放置在离p-型外延层110的第一区域112足够远的地方，因此第一区域112边缘的电场低于p-n结高端的电场。仿真结果显示第一区域112到微光电感单元100边缘间保持约1-3微米的距离避免过早击穿。沟槽还可以在图2所示的微光电感单元200和图3所示的微光电感单元300中间。
沟槽可以在外延层放置好以后制作，如图4所示，p-型外延层110的第二区域114在沟槽之上。这可以是第二区域114置于p-型外延层110上的方式。在其他实现方式中，沟槽可以被p-型外延层110的第二区域114覆盖。
图5给出了背读式半导体光电倍增管及读出特定集成电路的示意图。半导体光电倍增管500包括多个如以上任意实施例的微电感 单元502，可以是微光电感单元100、微光电感单元200、微光电感单元300或者微光电感单元400，它们分别在上文图1、2、3、4中介绍。用于信号处理（模拟或者数字方式）的无源或者有源电路（图中未显示）可以在半导体光电倍增管500的背面或者在特定集成电路（ASIC）510上实现，而且可以不影响光子探测效率(PDE)。猝灭电路可以用于阻止雪崩击穿和给某个光电倍增管充电。另外，光电倍增管之间的空间可以很小从而使得光子探测效率(PDE)最大化。光电倍增管之间的空隙可以是1到10微米，每个光电倍增管可以是10到100平方微米。半导体光电倍增管500背面的金属垫（图中未显示）可以是每个光电倍增管500的导电金属。例如，金属垫可以通过凸点键合和特定集成电路（ASIC）510上的金属垫512相连。如图5所示利用独立的半导体光电倍增管和特定集成电路（ASIC）方式可以独立制作这两者，从而降低成本。一个半导体光电倍增管大小从1mm宽1mm长（1平方mm）到10mm宽10mm长（100平方mm），或者3mm宽3mm长（9平方mm），它包含几十、几百或者几千个微光电单元。
图6所示为背读式半导体光电倍增管组件阵列设置及读出大面积特定集成电路的示意图。阵列602可能包括多个半导体光电倍增管500，从而得到一个大检测面积，每个半导体光电倍增管可以与一个大面积读出的特定集成电路（ASIC）604相连。阵列602包括16个（4行4列）半导体光电倍增管500。当然，阵列602包括任意组合的半导体光电倍增管500，比如4个（2行2列）、9个（3行3列） 或者64个（8行8列）。阵列组合600可以由一整块半导体或者由多个单独制作的半导体光电倍增管制作完成。
使用时，当一个半导体光电倍增管阵列与闪烁晶体耦合时，闪烁晶体发出的光分散在许多半导体光电倍增管上。为了减少读出通道数（如SPECT和PET中很常用的方式），读出电路ASIC可以包括附加电路，根据各个半导体光电倍增管上信号的比例计算入射光子在晶体上的三维位置信息。这可以使得读出ASIC的输出只有4位模拟或者数字输出（一位用于半导体光电倍增管信号之和，其他三位用于三维位置信息）。
本发明的背读式半导体光电倍增管经过测试，其效果得到测试的进一步验证：
所有过程和装置的仿真均在一个背读式半导体光电倍增管完成，它有一个n+列输出，一个p-型硅衬底，一个p-型硅外延层。部分仿真通过使用Synopsys(Mountain View,CA)公司的TCAD工具完成，从而确定此结构的电子和光学特性。除非另行说明，所有的仿真均在二维环境、室温和半个微光电感单元上完成。
A.掺杂剖视图和势垒区
仿真中，p+触点（图1中微光电感单元100的p-型外延层110的第二区域114）上加负偏压，最大至-40V。低于-20V时p-n结的雪崩区域被全耗尽。势垒区扩大到外延层，包括n+阳极（如图1所示的微光电感单元100中的p-型半导体衬底102的n-型掺杂区）直到n-型多晶硅列（如导电材料104），直到分开单个微光电感单元的底部表面。在 背面，一层氧化硅涂在n+多晶硅电极的表面。氧化层包含束缚的正电荷，可吸引电子到硅-氧化硅表面，使得n+电极同时短路。由于SiPM装置通常用在电离辐射检测中，这个确定的正电荷随着电离辐射而增大在浓度为1012每平方厘米至饱和。常用的突破电子层的方法是在n+列中用p-型植入，也即p-型阻断。
在仿真过程中，像素的大小为约40×40微米，p型的植入区和像素边缘的间隙为约2微米，其填充因子是90%。因为要p型植入区和像素边缘之间的间隙保持在约2微米，这个填充因子可能会随着像素尺寸的增大而大于90%。
B．电场
背读式半导体光电倍增管的前端电场的形态表明，在p-n结上的高电场区域被限制的p型区域，它的尺寸比n+区稍小。这种结构减少了边缘场强，以防止过早击穿。由于p-n结环绕在n+区，因此存在着一个环绕n+剩余区域的低场强，这得益于较低的背景掺杂。因此，这些体穿越低电场交界处的自由载流子不会增加暗电流的计数率。
模拟结果表明，在边缘处的电场强度比在p-n结区域的电场小约27％。因此从这两维的模拟中得出的结果意味着，用圆筒结表达场强的模拟计算更具有代表性。在一个实际的三维器件中，结角区域可以是球状的。由于结的球状区比圆柱状区具有较高的电场强度，因此应用此推断可以得出结论：在三维器件中的结角场强不足以产生过早击穿。简单的数值计算也表明，从圆柱状结到一个球状结场 强的增加不足以产生过早击穿。
C．I–V和C–V的特性
图7和图8示出了泄漏电流和电容对偏置电压关系。泄漏电流是以安培每平方毫米为单位，而电容仅为一个像素。击穿电压是约-30V。由于在模拟中使用的本地场模型预测的冲击电离率较高，因此计算出的击穿电压可能被低估。
D.量子效率(QE)
在量子效率模拟时，我们使用的是非结构性的背读式半导体光电倍增管。因此，在计算量子效率时不包括由于填充因子引起的损耗和触发雪崩击穿的概率引起的损耗，后者依赖于过压和主载流子产生的位置。这个模拟仿真是在没有雪崩模型的情况下进行，因此上量子效率是通过考虑收集到的阳极电流对光电流比来计算的。只有在外延层中生成的载流子对阳极电流贡献，因为这些载体会触发雪崩击穿。在衬底中产生的载流子将被忽略，因为他们不会进入的高场区域，从而不能触发雪崩击穿。此外，我们也研究了在器件前表面p+触点厚度对量子效率的影响。
图9显示的为三种不同p+触点厚度（从约10nm至100nm）情况下其量子效率所对应的两套曲线。两套曲线分别在无抗反射涂层和带有铟锡氧化物（ITO）的抗反射涂层条件下得到的。使用ITO的优点是导电并且可以应用于在整个前表面。ITO度层的最佳厚度为420nm，此时的硅酸镥晶体（LSO）的光电效率为最大化。因为活性区的耗散深度大约是1.2微米，所以在长波波段，光电效率减 小的非常迅速。然而在短波波段，由于在p+层载流子的合并损失，其光电效率随着p+触点厚度的增加而减小。正如预期的那样，抗反射涂层会显著提高光电效率。
当然，以上所述仅是本发明的较佳实施例，故凡依本发明专利申请范围所述的构造、特征及原理所做的等效变化或修饰，均包括于本发明专利申请范围内。
Claims (19)
1.微光电感单元，其特征在于，所述微光电感单元包括：
具有第一侧和第二侧的p-型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有n-型离子；p-型半导体衬底的第二侧设置p-型外延层，p-型外延层包括：
靠近p-型半导体衬底并掺杂p-型离子的第一区域，和
设置在第一区域上的第二区域，第二区域的掺杂的p-型离子高于所述第一区域的掺杂水平。
2.根据权利要求1所述的微光电感单元，其特征在于：所述凹槽为圆柱状。
3.根据权利要求1所述的微光电感单元，其特征在于：所述凹槽具有宽高比为
4.根据权利要求1所述的微光电感单元，其特征在于：所述凹槽口径为
微米。
5.根据权利要求1所述的微光电感单元，其特征在于：所述p-型半导体衬底选用单晶硅或砷化镓。
6.根据权利要求1所述的微光电感单元，其特征在于：所述p-型外延层选用单晶硅或砷化镓。
7.根据权利要求1所述的微光电感单元，其特征在于：所述导电材料是选自由n-型多晶硅或n-型多晶砷化镓。
8.根据权利要求1所述的微光电感单元，其特征在于：所述导电材料为金属材料。
9.根据权利要求8所述的微光电感单元，其特征在于：所述微光电感单元还包括设置在凹槽的表面上，垂直于所述p型半导体衬底的第一侧的电绝缘层。
10.根据权利要求1所述的微光电感单元，其特征在于：所述p-型半导体衬底厚度为20微米到600微米。
11.根据权利要求1所述的微光电感单元，其特征在于：所述p-型外延层厚度为微米到5微米。
12.根据权利要求1所述的微光电感单元，其特征在于：所述半导体光电倍增管还包括：设置在p型外延层的抗反射层。
13.根据权利要求1所述的微光电感单元，其特征在于：所述导电性材料与所述第二侧部之间的p型半导体衬底部分为0.2微米至10微米厚。
14.微光电感单元，其特征在于，所述微光电感单元包括：
具有第一侧和第二侧的n-型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有p-型离子；n-型半导体衬底的第二侧设置n-型外延层，n-型外延层包括：
靠近n-型半导体衬底并掺杂n-型离子的第一区域，和
设置在第一区域上的第二区域，第二区域的掺杂的n-型离子高于所述第一区域的掺杂水平。
15.根据权利要求14所述的微光电感单元，其特征在于：所述n-型半导体衬底选用单晶硅或砷化镓。
16.根据权利要求14所述的微光电感单元，其特征在于：所述n-型外延层选用单晶硅或砷化镓。
17.根据权利要求14所述的微光电感单元，其特征在于：所述导电材料为金属材料；所述凹槽的表面上，垂直于所述n-型半导体衬底的第一侧的电绝缘层。
18.一种背读式半导体光电倍增管，其特征在于，所述导体光电倍增管包括如权利要求1-17任意项所述的微光电感单元，所述微光电感单元的p型半导体衬底或n-型半导体衬底的第一侧上的，设置有源和/或无源电子电路。
19.一种背读式半导体光电倍增管组件，其特征在于，所述导体光电倍增管包括若干个如权利要求18的背读式半导体光电倍增管，还包括设置的特定集成电路，所述特定集成电路连接所述背读式半导体光电倍增管p型或n-型半导体衬底的第一侧并与每个导电材料连接。
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